CN107437435A - 半导体存储器件及其操作方法 - Google Patents

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Abstract

提供了一种操作半导体存储器件的方法。在操作包括含有多个存储体阵列的存储器单元阵列在内的半导体存储器件的方法中，测试存储器单元阵列的第一区域中的存储器单元以检测第一区域中的一个或多个故障单元，确定与所检测到的一个或多个故障单元相对应的故障地址，并且将所确定的故障地址存储在存储器单元阵列中与第一区域不同的第二区域中。

Description

半导体存储器件及其操作方法
相关申请的交叉引用
本申请要求于2016年5月30日在韩国知识产权局提交的韩国专利申请No.10-2016-0066110的优先权，在此通过参考引入其全部内容。
技术领域
示例性实施例涉及存储器件，更具体地，涉及半导体存储器件及其操作方法。
背景技术
半导体存储器件是以使用半导体进行数据和信息存储的结构体现的存储器件。这种半导体的示例包括硅Si、锗Ge、砷化镓GaAs、磷化铟InP等。半导体存储器件分为易失性存储器件和非易失性存储器件。
当电源中断时，易失性存储器件丢失其存储的数据。易失性存储器件的示例包括静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRA M)等。
DRAM包括以矩阵形式布置的多个存储器单元。随着半导体存储器件的集成度和速度的增加，作为未正确运行的故障单元的半导体存储器件的单元的比率正在增加。为了提高半导体存储器件的产量，需要有效地修复故障单元的方法。
发明内容
一些示例性实施例提供了一种操作半导体存储器件的方法，其能够提高可用性并增强性能。
一些示例性实施例提供了一种半导体存储器件，其能够提高可用性并增强性能。
根据示例性实施例，在操作包括含有多个存储体阵列的存储器单元阵列在内的半导体存储器件的方法中，测试存储器单元阵列的第一区域中的存储器单元以检测第一区域中的一个或多个故障单元，确定与所检测到的一个或多个故障单元相对应的故障地址，并且将所确定的故障地址存储在存储器单元阵列中与第一区域不同的第二区域中。
根据示例性实施例，一种半导体存储器件包括存储器单元阵列、测试/修复管理电路和控制逻辑电路。存储器单元阵列包括多个存储体阵列。测试/修复管理电路响应于指示半导体存储器件的测试模式的模式信号，测试存储器单元阵列的第一区域中的存储器单元以检测第一区域中的一个或多个故障单元，确定与所检测到的一个或多个故障单元相对应的故障地址，并且将所确定的故障地址存储在存储器单元阵列中的第二区域中。第二区域不同于第一区域。控制逻辑电路通过对从外部提供的命令进行解码来至少产生所述模式信号。
因此，测试/修复管理电路可以在测试模式下测试存储器单元阵列的第一区域中的存储器单元，可以将与一个或多个故障单元相对应的故障地址存储在存储器单元阵列的第二区域中。因此，半导体存储器件可以提高在测试模式下存储器单元阵列的可用性，可以不需要在测试操作期间存储故障地址的额外存储器，并且半导体存储器件可以减少占用面积。此外，在半导体存储器件被封装之后执行修复操作，可以增强半导体存储器件的性能。
根据示例性实施例，一种封装半导体存储器件包括：存储器单元阵列，包括多个存储体阵列；以及测试电路，被配置为测试存储器单元阵列的与第一字线相关联的第一区域中的存储器单元，以识别故障存储器单元的地址，并将故障存储器单元的地址存储在存储器单元阵列的与第二字线相关联的第二区域中。测试电路响应于由所述封装半导体存储器件接收的命令来启动测试。
附图说明
从对示例性实施例和附图的描述中，本发明构思将变得清楚，其中在不同的示图中相同的附图标记表示相同的部分。在附图中：
图1是示出了根据示例性实施例的电子系统的框图；
图2是示出了根据示例性实施例的图1中的存储器系统的示例的框图；
图3A是示出了根据示例性实施例的图1中的半导体存储器件的示例的框图；
图3B示出了图3A的半导体存储器件中的存储器单元阵列和测试/ 修复管理电路；
图4A至图4E是根据示例性实施例的图3A中示出的存储器单元的示例的电路图；
图5示出了根据示例性实施例的图3A中示出的存储器单元(被称为STT-MRAM单元)的示例；
图6是示出了根据示例性实施例的图3A的半导体存储器件的示例的框图；
图7A示出了图3A和图6的半导体存储器件中的第一存储体阵列的示例；
图7B示出了图7A中的第一存储体阵列的布置；
图8是示出了图3A的半导体存储器件中的反熔丝盒的框图；
图9示出了图3A的半导体存储器件中的第一行解码器和第一存储体阵列；
图10A示出了根据示例性实施例的在图3A和图6的半导体存储器件中执行的测试操作；
图10B示出了在图10A的测试操作中针对多个测试项目所累积的测试结果；
图11示出了根据示例性实施例的在图3A和图6的半导体存储器件中执行的测试操作；
图12示出了根据示例性实施例的在图3A和图6的半导体存储器件中执行的测试操作；
图13是示出了根据示例性实施例的操作半导体存储器件的方法的流程图；
图14是示出了根据示例性实施例的图13中的测试操作的流程图；
图15是示出了图14中的测试第一区域中的存储器单元的示例的流程图；
图16是示出了图14中的测试第一区域中的存储器单元的另一示例的流程图；
图17是示出了图14中的读取故障地址的示例的流程图；
图18是示出了图13中的冗余修复操作的示例的流程图；
图19是示出了根据示例性实施例的半导体存储器件的结构图；以及
图20是示出了包括根据示例性实施例的半导体存储器件的移动系统的框图。
具体实施方式
现在将参考附图更全面地描述各种实施例。
图1是示出了根据本发明构思的原理的电子系统的示例实施例的框图。
参考图1，电子系统10可以包括主机150和存储器系统20。存储器系统20可以包括存储器控制器30和多个半导体存储器件400a-400k。
例如，主机15可以通过诸如外围组件互连Express(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)或串行附接S CSI(SAS)之类的各种接口协议与存储器系统20通信。此外，主机15 还可以通过诸如通用串行总线(USB)、多媒体卡(MMC)、增强型小型磁盘接口(ESDI)或集成驱动电子(IDE)之类的接口协议与存储器系统20进行通信。
存储器控制器30可以控制存储器系统20的整体操作。存储器控制器30可以控制主机15与多个半导体存储器件400a-400k之间的整体数据交换。例如，存储器控制器30可以响应于来自主机15的请求，在多个半导体存储器件400a-400k中写入数据或从多个半导体存储器件400 a-400k读取数据。
此外，存储器控制器30可以向多个半导体存储器件400a-400k发出操作命令，以控制所述多个半导体存储器件400a-400k。
在一些实施例中，多个半导体存储器件400a-400k中的每一个可以是相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)、磁随机存取存储器(MRAM)或铁电随机存取存储器(FRAM)，其均包括多个电阻型存储器单元。在一些实施例中，多个半导体存储器件400a-4 00k中的每一个可以是包括多个动态存储器单元的动态随机存取存储器(DRAM)。
MRAM是基于磁阻的非易失性计算机存储器。MRAM在许多方面与易失性RAM不同。因为MRAM是非易失性的，所以即使关闭电源，MRAM也可以保留所有存储的数据。
虽然非易失性RAM通常比易失性RAM慢，但是MRAM具有与易失性RA M的读取和写入响应时间相当的读取和写入响应时间。与将数据存储为电荷的常规RAM不同，MRAM通过使用磁阻元件来存储数据。通常，磁阻元件由均具有磁化的两个磁性层制成。
MRAM是通过使用包括两个磁性层和设置在两个磁性层之间的绝缘膜的磁隧道结图案来读取和写入数据的非易失性存储器件。磁隧道结图案的电阻值可以根据每个磁性层的磁化方向而变化。MRAM可以通过使用电阻值的变化来编程或移除数据。
使用自旋转矩(STT)现象的MRAM使用如下方法：当自旋极化电流在一个方向上流动时，磁性层的磁化方向由于电子的自旋转移而改变。可以固定一个磁性层(钉扎层)的磁化方向，而另一个磁性层(自由层)的磁化方向可以根据由编程电流产生的磁场而变化。
编程电流的磁场可以将两个磁性层的磁化方向平行或反平行地布置。在一个示例实施例中，如果这两个磁性层的磁化方向是平行的，则这两个磁性层之间的电阻处于低(“0”)状态，并且如果这两个磁性层的磁化方向是反平行的，则这两个磁性层之间的电阻处于高(“1”) 状态。自由层的磁化方向和这两个磁性层之间的电阻的高或低状态的切换导致MRAM的写操作和读操作。
虽然MRAM是非易失性的并且提供快速的响应时间，但MRAM单元具有有限的尺度并且对写入干扰敏感。为切换MRAM的磁性层之间的电阻的高低状态所施加的编程电流(此处也称为程序电流)通常较高。因此，当多个单元布置在MRAM阵列中时，施加到一个存储器单元的编程电流可以改变相邻单元的自由层的磁场。可以通过使用STT现象来防止这种写入干扰。典型的STT-MRAM可以包括磁隧道结(MTJ)，其是包括两个磁性层(钉扎层和自由层)和设置在这两个磁性层之间的绝缘层的磁阻数据存储设备。
在这种设备中，编程电流通常流经MTJ。钉扎层使编程电流的电子自旋极化，并且随着自旋极化的电子电流通过MTJ而产生转矩。自旋极化的电子电流在与自由层相互作用时将转矩施加到自由层。当通过 MTJ的自旋极化的电子电流的转矩大于阈值切换电流密度时，由自旋极化的电子电流施加的转矩足以切换自由层的磁化方向。因此，结果，自由层的磁化方向可以与钉扎层平行或反平行，并且MTJ中的电阻状态改变。
STT-MRAM消除了自旋极化的电子电流为了切换磁阻器件中的自由层而对外部磁场的需求。此外，由于单元尺寸减小并且编程电流降低，STT-MRAM改进了比例尺寸，并防止写入干扰。此外，STT-MRAM可以具有高的隧道磁阻比，并且通过允许高状态与低状态之间的高比率来改善磁畴中的读操作。
MRAM是一种低成本、高容量(如动态随机存取存储器(DRAM))、高速运行(如静态随机存取存储器(SRAM))、且非易失性(如闪存) 的全面存储器件。
图2是示出了根据示例性实施例的图1中的存储器系统的示例的框图。
在图2中，为了方便，仅示出了与存储器控制器30通信的一个半导体存储器件400a。然而，这里涉及半导体存储器件400a所讨论的细节可以同样适用于其它半导体存储器件400b-400k。
参考图2，存储器系统20可以包括存储器控制器30和半导体存储器件400a。例如，存储器控制器30和半导体存储器件400a中的每一个可以形成为单独的半导体芯片或者单独的芯片组(例如，半导体存储器件400a可以是半导体封装中的半导体芯片堆叠)。例如，存储器控制器30和半导体存储器件400a可以通过相应的命令引脚31和401、相应的地址引脚32和402以及相应的数据引脚33和403相互连接。命令引脚31 和401可以通过命令传输线TL1发送命令信号CMD，地址引脚32和402可以通过地址传输线TL2发送地址信号ADDR，数据引脚33和403可以通过数据传输线TL3交换数据MD。
参考图1和图2，存储器控制器30可以基于来自主机15的请求，通过数据引脚33和403将数据输入到半导体存储器件400a，或者可以输出来自半导体存储器件400a的数据。此外，半导体存储器件400a可以通过地址引脚32和402从存储器控制器30接收地址。
图3A是示出了根据本发明构思的原理的诸如图2中的半导体存储器件的存储器件的示例实施例的框图。
参考图3A，半导体存储器件400a可以包括控制逻辑电路410、地址寄存器420、存储体控制逻辑430、行地址复用器440、列地址锁存器 450、行解码器460、列解码器470、存储器单元阵列500、读出放大器单元585、输入/输出(I/O)选通电路590、数据输入/输出(I/O)缓冲器495、刷新控制电路445、纠错电路610、测试/修复管理电路650 和反熔丝盒670。
存储器单元阵列500可以包括第一存储体阵列510至第八存储体阵列540。行解码器460可以包括分别耦接到第一存储体阵列510至第八存储体阵列580的第一存储体行解码器460a至第八存储体行解码器460 h，列解码器470可以包括分别耦接到第一存储体阵列510至第八存储体阵列580的第一存储体列解码器470a至第八存储体列解码器470h，读出放大器单元485可以包括分别耦接到第一存储体阵列510至第八存储体阵列580的第一存储体读出放大器485a至第八存储体读出放大器485h。第一存储体阵列510至第八存储体阵列580、第一存储体行解码器460a 至第八存储体行解码器460h、第一存储体列解码器470a至第八存储体列解码器470h以及第一存储体读出放大器485a至第八存储体读出放大器485h可以形成第一存储体至第八存储体。尽管在图3A中将半导体存储器件400a示出为包括八个存储体，但是半导体存储器件400a不限于此，并且可以包括任意数量的存储体。
地址寄存器420可以从存储器控制器30接收包括存储体地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR的地址ADDR。地址寄存器4 20可以将接收的存储体地址BANK_ADDR提供给存储体控制逻辑430，可以将接收的行地址ROW_ADDR提供给行地址复用器440，并且可以将接收的列地址COL_ADDR提供给列地址锁存器450。
存储体控制逻辑430可以响应于存储体地址BANK_ADDR产生存储体控制信号。可以响应于存储体控制信号而激活与存储体地址BANK_A DDR相对应的第一存储体行解码器460a至第八存储体行解码器460h之一，并且可以响应于存储体控制信号而激活与存储体地址BANK_ADDR 相对应的第一存储体列解码器470a至第八存储体列解码器470h之一。
行地址复用器440可以从地址寄存器420接收行地址ROW_ADDR，并且可以从刷新控制电路445接收刷新行地址REF_ADDR。行地址复用器4 40可以选择性地输出行地址ROW_ADDR或刷新行地址REF_ADDR作为行地址RA。从行地址复用器440输出的行地址RA可以应用于第一存储体行解码器460a至第八存储体行解码器460h。
第一存储体行解码器460a至第八存储体行解码器460h中激活的一个可以对从行地址复用器440输出的行地址RA或修复地址RP_ADDR进行解码，并且可以激活与行地址RA或修复地址RP_ADDR相对应的字线。例如，所激活的存储体行解码器可以将字线驱动电压施加到与行地址 RA或修复地址RP_ADDR相对应的字线。
列地址锁存器450可以从地址寄存器420接收列地址COL_ADDR，并且可以临时存储接收的列地址COL_ADDR。在一些实施例中，在突发模式下，列地址锁存器450可以产生从接收的列地址COL_ADDR递增(即，在不接收附加列地址的情况下递增)的列地址。列地址锁存器450可以将临时存储或产生的列地址应用于第一存储体列解码器470a至第八存储体列解码器470h。
第一存储体列解码器470a至第八存储体列解码器470h中激活的一个可以对从列地址锁存器450输出的列地址COL_ADDR进行解码，并且可以控制输入/输出选通电路290，以便输出与列地址COL_ADDR相对应的数据。
I/O选通电路490可以包括用于对输入/输出数据进行选通的电路。 I/O选通电路490还可以包括：用于存储从第一存储体阵列510至第八存储体阵列580输出的数据的读数据锁存器、以及用于将数据写入到第一存储体阵列510至第八存储体阵列580的写入驱动器。
要从第一存储体阵列510至第八存储体阵列580中的一个中读取的数据MD可以由与要从其读取数据的存储体阵列耦接的读出放大器感测，并且可以被存储在读数据锁存器中。存储在读数据锁存器中的数据MD可以经由数据I/0缓冲器495提供给存储器控制器30。要写入第一存储体阵列510至第八存储体阵列580中的一个中的数据MD可以从存储器控制器30提供给数据I/0缓冲器495。写入驱动器可以将数据MD写入第一存储体阵列510至第八存储体阵列580中的一个存储体阵列中。
控制逻辑电路410可以控制半导体存储器件400a的操作。例如，控制逻辑电路410可以产生针对半导体存储器件400a的控制信号，以执行写操作或读操作。控制逻辑电路410可以包括：对从存储器控制器3 0接收的命令CMD进行解码的命令解码器411、以及设置半导体存储器件 400a的操作模式的模式寄存器412。
例如，命令解码器411可以通过对写使能信号(/WE)、行地址选通信号(/RAS)、列地址选通信号(/CAS)、芯片选择信号(/CS)等进行解码来产生与命令CMD相对应的控制信号。通过对命令MD进行解码，控制逻辑电路410可以产生指示半导体存储器件400a的操作模式的模式信号MS，可以产生用于控制纠错电路610的第一控制信号CTL1，并且可以产生用于控制反熔丝盒670的第二控制信号CTL2。控制逻辑电路4 10可以将模式信号MS提供给刷新控制电路445和测试/修复管理电路65 0。
响应于指示半导体存储器件400a的测试模式的模式信号MS，可以启用测试/修复管理电路650。当启用测试/修复管理电路650时，测试/ 修复管理电路650可以通过向存储器单元阵列500的第一区域中的存储器单元提供测试模式TP、并通过I/O选通电路490接收与测试模式TP相对应的测试结果信号TR，来测试存储器单元阵列500的第一区域中的存储器单元。测试/修复管理电路650可以基于测试结果信号TR来识别或检测第一区域中的一个或多个故障单元，可以确定与所检测到的一个或多个故障单元相对应的故障地址FL_ADDR，并且可以将故障地址FL_ ADDR存储在存储器单元阵列500中与第一区域不同的第二区域中。
测试/修复管理电路650以字线为基础对第一区域中的存储器单元执行测试，并且当字线对应于故障地址FL_ADDR时，可以将该字线的故障地址FL_ADDR编程到反熔丝盒670中。
当在半导体存储器件400a的读操作或写操作期间，故障地址FL_A DDR被输入到反熔丝盒670时，反熔丝盒670可以输出与故障地址FL_AD DR相对应的修复地址RP_ADDR。例如，修复地址RP_ADDR可以指定或识别替代检测到的故障单元的冗余单元的位置。半导体存储器件400a可以响应于来自反熔丝盒670的修复地址RP_ADDR而对冗余单元执行写/ 读操作。以这种方式，可以用冗余单元替代故障单元。
在对存储器单元进行测试期间，半导体存储器件400a可以在将故障地址编程到反熔丝盒670中之前，在存储器单元阵列500的第二区域中连续地存储故障地址。结果，半导体存储器件400a不需要在测试操作期间存储故障地址的额外存储器，并且半导体存储器件400a可以减少占用面积。
刷新控制电路445可以响应于指示测试模式的模式信号MS而利用不同刷新周期来刷新存储器单元阵列500的第一区域和第二存储器区域。例如，当在测试模式中多个测试项目不与半导体存储器件400a的刷新周期相关联时，刷新控制电路445可以利用第一刷新周期来刷新存储器单元阵列500的第一区域中的存储器单元，并且可以利用第二刷新周期来刷新存储器单元阵列500的第二区域中的存储器单元，其中第一刷新周期长于在半导体存储器件400a的规范中定义的标准刷新周期，而第二刷新周期等于或短于标准刷新周期。当针对与半导体存储器件 400a的刷新周期相关联的测试项目之一对半导体存储器件400a执行测试操作时，刷新控制电路445可以利用与半导体存储器件400a的刷新周期相关联的测试项目所需的刷新周期，来刷新存储器单元阵列500的第一区域中的存储器单元。
因此，存储器单元阵列500的第一区域和第二区域可以提供不同的可靠性。
图3B示出了图3A的半导体存储器件中的存储器单元阵列和测试/ 修复管理电路。
参考图3B，存储器单元阵列500可以包括第一区域RG1和第二区域 RG2。
当模式信号MS指示测试模式时，测试/修复管理电路650可以将测试模式TP写入第一区域RG1中的存储器单元中，可以接收与测试模式T P相对应的测试结果信号TR，可以基于测试结果信号TR检测第一区域R G1中的存储器单元的一个或多个故障单元，可以确定与所检测的或所识别的一个或多个故障单元相对应的故障地址FL_ADDR，并且可以将故障地址FL_ADDR存储在第二区域RG2中。
测试/修复管理电路650可以以字线为基础针对多个测试项目测试第一区域中的存储器单元，可以通过累积针对测试项目的测试结果信号TR来检测故障单元，可以确定与所检测的故障单元相对应的故障地址FL_ADDR，并且可以将故障地址FLADDR存储在第二区域RG2中。例如，测试/修复管理电路650可以以查找表的形式将故障地址FL_ADDR 存储在第二区域RG2中。
参考图3A和图3B，当测试/修复管理电路650将故障地址FL_ADDR 存储在第二区域RG2中时，故障地址FL_ADDR可以由纠错电路610编码，并且测试/修复管理电路650可以冗余地将编码的故障地址FL_ADDR存储在第二区域RG2中。测试/修复管理电路650可以对被冗余地存储在第二区域RG2中的故障地址FL_ADDR执行多数投票，选择指示或对应于多数投票的故障地址，由纠错电路610对所选择的故障地址FL_ADDR进行解码，并且在反熔丝盒470中对解码的故障地址FL_ADDR进行编程。
在一些实施例中，第一区域RG1可以是一个存储体阵列的一部分，而第二区域RG2可以是另一个不同的存储体阵列的一部分。在一些实施例中，第一区域RG1和第二区域RG2可以是一个存储体阵列中不共享位线读出放大器的不同存储器区域。在一些实施例中，第一区域RG1可以是一个存储体阵列的一部分，而第二区域RG2可以是其它存储体阵列的部分。
当模式信号MS指示测试模式时，刷新控制电路445可以利用第一刷新周期刷新第一区域RG1中的存储器单元，并且可以利用第二刷新周期刷新第二区域RG2中的存储器单元，其中，第一刷新周期长于可以是例如在半导体存储器件400a的规范中定义的标称周期的标准刷新周期，第二刷新周期等于或短于该标准刷新周期。因此，存储器单元阵列50 0的第一区域RG1和第二区域RG2可以在测试模式中提供不同的可靠性。
纠错电路610可以在半导体存储器件400a的正常模式下对主数据 MD执行纠错码(ECC)编码和ECC解码。纠错电路610可以响应于测试模式中的控制信号CTL1而对故障地址FL_ADDR执行编码操作和解码操作。
在完成了对第一区域RG1中的存储器单元的测试之后，测试/修复管理电路650可以测试第二区域RG2中的存储器单元。
测试/修复管理电路650是用于检测或识别存储器单元阵列500中的故障单元并修复故障单元的电路。在一些实施例中，测试/修复管理电路650可以包括内置自测(BIST)电路和内置自修复(BISR)电路。 BIST电路可以测试存储器单元阵列500中的存储器单元，BISR电路可以基于BIST电路的测试结果执行自修复操作。
测试/修复管理电路650可以选择存储器单元阵列500中存储故障地址的第二区域RG2的存储位置。例如，测试/修复管理电路650可以基于预定地址来选择第二区域RG2，或者可以基于提供给存储器单元阵列 500的测试模式来选择第二区域RG2。
图4A至图4E是根据本发明构思的原理的存储器单元(例如图3A所示的存储器单元)的示例实施例的电路图。
图4A至图4D示出了用电阻型存储器单元实现的存储器单元MC，图 4E示出了用动态存储器单元实现的存储器单元MC。
图4A示出了没有选择元件的电阻型存储器单元，图4B至图4D示出了各自包括选择元件的电阻型存储器单元。
参考图4A，存储器单元MC可以包括连接到位线BTL和字线WL的电阻元件RE。具有没有选择元件的结构的这种电阻型存储器单元可以通过施加在位线BTL和字线WL之间的电压来存储数据。
参考图4B，存储器单元MC可以包括电阻元件RE和二极管D。电阻元件RE可以包括用于数据存储的电阻材料。二极管D可以操作为向电阻元件RE提供电流的选择元件(或开关元件)，或者根据字线WL和位线B TL的偏置来切断对电阻元件RE的电流供应。二极管D可以耦接在电阻元件RE和字线WL之间，并且电阻元件RE可以耦接在位线BTL和二极管D之间。在示例实施例中，二极管D和电阻元件RE的位置可以互换。二极管 D可以通过字线电压导通或截止。因此，电阻型存储器单元可以在恒定电平或更高电平的电压被提供给未选择的字线WL的情况下不被驱动。
参考图4C，存储器单元MC可以包括电阻元件RE和双向二极管BD。电阻元件RE可以包括用于数据存储的电阻材料。双向二极管BD可以耦接在电阻元件RE和字线WL之间，并且电阻元件RE可以耦接在位线BTL 和双向二极管BD之间。双向二极管BD和电阻元件RE的位置可以互换。双向二极管BD可以阻止漏电流流向未选择的半导体存储器单元。
参考图4D，存储器单元MC可以包括电阻元件RE和晶体管CT。晶体管CT可以是根据字线WL的电压向电阻元件RE提供电流或切断对电阻元件RE的电流供应的选择元件(或开关元件)。晶体管CT可以耦接在电阻元件RE和字线WL之间，并且电阻元件RE可以耦接在位线BTL和晶体管C T之间。晶体管CT和电阻元件RE的位置可以互换。可以根据通过字线W L驱动的晶体管CT是导通还是截止来选择或不选择半导体存储器单元。
参考图4E，存储器单元MC可以包括单元电容器CC和晶体管CT。晶体管CT可以是根据字线WL的电压使单元电容器CC与位线BTL连接/断开的选择元件(或开关元件)。晶体管CT可以耦接在单元电容器CC、字线 WL和位线BTL之间，并且单元电容器CC可以耦接在晶体管CT和板电压 (未示出)之间。
图5示出了根据本发明构思的原理的诸如图3A所示的存储器单元 (称为STT-MRAM单元)的存储器单元的示例实施例。
参考图5，STT-MRAM单元40可以包括MTJ元件50和单元晶体管CT。单元晶体管CT的栅极连接到字线WL，单元晶体管CT的一个电极(这里称为第一电极)通过MTJ元件50连接到位线BTL。此外，单元晶体管CT 的另一个电极(这里称为第二电极)连接到源极线SL。
MTJ元件50可以包括自由层51、钉扎层53以及设置在自由层51和钉扎层53之间的隧道层52。钉扎层43的磁化方向可以是固定的，自由层51的磁化方向可以根据写入的数据而与钉扎层53的磁化方向平行或反平行。为了固定钉扎层53的磁化方向，例如，可以进一步设置反铁磁层(未示出)。
为了执行STT-MRAM单元40的写操作，将逻辑高电压施加到字线WL 以导通单元晶体管CT。将编程电流(例如写电流)施加到位线BTL和源极线SL。写电流的方向由MTJ元件50的逻辑状态确定。
为了执行STT-MRAM单元40的读操作，将逻辑高电压施加到字线WL 以导通单元晶体管CT，并且将读电流提供给位线BTL和源极线SL。因此，在MTJ元件50的两端形成电压，该电压由读出放大器485a检测，并与参考电压进行比较，以确定MTJ元件50的逻辑状态。因此，可以检测存储在MTJ元件50中的数据。
图6是示出了根据本发明构思的原理的如图3A所示的半导体存储器件的示例的框图。
参考图6，半导体存储器件400a可以包括多个存储体501-508，其中在每个存储体中多个存储器单元以行和列布置。多个存储体501-50 8中的每一个可以包括多条字线、多条位线以及设置在字线和位线之间的交叉点附近的多个存储器单元。
第一存储体501可以包括第一存储体阵列510、行解码器460a、读出放大器485a和列解码器470a。第二存储体502可以包括第二存储体阵列520、行解码器460b、读出放大器485b和列解码器470b。第三存储体 503至第八存储体508的每个配置可以与第一存储体501和第二存储体5 02的每个配置基本相同或类似。行解码器460a可以接收存储体地址BA NK_ADDR和行地址RA。列解码器470a可以接收列地址(未示出)。可以响应于存储体地址BANK_ADDR来选择多个存储体501-508中的一个，并且可以响应于行地址RA和列地址来访问所选存储体中的存储器单元。
图7A示出了根据本发明构思的原理的图3A和图6的半导体存储器件中的第一存储体阵列的示例。
参考图7A，第一存储体阵列510包括多条字线WL1-WL2m(m是大于 2的自然数)、多条位线BL1-BL2n(n是大于2的自然数)、以及设置在字线WL1-WL2m和位线BL1-BL2n之间的交叉点附近的多个存储器单元MC。在示例实施例中，多个存储器单元MC中的每一个可以包括动态随机存取存储器(DRAM)单元结构。与所述多个存储器单元MC连接的多条字线WL1-WL2m可以被定义为第一存储体阵列510的行，并且与所述多个存储器单元MC连接的多条位线BL1-BL2n可以被定义为第一存储体阵列51 0的列。
图7B示出了图7A中的第一存储体阵列的示例布置。
参考图7B，在第一存储体阵列510中，I子阵列块SCB可以设置在第一方向D1上，并且J子阵列块SCB可以设置在与第一方向D1正交的第二方向D2上。多条位线、多条字线和多个存储器单元可以设置在每个子阵列块SCB中。多个存储器单元可以设置在位线和字线之间的交叉点处。
可以在第一方向D1上在子阵列块SCB之间设置I+1个子字线驱动器区域SWB。子字线驱动器可以设置在子字线驱动器区域SWB中。
可以在第二方向D2上在子阵列块SCB之间设置J+1个位线读出放大器区域BLSAB。感测存储在存储器单元中的数据的位线读出放大器可以设置在位线读出放大器区域BLSAB中。
当第一区域RG1和第二区域RG2属于同一存储体阵列时，第一区域 RG1和第二区域RG2可以是不共享1个子字线驱动器区域SWB的子阵列块 SCB。
图8是示出了图3A的半导体存储器件中的反熔丝盒的示例实施例的框图。
参考图8，反熔丝盒670包括反熔丝阵列671和反熔丝写电路673。
反熔丝阵列671是用于存储故障地址FL_ADDR的非易失性存储器。反熔丝阵列671基于所存储的故障地址FL_ADDR向行解码器460提供修复地址RP_ADDR，其中故障地址FL_ADDR通过响应于来自控制逻辑电路 410的控制信号CTL2而被确定。如果在执行写操作或读操作时输入故障地址，则通过修复地址RP_ADDR选择连接到冗余单元阵列的字线而不是对应于故障地址的字线。
反熔丝写电路673是用于对反熔丝阵列671进行编程的写电路。反熔丝写电路673响应于来自控制逻辑电路410的控制信号CTL2将故障地址FL_ADDR编程到反熔丝阵列671中。反熔丝写电路673可以响应于控制信号CTL2，在包括在反熔丝阵列671中的熔丝之中电切割(或“断开”) 与和被判断为故障单元的存储器单元连接的字线相对应的熔丝，或者备选地将与和被判断为故障单元的存储器单元连接的字线相对应的熔丝短路。
图9示出了图3A的半导体存储器件中的第一行解码器和第一存储体阵列。
参考图9，第一存储体阵列510包括正常单元阵列511和冗余单元阵列513。
正常单元阵列511包括存储数据的多个正常单元。正常单元阵列 511中的正常单元通过正常字线NWL耦接到第一行解码器460a。冗余单元阵列513包括用于替代正常单元阵列511中的故障单元的多个冗余单元。冗余单元可以具有与正常单元相同的结构和操作原理，以便以不损害存储器操作的方式替代故障单元。冗余单元通过冗余字线RWL连接到第一行解码器。
在图9中，示出了用冗余字线替代正常字线以替代正常单元阵列 511的故障单元的半导体存储器件400a(用冗余字线替代正常字线，其意思为：两条字线都存在，但是在存储器单元故障的情况下，使用一条字线替代另一条字线)。然而，在一些实施例中，半导体存储器件4 00a不限于这种配置。例如，为了替代故障单元，半导体存储器件400 a可以被配置为用冗余单元阵列513的列线替代正常单元阵列511的列线。
第一行解码器460a对行地址RA进行解码以选择第一存储体阵列5 10的字线的一部分。第一行解码器460使用从反熔丝盒670提供的解码的行地址RA和修复地址RP_ADDR来选择正常字线NWL和冗余字线RWL的一部分。
图10A示出了根据示例性实施例的图3A和图6的半导体存储器件中的测试操作的执行。
参考图10A，包括要测试的存储器单元的第一区域RG11属于第一存储体阵列510，存储故障地址FL_ADDR的第二区域RG12属于第二存储体阵列520。
在测试模式中，对耦接到第一区域RG11中的第一字线WL11的存储器单元执行采用多个测试项目的测试，并且将与测试相关联的测试结果信息TI累积在第一列解码器470a中的并行位测试器471中。当针对测试项目完成了对耦接到第一字线WL11的存储器单元的测试并且检测到故障时，将第一字线WL11的地址作为故障地址提供给纠错电路。纠错电路610对第一字线WL11的地址进行编码，并将编码的故障地址CTI1- CTI3冗余地存储在第二区域RG12中的第二字线WL12中。纠错电路610 可以通过将故障地址CTI1-CTI3冗余地存储在第二区域RG12中的第二字线WL12中来提高编码的故障地址CTI1-CTI3的鲁棒性。
冗余地存储在第二区域RG12中的编码的故障地址CTI1-CTI3被提供给多数投票电路680。多数投票电路680对编码的故障地址CTI1-CTI 3进行多数投票，选择编码的故障地址CTI1-CTI3中的指示多数(即，获得多数投票)的一个故障地址，并将所选的编码的故障地址提供给纠错电路610。纠错电路610对编码的故障地址进行解码，并将解码的故障地址提供给测试/修复管理电路650。测试/修复管理电路650将故障地址FL_ADDR提供给反熔丝盒670，并且反熔丝盒670将故障地址FL_ ADDR编程到反熔丝阵列671中。
在示例实施例中，并行位测试器471可以在不使用纠错电路610的情况下，将测试结果信息TI冗余地存储在第二区域RG12中的第二字线 WL12中。
图10B示出了在图10A的测试操作中针对多个测试项目所累积的测试结果。
参考图10B，针对多个测试项目T1-Tq中的每一个，对与第一字线 WL11耦接的存储器单元C1-Cn执行测试，测试结果以字线为基础累积在并行位测试器471中。在图10B中，第一逻辑电平“1”指示关于测试项目的测试结果为“故障”。当累积了多个测试项目T1-Tq的测试结果时，耦接到第一字线WL11的存储器单元C1-Cn指示由“1”表示的三个或更多个故障单元。因此，第一字线WL11的地址ROW_ADDR1被确定为故障地址，并且将第一字线WL11的地址ROW_ADDR1存储在第二区域RG12中。第一区域RG11中的存储器单元以字线为基础被测试多个测试项目，测试结果被传送到第二区域RG12，并且每个测试项目的测试结果被累积在第二区域RG12中。
在一些实施例中，通过半导体存储器件400a的修复单元对第一区域RG11中的存储器单元进行关于多个测试项目的测试，并且将测试结果累积和存储在第二区域RG12中。
当如图10A所示采用纠错电路610时，纠错电路610可以纠正的码字中的故障单元可以被排除在对故障单元的计数之外。
图11示出了根据本发明构思的原理的图3A和图6的半导体存储器件中的测试操作的执行。
参考图11，包括要测试的存储器单元的第一区域RG21属于第一存储体阵列510，存储故障地址FL_ADDR的第二区域RG22也属于第一存储体阵列510。
在测试模式中，对耦接到第一区域RG21中的字线WL21的存储器单元执行关于多个测试项目的测试，并且将与测试相关联的测试结果信息TI累积在第一列解码器470a中的并行位测试器471(这里也称为并行位测试存储器471)中。当针对测试项目完成了对耦接到字线WL21的存储器单元的测试时，在并行位测试器471中压缩字线WL21的地址。并行位测试器471将压缩的故障地址CTI1-CTI3冗余地存储在第二区域RG22 中的字线WL22中。也就是说，与故障的存储器位置的地址相关联的字线的值被压缩并被冗余地存储在区域RG22中。
冗余地存储在第二区域RG22中的压缩的故障地址CTI1-CTI3被提供给多数投票电路680。多数投票电路680对压缩的故障地址CTI1-CTI 3执行多数投票，选择压缩的故障地址CTI1-CTI3中指示多数的一个故障地址，并将由此选择的压缩故障地址提供给测试/修复管理电路650。测试/修复管理电路650将故障地址FL_ADDR提供给反熔丝盒670，并且反熔丝盒670将故障地址FL_ADDR编程到反熔丝阵列671中，以将访问重定向到远离故障存储器位置的正常工作的存储器位置。
图12示出了根据示例性实施例的在图3A和图6的半导体存储器件中执行的测试操作。
参考图12，包括要测试的存储器单元的第一区域RG31属于第一存储体阵列510，存储故障地址FL_ADDR的第二区域RG32_1至RG32_3也属于第二至第四存储体阵列520、530和540中的每一个。
在测试模式中，当针对测试项目完成了对耦接到字线WL31的存储器单元的测试时，将作为测试结果信息TI的字线WL31的地址通过数据总线DB传送到第二区域RG32_1至RG32_3，并且将测试结果信息TI存储在与第二至第四存储体阵列520、530和540中的每一个中的字线WL32_ 1、WL32_2和WL32_3中的每一条字线耦接的每个页面中，作为每个故障地址T11、T12和TI3。
存储在由字线WL32_1、WL32_2和WL32_3耦接的页面中的故障地址 TI1、TI2和TI3被提供给图11中的多数投票电路680。多数投票电路68 0对故障地址TI1-TI3执行多数投票，选择编码的故障地址TI1-TI3中指示多数的一个故障地址，并将由此选择的故障地址提供给测试/修复管理电路650。测试/修复管理电路650将故障地址FL_ADDR提供给反熔丝盒670，并且反熔丝盒670将故障地址FL_ADDR编程到反熔丝阵列671中。
图13是示出了根据本发明构思的原理的操作半导体存储器件的方法的示例实施例的流程图。
参考图3至图13，在操作包括多个存储体阵列510-580的半导体存储器件400a的方法中，控制逻辑电路410a对来自存储器控制器30的命令CMD进行解码，以确定命令CMD是否指定测试模式(S400)。
在命令CMD指定测试模式的情况下(S400中为“是”)，测试/修复管理电路650响应于指示测试模式的模式信号MS，对存储器单元阵列5 00中的存储器单元执行测试操作(S500)。当对存储器单元的测试操作完成时，测试/修复管理电路650将故障地址FL_ADDR编程到反熔丝盒6 70中，并且当与故障地址FL_ADDR相对应的地址被输入到反熔丝盒670 时，反熔丝盒670执行输出冗余地址RP_ADDR的冗余修复操作(S800)。由于在半导体存储器件400a被封装之后执行冗余修复操作，因此冗余修复操作可以被称为后封装修复(PPR)或系统修复(ROS)。也就是说，根据本发明构思的原理的系统和方法可以采用自测来识别有缺陷的存储器单元，并且对反熔丝进行操作，以通过对反熔丝的操作，将对故障单元的尝试访问重定向到与原始访问故障单元的地址相关联的操作单元。
当命令CMD未指定测试模式(S400中为“否”)时，控制逻辑电路 410对存储器单元阵列执行诸如刷新操作、写操作和读操作之类的正常存储器操作(S900)。
图14是示出了根据本发明构思的原理的图13中的测试操作的示例实施例的流程图。
参考图3至图14，为了对存储器单元阵列500中的存储器单元执行测试操作(S500)，测试/修复管理电路650测试第一区域中的存储器单元，并将与包括一个或多个故障单元的字线相关联的故障地址存储在存储器单元阵列500的第二区域中(S600)。当测试/修复管理电路650 正在测试第一区域中的存储器单元并且测试/修复管理电路650检测到第一区域中的一个或多个故障单元时，测试/修复管理电路650确定与检测到的一个或多个故障单元相对应的故障地址，并将所确定的或所识别的故障地址(即，故障单元的地址)存储在存储器单元阵列500 的第二区域中。
如上所述，第一区域和第二区域分别属于存储器单元阵列500的不同存储体阵列。第一区域和第二区域分别属于存储器单元阵列500 的相同存储体阵列中的不同存储器块，并且所述不同存储器块不共享位线读出放大器。
如上所述，测试/修复管理电路650以字线为基础针对多个测试项目测试第一区域中的存储器单元，并通过累积测试结果来确定故障地址。当测试/修复管理电路650将故障地址存储在存储器单元阵列500 的第二区域中时，测试/修复管理电路650可以通过将故障地址冗余地存储在第二区域中来提高所存储的故障地址的鲁棒性。
测试/修复管理电路650读取存储在存储器单元阵列500的第二区域中的故障地址，并将读取的故障地址编程到反熔丝阵列671中(S70 0)，以将访问重定向为远离故障单元。
如上所述，当测试/修复管理电路650读取存储在存储器单元阵列 500的第二区域中的故障地址时，多数投票电路680对冗余地存储在第二区域中的故障地址进行多数投票，并且纠错电路610对通过多数投票所选择的故障地址进行解码。
图15是示出了根据本发明构思的原理的图14中的测试第一区域中的存储器单元的示例实施例的流程图。
参考图3至图12、图14和图15，测试/修复管理电路650选择存储器单元阵列中要存储故障地址的第二区域(S610)。例如，可以基于预定地址来选择第二区域。例如，可以基于测试模式来选择第二区域。
测试/修复管理电路650测试第一区域中的存储器单元以确定与检测到的一个或多个故障单元相对应的故障地址(S620)。
测试/修复管理电路650将所确定的故障地址冗余地存储在存储器单元阵列的第二区域中(S630)。
图16是示出了图14中的测试第一区域中的存储器单元的另一示例的流程图。
在图16中，步骤S610和S620与图15相同，因此，这里将不再重复对步骤S610和S620的详细描述。
参考图3至图12、图14和图16，纠错电路610对故障地址进行编码，并将编码的故障地址提供给测试/修复管理电路650(S625)。测试/修复管理电路650将编码的故障地址冗余地存储在存储器单元阵列的第二区域中(S635)。
图17是示出了根据本发明构思的原理的图14中的读取故障地址的示例实施例的流程图。
在图17中，假设故障地址被编码，并且编码的故障地址被存储在存储器单元阵列500的第二区域中。
参考图3至图12、图14和图17，从存储器单元阵列的第二区域读取故障地址，并将读取的故障地址提供给纠错电路610(S710)。在向纠错电路610提供读取的故障地址之前，可以对冗余地存储在第二区域中的故障地址执行多数投票。纠错电路610对故障地址(即，“赢得了”多数投票的故障地址)进行解码以验证故障地址(S720)。纠错电路6 10将解码的故障地址提供给反熔丝盒670，反熔丝盒670将解码的故障地址编程在反熔丝阵列671中(S730)。
图18是示出了根据本发明构思的原理的图13中的冗余修复操作的示例实施例的流程图。
参考图3至图12、图13和图18，反熔丝盒670确定访问地址是否与故障地址相同(S810)。当访问地址与故障地址相同(S810中为“是”) 时，反熔丝盒670向行解码器460提供替代该访问地址的修复地址RP_A DDR，并且行解码器460激活冗余字线RWL(S820)。当访问地址与故障地址不相同(S810中为“否”)时，反熔丝盒670向行解码器460提供访问，并且行解码器460激活与该访问地址相对应的正常字线NWL(S830)。
如上所述，在测试模式下，测试/修复管理电路650测试存储器单元阵列的第一区域中的存储器单元，并且将与一个或多个故障单元相对应的故障地址存储在存储器单元阵列的第二区域中。因此，根据本发明构思的原理，半导体存储器件400a可以提高在测试模式下存储器单元阵列的可用性，可以不需要在测试操作期间存储故障地址的额外存储器，并且半导体存储器件400a可以减少占用面积。此外，根据本发明构思的原理，由于可以在半导体存储器件被封装之后执行修复操作，所以可以提高半导体存储器件的性能。
图19是示出了根据本发明构思的原理的半导体存储器件的示例性实施例的结构图。
参考图19，半导体存储器件800可以包括第一半导体集成电路层 LA1至第p半导体集成电路层LAp(p为大于2的自然数)，其中假设最下面的第一半导体集成电路层LA1为接口或控制芯片，假设其它半导体集成电路层LA2至LAp是包括核心存储器芯片的从芯片。第一半导体集成电路层LA1至第p半导体集成电路层LAp可以通过硅通孔(TSV)在其间发送和接收信号。作为接口或控制芯片的最下面的第一半导体集成电路层LA1可以通过形成在外表面上的导电结构与外部存储器控制器通信。将通过主要使用第一半导体集成电路层LA1或810作为接口或控制芯片并且第p半导体集成电路层LAp或820作为从芯片来描述半导体存储器件800的结构和操作。
第一半导体集成电路层810可以包括用于驱动在第p半导体集成电路层820中设置的存储器区域821的各种外围电路。例如，第一半导体集成电路层810可以包括用于驱动存储器的字线的行(X)驱动器81 01、用于驱动存储器的位线的列(Y)驱动器8102、用于控制数据的输入/输出的数据输入/输出单元(Din/Dout)8103、用于从外部接收命令CMD并缓冲命令CMD的命令缓冲器(CMD)8104、以及用于从外部接收地址并缓冲地址的地址缓冲器(ADDR)8105。存储器区域821可以包括例如参考图7A所述的多个存储器单元。
第一半导体集成电路层810还可以包括控制逻辑电路8107。控制逻辑电路8107可以访问存储器区域821，并且可以基于来自存储器控制器的命令产生用于访问存储器区域821的控制信号。
第p半导体集成电路层820可以包括对存储器区域821中的存储器单元进行纠错的ECC电路822、测试/修复管理电路823、反熔丝盒829 以及外围区域，在所述外围区域中布置有诸如行解码器、列解码器和位线读出放大器的外围电路以在存储器区域821中写入/读取数据。
如参考图3至图18所述，在测试模式下，测试/修复管理电路823 测试存储器区域821的第一区域中的存储器单元，检测第一区域中的一个或多个故障单元，确定与检测到的一个或多个故障单元相对应的故障地址，并且将故障地址存储在存储器区域821中与第一区域不同的第二区域(例如，与不同的字线相关联的区域)中。反熔丝盒829将故障地址编程在反熔丝阵列中，并输出替代故障地址的修复地址。因此，半导体存储器件800不需要存储故障地址的额外存储器，并且半导体存储器件800可以减少占用面积。此外，在半导体存储器件800被封装之后执行修复操作，可以增强半导体存储器件800的性能。
此外，在一些实施例中，在半导体存储器件800中设置三维(3D) 存储器阵列。3D存储器阵列在存储器单元阵列的一个或多个物理层级中单片地形成，所述存储器单元阵列具有布置于硅衬底上方的有源区以及与那些存储器单元的操作相关联的电路，不论所述相关联的电路在所述衬底上方还是内部。术语“单片(monolithic)”意指阵列的每一层级的层直接沉积在阵列的每一下层级的层上。以下专利文献(通过引用并入本文)描述了用于3D存储器阵列的适当构造，其中三维存储器阵列被构造为多个层级，并在层级之间共享字线和/或位线：美国专利No.7,679,133；8,553,466；8,654,587；8,559,235；以及美国专利公开No.2011/0233648。
图20是示出了包括根据示例性实施例的半导体存储器件的移动系统的框图。
参考图20，移动系统900可以包括应用处理器910、连接单元920、半导体存储器件950、非易失性存储器件940、用户接口930和电源960。
应用处理器910可以执行诸如web浏览器、游戏应用、视频播放器等的应用。连接单元920可以执行与外部设备的有线或无线通信。
半导体存储器件950可以存储由应用处理器910处理的数据或作为工作存储器操作。半导体存储器件950可以采用诸如图3A的存储器件 400a的半导体存储器件，并且因此可以不需要存储故障地址的额外存储器，并且半导体存储器件950可以减少占用面积。此外，由于存储器件950的实施例包括根据本发明构思的原理的电路，所以可以在半导体存储器件950被封装之后执行修复操作并且可以增强半导体存储器件9 50的性能。
非易失性存储器件940可以存储用于引导移动系统900的引导图像。用户接口930可以包括至少一个输入设备和至少一个输出设备，输入设备例如键区、触摸屏等等，输出设备例如扬声器、显示设备等等。电源960可以向移动系统900供应电源电压。
在一些实施例中，移动系统900和/或移动设备900的组件可以以各种形式来封装。
例如，本发明构思可以应用于使用半导体存储器件的系统，例如移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(P MP)、数字相机、摄像机、个人计算机(PC)、服务器计算机、工作站、膝上型计算机、数字电视、机顶盒、便携式游戏机、导航系统等。
前述是对示例性实施例的说明，且不应被解释为对其的限制。尽管描述了一些示例性实施例，然而本领域技术人员将容易理解，在不实质上脱离本公开的新颖教义和优点的前提下，可以在示例性实施例中进行多种修改。因此，所有这种修改旨在被包括在如在权利要求中限定的本公开的范围内。

Claims (20)

1.一种操作包括存储器单元阵列的半导体存储器件的方法，所述存储器单元阵列包括多个存储体阵列，所述方法包括：
测试所述存储器单元阵列的第一区域中的存储器单元；
确定与测试失败的存储器单元相对应的故障地址；以及
将所确定的故障地址存储在所述存储器单元阵列中的第二区域中，所述第二区域不同于所述第一区域。
2.根据权利要求1所述的方法，其中，所述第一区域中的存储器单元连接到多条字线，
针对多个测试项目中的每个测试项目，逐条字线地测试所述第一区域中的存储器单元，
将对于每个测试项目的每个测试结果传送到所述第二区域，以及
将对于每个测试项目的每个测试结果累积在所述第二区域中，并且基于所累积的测试结果来检测故障单元。
3.根据权利要求1所述的方法，其中，所确定的故障地址以查找表的形式存储在所述第二区域中。
4.根据权利要求1所述的方法，其中，将所确定的故障地址存储在第二区域中包括：
将所确定的故障地址冗余地存储在所述第二区域中。
5.根据权利要求1所述的方法，其中，将所确定的故障地址存储在第二区域中包括：
对所确定的故障地址进行编码；以及
将编码的故障地址冗余地存储在所述第二区域中，以及
其中所确定的故障地址由所述半导体存储器件中包括的纠错电路编码。
6.根据权利要求1所述的方法，还包括：
读取存储在所述第二区域中的故障地址，以将所述故障地址编程在所述半导体存储器件中包括的反熔丝阵列中。
7.根据权利要求6所述的方法，其中，将所确定的故障地址存储在第二区域中包括：
对所确定的故障地址进行编码；以及
将编码的故障地址冗余地存储在所述第二区域中，
其中读取存储在所述第二区域中的故障地址包括：
读取冗余地存储在所述第二区域中的编码的故障地址；
对编码的故障地址执行多数投票，以选择由多数投票表示的编码的故障地址；以及
对所选择的故障地址进行解码。
8.根据权利要求1所述的方法，其中，所述第一区域是所述多个存储体阵列中的第一存储体阵列的一部分，所述第二区域是所述多个存储体阵列中的第二存储体阵列的一部分，并且所述第二存储体阵列不同于所述第一存储体阵列。
9.根据权利要求1所述的方法，其中，所述第一区域是所述多个存储体阵列中的第一存储体阵列的第一部分，所述第二区域是所述第一存储体阵列的第二部分，并且所述第二部分在物理上不同于所述第一部分。
10.根据权利要求9所述的方法，其中，所述第一区域和所述第二区域不共享位线读出放大器。
11.根据权利要求1所述的方法，其中，所述第一区域是所述多个存储体阵列中的第一存储体阵列的一部分，所述第二区域是所述多个存储体阵列中除所述第一存储体阵列以外的每个存储体阵列的一部分，并且所述每个存储体阵列不同于所述第一存储体阵列。
12.根据权利要求1所述的方法，
其中，当针对多个测试项目完成了对所述第一区域中的存储器单元的测试时，
将对于每个测试项目的每个测试结果累积在所述第二区域中，
然后测试所述第二区域中的存储器单元，
其中，当在测试所述第一区域中的存储器单元时所述测试项目中的每一个都不与所述半导体存储器件的刷新周期相关联时，
所述第一区域中的存储器单元以比标准刷新周期长的第一刷新周期被刷新，以及
所述第二区域中的存储器单元以等于或短于所述标准刷新周期的第二刷新周期被刷新，以及
其中所述第一区域中的存储器单元和所述第二区域中的存储器单元提供不同的可靠性。
13.根据权利要求1所述的方法，
其中，当针对多个测试项目完成了对所述第一区域中的存储器单元的测试时，
将对于每个测试项目的每个测试结果累积在所述第二区域中，
然后测试所述第二区域中的存储器单元，
其中，当在测试所述第一区域中的存储器单元时所述测试项目中的一个测试项目与所述半导体存储器件的刷新周期相关联时，
所述第一区域中的存储器单元以与所述半导体存储器件的刷新周期相关联的测试项目所需的刷新周期被刷新，以及
其中所述第一区域中的存储器单元和所述第二区域中的存储器单元提供不同的可靠性。
14.一种半导体存储器件，包括：
存储器单元阵列，包括多个存储体阵列；
测试/修复管理电路，被配置为响应于指示所述半导体存储器件的测试模式的模式信号，测试所述存储器单元阵列的第一区域中的存储器单元以检测所述第一区域中的故障单元，被配置为确定与所检测到的故障单元相对应的故障地址，并且被配置为将所确定的故障地址存储在所述存储器单元阵列中的第二区域中，所述第二区域不同于所述第一区域；以及
控制逻辑电路，被配置为通过对控制逻辑电路所接收的命令进行解码来产生模式信号。
15.根据权利要求14所述的半导体存储器件，其中，所述多个存储体阵列中的每一个包括多个电阻型存储器单元或多个动态存储器单元，
其中所述半导体存储器件还包括：
反熔丝阵列，从所述第二区域读取的故障地址被编程在所述反熔丝阵列中；以及
刷新控制电路，被配置为当在测试所述第一区域中的存储器单元时测试项目之一与所述半导体存储器件的刷新周期相关联时，以与所述半导体存储器件的刷新周期相关联的测试项目所需的刷新周期来刷新所述第一区域中的存储器单元，并且
被配置为当在测试所述第一区域中的存储器单元时所述测试项目中的每一个都不与所述半导体存储器件的刷新周期相关联时，以比标准刷新周期长的第一刷新周期来刷新所述第一区域中的存储器单元，并且以等于或短于所述标准刷新周期的第二刷新周期来刷新所述第二区域中的存储器单元，以及
其中所述反熔丝阵列被配置为在所述半导体存储器件的正常模式下输出与所述故障地址相对应的修复地址。
16.一种封装半导体存储器件，包括：
存储器单元阵列，包括多个存储体阵列；以及
测试电路，被配置为测试所述存储器单元阵列的与第一字线相关联的第一区域中的存储器单元，以识别故障存储器单元的地址，并将故障存储器单元的地址存储在所述存储器单元阵列的与第二字线相关联的第二区域中，
其中所述测试电路被配置为响应于由所述封装半导体存储器件接收的命令来启动测试。
17.根据权利要求16所述的封装半导体存储器件，还包括：反熔丝阵列，被配置为将对故障存储器单元的访问重定向到没有故障的存储器单元。
18.根据权利要求16所述的封装半导体存储器件，其中，所述存储器单元是非易失性的。
19.根据权利要求16所述的封装半导体存储器件，其中，所述故障存储器单元的地址被冗余地存储在所述存储器单元阵列的第二区域中。
20.根据权利要求19所述的封装半导体存储器件，其中，所述故障存储器单元的地址由所述封装半导体存储器件中的纠错电路编码。
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