CN111755038A - 半导体存储装置 - Google Patents

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Abstract

公开了一种半导体存储装置。即使在是非回环模式且同时访问单位的末尾附近成为开始地址的情况下也使得能够实现高速的突发访问。在突发模式时，进行以下控制：在对内部地址的区域分配的地址中的、用于选择多个感测放大器区块中的任一个感测放大器区块的地址即区块地址的值为最大值的情况下，使第一感测放大器区块和第二感测放大器区块访问不同的存储体，在区块地址的值不为最大值的情况下，使所述第一感测放大器区块和所述第二感测放大器区块访问多个存储体中的同一存储体。

Description

半导体存储装置
技术领域
本发明涉及一种半导体存储装置，特别是涉及一种防止突发访问中的依赖于开始地址的动作速度降低的半导体存储装置。
背景技术
自以往以来，在半导体存储装置中的数据的读写中，存在被称为突发访问的从开始地址起针对规定的连续地址的数据进行访问的方式(专利文献1)。一般地，在突发访问中，对于存储器阵列而言，以高并行度同时处理大量的数据，在与存储器阵列外的通信中，将该大量的数据精细地分割，进行重排并设立顺序，高速地进行发送和接收。由此，从存储器阵列之外来看，需要较大的延迟时间的对存储器阵列的访问被掩盖而实现了高速的通信。
突发访问存在回环模式和非回环模式两种。回环模式是在向存储器阵列外的通信中持续地重复使用针对限定的存储器阵列的地址范围(突发区域)的数据的方式。即，在回环模式中，仅在突发区域内重复进行“列访问”。
另一方面，非回环模式是当“列访问”进行到突发区域的最后而结束时进入到下一个突发区域的开头而不是返回到同一突发区域的开头的方式。
在专利文献1的图16的(a)中，在从存储器阵列一同读出“1”~“8”的共64比特之后，按“1”~“8”的顺序，每次8比特且分为8次连续输出。相对于在专利文献1的图16的(a)的“行访问”中所例示的向存储器阵列的一次访问周期，同样的“RD”所示的“1”~“8”的各切换周期正好为八分之一，因此成为8倍的高速动作。
这样的突发访问的高速化具有依赖于开始地址这样的约束。例如，在专利文献1的图16的(a)的例子中，作为读出开始的地址的开始地址为“1”，但是在专利文献1的图16的(b)中，示出开始地址为“7”的例子和开始地址为“8”的例子。
在专利文献1的图16的(b)的情况下，存在如下问题：只有与向存储器阵列外开始输出“1”的定时相比提前延迟部分的量来开始存储器阵列访问，才能赶上“1”的输出，但是由于无法同时访问多个存储器阵列，因此专利文献1的图16的(b)的“行访问”(相当于存储器阵列访问)中左起第二个“行访问”成为在左起第一个“行访问”之后进行，从而产生延迟。
针对这样的问题，在专利文献1中，将列选择线的驱动或由于该驱动所致的比特切换(bit switch)的接通动作称为“触发”，在访问的开头的列地址与存储器阵列的最后的列地址一致的情况下，按最初的触发来预取4比特的读出数据RD1~RD4，并按下一触发来预取该读出数据之后的4比特的读出数据RD5~RD8(专利文献1的图7)。由此，设为能够在专利文献1的图7的(a)所示的开始地址“1”的情况与专利文献1的图7的(b)所示的开始地址“4”的情况中进行相同水平的突发访问。
另外，在专利文献2中，如专利文献2的图2所示那样构成为如下：在两个存储体BA0与BA1之间共享感测放大器SAGA和SAGB来削减面积，能够在两个存储阵列片MATA与MATB之间单独地设定列选择信号。关于一般的列选择信号，在同时被选择的所有感测放大器中取相同的值，与此相对，对列解码器输入内部列地址，除此以外还输入存储阵列片选择地址，在列解码器内生成将存储阵列片选择地址递增一个地址得到的地址，基于存储阵列片选择地址和所生成的地址，来生成选择不同的感测放大器的两个列选择信号。由此，只限于回环模式中的限定的地址范围内，能够使与由突发访问的开始地址所致的约束相伴的延迟的产生频度减半。
现有技术文献
专利文献
专利文献1：日本专利第4796390号公报
专利文献2：日本专利第4357246号公报。
发明内容
发明要解决的问题
但是，在专利文献1的方法中，不仅没有示出在开始地址为“7”、“8”那样处于末尾附近的情况下也在“非回环模式”中设为可能高速突发的论据，而且根本没有提及开始地址处于末尾附近的情况。因此，存在即使能够降低与开始地址的约束相伴的动作速度的延迟的发生频度也无法消除突发访问的开始地址的约束这样的问题。
另外，在专利文献2的方法中，存在如下问题：在非回环模式且同时访问单位的末尾附近成为开始地址的情况下，无法实现高速的突发访问。
本发明是鉴于上述的点而作出的发明，其目的在于提供一种即使在非回环模式且同时访问单位的末尾附近成为开始地址的情况下也能够实现高速的突发访问的半导体存储装置。
用于解决问题的方案
本发明所涉及的半导体存储装置包括多个存储体以及在所述多个存储体中的各存储体之间共享的多个感测放大器区块，所述多个存储体包括多个字线，所述半导体存储装置在突发模式时使针对所述多个存储体同时进行动作的多个感测放大器区块中的各感测放大器区块访问所述多个存储体中的任一个存储体，所述半导体存储装置构成为具备：选择部，其在突发模式时，基于所输入的对内部地址的区域分配的地址中的区块地址和存储体地址，来从所述多个感测放大器区块中选择同时进行动作的第一感测放大器区块和第二感测放大器区块，所述区块地址是用于从所述多个感测放大器区块中选择任一个感测放大器区块的地址，所述存储体地址是用于选择所述多个存储体中的任一个存储体的地址；判定部，其判定所述区块地址的值是否为最大值；以及控制部，其进行以下控制：在所述区块地址的值为最大值的情况下，使所述第一感测放大器区块和所述第二感测放大器区块访问不同的存储体；在所述区块地址的值不为最大值的情况下，使所述第一感测放大器区块和所述第二感测放大器区块访问同一存储体。
另外，本发明所涉及的半导体存储装置包括多个存储体以及在所述多个存储体中的各存储体之间共享的多个感测放大器区块，所述多个存储体包括多个字线，所述半导体存储装置在突发模式时使针对所述多个存储体同时进行动作的多个感测放大器区块中的各感测放大器区块访问所述多个存储体中的任一个存储体，所述半导体存储装置构成为具备：选择部，其基于所输入的对内部地址的区域分配的地址中的区块地址、存储体地址以及冗余Y-区块控制信号，来从所述多个感测放大器区块中选择同时进行动作的第一感测放大器区块和第二感测放大器区块，所述区块地址是用于从所述多个感测放大器区块中选择任一个感测放大器区块的地址，所述存储体地址是用于选择所述多个存储体中的任一个存储体的地址，所述冗余Y-区块控制信号用于选择所述多个存储体的各存储体中包括的冗余存储器阵列；判定部，其判定所述区块地址的值是否为最大值；控制部，其进行以下控制：在所述区块地址的值为最大值的情况下，使所述第一感测放大器区块和所述第二感测放大器区块访问不同的存储体，在所述区块地址的值不为最大值的情况下，使所述第一感测放大器区块和所述第二感测放大器区块访问同一存储体；以及冗余控制部，其在所述第一感测放大器区块和所述第二感测放大器区块在所述第一感测放大器区块和所述第二感测放大器区块当中对不同的存储体进行访问的情况下，使所述冗余存储器阵列访问不同的感测放大器区块。
发明的效果
根据本发明的半导体存储装置，即使在非回环模式且同时访问单位的末尾附近成为开始地址的情况下，也能够实现高速的突发访问。
附图说明
图1是示出本发明的第一实施方式所涉及的半导体存储装置的结构的一个例子的概要图。
图2是示出本发明的第一实施方式所涉及的半导体存储装置的处理例程的流程图。
图3是示出本发明的第二实施方式所涉及的半导体存储装置的结构的一个例子的概要图。
图4是示出本发明的第二实施方式所涉及的半导体存储装置的处理例程的流程图。
具体实施方式
下面，使用附图来说明本发明的实施方式。
<本发明的实施方式所涉及的半导体存储装置的目的>
首先，对本发明的实施方式的目的进行说明。本发明的实施方式是涉及具备突发访问功能的半导体存储装置(半导体存储器)并涉及无论以哪个地址为起点开始突发访问都能够进行高速动作的突发动作方法以及能够执行该突发动作方法的半导体存储装置的实施方式。具体地说，本发明的实施方式所涉及的半导体存储装置将如下的存储装置(存储器)作为例子来进行说明：针对存储器阵列的读写是对比较大的数据单位同时进行并行处理，另一方面，按较小的数据单位来与存储器芯片外部之间以串行方式进行通信。
<<关于以往技术>>
对专利文献1和2所记载的以往技术进行详细说明。基于专利文献1的[0013]~[0020]段来说明突发访问的高速化极限依赖于开始地址这样的约束。在此，专利文献1的图16中的“1”~“8”是与一个为8比特的读出数据共八个RD1~RD8分别对应的读出顺序。
例如，在专利文献1的图16的(a)中，在从存储器阵列一同读出“1”~“8”的共64比特之后，按“1”~“8”的顺序，每次8比特且分为8次连续输出。在此，将与存储器阵列一同访问的单位简单称为“同时访问单位”。在该图的(a)中，与存储器阵列外之间的连续访问数也为8次且其比特数64比特也都设为“同时访问单位”。如果针对存储器阵列的数据传送速度与针对存储器阵列外的数据传送速度不一致，则通信失效。
因此，相对于该图的(a)中的“行访问”所例示的向存储器阵列的一次访问周期，同样的“RD”所示的“1”~“8”的各切换周期正好为八分之一，因此成为8倍的高速动作。但是，该约束仅限于突发访问的一种称为“非回环模式”的方式。即，该图的(a)中的“RD”左侧的“1”~“8”对应于在该图的(a)中的“行访问”左端的斜线部分中被并行读出的共64比特的数据。
另一方面，该图的(a)中的“行访问”中央的斜线部分是对继先前的64比特数据之后的64比特数据的访问。也就是说，该图的(a)中的“RD”右侧的“1”~“8”是与先前的“1”~“8”各不相同的8比特读出数据，并不是将同一值重复读出。如该图的(a)那样的一系列的“行访问”组相当于针对存储器阵列连续地重复进行“向下一地址的访问”。在突发访问中，该“下一地址”一般是指比先前的地址大一个的地址的情况，因此将使地址(编号)每次增加一个的动作特别称为“地址递增”。
将没有如该图的(a)所示的一系列的“行访问”那样的地址递增且在向存储器阵列外的通信中重复持续使用针对存储器阵列的限定地址范围的数据组的方式称为“回环模式”。回环模式中的数据传送速度没有使针对存储器阵列的数据传送速度与针对存储器阵列外的数据传送速度一致的约束，而且只要获取到该数据组，则以后就能够与存储器阵列的较大的延迟时间无关地与存储器阵列外之间进行高速通信。在目前的说明中可知，即使在存储器阵列访问的延迟时间非常大的情况下，只要相应地增大同时访问单位，则不再有针对与存储器阵列外之间的通信速度的约束。极端地说，只要通过一次访问对存储器阵列整体的数据全部进行读写，则非回环模式与回环模式的高速化极限就没有不同。
但是，在同时访问单位非常大的情况下，必须相应地使存储器阵列访问并行化，因此导致感测放大器等存储器阵列访问所需要的电路的面积、消耗电力大幅地增加而是不现实的。例如，作为专利文献1的实施例，列举出第13页及专利文献1的图3。在此处，将“伪装”同时访问单位设为8，因此通过本来将感测放大器、写入缓冲器设为八个的地方各设为四个并进行分时动作，由此使感测放大器和写入缓冲器的占有面积减半。由于使各为四个的感测放大器、写入缓冲器各进行两次动作，因此与各为八个的同时动作相比，总消耗电力“量”没有特别减少。但是，由于同时访问单位越大则以来自外部的中断 (≈强制结束指示)为契机结束读写动作的情况越多，因此在以两次为一组的分时动作中只执行第一次的动作而不执行第二次的动作的概率变高。在该情况下，消耗电力量减少，因此使平均消耗电力减少。
像这样，即使在通过突发访问存储器来谋求高速化时，也强烈期望设为如下那样的电路结构及动作：尽可能地抑制存储器阵列访问的并行度(=非伪装的同时访问单位)且面积、平均消耗电力不过度地增加。换言之，在突发存储器的高速化中，可以说并非能够无限制地掩盖与存储器阵列访问相伴的延迟时间，实际上是有限制地掩盖。
因此，为了以后的说明，将与存储器阵列访问相伴的延迟的类型从一般视为延迟大的一方起依次列举为(1)~(3)。
(1)存储体地址、字线区块(所谓的X-区块地址)、行地址的切换(=字线的切换)。
(2)列地址的切换(=同一感测放大器区块的再放大动作)。
(3)感测放大器区块(所谓的Y-区块)地址的切换(=通过选择器对进行了并行动作的多个感测放大器区块的输出信号进行切换)。
专利文献1所示的发明中的“伪装同时访问”如果是视为上述(2)的延迟小的程度的高速突发访问则成立，包括在回环模式的“限定的地址范围”中。
但是，专利文献1中所说的“行访问”符合上述(1)，其延迟远大于上述(2)，无法通过分时动作来包括在“伪装同时访问单位”、回环模式下的“限定的地址范围”中。
接着，说明突发访问的高速化极限也依赖于(不只是存储器阵列访问的延迟)突发访问的开始地址这样的约束。
在专利文献1的图16的(a)中，将通过左端的“行访问”从存储器阵列获取到的读出数据“1”~“8”的组按原样以“1”为开头向存储器阵列外输出。这是因为从存储器阵列外预先要求了从哪里开始读出，在此是从“1”开始。在此，在本说明书中自始至终都是对存储器访问进行处理，因此将开始读出的数据的编号简单地称为“开始地址”。
另一方面，在该图的(b)中，示出了开始地址为“7”的例子和开始地址为“8”的例子。由于该图的(a)和该图的(b)都是同时访问单位为8，因此在“行访问”的作为斜线部示出的存储器访问中，不依赖于开始地址而并行地读出“1”~“8”这点不变。这可以说是代替提高并行度来(从存储器阵列外来看)掩盖与存储器阵列访问相伴的较大的延迟而牺牲了访问方法的灵活性(=副作用)。
在该图的(b)“RD”中，将从该存储器阵列获取到的“1”~“8”的读出数据中的开始地址以后的读出数据依次向存储器阵列外依次输出。此外，“1”~“8”中的在开始地址之前(例如“1”~“6”等)的读出数据如果被输出到存储器外则成为错误动作而因此被废弃。在该图的(b)中，作为“RD”向存储器阵列外输出的开头数据(=与开始地址对应的读出数据)在与图1的(a)的开头数据相同的定时被输出。原因在于对与存储器阵列外之间的(同步)通信产生阻碍。
一般地，设为能够根据各条件来变更开头数据输出定时(=延迟时间)的例子较多。但是，一次的同时访问单位内的开始地址的不同不包括在该各条件中。
接着，着眼于专利文献1的图16的(b)的左起第二个“行访问”斜线部。这是用于从存储器阵列获取“RD”中央的读出数据“1”~“8”的情况。该存储器阵列访问只有相比于向存储器阵列外开始输出“1”的定时提前延迟部分的量来开始才能赶上“1”的输出。像这样的“时间差”与该图的(a)中央的“行访问”斜线部相同。
可是，在该图的(a)中，最初的向存储器阵列外的读出数据为“1”~“8”共八个，与此相对，在该图的(b)中，只有两个或一个，因此该图的(b)中必须向存储器阵列外开始输出“1”的“时刻”提前很多。
但是，由于无法同时访问多个存储器阵列，因此关于从该图的(b)左起第二个“行访问”斜线部(≈存储器阵列访问)，设为在紧接着左端的“行访问”之后的是极限，无法再提前。
因此，关于该图的(b)“RD”中的最初的“1”输出开始定时，如果是开始地址“7”则延迟5ns，如果是开始地址“8”的一方则延迟20ns，高速突发访问失效。同时访问单位中开始地址越接近末尾(在此为“8”)则像这样的延迟越大，另外突发访问速度越高则像这样的延迟越大。
因此，突发访问的高速化极限可以说也较强地依赖于突发访问的开始地址。此外，在存储器阵列访问的第一次与第二次的边界处显著地表现出依赖于开始地址的高速突发访问的约束，以后可以忽略该约束。原因在于，如专利文献1的图16那样，通过第二次以后的“行访问”获取到的读出数据“1”~“8”一定是从“1”起依次向存储器阵列外输出，因此能够容许与开始地址为“1”时同等的存储器阵列访问延迟。
另外，在专利文献1的方法中，在专利文献1的图7的(a)所示的开始地址“1”的情况与该图的(b)所示的开始地址“4”的情况中设为能够进行相同水平的高速突发访问。如已经记述的那样，这是由于能够视为以四个为一组的感测放大器分时动作的延迟比较小。
但是，当结束以两次为一组的分时动作时，在“非回环模式”中，接下来只能转变为“行访问”、也就是说“(1)字线的切换”，因此高速突发访问失效。可是，在专利文献1的发明中，不仅没有示出即使开始地址为“7”或“8”在“非回环模式”中也设为能够高速突发的论据，而且根本没有提及开始地址为“7”或“8”的情况。
也就是说，专利文献1虽然可以说是通过一半(四个)的感测放大器、写入缓冲器而能够实现与以往相同程度的高速的突发访问，但是无法消除“高速突发访问开始地址的约束”，充其量只是“减轻开始地址约束”。
接着，在专利文献2的方法中，说明相比于专利文献1进一步减轻高速突发访问开始地址的约束这一情况。此外，下面将专利文献2中的“column”设为“列”来进行说明。
专利文献2的图1和图2是专利文献2的方法所涉及的半导体存储装置的结构图。专利文献2的图1是专利文献2的方法所涉及的半导体存储装置(存储器设备1)的整体结构图，专利文献2的图2是该半导体存储装置(存储器设备1)的一部分的电路结构图。具体地说，从专利文献2的图1右端的存储器阵列2、栅极控制部5、感测放大器带6、SA锁存电路7中提取出两个存储体(一个X-区块)的部分所得到的图相当于专利文献2的图2。
在专利文献2的方法中，将从专利文献2的图1左上方输入的地址信号ADD<22:0>分别如下面那样进行分配(一般地称为“地址分配”)。
A<22>：存储体地址。从下述每一个X-区块包括两个存储体的存储体中选择一个存储体的2:1选择信号。
A<21:13>：所说的X-区块地址。从按该半导体存储装置整体共有512个区块的区块中选择一个区块的512:1选择信号。
A<12:5>：行地址。从每一个存储体包括256条字线的字线中选择一条字线的256:1选择信号。
A<4:3>：列选择信号。用于从每一个感测放大器为四条成一组的位线的位线中选择一条位线的列选择器用的4:1选择信号。
A<2:0>：所说的页地址。用于从存储器阵列并行访问单位(=同时访问单位)128比特中选择与存储器阵列外之间的通信单位16比特的8:1选择信号。
A<2>：存储阵列片选择地址。所说的存储阵列片是专利文献2特有的单位，指示将同时访问单位128比特分割为高位和低位各64比特后的情况的单侧，因此成为2:1选择信号。因此，A<2>成为兼用为上述页地址。
此外，存储体地址、X-区块地址以及行地址是指与存储器阵列访问相伴的延迟时间相当于上述的“(1)字线的切换”这种含义而差异较小，在此进行区分的必要性小。
专利文献2的方法的特征在于如下的点：如专利文献2的图2所示，在两个存储体BA0与BA1之间共享感测放大器SAGA及SAGB而削减了面积；以及能够在两个存储阵列片MATA与MATB之间单独地设定列选择信号(分别相当于CALA<3:0>和CALB<3:0>)。一般的列选择信号在同时被选择的所有感测放大器中取相同的值，但是在专利文献2的方法中，向该图的列解码器CDCB0和CDCB1输入内部列地址AE<4:3>，除此以外还输入存储阵列片选择地址AE<2>，反映该存储阵列片选择地址AE<2>来分别独立地每次一个地选择列选择信号CALA<3:0>和CALB<3:0>。更详细地说，在专利文献2的图1的列解码器带39内生成将所输入的存储阵列片选择地址AE<2>递增一个地址得到的AEinc<4:2>，之后分别将存储阵列片选择地址AE<2>和递增地址得到的AEinc<4:2>中的存储阵列片选择地址AE<2>=“0”的一方输入到专利文献2的图2的存储阵列片MATA用列解码器CDCB0，将存储阵列片选择地址AE<2>=“1”的一方输入到MATB用列解码器CDCB1，由此来实现像这样的独立选择。
同样地，非选择位线放电控制信号BRSTA<3:0>和BRSTB<3:0>在MATA和MATB中都能够取独立的值。
接着，使用专利文献2的图13进行说明。该图是示出该专利文献2的发明中的高速突发访问开始地址(在此为起始地址)与各自对应的同时访问单位的关系的图。
在专利文献2中，没有关于非回环模式的记载，只假定了回环模式的情况，回环模式中的“限定的地址范围”与该图的“同步突发长度”对应。具体地说，同步突发长度=16与该图的左半部对应，同步突发长度=32与该图的整体(为“限定的地址范围”)对应，分别根据A<22:4>或A<22:5>来对其中的某一个进行选择。该图中的各字W0~W31相当于从存储器阵列外来看的16比特读出数据(专利文献2的图1的RDE<15:0>、IOD<15:0>、DQ<15:0>)，根据内部地址AE<4:0>的值来选择一个字。此外，此处的字与将8比特称为字节同样地，只是遵照简单地将16比特称为字的一些习惯，与字线无关。
专利文献2的图13的字区块BLK#0~BLK#7相当于每一个存储阵列片的存储器阵列并行访问单位，实际上始终是两个存储阵列片MATA和MATB同时被选择。因此，目前称为“同时访问单位”的单位相当于该图的两个字区块的量，相当于专利文献2的图1、该图2的ODE<127:0>。
在专利文献2的图13中，示出为“非周期页中的同时读出范围”的四种是指无法如一般的半导体存储装置那样同时取多种列选择信号AE<4:3>的情况下的“同时访问单位”。此外，专利文献2中的“非周期”设为非同步的错排。
在专利文献2的方法中，关于与存储阵列片MATA及MATB对应的AE<4:2>，一方成为将另一方仅递增一个地址所得到的值，因此能够例如如该图下部的“起始地址为AE<4:2>=“001”的情况”、“起始地址为AE<4:2>=“101”的情况”等所示的那样将连续的两个“4字区块”设为“同时访问单位”。换言之，例如能够将连续的八个字W4~W11、W20~W27设为“同时访问单位”。但是，由于假定了回环模式，因此在“同步突发长度=16”时设为“4字区块BLK#0”在“4字区块BLK#3”之后，在“同步突发长度=32”时，“4字区块BLK#0”在“4字区块BLK#7”之后。这分别与“起始地址为AE<4:2>=“011”的情况”及“起始地址为AE<4:2>=“111”的情况”对应。
当察看专利文献2的图1时，根据非同步页、同步突发长度=16、同步突发长度=32共三种访问方式，来向列解码器带39输入BST32及BST16信号以使得切换所输出的列选择信号CALA和CALB。
因而，专利文献2所示的发明的效果在于如下的点：只限于在回环模式中的“限定的地址范围”内能够大幅地减轻高速突发访问开始地址的约束。
作为例子，列举“突发长度=16”且开始地址为字W6的情况。本例如专利文献2的图13中已经提及的那样，在一般的半导体存储装置中，字W0~W7成为同时访问单位，因此开始地址(=字W6)相当于从末尾起的第二个地址，常常发生高速的突发访问的约束。
但是，在专利文献2的方法中，符合该图的“起始地址AE<4:2>=“001”的情况”且同时访问单位转变为字W4~W14，因此开始地址成为从末尾起的第6个，会处于高速突发访问的约束对象外。在本例的情况下，延迟为6个时钟的情况的时序图如专利文献2的图15那样。
像这样，在专利文献2的方法中，成为能够将同时访问单位分割为高位及低位各一半，并更换这些高位的一半以及低位的一半的顺序。因此，在回环模式中，能够确实地把高速的突发访问的开始地址带到同时访问单位的前半部，因此开始地址的自由度高。因此，不使存储器阵列访问的并行度提高(即，不使感测放大器等的面积增加)而能够实现开始地址的高自由度的点比上述的专利文献1优异。
此外，在专利文献2的方法中，如从专利文献2的图13可知那样，同时访问单位内的两个4字区块的向存储器阵列外的输出顺序始终为“与起始地址的AE<2>的值一致的一方为开头”。如果是一般的半导体存储装置，则AE<2>=“0”的4字区块为开头，因此这一点应该也是不同的。
因此，在使用专利文献2的图1所示的选择器9从同时访问单位128比特中选择向存储器阵列外输出的16比特时，需要基于非同步页、同步突发长度=16、同步突发长度=32共三种访问方式、以及起始地址AE<2>的值来适当地切换输出顺序。
并且，在专利文献2的方法中，设为能够使用专利文献2的图2右端所示的冗余存储阵列片SMAT0、备用感测放大器SAGC等来将属于存储阵列片MATA或MATB的共512条位线MBL0~MBL511中的任一条位线置换为冗余位线。被置换侧的一条位线由来自专利文献2的图1中央的熔断程序部50的输出FUAD<4:2>唯一地决定，通过该图下的数据交换电路10来被置换为输出数据信号ODEsp。由于这与该图的选择器9相比处于后级，因此仍旧需要基于上述三种访问方式和起始地址AE<2>的值来切换输出顺序。
<<关于针对以往技术的问题>>
在非回环模式中，需要超出在回环模式中出现的“限定的地址范围”而进一步进行地址递增。例如，在专利文献2的图13中，超出与AE<4:0>=“11111”对应的右端的字W31的地址递增相当于该情况。在指示AE<4:0>=“11111”之后的一个地址时，产生向AE<5>的升位，因此与初始的AE<22:5>的值无关，此时AE<22:5>变更。
如从专利文献2的图1可知，AE<22:5>的变更意味着所选择的字线WL进行切换。如上述那样，导致与存储器阵列访问相伴的延迟的类型中“(1)字线的切换”的延迟无论如何都变大。在非回环模式中，无论是怎样的地址分配，都无法避免字线切换的地址递增，而且也无法避免紧接在这之前成为突发访问的开始地址的情况。
结果是，当将非回环模式应用于专利文献2的方法时，由于不存在避免已经记述的“依赖于开始地址的高速突发访问的约束”的单元，因此必须相应地使动作速度与回环模式时相比更低。因而，即使是专利文献2的方法，也存在如下问题：在非回环模式且同时访问单位的末尾附近为开始地址的情况下，无法实现高速突发访问。本发明的实施方式是要解决该问题的实施方式。
<本发明的第一实施方式所涉及的半导体存储装置的结构>
对本发明的第一实施方式所涉及的半导体存储装置1的结构进行说明。本实施方式所涉及的半导体存储装置1是如下的半导体存储装置：具有包括多个字线的多个存储体以及在多个存储体中的各存储体之间共享的多个感测放大器区块，在突发模式时使同时进行动作的多个感测放大器区块对包括多个字线的多个存储体进行访问。
本实施方式所涉及的半导体存储装置1中的内部地址的地址分配将下述(i)~(iv)设为约束。
(i)存储体地址为1比特以上。即，示出存在两个以上的存储体。
(ii)Y-区块地址为1比特以上。即，示出Y-区块为两个以上。
(iii)Y-区块地址的最高位比特(A<4>)的紧邻高位比特(A<5>)为存储体地址的最低位比特。
(iv)伴有字线切换的地址中的最低位比特必须为存储体地址。当然，其为存储体地址的最低位比特。此外，虽然伴有字线切换的地址可以是全部连续的，也可以是分散的，但是这些伴有字线切换的地址中的最低位比特必须为存储体地址(即，存储体地址的最低位地址)。
此外，一般地，Y-区块或感测放大器区块是指最小的同时访问单位的感测放大器区块的例子较多，下面设为该定义的情况来进行说明。
在本实施方式中，在高速突发访问时，使两个Y-区块同时动作，因此即使将高速突发访问时的同时访问单位的一半表现为Y-区块，在本质上也是没有问题的。在该定义的情况下，可以将专利文献2的图2中示出的存储阵列片与Y-区块视为相同。
从低位地址起依次示出本发明的第一实施方式所涉及的半导体存储装置1中的内部地址的地址分配的一个例子，在本实施方式中，使用该例进行说明。
A<2:0>：页地址。
A<4:3>：Y-区块地址。
A<5>：存储体地址。
A<6>：列地址。在本实施方式中，能够从两条为一组的位线中选择一条位线。
A<13:7>：行地址。在本实施方式中，设为从128条为一组的字线中选择一条字线的结构。
在该例中，由于存储体地址A<5>为1比特，因此满足约束(i)，由于Y-区块地址A<4:3>为两比特，因此满足约束(ii)，由于Y-区块地址A<4:3>的最高位比特(A<4>)的紧邻高位比特(A<5>)为存储体地址A<5>的最低位比特，因此满足约束(iii)。另外，伴有字线切换的地址为行地址A<13:7>和存储体地址A<5>，其中的最低位比特(A<5>)为存储体地址A<5>，因此满足约束(iv)。
接着，参照图1对本发明的第一实施方式所涉及的半导体存储装置1的结构进行说明。图1是示出本实施方式所涉及的半导体存储装置1的结构的框图。此外，与存储器阵列外之间的通信单位(=每一地址的读写数据宽度)设为4比特。页地址为3比特，因此同时访问单位为32比特(4比特×8个)。
如图1所示，本实施方式所涉及的半导体存储装置1构成为具备存储体10(BANKL)、存储体11(BANKU)、感测放大器区块30~33(SA0~SA3)、列选择器40~47(MX0~MX7)、本地控制器50(LCNTA)、本地控制器51(LCNTB)、全局控制器52(GCNT)、选择器60(SEL)、行解码器/字驱动器70(WLDL)、行解码器/字驱动器71(WLDU)以及递增电路80(INC_MX)。
存储体10(BANKL)和存储体11(BANKU)构成为各自具备128条字线WL<127:0>和字线WL<255:128>。另外，存储体10(BANKL)包括Y-区块20~23(YBLK0~YBLK3)，存储体11(BANKU)包括Y-区块24~27(YBLK4~YBLK7)。
感测放大器区块30~33(SA0~SA3)构成为在各个存储体10与存储体11之间共享。感测放大器区块30~33(SA0~SA3)构成为各自包括多个感测放大器。在本实施方式中，各感测放大器区块30~33(SA0~SA3)设为各包括32个感测放大器。感测放大器区块30~33(SA0~SA3)通过配置于两个为一组的存储体10(BANKL)与存储体11(BANKU)之间并在两者之间共享，从而对小面积化有贡献。
列选择器40~47(MX0~MX7)从两条为一组的位线中选择一条位线并与感测放大器区块30~33(SA0~SA3)连接。另外，列选择器40~47(MX0~MX7)将非选择的位线固定于GND电位。
本地控制器50(LCNTA)和本地控制器51(LCNTB)对被输入的内部地址AE<6:3>分别单独地进行处理(解码)来生成不同的列选择信号LX0~LX7。具体地说，本地控制器50(LCNTA)不仅基于与列地址A<6>对应的内部地址AE<6>，还基于为选择存储器单元而使用的内部地址AE<13:3>中的比内部地址AE<6>低的低位的AE<5:3>和突发模式信号BST，来生成列选择信号LX0、LX1、LX4以及LX5，本地控制器51(LCNTB)生成列选择信号LX2、LX3、LX6以及LX7。在此，在突发模式信号BST=“1”的情况下为突发模式(进行突发访问的模式)，在突发模式信号BST=“0”的情况下为非突发模式(不进行突发访问的模式)。然后，本地控制器50(LCNTA)和本地控制器51(LCNTB)将所生成的列选择信号LX0~LX7传送至对应的列选择器40~47(MX0~MX7)。
另外，本地控制器50(LCNTA)和本地控制器51(LCNTB)不仅基于与存储体地址A<5>对应的内部地址AE<5>，还基于为选择存储器单元而使用的内部地址AE<13:3>中的比内部地址AE<5>低的低位的内部地址AE<4:3>和突发模式信号BST，来生成感测放大器控制信号LC0~LC3。
具体地说，本地控制器50(LCNTA)生成感测放大器控制信号LC0和LC1，分别将所生成的感测放大器控制信号LC0传送至感测放大器区块30(SA0)、将所生成的感测放大器控制信号LC1传送至感测放大器区块31(SA1)。另外，本地控制器51(LCNTB)生成感测放大器控制信号LC2和LC3，分别将所生成的感测放大器控制信号LC2传送至感测放大器区块32(SA2)、将所生成的感测放大器控制信号LC3传送至感测放大器区块33(SA3)。
在此，在本实施方式中，本地控制器50(LCNTA)和本地控制器51(LCNTB)对共享同一感测放大器区块且属于不同的存储体的Y-区块的组合设置限制。即，在感测放大器区块与在该存储体内最小的Y-区块地址对应时，限制为该感测放大器区块不可以为与在该存储体内最大的Y-区块地址对应的感测放大器区块。具体地说，在突发模式时(BST=“1”)，在与Y-区块地址A<4:3>对应的内部地址AE<4:3>的值为最大值(AE<4:3>=“11”)的情况下，由于Y-区块彼此位于不同的存储体，因此对访问同一感测放大器区块进行限制。
例如，在图1的情况下，Y-区块20(YBLK0(与AE<5:3>=“000”对应))和Y-区块27(YBLK7(与AE<5:3>=“111”对应))不可以共享同一感测放大器区块(感测放大器区块30~33(SA0~SA3)中的任一个)。同样地，Y-区块23(YBLK3(与AE<5:3>=“011”对应))和Y-区块24(YBLK4(与AE<5:3>=“100”对应))不可以共享同一感测放大器区块(感测放大器区块30~33(SA0~SA3)中的任一个)。
另外，本地控制器50(LCNTA)和51(LCNTB)在分别相邻的两个Y-区块之间以及两个存储体之间被两方所共享。这只是因为存在将包括相似的控制(在此为Y-区块地址、存储体地址的解码)的电路组集合在一起能够削减面积的情况。
关于是否激活感测放大器区块30(SA0)，基于所生成的感测放大器控制信号LC0来进行。同样地，关于是否激活感测放大器区块31~33(SA1~SA3)，也基于感测放大器控制信号LC1~LC3来进行。
另外，根据所生成的列选择信号LX0来控制是否激活列选择器40(MX0)(=将位线中的任一条位线与感测放大器连接)以及在列选择器40(MX0)被激活的情况下将哪条位线与感测放大器连接。关于其它的列选择器41~47(MX1~MX7)，也同样地根据列选择信号LX1~7来进行控制。
全局控制器52(GCNT)基于与存储体地址对应的内部地址AE<5>、为选择存储器单元而使用的内部地址AE<13:3>中的比存储体地址低的低位的内部地址AE<4:3>以及突发模式信号BST，来生成行解码器/字驱动器70(WLDL)和71(WLDU)的各使能(激活)信号ENL和ENU，分别将所生成的使能信号ENL传送至行解码器/字驱动器70(WLDL)、将使能信号ENU传送至行解码器/字驱动器71(WLDU)。
内部地址AE<13:3>被通过地址递增电路(未图示)输入到全局控制器52(GCNT)。地址递增电路是用于使为选择存储器单元而使用的内部地址AE<13:3>递增的电路，每当存储器阵列访问结束一次时，在突发模式(BST=“1”)中使AE<13:3>递增两个地址，在非突发模式(BST=“0”)中使AE<13:3>递增一个地址。图1右端的AE<13:3>输入本身相当于这样的地址递增电路的输出。
另外，全局控制器52(GCNT)基于为选择存储器单元而使用的内部地址AE<13:3>中的比与行地址对应的内部地址AE<13:7>低的低位的内部地址AE<6:3>和突发模式信号BST，来生成2对1选择信号RAI，并将所生成的2对1选择信号RAI传送至递增电路80。
另外，全局控制器52(GCNT)设为内置锁存电路的结构。此外，也可以设为锁存电路内置于选择器60(SEL)的结构。
选择器60(SEL)基于与页地址对应的内部地址AE<2:0>，来从存储器阵列内数据总线D<31:0>中选择存储器阵列外数据总线Q<3:0>。行解码器/字驱动器70(WLDL)基于递增电路80(INC_MX)输出的行地址AX<13:7>和使能信号ENL，来从128条字线WL<127:0>中选择一条字线，并激活该字线。递增电路80(INC_MX)输出的行地址AX<13:7>为与行地址对应的内部地址AE<13:7>本身或者将内部地址AE<13:7>递增1所得到的值中的任一个。
行解码器/字驱动器71(WLDU)基于与行地址对应的内部地址AE<13:7>和使能信号ENU，来从128条字线WL<128:255>中选择一条字线，并激活该字线。
递增电路80(INC_MX)为带有2对1选择器的电路，基于与行地址对应的内部地址AE<13:7>和2对1选择信号RAI来生成行地址AX<13:7>，将所生成的行地址AX<13:7>传送至行解码器/字驱动器70(WLDL)。
在此，为了更加高速化，也可以如专利文献2的图2那样在同时被选择的两个感测放大器区块中分别设置独立的数据总线来并行地进行传输动作。即，当应用于本实施方式所涉及的半导体存储装置1时，准备两组32比特数据总线(共64比特)，将一方设为偶数感测放大器区块专用，将另一方设为奇数感测放大器区块专用。而且，设为感测放大器区块30(SA0)和32(SA2)与偶数感测放大器区块专用的数据总线连接、感测放大器区块31(SA1)和33(SA3)与奇数感测放大器区块专用的数据总线连接的结构即可。
<本发明的第一实施方式所涉及的半导体存储装置的动作>
接着，对本发明的第一实施方式所涉及的半导体存储装置1的动作进行说明。表1是示出本实施方式所涉及的半导体存储装置1中的在突发模式时(BST=“1”)同时被选择(=激活)的Y-区块、行解码器/字驱动器、感测放大器区块与作为开始地址的内部地址AE<5:3>之间的对应关系的表。
[表1]
Figure 720455DEST_PATH_IMAGE002
。
在此，表1右端的前半部访问/后半部访问是在同时选择的两个感测放大器区块中共享数据总线D<31:0>并示出进行分时动作时的数据总线访问顺序的访问情况。此外，虽然在表1中省略，但是在Y-区块20~27(YBLK0~YBLK7)分别被选择时，始终是与它们相邻的列选择器MX0~MX7同时被选择。
在本实施方式所涉及的半导体存储装置1中，目的是在突发模式时使与开始地址对应的“同时访问单位”(一个Y-区块的部分)以及与将开始地址进行一次地址递增而得到的地址对应的“同时访问单位”始终同时进行动作。
如从表1可知，与被输入的地址AE<5:3>对应的Y-区块和图1中在其左侧相邻配置的Y-区块共两个Y-区块同时被选择的例子较多。但是，在AE<4:3>=“11”中，由于左端的Y-区块被选择，因此例外的是“属于与存储体地址A<5>所指的存储体相反的存储体”的右端的Y-区块一并被选择。如表1那样，在这样的例外处置中，不只是感测放大器区块30和33(SA0和SA3)、列选择器40和47(MX0和MX7)或列选择器43和44(MX3和MX4)，两个行解码器/字驱动器70(WLDL)和71(WLDU)也还同时被选择，在各自中各有一条字线WL被选择。此外，在两个存储体中各有一条字线WL被选择时，动作电力与通常情况相比变大，但是如表1那样，成为该条件(AE<4:3>=“11”)的概率低，因此能够抑制平均电力。
这样的例外处置的发生条件是在Y-区块地址为最大值(在图1中为A<4:3>=“11”)且为突发模式(BST=“1”)时，由于清楚的是反映例外处置的对象为列选择信号LX0、列选择信号LX4、感测放大器控制信号LC0、使能信号ENL以及使能信号ENU的程度，因此使用一般的逻辑电路(组合电路)能够实现这些控制。
表2是关于半导体存储装置1中的在突发模式时同时被选择(=激活)的列选择器以及所选择的列选择器将两条为一组的位线中的哪条位线连接于感测放大器区块来将与开始地址AE<6:3>之间的对应关系进行汇总而成的表。
[表2]
Figure DEST_PATH_IMAGE003
。
如表2所示，由于将A<6>分配为列地址，因此在大部分情况中当然选择开始地址的AE<6>所指示的位线。但是，在半导体存储装置1中，只限于AE<5:3>=“111”时，列选择器MX0例外地将与A<6>所指示的位线相反的位线与感测放大器区块30(SA0)连接。
表2中示出的例外处置是通过在本地控制器50(LCNTA)内判定是否为BST=“1”且AE<5:3>=“111”并将其判定结果反映到列选择信号LX0中来实现的。
表3是将半导体存储装置1中的在突发模式时被选择(=激活)的行解码器/字驱动器以及向被选择的行解码器/字驱动器输入的(内部)行地址与开始地址AE<13:3>之间的对应关系进行汇总而成的表。
[表3]
Figure 637596DEST_PATH_IMAGE004
。
如表3所示，由于将A<13:7>分配为行地址，因此在大部分情况下，通过全局控制器52(GCNT)来将开始地址AE<13:7>直接输入到行解码器/字驱动器。但是，在本发明的第一实施方式所涉及的半导体存储装置1中，例外的是，只限于AE<6:3>=“1111”时，将向行解码器/字驱动器70(WLDL)输入的(内部)行地址置换为由递增电路80(INC_MX)使AE<13:7>递增一次后的值(AX<13:7>)(表3下端)。
表3下端所示的例外处置是通过在半导体存储装置1的全局控制器52(GCNT)内判定是否为BST=“1”且AE<6:3>=“1111”并将判定结果反映到向递增电路80(INC_MX)的2对1选择信号RAI中来实现的。即，关于图1所示的向行解码器/字驱动器70(WLDL)输入的行地址AX<13:7>，如果为RAI=“0”，则与AE<13:7>相同，如果为RAI=“1”，则为将AE<13:7>仅递增一次后的值。例如，如果AE<13:7>=“1111111”且RAI=“1”，则为AX<13:7>=“0000000”，存储体10(BANKL)的字线WL<0>和存储体11(BANKU)的WL<255>同时启动(=被选择)。
此外，在上述中，地址递增电路(未图示)记述为每当存储器阵列访问结束一次时都使从图1右端输入的内部地址AE<13:3>递增。此时，在突发模式(BST=“1”)中，设为使AE<13:3>每次递增两个地址。例如，在最初的阵列访问中同时选择Y-区块21(YBLK1)和Y-区块22(YBLK2)(即，开始地址AE<6:3>=“0001”)，在即使结束该阵列访问也还继续突发访问的情况下，接下来希望同时选择Y-区块23(YBLK3)和Y-区块24(YBLK4)，因此递增两个地址后再次开始阵列访问即可。
另外，如果是非突发模式(BST=“0”)，则成为每次选择一个Y-区块，因此地址递增电路成为进行每次递增一个地址。
接着，使用图2说明本实施方式所涉及的半导体存储装置1中的大致的处理的流程。图2是示出本发明的第一实施方式所涉及的处理例程的流程图。此外，在该处理中，对突发模式时(BST=“1”)的情况进行说明。
在步骤S100中，全局控制器52(GCNT)接受成为开始地址的内部地址AE<13:3>的输入。
在步骤S110中，本地控制器50(LCNTA)或本地控制器51(LCNTB)基于对通过上述步骤S100接受的内部地址AE<13:3>分配的地址中的从多个感测放大器区块30~33(SA0~SA3)与存储体地址A<5>对应的内部地址AE<5>以及为选择存储器单元而使用的内部地址AE<13:3>中的比内部地址AE<5>低的低位的内部地址AE<4:3>，来从多个感测放大器区块30~33(SA0~SA3)中选择同时进行动作的第一感测放大器区块和第二感测放大器区块。
在步骤S120中，本地控制器50(LCNTA)或本地控制器51(LCNTB)判定区块地址AE<4:3>的值是否为最大值。
在区块地址AE<4:3>的值不为最大值的情况下(上述步骤S120的“否”)，在步骤S130中，基于存储体地址AE<5>来选择属于同一存储体的两个Y-区块，并进入步骤S160。
另一方面，在区块地址AE<4:3>的值为最大值的情况下(上述步骤S120的“是”)，在步骤S140中，基于存储体地址AE<5>来选择属于不同的存储体的两个Y-区块，并进入步骤S150。
在步骤S150中，判定是否为存储体地址AE<5>=“1”。在不是存储体地址AE<5>=“1”的情况下(上述步骤S150的“否”)，在步骤S160中选择内部地址AE<6>所示出的位线，并进入步骤S190。
另一方面，在为存储体地址AE<5>=“1”的情况下(上述步骤S150的“是”)，在步骤S170中选择与内部地址AE<6>所示出的位线相反的位线，并进入步骤S180。
在步骤S180中，判定是否为内部地址AE<6>=“1”。在不是内部地址AE<6>=“1”的情况下(上述步骤S180的“否”)，在步骤S190中，选择AE<13:7>作为向行解码器/字驱动器70(WLDL)输入的行地址。
另一方面，在为内部地址AE<6>=“1”的情况下(上述步骤S180的“是”)，在步骤S200中，选择AX<13:7>作为向行解码器/字驱动器70(WLDL)输入的行地址。
在步骤S210中，行解码器/字驱动器70(WLDL)或行解码器/字驱动器71(WLDU)基于对内部地址AE<13:3>分配的地址中的用于从多个字线中选择字线的地址即行地址AE<13:7>，来对被第一感测放大器区块和第二感测放大器区块访问的同一存储体或互不相同的存储体分别选择字线，进行针对存储器阵列的突发访问。
在步骤S220中，判定是否存在结束指示。在没有结束指示的情况下(上述步骤S220的“否”)，返回到步骤S100，重复进行步骤S100~S210的处理。另一方面，在有结束指示的情况下(上述步骤S220的“是”)，结束处理。
如以上说明的那样，根据本发明的第一实施方式所涉及的半导体存储装置，在突发访问模式时，在对内部地址分配的地址中的用于从多个感测放大器区块选择感测放大器区块的地址即区块地址的值为最大值的情况下，使第一感测放大器区块和第二感测放大器区块访问不同的存储体，在区块地址的值不为最大值的情况下，使第一感测放大器区块和第二感测放大器区块访问同一存储体，由此即使是在非回环模式且同时访问单位的末尾附近成为开始地址的情况下，也能够实现高速的突发访问。
下面，详细地说明作用效果。如上所述，使用专利文献1的图16的(b)RD的左端(“7”或“8”)以及专利文献2的图13的表的右端(“W31”等)说明了“高速突发模式开始地址的约束”，但是本质上产生该约束的原因是由于当进行(非回环模式中)地址递增而超出(回环模式中所说的)“限定的地址范围”的末尾时导致脱离“同时访问单位”。特别是，此时符合上述的“(1)字线的切换”而导致与存储器访问相伴的延迟时间变大的例子较多，因此导致高速突发访问失效。
但是，在本实施方式所涉及的半导体存储装置1中，具有具备多个Y-区块和存储体的存储器阵列结构，以使Y-区块地址的最高位比特的紧邻高位比特成为存储体地址的最低位比特的方式分配存储器地址，而且对字线切换有贡献的地址全部分配与这种存储体地址的最低位比特相比的更高位。
根据这样的结构，在通过在高速突发访问中每次选择两个Y-区块来使存储器阵列的并行访问单位(=同时访问单位)扩展时，一定能够使开始地址属于在该扩展后的同时访问单位的中央前面的前半部，因此能够(与专利文献2的图13所示的方法同样地)避免“高速突发模式开始地址的约束”。即，通过预先探测低位地址的最大值，从而能够始终预测递增，因此能够实现高速突发模式开始地址的约束的避免。
另外，在本实施方式所涉及的半导体存储装置1中，进一步地，当使地址递增而超出Y-区块地址的末尾时，对选择存储体进行切换之后使Y-区块地址返回到开头，因此不会在一个存储体内启动两条字线而使阵列访问失效、不会在阵列访问中因切换字线而使延迟大幅地增加、或者不会再增加感测放大器，能够持续进行突发访问。
同样地，在超出存储体地址的末尾的地址递增中，在使分配为比存储体地址高的高位的行地址等递增来切换了字线等之后，使存储体地址返回到开头。因此，结果为，能够在半导体存储器的整个地址范围内掩盖与字线切换相伴的存储器阵列访问的较大的延迟，成为能够通过实际的感测放大器数量来实现没有开始地址的约束的非回环模式的高速突发访问。
<本发明的第二实施方式所涉及的半导体存储装置的概要>
接着，对本发明的第二实施方式所涉及的半导体存储装置2的概要进行说明。在一般大量生产出的半导体存储器中，有时这些半导体存储器各个包括有局部的制造不良，通过事先准备的预备(=冗余)的电路部件置换这样的局部不良来设为能够在出厂前进行修理的例子很多。准备这样的冗余部件的方式是多种多样的，例如在专利文献2的图2中，设为能够用专利文献2的图2右端的冗余位线来置换按每个存储体共有512条的位线中的任一条位线。
另外，记录要与哪条位线进行置换的单元也是多种多样的。例如，在专利文献2的图1中，熔断程序部50相当于该单元。
在本发明的第二实施方式中，示出将每个存储体中的四个通常Y-区块中的任一个整体置换为冗余Y-区块的冗余结构。该结构具有能够减小专利文献2的图1中所说的熔断程序部、熔断判定部等的面积等优点。
<本发明的第二实施方式所涉及的半导体存储装置的结构>
使用图3说明本发明的第二实施方式所涉及的半导体存储装置2的结构。此外，关于与第一实施方式所涉及的半导体存储装置1同样的结构，标注相同的标记并省略详细的说明。
半导体存储装置2固有的特征是关于将冗余Y-区块插入到存储体内的何处这样的配置顺序。更详细地说，关于共享同一感测放大器区块的两个为一组的Y-区块(属于互不相同的存储体)，特征在于设置针对与冗余Y-区块组合的通常Y-区块的禁止事项这一点。
下面，列举两项这样的限制。
(ア)两个冗余Y-区块不可以共享同一感测放大器区块。
(イ)与冗余Y-区块组合的通常Y-区块不可以与该存储体内最小或最大的Y-区块地址对应。
图3是示出本实施方式所涉及的半导体存储装置2的结构的框图。与第一实施方式所涉及的半导体存储装置1相比，本实施方式所涉及的半导体存储装置2追加冗余Y-区块28(RYBLKL)和冗余Y-区块29(RYBLKU)，来将每一个存储体的Y-区块数量各设为5个。
如图3所示，半导体存储装置2构成为具备存储体10(BANKL)、存储体11(BANKU)、感测放大器区块30~34(SA0~SA4)、列选择器40~47(MX0~MX7)、冗余列选择器48(RMXL)、冗余列选择器49(RMXU)、本地控制器53(LCNTC)、本地控制器54(LCNTD)、本地控制器55(LCNTE)、全局控制器52(GCNT)、选择器60(SEL)、行解码器/字驱动器70(WLDL)、行解码器/字驱动器71(WLDU)以及递增电路80(INC_MX)。
此外，关于全局控制器52(GCNT)、行解码器/字驱动器70(WLDL)、行解码器/字驱动器71(WLDU)、选择器60(SEL)以及递增电路80(INC_MX)，省略了对图3的记载。另外，半导体存储装置2同样地包括专利文献2的图1中的与冗余功能关联的电路元件(例如熔断程序部50、熔断判定部26、信号生成部25、冗余控制部50#)，但是这些元件在具备冗余功能的半导体存储器中是一般的元件，因此省略了对图3的记载。
存储体10(BANKL)包括Y-区块20~23(YBLK0~YBLK3)和冗余Y-区块28(RYBLKL)。另外，存储体11(BANKU)包括Y-区块24~27(YBLK4~YBLK7)和冗余Y-区块29(RYBLKU)。
在本实施方式所涉及的半导体存储装置2中，在属于各个存储体10(BANKL)和存储体11(BANKU)的Y-区块中，与最小或最大的区块地址对应的Y-区块20(YBLK0)、Y-区块23(YBLK3)、Y-区块24(YBLK4)以及Y-区块27(YBLK7)均不可以与冗余Y-区块28(RYBLKL)及冗余Y-区块29(RYBLKU)共享同一感测放大器区块。
另外，作为与第一实施方式不同的点，虽然列举了与每一个存储体的Y-区块数量增加相伴的感测放大器区块34(SA4)、列选择器48(RMXL)及49(RMXU)、本地控制器53~55(LCNTC~LCNTE)以及冗余位线RBLL<63:0>及RBLU<63:0>的增加，但是这些不是本发明固有的特征。
本地控制器53~55(LCNTC~LCNTE)与图1的本地控制器51(LCNTA)及52(LCNTB)不同之处在于成为控制对象的列选择器、感测放大器区块不同等精细的点，但是通过一般的逻辑电路(组合电路)能够实现的点与本地控制器51(LCNTA)及52(LCNTB)不变，因此省略详情。
图3的冗余Y-区块控制信号RY<1:0>(在图3中的粗线中传输)具有下面的特征(I)、(II)。
(I)冗余Y-区块控制信号RY<1:0>不只是简单地用于激活冗余Y-区块，还用于使与其相伴地被置换的通常Y-区块无效化。在图3中，虽然RY<1:0>不仅被输入到对冗余Y-区块进行控制的本地控制器54(LCNTD)，还同时被输入到本地控制器53(LCNTC)及55(LCNTE)，但是这是为了使得能够强制使内部地址AE<5:3>所指示的通常Y-区块非选择化。
(II)如第一实施方式所涉及的表1的前半部访问/后半部访问等所示的那样，半导体存储装置2也同样明确地确定在与存储器阵列外之间的通信中是先使用还是后使用两个同时被选择的Y-区块的存储器阵列访问数据中的任一个。与其对应地，冗余Y-区块控制信号RY<1:0>必须至少能够表现下面的(II-1)~(II-3)三种信息。
(II-1)不进行向冗余Y-区块的置换。
(II-2)将同时选择的两个Y-区块中的与(表1所说的)前半部访问相当的Y-区块一方置换为冗余Y-区块。
(II-3)同样地，将后半部访问的Y-区块置换为冗余Y-区块。
此外，在图3中，将冗余Y-区块控制信号RY设为两比特信号，但是当然不限定于此，也可以是更多比特的信号。
接着，针对已经示出的第一实施方式的特征，列举第二实施方式不同的特征(a)~(d)。
(a)关于向带2对1选择器的递增电路INC_MX输入的2对1选择信号RAI，不仅基于比行地址低的低位的AE<6:3>和突发模式信号BST，还基于冗余Y-区块控制信号RY<1:0>来生成。
(b)关于行解码器/字驱动器70(WLDL)及71(WLDU)的各激活信号ENL及ENU，不仅基于为选择存储器单元而使用的内部地址AE<13:3>中的与存储体地址对应的内部地址AE<5>、比内部地址AE<5>低的低位的AE<4:3>以及突发模式信号BST，除了这些以外还基于冗余Y-区块控制信号RY<1:0>来生成。
(c)关于是否激活列选择器40~47(MX0~MX7)以及冗余列选择器48(RMXL)及49(RXMU)、以及是否激活感测放大器区块30~34(SA0~SA4)，不仅基于为选择存储器单元而使用的内部地址AE<13:3>中的与存储体地址对应的内部地址AE<5>、比内部地址AE<5>低的低位的AE<4:3>以及突发模式信号BST，除了这些以外还基于冗余Y-区块控制信号RY<1:0>来进行控制。
(d)在将列选择器40(MX0)、属于低位存储体的冗余列选择器48(RMXL)激活的情况下，不仅基于为选择存储器单元而使用的内部地址AE<13:3>中的与列地址对应的内部地址AE<6>、比内部地址AE<6>低的低位的内部地址AE<5:3>以及突发模式信号BST，除了这些以外还基于冗余Y-区块控制信号RY<1:0>来控制将哪条位线与感测放大器连接。
此外，在第一实施方式中，虽然提及了使所选择的两个感测放大器区块进行并行动作(来取代分时动作)时的结构，但是在第二实施方式中应用该并行动作时，两组32比特数据总线及感测放大器的连接方法改变。即，与冗余Y-区块28(RYBLKL)或冗余Y-区块29(RYBLKU)连接的感测放大器区块31(SA1)及32(SA2)必须设为与两组32比特数据总线的哪组都能够连接。这是因为可能发生冗余Y-区块28(RYBLKL)及29(RYBLKU)既能够置换第偶数个通常Y-区块也能够置换第奇数个通常Y-区块的情况。
<本发明的第二实施方式所涉及的半导体存储装置的动作>
接着，对本发明的第二实施方式所涉及的半导体存储装置2的动作进行说明。此外，关于与第一实施方式所涉及的半导体存储装置1同样的动作，省略说明。
表4是与本实施方式所涉及的半导体存储装置2相符地变更表1得到的表。具体地说，表4与表1相比在如下的点不同：关于选择的感测放大器区块(表4右边的前半部访问和后半部访问)，追加了没有置换为冗余Y-区块28(RYBLKL)及29(RYBLKU)的情况以及存在置换为冗余Y-区块28(RYBLKL)及29(RYBLKU)的情况。
[表4]
Figure 417333DEST_PATH_IMAGE006
。
如从表4可知，即使在存在向冗余Y-区块的置换的情况下，也能够将比较少的感测放大器区块SA0~SA4适当地组合来实现突发模式(BST=“1”)时的两个Y-区块的同时选择。换言之，在同时选择两个Y-区块时，不发生这两方与一个感测放大器区块连接这样的失效。因此，在同时使用冗余Y-区块的本实施方式所涉及的半导体存储装置2中，也能够与第一实施方式所涉及的半导体存储装置1同样地避免“高速突发访问时的开始地址的约束”。
表5是在突发模式时与本实施方式所涉及的半导体存储装置2相符地变更表2得到的表。表5与表2相比在如下的点上不同：重写选择列选择器；以及包括存在向冗余Y-区块RYBLKL/RYBLKU的置换的情况来进行描述。
[表5]
Figure DEST_PATH_IMAGE007
。
如从表5可知，在内部地址AE<5:3>=“111”时使由列选择器选择的位线与由内部地址AE<6>指定的位线相反(更换)的动作不只在列选择器40(MX0)中产生，还可能在冗余列选择器48(RMXL)中产生。也就是说，在本地控制器53(LCNTC)及54(LCNTD)两方中，必须能够执行在这种内部地址AE<5:3>=“111”的情况下的特有的例外处置(处理)。另外，选择本地控制器53(LCNTC)及54(LCNTD)中的哪一个能够基于冗余Y-区块控制信号RY<1:0>来实现。
接着，使用图4说明本实施方式所涉及的半导体存储装置2中的大致的处理的流程。图4是示出本发明的实施方式所涉及的处理例程的流程图。此外，关于与第一实施方式所涉及的处理例程同样的处理，标注与图2相同的标记并省略详细的说明。此外，在第二实施方式中，也与第一实施方式同样地，在该处理中说明突发模式时(BST=“1”)的情况。
在步骤S100中，全局控制器52(GCNT)接受成为开始地址的内部地址AE<13:3>的输入。
在步骤S310中，本地控制器53(LCNTC)、本地控制器54(LCNTD)或本地控制器55(LCNTE)基于对通过上述步骤S100接受的内部地址AE<13:3>分配的地址中的从多个感测放大器区块30~34(SA0~SA4)与存储体地址A<5>对应的内部地址AE<5>、为选择存储器单元而使用的内部地址AE<13:3>中的比内部地址AE<5>低的低位的内部地址AE<4:3>以及冗余Y-区块控制信号RY<1:0>，来从多个感测放大器区块30~34(SA0~SA4)中选择同时进行动作的第一感测放大器区块和第二感测放大器区块。
在步骤S370中，关于列选择器40(MX0)或冗余列选择器48(RMXL)中的一方，选择与内部地址AE<6>所示出的位线相反的位线，关于另一方，选择内部地址AE<6>所示出的位线，并进入步骤S180。
如以上说明的那样，根据本发明的第二实施方式所涉及的半导体存储装置，在基于对内部地址分配的地址中的用于从多个感测放大器区块选择感测放大器区块的地址即区块地址的值来使第一感测放大器区块和第二感测放大器区块访问不同的存储体的情况下，通过使该第一感测放大器区块和第二感测放大器区块访问这两个存储体各自包括的冗余存储器阵列，从而即使在包括冗余存储器阵列、是非回环模式且同时访问单位的末尾附近成为开始地址的情况下，也能够实现高速的突发访问。
即，是因为通过努力研究将冗余Y-区块插入到存储体内的哪里这样的配置顺序(配置场所)，来防止在突发模式时进行了两个Y-区块的同时选择时对一个感测放大器区块同时连接两个Y-区块的失效。结果为，在本发明的第二实施方式所涉及的半导体存储装置2中，也能够与第一实施方式所涉及的半导体存储装置1同样地避免“高速突发访问时的开始地址的约束”。
此外，本发明不是限定于上述的实施方式的发明，能够在不脱离本发明的宗旨的范围内进行各种变形、应用。
例如，虽然在上述的实施方式中示出存储体数量为2、Y-区块数量为4或5、列选择器进行2:1的位线选择的半导体存储器，但是不限定于此。
另外，虽然在第二实施方式中示出具备冗余Y-区块的带冗余功能的半导体存储器，但是即使是专利文献2的图1和专利文献2的图2所示的那样的其它的冗余方法，也能够与本发明的实施方式进行组合。在该情况下，只要使用如图1所示的Y-区块配置顺序以及前半部访问/后半部访问无区分的冗余信息的方式即可。
附图标记说明
1、2：半导体存储装置；10、11：存储体；20~27：Y-区块；28、29：冗余Y-区块；30~34：感测放大器区块；40~47：列选择器；48、49：冗余列选择器；50、51、53~55：本地控制器；52：全局控制器；60：选择器；70、71：行解码器/字驱动器；80：递增电路。

Claims (8)

1.一种半导体存储装置，具备包括多个字线的多个存储体以及在所述多个存储体中的各存储体之间共享的多个感测放大器区块，在突发模式时，使针对所述多个存储体同时进行动作的多个感测放大器区块中的各感测放大器区块访问所述多个存储体中的任一个存储体，所述半导体存储装置包括：
选择部，其在突发模式时，基于被输入的对内部地址的区域分配的地址中的区块地址和存储体地址，来从所述多个感测放大器区块中选择同时进行动作的第一感测放大器区块和第二感测放大器区块，所述区块地址是用于从所述多个感测放大器区块中选择任一个感测放大器区块的地址，所述存储体地址是用于选择所述多个存储体中的任一个存储体的地址；
判定部，其判定所述区块地址的值是否为最大值；以及
控制部，其进行以下控制：在所述区块地址的值为最大值的情况下，使所述第一感测放大器区块和所述第二感测放大器区块访问不同的存储体，在所述区块地址的值不为最大值的情况下，使所述第一感测放大器区块和所述第二感测放大器区块访问同一存储体。
2.根据权利要求1所述的半导体存储装置，其特征在于，
还包括字线选择部，其基于行地址来针对被所述第一感测放大器区块和所述第二感测放大器区块访问的所述同一存储体或所述彼此不同的存储体中的各存储体选择所述字线，所述行地址是对所述内部地址的区域分配的地址中的用于选择所述多个字线中的任一个字线的地址，且包括所述存储体地址，
存储体地址的最低位比特以成为比所述区块地址的最高位比特高一位的比特的方式被分配给所述内部地址的区域，所述存储体地址是对所述内部地址的区域分配的地址中的用于选择所述多个存储体中的任一个存储体的地址，
所述行地址的最低位比特为所述存储体地址的最低位比特。
3.根据权利要求2所述的半导体存储装置，其特征在于，
还包括位线选择部，其在所述区块地址的值为最大值的情况下，判定所述存储体地址是否为最大值，在所述存储体地址不为最大值的情况下，选择对所述内部地址的区域分配的地址中的列地址所示出的位线，在所述存储体地址为最大值的情况下，选择与所述列地址所示出的位线不同的位线，列地址是用于选择列的地址，
所述列地址的最低位比特以成为比所述存储体地址的最高位比特高一位的比特的方式被分配给所述内部地址的区域。
4.一种半导体存储装置，具备包括多个字线的多个存储体以及在所述多个存储体中的各存储体之间共享的多个感测放大器区块，在突发模式时，使针对所述多个存储体同时进行动作的多个感测放大器区块中的各感测放大器区块访问所述多个存储体中的任一个存储体，所述半导体存储装置包括：
选择部，其在突发模式时，基于被输入的对内部地址的区域分配的地址中的区块地址、存储体地址以及冗余Y-区块控制信号，来从所述多个感测放大器区块中选择同时进行动作的第一感测放大器区块和第二感测放大器区块，所述区块地址是用于从所述多个感测放大器区块中选择任一个感测放大器区块的地址，所述存储体地址是用于选择所述多个存储体中的任一个存储体的地址，所述冗余Y-区块控制信号用于选择所述多个存储体的各存储体中包括的冗余存储器阵列；
判定部，其判定所述区块地址的值是否为最大值；
控制部，其进行以下控制：在所述区块地址的值为最大值的情况下，使所述第一感测放大器区块和所述第二感测放大器区块访问不同的存储体，在所述区块地址的值不为最大值的情况下，使所述第一感测放大器区块和所述第二感测放大器区块访问同一存储体；以及
冗余控制部，其在所述第一感测放大器区块和所述第二感测放大器区块访问在所述第一感测放大器区块和所述第二感测放大器区块当中不同的存储体的情况下，使不同的感测放大器区块访问所述冗余存储器阵列。
5.根据权利要求4所述的半导体存储装置，其特征在于，
还包括字线选择部，其基于行地址，来针对被所述第一感测放大器区块和所述第二感测放大器区块访问的所述同一存储体或所述彼此不同的存储体中的各存储体选择所述字线，所述行地址是对所述内部地址的区域分配的地址中的用于选择所述多个字线中的任一个字线的地址，且包括所述存储体地址，
存储体地址的最低位比特以成为比所述区块地址的最高位比特高一位的比特的方式被分配给所述内部地址的区域，所述存储体地址是对所述内部地址的区域分配的地址中的用于选择所述多个存储体中的任一个存储体的地址，
所述行地址的最低位比特为所述存储体地址的最低位比特。
6.根据权利要求5所述的半导体存储装置，其特征在于，
还包括位线选择部，其在所述区块地址的值为最大值的情况下，判定所述存储体地址是否为最大值，在所述存储体地址不为最大值的情况下，选择对所述内部地址的区域分配的地址中的用于选择列的地址即列地址所示出的位线，在所述存储体地址为最大值的情况下，关于具有最小的地址的列选择器以及属于低位的存储体的冗余列选择器中的一方，选择与所述列地址所示出的位线不同的位线，并且关于其它的列选择器，选择所述列地址所示出的位线，
所述列地址的最低位比特以成为比所述存储体地址的最高位比特高一位的比特的方式被分配给所述内部地址的区域。
7.根据权利要求3或6所述的半导体存储装置，其特征在于，
还具备递增电路部，其在所述存储体地址为最大值的情况下，判定所述列地址是否为最大值，并判定所述列地址是否为最大值，在所述存储体地址不为最大值的情况下，将除了所述存储体地址以外的所述行地址选择为向解码器输入的行地址，在所述列地址为最大值的情况下，将对除了所述存储体地址以外的所述行地址递增1得到的地址选择为向解码器输入的行地址。
8.根据权利要求1至7中的任一项所述的半导体存储装置，其特征在于，
还包括切换部，其基于突发模式信号来切换是否执行突发模式，所述突发模式信号是示出是否执行被输入的突发模式的信号。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001067892A (ja) * 1999-08-30 2001-03-16 Hitachi Ltd 半導体記憶装置と半導体装置
KR20050002107A (ko) * 2003-06-30 2005-01-07 주식회사 하이닉스반도체 데이터 억세스 위치에 관계없이 연속적인 버스트 모드로데이터를 억세스할 수 있는 반도체 메모리 장치
US20050057996A1 (en) * 2003-09-16 2005-03-17 Renesas Technology Corp. Semiconductor memory device for improving access time in burst mode
JP2006139856A (ja) * 2004-11-12 2006-06-01 Toshiba Corp 半導体記憶装置
CN102292774A (zh) * 2008-06-30 2011-12-21 富士通半导体股份有限公司 存储器装置以及控制该存储器装置的存储器控制器
CN107437435A (zh) * 2016-05-30 2017-12-05 三星电子株式会社 半导体存储器件及其操作方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000067577A (ja) * 1998-06-10 2000-03-03 Mitsubishi Electric Corp 同期型半導体記憶装置
CN1280734C (zh) * 2001-09-07 2006-10-18 皇家菲利浦电子有限公司 用于分段存取控制的控制装置和方法和具有该控制装置的视频存储器装置
JP4511462B2 (ja) * 2003-06-30 2010-07-28 富士通セミコンダクター株式会社 半導体記憶装置
US20080291746A1 (en) * 2003-11-06 2008-11-27 Toshio Sunaga Semiconductor Storage Device and Burst Operation Method
US8108648B2 (en) * 2007-06-25 2012-01-31 Sonics, Inc. Various methods and apparatus for address tiling

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001067892A (ja) * 1999-08-30 2001-03-16 Hitachi Ltd 半導体記憶装置と半導体装置
KR20050002107A (ko) * 2003-06-30 2005-01-07 주식회사 하이닉스반도체 데이터 억세스 위치에 관계없이 연속적인 버스트 모드로데이터를 억세스할 수 있는 반도체 메모리 장치
US20050057996A1 (en) * 2003-09-16 2005-03-17 Renesas Technology Corp. Semiconductor memory device for improving access time in burst mode
JP2006139856A (ja) * 2004-11-12 2006-06-01 Toshiba Corp 半導体記憶装置
CN102292774A (zh) * 2008-06-30 2011-12-21 富士通半导体股份有限公司 存储器装置以及控制该存储器装置的存储器控制器
CN107437435A (zh) * 2016-05-30 2017-12-05 三星电子株式会社 半导体存储器件及其操作方法

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