KR0161868B1 - 메모리 주소제어회로 - Google Patents

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Abstract

본 발명은 메모리 주소제어회로에 관한 것으로서, 특히 주소(address)가 순차적으로 증가할 경우 메모리의 억세스 시간을 단축시켜 메모리와 CPU와의 속도차이에 의한 효율저하를 방지하고, 전체적인 동작효율을 향상시킬 수 있도록 한 메모리 주소 제어회로에 관한 것이다.
종래 기술에 따른 메모리 주소제어회로는 주소가 순차적으로 증가할 경우 메모리 억세스시간이 소요되어 메모리와 CPU와의 속도차이에 의한 전체적인 효율저하를 가져오는 문제점이 있다.
따라서 본 발명에 따른 메모리 주소 제어회로는 상기한 종래 기술에 따른 제반 문제점을 해결하기 위한 것으로, 입력주소 A1~AN-1신호는 홀수번지 메모리셀블럭과 주소변환장치를 통해 짝수번지 메모리셀블럭에 입력되고, 주소 입력 A0신호는 상기 주소변환장치와, 홀수번지 메모리셀블럭과, 짝수번지 메모리셀블럭에 인버터를 통해 제어신호(a)(b)(c)로 인가되며, 상기 홀수번지 메모리셀블럭과 짝수번지 메모리셀블럭의 입/출력단자에는 m비트의 데이터버스와, 리드/라이트 제어신호 및 기타제어신호가 동시에 연결되도록 구성되어 메모리를 억세스할 때 현재 억세스하고 있는 주소의 바로 다음 주소를 미리 억세스해둠으로써 메모리 억세스시간을 크게 단축시켜 메모리와 CPU의 속도차이에 의한 효율저하를 방지하여 메모리회로 전체적인 동작 효율을 향상시킬 수 있는 효과가 있다.

Description

메모리 주소제어회로
제1도는 종래 기술에 따른 메모리 억세스회로를 나타낸 도면.
제2도는 본 발명에 따른 메모리 주소제어회로를 나타낸 도면.
제3도는 본 발명에 따른 메모리 주소제어회로의 주소변환장치를 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명
21 : 주소변환장치 21a1~21an-1: 반가산기
22 : 짝수번지 메모리셀 블록 23 : 홀수번지 메모리 셀블럭
24 : 인버터
본 발명은 메모리 주소제어회로에 관한 것으로서, 특히 주소(address)가 순차적으로 증가할 경우 메모리의 억세스 시간을 단축시켜 메모리와 CPU와의 속도차이에 의한 효율저하를 방지하고, 전체적인 동작효율을 향상시킬 수 있도록 한 메모리 주소제어회로에 관한 것이다.
이하, 종래 기술에 따른 메모리 주소제어회로에 대하여 첨부된 도면을 참조하여 설명하면 다음과 같다.
제1도는 종래 기술에 따른 메모리 억세스회로중 고속의 메모리 억세스를 위한 인터리브방식을 나타낸 도면이다.
먼저 종래 기술에 따른 메모리 주소제어회로는 제1도에 도시된 바와같이, 주소가 A0~AN-1까지 N비트이고 데이터(DATA)의 폭이 m비트의 메모리(memory)를 구성하였을 때 상기 메모리의 용량이 2N-2의 주소를 갖는 메모리셀 블록(Memory Cell Blcok)(12~15)이 4개가 구성되고, 상기 각각의 메모리셀 블록(12-15)의 주소입력에는 주소 A2~AN-1이 병렬로 입력되어 있다.
그리고 m비트의 데이터 입/출력단자는 m비트의 데이터버스(DATA BUS)를 통하여 병렬로 구성된 상기 모든 메모리셀블럭(12,13,14,15)에 m비트의 데이터 입/출력단자를 갖고 있다.
또한 리드/라이트(Read/Write)신호 및 기타 제어신호는 상기 4개의 각 메모리 셀블럭(12,13,14,15)에 동시에 연결되고, 주소 A0, A1는 주소디코더(11)에 입력되어 상기 각각의 메모리셀블럭(12,13,14,15)중 1개만을 선택할 수 있도록 구성된다.
상기와 같이 구성된 종래 기술에 따른 메모리 주소제어회로의 동작을 설명하면 다음과 같다.
제1도에 도시된 바와같이, 주소 A0~AN-1이 입력되었을 때 주소A2~AN-1의 신호를 이용하여 4개의 각 메모리셀블럭(12,13,14,15)의 해당 주소가 각각 동시에 선택된다.
그리고 주소 A0~A1의 신호를 이용하여 주소디코더(11)에서 상기 4개의 메모리셀블럭(12,13,14,15)중 한 개만을 작동하게 하여 데이터를 쓰거나 읽을 수 있도록 한다.
이때 상기 주소 A0~AN-1이 변하면 각각의 메모리셀블럭(12,13,14,15)이 해당주소를 억세스(Access)하므로 억세스 시간이 소요된다.
그러나 주소 A2~AN-1은 변하지 않고, 주소 A0~A1만 변하는 경우 이미 각각의 메모리셀블럭(12,13,14,15)의 해당 주소는 억세스가 되어져 있는 상태이고, 상기 메모리셀블럭(12,13,14,15)중 어느 메모리셀블럭(12,13,14,15)이 작동될것인가만 선택하게 되므로 메모리 주소 억세스시간은 소요되지 않는다.
왜냐하면 주소디코더(11)의 작동 및 메모리셀블럭(12,13,14,15)의 선택시간이 메모리 주소 억세스시간보다 매우 빠르므로 주소 A0, A1만 변하는 경우에는 전체적인 회로의 메모리 억세스시간이 매우 짧아지기 때문이다.
또한, 주소 A2~AN-1이 변하는 경우에는 정상적인 메모리 억세스시간이 소요된다. 그러나 메모리 회로의 주소를 순차적으로 억세스할 때 4개의 메모리셀블럭의 주소변화에 대해 한번은 메모리 억세스시간이 소요하게 된다.
즉, 주소 A0, A1이 순차적으로 증가 또는 감소하는 경우에는 4번마다 한번씩 주소 A2~AN-1이 변화하게 되므로 메모리 억세스시간이 소요되어 메모리와 CPU와의 속도차이에 의한 전체적인 효율저하를 가져오는 문제점이 있다.
따라서 본 발명에 따른 메모리 주소제어회로는 상기한 종래 기술에 따른 제반 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 메모리 억세스회로에서 주소가 순차적으로 증가하거나 감소할 경우 메모리의 억세스시간을 단축시켜 메모리와 CPU와의 속도차이에 의한 효율저하를 방지하고, 전체적인 회로의 동작효율을 향상시킬 수 있도록 한 메모리 주소제어회로를 제공함에 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 메모리 주소제어회로는 주소 A1~AN-1신호는 주소변환장치(21)를 통해 짝수번지 메모리셀 블록(22)과 홀수번지 메모리셀 블록(23)에 입력되고, 주소입력 A0신호는 상기 주소변환장치(21)와 홀수번지 메모리셀 블록(23)과, 짝수번지 메모리셀 블록(22)에 인버터(24)를 통해 제어신호(a,b,c)를 발생하여 인가되며, 상기 홀수번지 메모리셀 블록(23)과 상기 짝수번지 메모리셀 블록(22)의 입/출력단자에는 m비트의 데이터버스와, 리드/라이트 제어신호 및 기타제어신호가 동시에 연결되도록 구성함을 특징으로 한다.
이하, 본 발명에 따른 메모리 주소제어회로의 구성 및 동작원리를 첨부된 도면을 참조하여 설명하면 다음과 같다.
제2도는 본 발명에 따른 메모리 주소제어회로의 구성도이고, 제3도는 본 발명에 따른 메모리 주소제어회로의 주소변환장치를 나타낸 도면이다.
먼저 본 발명에 따른 메모리 주소제어회로는 제2도에 도시된 바와같이, 메모리셀(Memory Cell)은 짝수번지 메모리셀 블록(22)과, 홀수번지 메모리셀 블록(23)으로 나뉘어져 있고, 상기 짝수 및 홀수 메모리셀블럭(22,23)의 입/출력단자는 m비트의 데이터 버스로 연결되어 있으며, 상기 m비트의 데이터버스는 전체 메모리회로의 데이터 입/출력단자에 해당하게 되어있다.
상기 두 메모리셀블럭(22,23)에는 공통적인 제어신호 즉 리드/라이트제어신호 및 기타 제어신호가 동시에 연결되고, 주소입력의 최하위 입력주소인 A0에 의해 각각의 메모리셀블럭(22,23)의 동작여부를 제어하도록 되어 있으며, 상기 A0신호는 제어신호(c)가 되고, 상기 제어신호(c)를 인버터(24)를 통해 반전된 신호가 제어신호(b)가 된다.
여기서, 상기 제어신호(b,c)는 각각 짝수번지 메모리셀 블록(22)의 동작을 인에이블하거나 혹은 홀수번지 메모리셀 블록(23)의 동작을 인에이블(Enable)하도록 작용한다.
즉, A0신호가 1인 경우 주소입력은 홀수번지를 지정하는 것이므로 홀수번지 메모리셀 블록(23)에 대해 데이터의 리드/라이트가 가능하게 되는 것이다.
한편, 주소입력 A0가 0인 경우 주소입력이 짝수번지를 지정하는 것이므로 짝수번지 메모리셀 블록(22)에 대해 데이터의 리드/라이트가 가능하도록 만드는 것이다.
또한 주소입력 A1~AN-1의 신호는 홀수번지 메모리셀 블록(23)의 주소 입력단자에 직접 연결되어 있으며, 주소변환장치(21)를 거쳐서 짝수번지 메모리셀 블록(22)의 주소 입력단자에 연결되어 있다.
여기서 상기 주소변환장치(21)는 제3도에 도시된 바와같이, 임의의 갯수의 반가산기(21a1~21aN-1)가 각각 서로 병렬로 연결되고, 상기 각 반가산기(21a1~21aN-1)의 입력단자에 인가되어 각각 주소변환출력을 가지도록 구성된다.
이때 주소입력 A0신호가 0인 경우 주소입력 A1~AN-1의 주소입력신호가 그대로 반가산기(21a1~21aN-1)의 주소변환출력이 되고, A0가 1인 경우 입력된 A1~AN-1의 주소입력신호에 1이 가산된 값을 갖는 주소변환 출력을 갖는다.
상기와 같이 구성된 본 발명에 따른 메모리 주소제어회로의 동작을 상세히 설명하면 다음과 같다.
먼저 본 발명에 따른 메모리 주소제어회로의 주된 동작은 현재 억세스되고 있는 주소의 바로 다음 주소가 항상 억세스되어 있어 그 전체적인 동작속도를 향상시키는 것이다.
즉, 메모리를 억세스하는 경우 프로그램의 흐름에 따라 억세스를 하게되므로 연속적인 주소의 억세스가 주로 이루어지며 비교적 드물게 비연속적인 억세스를 돌발적으로 행하게 되므로 현재 어떤 주소를 억세스하는 동안 바로 다음 주소를 미리 억세스해두면 다음 주소 억세스시 억세스시간이 매우 단축되며, 이러한 동작은 연속된 주소의 억세스에 대해서 계속적으로 행하므로 전체적인 억세스시간이 크게 단축된다.
예를들면 100번지의 메모리 데이터를 억세스할 때 짝수번지 메모리셀 블록(22)의 100번지의 데이터와 홀수번지 메모리셀 블록(23)의 101번지의 데이터가 동시에 억세스된다.
이때, 입력된 주소 100번지의 최하위비트 A0가 0이므로 짝수번지 메모리셀 블록(22)은 인에이블되어 데이터의 입/출력이 가능하게 되고 홀수번지 메모리셀 블록(23)은 디스에이블(disable)되어 데이터의 입/출력은 불가능하지만 해당 주소의 셀은 이미 억세스되어있는 상태가 된다.
한편 입력주소가 증가하여 101번지를 억세스하게 되면 A0신호는 1이 되어 짝수번지 메모리셀 블록(22)은 디스에이블되어 데이터의 입/출력이 불가능하게 되고 홀수번지 메모리셀 블록(23)은 인에이블되어 앞서 억세스되었던 101번지의 데이터가 바로 입/출력 가능하게 된다.
이때, 주소변환장치(21)에서는 A0의 제어신호를 받아 짝수번지 메모리셀 블록(22)의 102번지를 억세스하게 되며, 억세스하고자 하는 주소가 순차적으로 증가할 때 전체적으로 매우 빠른 억세스시간을 갖는 메모리 억세스회로를 구성할 수 있다.
여기서 상기 주소변환장치(21)에서의 반가산기(21a1~21aN-1)의 동작을 논리식으로 표현하면,
Sum = I0. I1
CY = I0+ I1이 된다.
상술한 바와같이, 본 발명에 따른 메모리 주소제어회로는 메모리를 억세스할 때 현재 억세스하고 있는 주소의 바로 다음 주소를 미리 억세스해둠으로써 메모리 억세스시간을 크게 단축시켜 메모리와 CPU의 속도차이에 의한 효율저하를 방지하여 메모리회로 전체적인 동작 효율을 향상시킬 수 있는 효과가 있다.

Claims (2)

  1. 입력주소 A1~AN-1신호는 홀수번지 메모리셀블럭과 주소변환장치를 통해 짝수번지 메모리셀블럭에 입력되고, 주소 입력 A0신호는 상기 주소변환장치와, 홀수번지 메모리셀블럭과, 짝수번지 메모리셀블럭에 인버터를 통해 제어신호(a)(b)(c)로 인가되며, 상기 홀수번지 메모리셀블럭과 짝수번지 메모리셀블럭의 입/출력단자에는 m비트의 데이터버스와, 리드/라이트 제어신호 및 기타제어신호가 동시에 연결되도록 구성함을 특징으로 하는 메모리 주소제어회로.
  2. 제1항에 있어서, 상기 주소변환장치는 입력주소 A1~AN-1각각의 신호가 반가산기(21a1~21aN-1)의 각각의 입력신호에 인가되고, 주소입력제어신호(a) A0는 상기 반가산기(21a1)의 또 다른 입력단자에 인가되며, 상기 반가산기(21a1~21aN-1)의 각각의 CY단자는 상기 입력단자 I0와 I1을 익스클러시브오어(X-OR)시켜 다음단의 반가산기(21a1~21aN-1)의 I0입력단으로 인가하여 각각의 입력 주소에 대한 주소변환출력을 가지도록 함을 특징으로 하는 메모리 주소제어회로.
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