JPH0667974A - メモリアクセス回路 - Google Patents
メモリアクセス回路Info
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- JPH0667974A JPH0667974A JP21810192A JP21810192A JPH0667974A JP H0667974 A JPH0667974 A JP H0667974A JP 21810192 A JP21810192 A JP 21810192A JP 21810192 A JP21810192 A JP 21810192A JP H0667974 A JPH0667974 A JP H0667974A
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- clock
- signal
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Abstract
(57)【要約】
【目的】 メモリアクセス回路に関し、２個のモジュー
ルを使用して４連続アドレスをアクセスするインタリー
ブ手段を提供することを目的とする。 【構成】 偶数モジュール31と奇数モジュール32とを
有するメモリをアクセスする回路であって、アドレスの
最下位のビットと最下位の次のビットとの排他的論理和
を前記偶数モジュール31に送るアドレスの最下位のビッ
トとし、アドレスの最下位の次のビットを前記奇数モジ
ュール32に送るアドレスの最下位のビットとするアドレ
ス変換30を行い、残りのアドレスビットは同一として双
方のモジュールに与えるように構成する。
ルを使用して４連続アドレスをアクセスするインタリー
ブ手段を提供することを目的とする。 【構成】 偶数モジュール31と奇数モジュール32とを
有するメモリをアクセスする回路であって、アドレスの
最下位のビットと最下位の次のビットとの排他的論理和
を前記偶数モジュール31に送るアドレスの最下位のビッ
トとし、アドレスの最下位の次のビットを前記奇数モジ
ュール32に送るアドレスの最下位のビットとするアドレ
ス変換30を行い、残りのアドレスビットは同一として双
方のモジュールに与えるように構成する。
Description
【０００１】
【産業上の利用分野】本発明はメモリアクセス回路に関
する。
する。
【０００２】
【従来の技術】近来、ＲＩＳＣチップ等の演算速度が早
いＣＰＵを使用することにより、よりメモリアクセスタ
イムの早いプログラム用メモリ（例えばＲＯＭ）又はよ
り早いメモリアクセスの可能なハードウェアの要求が高
くなった。
いＣＰＵを使用することにより、よりメモリアクセスタ
イムの早いプログラム用メモリ（例えばＲＯＭ）又はよ
り早いメモリアクセスの可能なハードウェアの要求が高
くなった。
【０００３】従来メモリアクセスを早くするためには
より早いメモリを使用する、キャッシュを使用する、
ＲＡＭの特殊機能（ページモード、ニブルモード等）
を使用する、インタリーブ回路を使用する、のような
ものがあるが、いずれも通常のメモリに比較してコスト
がかかる、又は余計な回路を必要とし、基板上の素子の
数が増えてしまうという問題がある。
より早いメモリを使用する、キャッシュを使用する、
ＲＡＭの特殊機能（ページモード、ニブルモード等）
を使用する、インタリーブ回路を使用する、のような
ものがあるが、いずれも通常のメモリに比較してコスト
がかかる、又は余計な回路を必要とし、基板上の素子の
数が増えてしまうという問題がある。
【０００４】本発明は上記インタリーブ回路をより発展
させ、インタリーブ回路と同等のスピード、インタリー
ブ回路より少ない素子数でメモリアクセスが可能になる
ようにするものである。
させ、インタリーブ回路と同等のスピード、インタリー
ブ回路より少ない素子数でメモリアクセスが可能になる
ようにするものである。
【０００５】インタリーブ制御ではメモリをＮ個のモジ
ュールに分割し、アドレスのｉ番地がモードＮのｉ番目
のメモリのモジュールに属するようにアドレス付けをし
て各モジュールが並列に動作可能にする。同時に動作さ
せる場合は連続して複数のアドレスをアクセスしてお
き、出てきたデータをアドレスの順番に取り出して使用
する。
ュールに分割し、アドレスのｉ番地がモードＮのｉ番目
のメモリのモジュールに属するようにアドレス付けをし
て各モジュールが並列に動作可能にする。同時に動作さ
せる場合は連続して複数のアドレスをアクセスしてお
き、出てきたデータをアドレスの順番に取り出して使用
する。
【０００６】図４は従来のインタリーブ制御によるメモ
リアクセス回路の構成図である。図のようにインタリー
ブ回路は、複数のＲＯＭに同時にアクセスすることによ
り、連続したアドレスのデータ（プログラム）を読み出
すスピードを上げる。図において、１１〜１４はＲＯＭ
であって、プログラムを記憶するものである。ここで、
ＲＯＭは＊ＣＳ信号（チッブセレクト信号）及びアドレ
ス信号からのアクセスタイムは１５０ｎＳであるが、＊
ＯＥ信号（アウトプットイネーブル信号）からのアクセ
スタイムは７５ｎＳである。
リアクセス回路の構成図である。図のようにインタリー
ブ回路は、複数のＲＯＭに同時にアクセスすることによ
り、連続したアドレスのデータ（プログラム）を読み出
すスピードを上げる。図において、１１〜１４はＲＯＭ
であって、プログラムを記憶するものである。ここで、
ＲＯＭは＊ＣＳ信号（チッブセレクト信号）及びアドレ
ス信号からのアクセスタイムは１５０ｎＳであるが、＊
ＯＥ信号（アウトプットイネーブル信号）からのアクセ
スタイムは７５ｎＳである。
【０００７】また１５はデコーダであって、アドレスの
Ａ２０及びＡ２１ビット（アドレスの最上位ビットであ
って、ＲＯＭと他のメモリとを識別するために用いられ
る）を符号化してＲＯＭを識別する信号（＊ＣＳ信号）
を生成するものである。
Ａ２０及びＡ２１ビット（アドレスの最上位ビットであ
って、ＲＯＭと他のメモリとを識別するために用いられ
る）を符号化してＲＯＭを識別する信号（＊ＣＳ信号）
を生成するものである。
【０００８】１６はデコーダであって、アドレスのＡ０
及びＡ１ビット（アドレスの最下位ビットであって、Ｒ
ＯＭのインタリーブのモジュールを識別するために用い
られる）を符号化してＲＯＭの４つの素子を識別する＊
ＯＥ０〜＊ＯＥ３信号を生成するものである。
及びＡ１ビット（アドレスの最下位ビットであって、Ｒ
ＯＭのインタリーブのモジュールを識別するために用い
られる）を符号化してＲＯＭの４つの素子を識別する＊
ＯＥ０〜＊ＯＥ３信号を生成するものである。
【０００９】又、図５は図４の従来のインタリーブ制御
によるメモリアクセス回路のタイムチャートである。以
下図を使用して動作を説明する。タイムチャート上のク
ロック間隔（Ｔi ）は１００ｎＳである。
によるメモリアクセス回路のタイムチャートである。以
下図を使用して動作を説明する。タイムチャート上のク
ロック間隔（Ｔi ）は１００ｎＳである。
【００１０】先ずＣＰＵ8 （後で説明する）は、クロッ
クｔ０で各ＲＯＭ素子にアドレスカウンタで作成したア
ドレスと＊ＣＳ信号を与えてデータアクセスを開始す
る。ここでアドレスは連続してアクセスされるものとす
る。
クｔ０で各ＲＯＭ素子にアドレスカウンタで作成したア
ドレスと＊ＣＳ信号を与えてデータアクセスを開始す
る。ここでアドレスは連続してアクセスされるものとす
る。
【００１１】各ＲＯＭ素子へのアドレス信号はＡ２〜Ａ
１９までの１８ビットが与えられる。又、各ＲＯＭ素子
への＊ＣＳ信号及び＊ＯＥ信号はデコーダ15,16 から与
えられる。
１９までの１８ビットが与えられる。又、各ＲＯＭ素子
への＊ＣＳ信号及び＊ＯＥ信号はデコーダ15,16 から与
えられる。
【００１２】アドレスは最初のアドレスのＡ０及びＡ１
ビットが”０”のときは２クロックの間変化しないが、
その後４クロック（t2,t3,t4,t5)の間はクロック毎に変
化して１づつ増加したアドレスが発生される。このよう
なアドレス発生は図６のメモリ制御回路の構成図に示す
回路によって実現することが出来る。
ビットが”０”のときは２クロックの間変化しないが、
その後４クロック（t2,t3,t4,t5)の間はクロック毎に変
化して１づつ増加したアドレスが発生される。このよう
なアドレス発生は図６のメモリ制御回路の構成図に示す
回路によって実現することが出来る。
【００１３】図において、８は中央処理装置（以下ＣＰ
Ｕと略する）であって、メモリにアクセス要求を出すも
のである。又ＣＰＵ8 は＊ＣＳ信号及び＊ＯＥＴ信号を
発生する。２０はアドレスカウンタであって、クロック
（ＣＬＫ）をアンド回路18でゲートしてアドレス歩進を
行うものである。１９は双安定回路であって、アドレス
の下位の２ビットＡ０とＡ１とが”０”であるとき１ク
ロックだけアドレスカウンタ20のアドレス歩進を抑止す
る。
Ｕと略する）であって、メモリにアクセス要求を出すも
のである。又ＣＰＵ8 は＊ＣＳ信号及び＊ＯＥＴ信号を
発生する。２０はアドレスカウンタであって、クロック
（ＣＬＫ）をアンド回路18でゲートしてアドレス歩進を
行うものである。１９は双安定回路であって、アドレス
の下位の２ビットＡ０とＡ１とが”０”であるとき１ク
ロックだけアドレスカウンタ20のアドレス歩進を抑止す
る。
【００１４】アンド回路17はアドレスの下位の２ビット
Ａ０とＡ１とが”１”であるとき双安定回路19を”１”
にセットすることによってアドレスの下位の２ビットＡ
０とＡ１とが”０”であるとき１クロックだけアドレス
カウンタ20のアドレス歩進を抑止する。
Ａ０とＡ１とが”１”であるとき双安定回路19を”１”
にセットすることによってアドレスの下位の２ビットＡ
０とＡ１とが”０”であるとき１クロックだけアドレス
カウンタ20のアドレス歩進を抑止する。
【００１５】このようなアドレスを発生してメモリに与
えると、アドレスと＊ＣＳ信号がクロックｔ０で与えら
れるので、アクセスタイムが１５０ｎＳだからクロック
ｔ２のときすべてのＲＯＭ（11〜14) でデータが読み出
される。
えると、アドレスと＊ＣＳ信号がクロックｔ０で与えら
れるので、アクセスタイムが１５０ｎＳだからクロック
ｔ２のときすべてのＲＯＭ（11〜14) でデータが読み出
される。
【００１６】しかし、＊ＯＥ信号はアドレスのＡ０及び
Ａ１ビット及びＣＰＵ8 が生成した＊ＯＥＴ信号とを、
デコーダ16でデコードして＊ＯＥ０〜＊ＯＥ３信号を生
成してＲＯＭの４つの素子に与える（図５の(E）〜(H)
）。＊ＯＥＴ信号は４つの連続したアドレスをアクセ
スできるように４クロック連続した信号となって供給さ
れる（図５の(D））。
Ａ１ビット及びＣＰＵ8 が生成した＊ＯＥＴ信号とを、
デコーダ16でデコードして＊ＯＥ０〜＊ＯＥ３信号を生
成してＲＯＭの４つの素子に与える（図５の(E）〜(H)
）。＊ＯＥＴ信号は４つの連続したアドレスをアクセ
スできるように４クロック連続した信号となって供給さ
れる（図５の(D））。
【００１７】そこで、ＲＯＭの実際のアクセスは＊ＯＥ
０〜＊ＯＥ３信号で決定されて、図６に示すように、Ｒ
ＯＭ11に対してクロックｔ１で＊ＯＥ０が与えられてか
ら７５ｎＳ後ＲＯＭ11のデータが出力され、クロックｔ
２で出力を得ることが出来る。
０〜＊ＯＥ３信号で決定されて、図６に示すように、Ｒ
ＯＭ11に対してクロックｔ１で＊ＯＥ０が与えられてか
ら７５ｎＳ後ＲＯＭ11のデータが出力され、クロックｔ
２で出力を得ることが出来る。
【００１８】同様にＲＯＭ12はクロックｔ２で＊ＯＥ１
が与えられてから７５ｎＳ後クロックｔ３で、データが
出力される。このように１クロックで擬似的に高速にメ
モリの読出データを得ることができる。各ＲＯＭの出力
は論理和をとって出力される( 図５の(I））。
が与えられてから７５ｎＳ後クロックｔ３で、データが
出力される。このように１クロックで擬似的に高速にメ
モリの読出データを得ることができる。各ＲＯＭの出力
は論理和をとって出力される( 図５の(I））。
【００１９】図４のように構成することによって、も
し、現在ＸＸＸＸ０１番地をアクセスしており、次のア
ドレスがＸＸＸＸ１０番地であったならば、ＸＸＸＸ１
０番地へのアクセスは１クロック分（１００ｎＳ）だけ
ＸＸＸＸ０１番地へのアクセスよりスピードが上がる。
し、現在ＸＸＸＸ０１番地をアクセスしており、次のア
ドレスがＸＸＸＸ１０番地であったならば、ＸＸＸＸ１
０番地へのアクセスは１クロック分（１００ｎＳ）だけ
ＸＸＸＸ０１番地へのアクセスよりスピードが上がる。
【００２０】即ち、アドレスと＊ＣＳ信号がクロックｔ
０で与えられるので、アクセスタイムが１５０ｎＳだか
らクロックｔ２のときすべてのＲＯＭ11〜14でデータが
読み出される。しかし、ＲＯＭの実際のアクセスは＊Ｏ
Ｅ信号で決定されて、ＲＯＭ11に対してクロックｔ１で
＊ＯＥ０が与えられてから７５ｎＳ後クロックｔ２でＲ
ＯＭ11でデータが出力される。そこであたかも１クロッ
ク分（１００ｎＳ）だけスピードが上がったように見え
るのである。
０で与えられるので、アクセスタイムが１５０ｎＳだか
らクロックｔ２のときすべてのＲＯＭ11〜14でデータが
読み出される。しかし、ＲＯＭの実際のアクセスは＊Ｏ
Ｅ信号で決定されて、ＲＯＭ11に対してクロックｔ１で
＊ＯＥ０が与えられてから７５ｎＳ後クロックｔ２でＲ
ＯＭ11でデータが出力される。そこであたかも１クロッ
ク分（１００ｎＳ）だけスピードが上がったように見え
るのである。
【００２１】
【発明が解決しようとする課題】しかしインタリーブ回
路は、連続してアクセス可能（００→０１→１０→１
１）な数だけＲＯＭが必要であり、アドレスが２進で指
定されるので通常は２n 個のＲＯＭが必要である。も
し、０００番地から１１１番地までの連続アクセスを必
要とする場合は８個必要となるという問題があった。
路は、連続してアクセス可能（００→０１→１０→１
１）な数だけＲＯＭが必要であり、アドレスが２進で指
定されるので通常は２n 個のＲＯＭが必要である。も
し、０００番地から１１１番地までの連続アクセスを必
要とする場合は８個必要となるという問題があった。
【００２２】本発明はこのような点にかんがみて、２個
のメモリのモジュールを使用して４連続アドレスをアク
セスするインタリーブ手段を提供することを目的とす
る。
のメモリのモジュールを使用して４連続アドレスをアク
セスするインタリーブ手段を提供することを目的とす
る。
【００２３】
【課題を解決するための手段】上記の課題は下記の如く
に構成されたメモリアクセス回路によって解決される。
に構成されたメモリアクセス回路によって解決される。
【００２４】図１は、本発明の原理図である。偶数モジ
ュール31と奇数モジュール32とを有するメモリをアクセ
スする回路であって、アドレスの最下位のビットと最下
位の次のビットとの排他的論理和を前記偶数モジュール
31に送るアドレスの最下位のビットとし、アドレスの最
下位の次のビットを前記奇数モジュール32に送るアドレ
スの最下位のビットとするアドレス変換30を行い、残り
のアドレスビットは同一として双方のモジュールに与え
るように構成する。
ュール31と奇数モジュール32とを有するメモリをアクセ
スする回路であって、アドレスの最下位のビットと最下
位の次のビットとの排他的論理和を前記偶数モジュール
31に送るアドレスの最下位のビットとし、アドレスの最
下位の次のビットを前記奇数モジュール32に送るアドレ
スの最下位のビットとするアドレス変換30を行い、残り
のアドレスビットは同一として双方のモジュールに与え
るように構成する。
【００２５】
【作用】アドレスの最下位のビットと最下位の次のビッ
トとの排他的論理和を前記偶数モジュール31に送るアド
レスの最下位のビットとし、アドレスの最下位の次のビ
ットを前記奇数モジュール32に送るアドレスの最下位の
ビットとするアドレス変換30を行い、残りのアドレスビ
ットは同一として双方のモジュールに与えることによっ
て、４つのアドレスを連続して高速でアクセスすること
ができる。
トとの排他的論理和を前記偶数モジュール31に送るアド
レスの最下位のビットとし、アドレスの最下位の次のビ
ットを前記奇数モジュール32に送るアドレスの最下位の
ビットとするアドレス変換30を行い、残りのアドレスビ
ットは同一として双方のモジュールに与えることによっ
て、４つのアドレスを連続して高速でアクセスすること
ができる。
【００２６】第一のアドレスは偶数モジュール側であ
り、モジュールに与えられる最下位ビットはアドレスの
最下位のビットと最下位の次のビットとの排他的論理
和、即ち２0 のビットと２1 のビットの排他的論理和で
あり、２0 のビットが”０”であり、２1 のビットが”
０”である。クロックｔ0 で与えられ、アクセスタイム
が１５０ｎＳでクロックｔ2 で出力を得ることができ
る。
り、モジュールに与えられる最下位ビットはアドレスの
最下位のビットと最下位の次のビットとの排他的論理
和、即ち２0 のビットと２1 のビットの排他的論理和で
あり、２0 のビットが”０”であり、２1 のビットが”
０”である。クロックｔ0 で与えられ、アクセスタイム
が１５０ｎＳでクロックｔ2 で出力を得ることができ
る。
【００２７】第二のアドレスは奇数モジュール側であ
り、モジュールに与えられる最下位ビットはアドレスの
最下位の次のビット、即ち２1 のビットでありこれが”
０”としてクロックｔ0 で与えられる。クロックｔ0 か
ら１５０ｎＳで出力を得ることができるが、アドレスカ
ウンタからの出力はクロックｔ1 で与えられるのでアク
セスタイムは１００ｎＳのように見える。
り、モジュールに与えられる最下位ビットはアドレスの
最下位の次のビット、即ち２1 のビットでありこれが”
０”としてクロックｔ0 で与えられる。クロックｔ0 か
ら１５０ｎＳで出力を得ることができるが、アドレスカ
ウンタからの出力はクロックｔ1 で与えられるのでアク
セスタイムは１００ｎＳのように見える。
【００２８】第三のアドレスは偶数モジュール側であ
り、モジュールに与えられる最下位ビットはクロックｔ
2 で確定するのでクロックｔ4 で出力を得ることができ
る。第四のアドレスは奇数モジュール側であり、モジュ
ールに与えられる最下位ビットはアドレスの最下位の次
のビットであり、クロックｔ3 で確定するのでクロック
ｔ5 で出力を得ることができる。
り、モジュールに与えられる最下位ビットはクロックｔ
2 で確定するのでクロックｔ4 で出力を得ることができ
る。第四のアドレスは奇数モジュール側であり、モジュ
ールに与えられる最下位ビットはアドレスの最下位の次
のビットであり、クロックｔ3 で確定するのでクロック
ｔ5 で出力を得ることができる。
【００２９】このように本構成によればアクセスアドレ
スが１クロック前に確定するので、等価的にそれだけア
クセスタイムが早くなるという効果が生ずる。
スが１クロック前に確定するので、等価的にそれだけア
クセスタイムが早くなるという効果が生ずる。
【００３０】
【実施例】図２は本発明の実施例のメモリアドレス回路
の構成図である。図において、１１と１２はＲＯＭであ
って、１１は偶数側、１２は奇数側のアドレスに対応す
る。３０はアドレス変換回路であって、アドレスの最下
位のビット（２0 のビット）と最下位の次のビット（２
1 のビット）との排他的論理和を偶数ＲＯＭ11に送るア
ドレスの最下位のビットとし、アドレスの最下位の次の
ビット（２1 のビット）を奇数ＲＯＭ12に送るアドレス
の最下位のビットとするアドレスの変換を行うものであ
る。
の構成図である。図において、１１と１２はＲＯＭであ
って、１１は偶数側、１２は奇数側のアドレスに対応す
る。３０はアドレス変換回路であって、アドレスの最下
位のビット（２0 のビット）と最下位の次のビット（２
1 のビット）との排他的論理和を偶数ＲＯＭ11に送るア
ドレスの最下位のビットとし、アドレスの最下位の次の
ビット（２1 のビット）を奇数ＲＯＭ12に送るアドレス
の最下位のビットとするアドレスの変換を行うものであ
る。
【００３１】１６ａはデコーダであって、ＲＯＭ11,12
を選択する＊ＯＥ信号を作成する回路である。又、図６
のＣＰＵやアドレスカウンタ等は従来の回路と同様にな
っている。その他、図４と同一符号の物は同一物であ
る。
を選択する＊ＯＥ信号を作成する回路である。又、図６
のＣＰＵやアドレスカウンタ等は従来の回路と同様にな
っている。その他、図４と同一符号の物は同一物であ
る。
【００３２】図３は本発明の実施例のメモリアクセス回
路を説明するためのタイムチャートである。以下に図２
と図３を使用して本発明の実施例の動作を説明する。ア
ドレスカウンタ20は従来と同様にクロック毎にアドレス
を順次増加させる(図３の(A））。但し、クロックｔ1
のときだけ歩進しないようにする。又、ＣＰＵ8 は従来
同様に＊ＣＳ０信号( 図３の(D））と＊ＯＥＴ信号( 図
３の(E））を送出する。
路を説明するためのタイムチャートである。以下に図２
と図３を使用して本発明の実施例の動作を説明する。ア
ドレスカウンタ20は従来と同様にクロック毎にアドレス
を順次増加させる(図３の(A））。但し、クロックｔ1
のときだけ歩進しないようにする。又、ＣＰＵ8 は従来
同様に＊ＣＳ０信号( 図３の(D））と＊ＯＥＴ信号( 図
３の(E））を送出する。
【００３３】ＲＯＭ11に送るアドレスの最下位のビット
はアドレスの最下位のビット（２0のビット）と最下位
の次のビット（２1 のビット）との排他的論理和であっ
て、図３の(B) に示されるようにクロックｔ0 からｔ4
までは０→０→１→１→０と変化する。同様にＲＯＭ12
に送るアドレスの最下位のビットはアドレスの最下位の
次のビット（２1 のビット）であって、図３の(C) に示
されるようにクロックｔ0 からｔ4 までは０→０→０→
１→１と変化する。これらのアドレス信号はアドレス変
換回路30によって作成される。
はアドレスの最下位のビット（２0のビット）と最下位
の次のビット（２1 のビット）との排他的論理和であっ
て、図３の(B) に示されるようにクロックｔ0 からｔ4
までは０→０→１→１→０と変化する。同様にＲＯＭ12
に送るアドレスの最下位のビットはアドレスの最下位の
次のビット（２1 のビット）であって、図３の(C) に示
されるようにクロックｔ0 からｔ4 までは０→０→０→
１→１と変化する。これらのアドレス信号はアドレス変
換回路30によって作成される。
【００３４】残りの２2 のビットから２19のビットまで
は両方のＲＯＭにそのまま供給される。＊ＣＳＴ信号は
デコーダ15によってアドレス信号（Ａ２０〜Ａ２１）と
共に復号化してＲＯＭの選択信号（＊ＣＳ０信号）とし
てＲＯＭに供給される。
は両方のＲＯＭにそのまま供給される。＊ＣＳＴ信号は
デコーダ15によってアドレス信号（Ａ２０〜Ａ２１）と
共に復号化してＲＯＭの選択信号（＊ＣＳ０信号）とし
てＲＯＭに供給される。
【００３５】クロックｔ0 でＲＯＭ11,12 は各々＊ＣＳ
０信号とアドレス信号を受けてアクセス動作を開始す
る。クロックｔ1 でＲＯＭ11に＊ＯＥ０信号( 図３の
(F））が与えられる。＊ＯＥ０信号は＊ＯＥＴ信号とア
ドレスのＡ０（２0 のビット）信号からデコードして作
成される。この信号でＲＯＭ11のアクセスが開始され、
この時点から７５ｎＳでデータが出力される。図３のＴ
Ａ＝７５ｎＳの時間はこれを示す。
０信号とアドレス信号を受けてアクセス動作を開始す
る。クロックｔ1 でＲＯＭ11に＊ＯＥ０信号( 図３の
(F））が与えられる。＊ＯＥ０信号は＊ＯＥＴ信号とア
ドレスのＡ０（２0 のビット）信号からデコードして作
成される。この信号でＲＯＭ11のアクセスが開始され、
この時点から７５ｎＳでデータが出力される。図３のＴ
Ａ＝７５ｎＳの時間はこれを示す。
【００３６】クロックｔ2 でアドレスXXXX00に対応する
ＲＯＭ11のデータが出力されるとともに＊ＯＥ１信号(
図３の(F））がＲＯＭ12に与えられる。そしてＲＯＭ11
には新しいアドレス信号が与えられる( 図３の(B））。
この信号はアドレス変換回路30によって作成されたもの
である。＊ＯＥ１信号も＊ＯＥＴ信号とアドレスのＡ０
（２0 のビット）信号からデコードして作成される。
ＲＯＭ11のデータが出力されるとともに＊ＯＥ１信号(
図３の(F））がＲＯＭ12に与えられる。そしてＲＯＭ11
には新しいアドレス信号が与えられる( 図３の(B））。
この信号はアドレス変換回路30によって作成されたもの
である。＊ＯＥ１信号も＊ＯＥＴ信号とアドレスのＡ０
（２0 のビット）信号からデコードして作成される。
【００３７】クロックｔ3 でアドレスXXXX01に対応する
ＲＯＭ12のデータが出力されるとともに＊ＯＥ０信号(
図３の(F））がＲＯＭ11に与えられる。そしてＲＯＭ12
には新しいアドレス信号が与えられる( 図３の(C））。
ＲＯＭ12のデータが出力されるとともに＊ＯＥ０信号(
図３の(F））がＲＯＭ11に与えられる。そしてＲＯＭ12
には新しいアドレス信号が与えられる( 図３の(C））。
【００３８】同様にクロックｔ4 でアドレスXXXX10に対
応するデータ、クロックｔ0 でアドレスXXXX11に対応す
るデータが出力する。出力はＲＯＭ11とＲＯＭ12の出力
を論理和をとって出力される( 図３の(H））。
応するデータ、クロックｔ0 でアドレスXXXX11に対応す
るデータが出力する。出力はＲＯＭ11とＲＯＭ12の出力
を論理和をとって出力される( 図３の(H））。
【００３９】上記動作の説明で明確になったように、本
発明のアドレス変換回路30で作成される各ＲＯＭに対す
るアドレスが、等価的に１クロック先に出力されること
になるので、ＲＯＭに対する＊ＯＥ信号によって1 クロ
ックで出力を得ることができる。
発明のアドレス変換回路30で作成される各ＲＯＭに対す
るアドレスが、等価的に１クロック先に出力されること
になるので、ＲＯＭに対する＊ＯＥ信号によって1 クロ
ックで出力を得ることができる。
【００４０】本発明のアドレス変換回路30は極めて簡単
に構成されており、この回路を使用することによって従
来の４ウェイのインタリーブ回路と同一の効果が生じて
いることがわかる。
に構成されており、この回路を使用することによって従
来の４ウェイのインタリーブ回路と同一の効果が生じて
いることがわかる。
【００４１】
【発明の効果】インタリーブによりスピードを早めよう
とすると、ＲＯＭの個数を増加させなければならない
が、本発明ではスピードを早めても偶数、奇数のＲＯＭ
さえあればよいため、スピードアップのためにＲＯＭ内
に余分な容量が出来たり、小容量のＲＯＭを多く使った
りしなくて済む。
とすると、ＲＯＭの個数を増加させなければならない
が、本発明ではスピードを早めても偶数、奇数のＲＯＭ
さえあればよいため、スピードアップのためにＲＯＭ内
に余分な容量が出来たり、小容量のＲＯＭを多く使った
りしなくて済む。
【００４２】従って、コストの低減や、実装面積の減少
になり、実用的効果がある。
になり、実用的効果がある。
【図１】 本発明の原理図
【図２】 本発明の実施例のメモリアクセス回路の構成
図
図
【図３】本発明の実施例のメモリアクセス回路を説明す
るためのタイムチャート
るためのタイムチャート
【図４】 従来のインタリーブ制御によるメモリアクセ
ス回路の構成図
ス回路の構成図
【図５】従来のインタリーブ制御によるメモリアクセス
回路のタイムチャート
回路のタイムチャート
【図６】 メモリ制御回路の構成図
８ ＣＰＵ １１〜１４ ＲＯＭ １５，１６ デコーダ １７，１８ ＡＮ
Ｄ回路 １９ 双安定回路 ２０ アドレスカ
ウンタ ３０ アドレス変換回路 ３１ 偶数モジュ
ール ３２ 奇数モジュール
Ｄ回路 １９ 双安定回路 ２０ アドレスカ
ウンタ ３０ アドレス変換回路 ３１ 偶数モジュ
ール ３２ 奇数モジュール
Claims (1)
- 【請求項１】 偶数モジュール(31)と奇数モジュール(3
2)とを有するメモリをアクセスする回路であって、 アドレスの最下位のビットと最下位の次のビットとの排
他的論理和を前記偶数モジュール(31)に送るアドレスの
最下位のビットとし、アドレスの最下位の次のビットを
前記奇数モジュール(32)に送るアドレスの最下位のビッ
トとするアドレス変換(30)を行い、残りのアドレスビッ
トは同一として双方のモジュールに与えることを特徴と
するメモリアクセス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21810192A JP3168717B2 (ja) | 1992-08-18 | 1992-08-18 | メモリアクセス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21810192A JP3168717B2 (ja) | 1992-08-18 | 1992-08-18 | メモリアクセス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0667974A true JPH0667974A (ja) | 1994-03-11 |
| JP3168717B2 JP3168717B2 (ja) | 2001-05-21 |
Family
ID=16714652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21810192A Expired - Fee Related JP3168717B2 (ja) | 1992-08-18 | 1992-08-18 | メモリアクセス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3168717B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01201303A (ja) * | 1988-02-04 | 1989-08-14 | Showa Denko Kk | 変性ポリオレフィンとその製造方法およびそれを用いる共重合体の製造方法 |
-
1992
- 1992-08-18 JP JP21810192A patent/JP3168717B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01201303A (ja) * | 1988-02-04 | 1989-08-14 | Showa Denko Kk | 変性ポリオレフィンとその製造方法およびそれを用いる共重合体の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3168717B2 (ja) | 2001-05-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010213 |
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