JPH09130255A - パルス生成回路 - Google Patents
パルス生成回路Info
- Publication number
- JPH09130255A JPH09130255A JP7279120A JP27912095A JPH09130255A JP H09130255 A JPH09130255 A JP H09130255A JP 7279120 A JP7279120 A JP 7279120A JP 27912095 A JP27912095 A JP 27912095A JP H09130255 A JPH09130255 A JP H09130255A
- Authority
- JP
- Japan
- Prior art keywords
- output
- rom
- pulse
- binary counter
- outputs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【課題】 ＲＯＭのアクセスタイム以上に高速なパルス
を生成する。 【解決手段】 バイナリカウンタ１は出力ａをデコード
回路３に出力し、残りの出力ｂをＲＯＭ２にアドレスと
して出力する。ＲＯＭ２にはパルスとして出力すべき情
報がアドレスＡ0 〜Ａn-1 毎に、バイナリカウンタ１の
出力ａで指定可能な数だけ書込まれている。デコード回
路３はバイナリカウンタ１の出力ａをデコードし、その
デコードの結果をデコード信号ｄとして出力する。選択
回路４はバイナリカウンタ１の出力ｂによって読出され
たＲＯＭ２の出力ｃのうちの１本をデコード回路３から
のデコード信号ｄに応じて選択し、パルス信号として出
力する。
を生成する。 【解決手段】 バイナリカウンタ１は出力ａをデコード
回路３に出力し、残りの出力ｂをＲＯＭ２にアドレスと
して出力する。ＲＯＭ２にはパルスとして出力すべき情
報がアドレスＡ0 〜Ａn-1 毎に、バイナリカウンタ１の
出力ａで指定可能な数だけ書込まれている。デコード回
路３はバイナリカウンタ１の出力ａをデコードし、その
デコードの結果をデコード信号ｄとして出力する。選択
回路４はバイナリカウンタ１の出力ｂによって読出され
たＲＯＭ２の出力ｃのうちの１本をデコード回路３から
のデコード信号ｄに応じて選択し、パルス信号として出
力する。
Description
【０００１】
【発明の属する技術分野】本発明はパルス生成回路に関
し、特にＲＯＭ（リードオンリメモリ）を用いてパルス
を生成するパルス生成回路に関する。
し、特にＲＯＭ（リードオンリメモリ）を用いてパルス
を生成するパルス生成回路に関する。
【０００２】
【従来の技術】従来、この種のパルス生成回路において
は、図４に示すように、バイナリカウンタ２１の出力２
0 〜２m をＲＯＭ２２のアドレス端子Ａ0 〜Ａm に入力
することで、ＲＯＭ２２に書込まれている情報をパルス
として出力している。
は、図４に示すように、バイナリカウンタ２１の出力２
0 〜２m をＲＯＭ２２のアドレス端子Ａ0 〜Ａm に入力
することで、ＲＯＭ２２に書込まれている情報をパルス
として出力している。
【０００３】例えば、バイナリカウンタ２１の出力信号
数を４本（ｍ＝３）とすると、図５に示すように、バイ
ナリカウンタ２１の出力によってアドレス０〜１５が生
成されることとなる。
数を４本（ｍ＝３）とすると、図５に示すように、バイ
ナリカウンタ２１の出力によってアドレス０〜１５が生
成されることとなる。
【０００４】ＲＯＭ２２ではバイナリカウンタ２１の出
力によってアドレス０〜１５が順次指定されると、書込
まれている情報ｘ0 〜ｘ7 ，ｙ0 〜ｙ7 をパルスとして
出力する。
力によってアドレス０〜１５が順次指定されると、書込
まれている情報ｘ0 〜ｘ7 ，ｙ0 〜ｙ7 をパルスとして
出力する。
【０００５】すなわち、バイナリカウンタ２１の出力２
0 〜２m が“００００”であれば、ＲＯＭ２２にアドレ
ス０が指定され、情報ｘ0 がパルスとして出力される。
また、バイナリカウンタ２１の出力２0 〜２m が“００
０１”，“００１０”，“００１１”，“０１００”，
“０１０１”，“０１１０”，“０１１１”であれば、
ＲＯＭ２２に夫々アドレス１〜７が指定され、情報ｘ1
〜ｘ7 がパルスとして出力される。
0 〜２m が“００００”であれば、ＲＯＭ２２にアドレ
ス０が指定され、情報ｘ0 がパルスとして出力される。
また、バイナリカウンタ２１の出力２0 〜２m が“００
０１”，“００１０”，“００１１”，“０１００”，
“０１０１”，“０１１０”，“０１１１”であれば、
ＲＯＭ２２に夫々アドレス１〜７が指定され、情報ｘ1
〜ｘ7 がパルスとして出力される。
【０００６】さらに、バイナリカウンタ２１の出力２0
〜２m が“１０００”，“１００１”，“１０１０”，
“１０１１”，“１１００”，“１１０１”，“１１１
０”，“１１１１”であれば、ＲＯＭ２２に夫々アドレ
ス８〜１５が指定され、情報ｙ0 〜ｙ7 がパルスとして
出力される。
〜２m が“１０００”，“１００１”，“１０１０”，
“１０１１”，“１１００”，“１１０１”，“１１１
０”，“１１１１”であれば、ＲＯＭ２２に夫々アドレ
ス８〜１５が指定され、情報ｙ0 〜ｙ7 がパルスとして
出力される。
【０００７】
【発明が解決しようとする課題】上述した従来のパルス
生成回路では、バイナリカウンタの出力によってＲＯＭ
から読出される情報がパルスとして出力されるので、生
成可能なパルスの速度がＲＯＭのアクセスタイムによっ
て制限され、そのアクセスタイム以上に高速なパルスを
生成することができない。
生成回路では、バイナリカウンタの出力によってＲＯＭ
から読出される情報がパルスとして出力されるので、生
成可能なパルスの速度がＲＯＭのアクセスタイムによっ
て制限され、そのアクセスタイム以上に高速なパルスを
生成することができない。
【０００８】そこで、本発明の目的は上記の問題点を解
消し、ＲＯＭのアクセスタイム以上に高速なパルスを生
成することができるパルス生成回路を提供することにあ
る。
消し、ＲＯＭのアクセスタイム以上に高速なパルスを生
成することができるパルス生成回路を提供することにあ
る。
【０００９】
【課題を解決するための手段】本発明によるパルス生成
回路は、パルスとして出力すべきパルス情報を記憶する
記憶手段と、前記記憶手段へのアドレス信号の一部をデ
コードするデコード手段と、前記アドレス信号のうちの
残りの信号を基に前記記憶手段から読出されるパルス情
報の中から前記デコード手段からのデコード信号に応じ
た情報を選択して出力する選択手段とを備えている。
回路は、パルスとして出力すべきパルス情報を記憶する
記憶手段と、前記記憶手段へのアドレス信号の一部をデ
コードするデコード手段と、前記アドレス信号のうちの
残りの信号を基に前記記憶手段から読出されるパルス情
報の中から前記デコード手段からのデコード信号に応じ
た情報を選択して出力する選択手段とを備えている。
【００１０】本発明による他のパルス生成回路は、上記
の構成のほかに、前記記憶手段へのアドレス信号を生成
する生成手段を具備している。
の構成のほかに、前記記憶手段へのアドレス信号を生成
する生成手段を具備している。
【００１１】
【発明の実施の形態】まず、本発明の作用について以下
に述べる。
に述べる。
【００１２】本発明によるパルス生成回路ではバイナリ
カウンタの最下位から２m までの出力（ＲＯＭのアクセ
スタイム以上の周波数）をデコード回路に入力し、バイ
ナリカウンタの残りの出力（ＲＯＭの出力可能なアクセ
スタイムの周波数）をＲＯＭに入力している。
カウンタの最下位から２m までの出力（ＲＯＭのアクセ
スタイム以上の周波数）をデコード回路に入力し、バイ
ナリカウンタの残りの出力（ＲＯＭの出力可能なアクセ
スタイムの周波数）をＲＯＭに入力している。
【００１３】デコード回路ではバイナリカウンタの最下
位から２m までの出力をデコードし、その結果をデコー
ド信号として出力する。選択回路ではＲＯＭの出力信号
のうち１本をデコード回路からのデコード信号に応じて
選択し、選択した信号をパルスとして出力する。
位から２m までの出力をデコードし、その結果をデコー
ド信号として出力する。選択回路ではＲＯＭの出力信号
のうち１本をデコード回路からのデコード信号に応じて
選択し、選択した信号をパルスとして出力する。
【００１４】これによって、デコード信号に応じて選択
されかつパルスとして出力される複数の情報をＲＯＭの
同一アドレスに書込んでおくことで、ＲＯＭのアクセス
タイム以上に高速なパルスを生成することが可能とな
る。
されかつパルスとして出力される複数の情報をＲＯＭの
同一アドレスに書込んでおくことで、ＲＯＭのアクセス
タイム以上に高速なパルスを生成することが可能とな
る。
【００１５】次に、本発明の一実施例について図面を参
照して説明する。図１は本発明の一実施例の構成を示す
ブロック図である。図において、本発明の一実施例によ
るパルス生成回路はバイナリカウンタ１と、ＲＯＭ２
と、デコード回路３と、選択回路４とから構成されてい
る。
照して説明する。図１は本発明の一実施例の構成を示す
ブロック図である。図において、本発明の一実施例によ
るパルス生成回路はバイナリカウンタ１と、ＲＯＭ２
と、デコード回路３と、選択回路４とから構成されてい
る。
【００１６】バイナリカウンタ１は２m+n+1 の周期で動
作し、出力ａ（２0 〜２m ）をデコード回路３に出力
し、残りの出力ｂ（２m+1 〜２m+n ）をＲＯＭ２にアド
レスとして出力する。ここで、バイナリカウンタ１の出
力ａはＲＯＭ２のアクセスタイム以上の周波数であり、
ＲＯＭ２の出力端子数によって制限される。例えば、Ｒ
ＯＭ２の出力端子数が８本であれば、ｍ＝３（２0 〜２
3 ）となる。また、出力ｂはＲＯＭ２の出力可能なアク
セイタイムの周波数である。
作し、出力ａ（２0 〜２m ）をデコード回路３に出力
し、残りの出力ｂ（２m+1 〜２m+n ）をＲＯＭ２にアド
レスとして出力する。ここで、バイナリカウンタ１の出
力ａはＲＯＭ２のアクセスタイム以上の周波数であり、
ＲＯＭ２の出力端子数によって制限される。例えば、Ｒ
ＯＭ２の出力端子数が８本であれば、ｍ＝３（２0 〜２
3 ）となる。また、出力ｂはＲＯＭ２の出力可能なアク
セイタイムの周波数である。
【００１７】ＲＯＭ２にはパルスとして出力すべき情報
がアドレスＡ0 〜Ａn-1 毎に、バイナリカウンタ１の出
力ａで指定可能な数だけ書込まれている。したがって、
バイナリカウンタ１の出力ｂによって指定されたアドレ
スからそれら複数の情報が出力ｃとして選択回路４に出
力される。
がアドレスＡ0 〜Ａn-1 毎に、バイナリカウンタ１の出
力ａで指定可能な数だけ書込まれている。したがって、
バイナリカウンタ１の出力ｂによって指定されたアドレ
スからそれら複数の情報が出力ｃとして選択回路４に出
力される。
【００１８】デコード回路３はバイナリカウンタ１の出
力ａをデコードし、そのデコードの結果をデコード信号
ｄとして選択回路４に出力する。選択回路４はＲＯＭ２
の出力ｃ（複数の情報）のうちの１本をデコード回路３
からのデコード信号ｄに応じて選択し、パルス信号とし
て出力する。
力ａをデコードし、そのデコードの結果をデコード信号
ｄとして選択回路４に出力する。選択回路４はＲＯＭ２
の出力ｃ（複数の情報）のうちの１本をデコード回路３
からのデコード信号ｄに応じて選択し、パルス信号とし
て出力する。
【００１９】図２は本発明の一実施例の具体的な構成例
を示すブロック図であり、図３は図２の構成例の動作を
示すタイミングチャートである。これら図２及び図３を
用いて本発明の一実施例の動作について説明する。
を示すブロック図であり、図３は図２の構成例の動作を
示すタイミングチャートである。これら図２及び図３を
用いて本発明の一実施例の動作について説明する。
【００２０】図２においてはバイナリカウンタ１１の出
力が４本、ＲＯＭ１２のアドレス端子が３端子（Ａ0 〜
Ａ3 ）、ＲＯＭ１２の出力端子が２端子の場合の構成例
を示している。
力が４本、ＲＯＭ１２のアドレス端子が３端子（Ａ0 〜
Ａ3 ）、ＲＯＭ１２の出力端子が２端子の場合の構成例
を示している。
【００２１】つまり、バイナリカウンタ１１は出力２0
をデコード回路１３に出力し、残りの出力２1 〜２3 を
ＲＯＭ１２にアドレスとして出力し、ＲＯＭ１２からは
出力ｇ1 ，ｇ2 が出力される。
をデコード回路１３に出力し、残りの出力２1 〜２3 を
ＲＯＭ１２にアドレスとして出力し、ＲＯＭ１２からは
出力ｇ1 ，ｇ2 が出力される。
【００２２】バイナリカウンタ１１からは４本の出力２
0 〜２3 が出力され、ＲＯＭ１２へのアドレス０〜１５
を生成する。これらの出力２0 〜２3 のうち、バイナリ
カウンタ出力ｅ（２1 〜２3 ）はＲＯＭ１２のアドレス
入力Ａ0 〜Ａ2 に入力され、アトレス０〜７をＲＯＭ１
２に与える。
0 〜２3 が出力され、ＲＯＭ１２へのアドレス０〜１５
を生成する。これらの出力２0 〜２3 のうち、バイナリ
カウンタ出力ｅ（２1 〜２3 ）はＲＯＭ１２のアドレス
入力Ａ0 〜Ａ2 に入力され、アトレス０〜７をＲＯＭ１
２に与える。
【００２３】また、バイナリカウンタ出力ｆ（２0 ）は
デコード回路３に入力され、デコード回路１３でデコー
ド処理が施され、デコード回路出力ｈとして選択回路１
４に出力される。ここで、図２においてはｆ＝ｈであ
る。
デコード回路３に入力され、デコード回路１３でデコー
ド処理が施され、デコード回路出力ｈとして選択回路１
４に出力される。ここで、図２においてはｆ＝ｈであ
る。
【００２４】このとき、ＲＯＭ１２のアクセスタイムの
制限によって、バイナリカウンタ１１の出力ｆ（２0 ）
がＲＯＭ１２に入力されていないため、ＲＯ１２にはア
ドレス０〜７しか与えることができない。
制限によって、バイナリカウンタ１１の出力ｆ（２0 ）
がＲＯＭ１２に入力されていないため、ＲＯ１２にはア
ドレス０〜７しか与えることができない。
【００２５】そこで、バイナリカウンタ１１の全出力
（２0 〜２3 ）によって生成されるアトレス０〜１５を
偶数アドレス０，２，４，６，８，１２，１４と、奇数
アドレス１，３，５，７，９，１１，１３，１５とに分
ける。
（２0 〜２3 ）によって生成されるアトレス０〜１５を
偶数アドレス０，２，４，６，８，１２，１４と、奇数
アドレス１，３，５，７，９，１１，１３，１５とに分
ける。
【００２６】そして、偶数アドレスに対応するパルス情
報ｘ0 〜ｘ7 がＲＯＭ１２の出力ｇ1 に出力されるよう
に、また奇数アドレスに対応するパルス情報ｙ0 〜ｙ7
がＲＯＭ１２の出力ｇ２に出力されるように夫々ＲＯＭ
１２に書込んでおく。
報ｘ0 〜ｘ7 がＲＯＭ１２の出力ｇ1 に出力されるよう
に、また奇数アドレスに対応するパルス情報ｙ0 〜ｙ7
がＲＯＭ１２の出力ｇ２に出力されるように夫々ＲＯＭ
１２に書込んでおく。
【００２７】また、選択回路１４にはデコード回路１３
の出力ｈが“０”のときにＲＯＭ１２の出力ｇ1 を選択
し、デコード回路１３の出力ｈが“１”のときにＲＯＭ
１２の出力ｇ２を選択するように設定しておく。
の出力ｈが“０”のときにＲＯＭ１２の出力ｇ1 を選択
し、デコード回路１３の出力ｈが“１”のときにＲＯＭ
１２の出力ｇ２を選択するように設定しておく。
【００２８】これによって、デコード回路１３の出力ｈ
が“０”のときにはＲＯＭ１２の出力ｇ1 が選択される
ので、偶数アドレスに対応するパルス情報ｘ0 〜ｘ7 が
パルスとして出力される。
が“０”のときにはＲＯＭ１２の出力ｇ1 が選択される
ので、偶数アドレスに対応するパルス情報ｘ0 〜ｘ7 が
パルスとして出力される。
【００２９】また、デコード回路１３の出力ｈが“１”
のときにＲＯＭ１２の出力ｇ２が選択されるので、奇数
アドレスに対応するパルス情報ｙ0 〜ｙ7 がパルスとし
て出力される。よって、ＲＯＭのアクセスタイムの２倍
の速度のパルスを得ることが可能となる。
のときにＲＯＭ１２の出力ｇ２が選択されるので、奇数
アドレスに対応するパルス情報ｙ0 〜ｙ7 がパルスとし
て出力される。よって、ＲＯＭのアクセスタイムの２倍
の速度のパルスを得ることが可能となる。
【００３０】すなわち、バイナリカウンタ１１の出力２
1 〜２3 が“０００”であれば、ＲＯＭ１２にアドレス
０が指定され、出力ｇ1 にパルス情報ｘ0 が、出力ｇ２
にパルス情報ｙ0 が夫々出力される。このとき、デコー
ド回路１３の出力ｈが“０”であればパルス情報ｘ0
が、デコード回路１３の出力ｈが“１”であればパルス
情報ｙ0 が夫々パルスとして出力される。
1 〜２3 が“０００”であれば、ＲＯＭ１２にアドレス
０が指定され、出力ｇ1 にパルス情報ｘ0 が、出力ｇ２
にパルス情報ｙ0 が夫々出力される。このとき、デコー
ド回路１３の出力ｈが“０”であればパルス情報ｘ0
が、デコード回路１３の出力ｈが“１”であればパルス
情報ｙ0 が夫々パルスとして出力される。
【００３１】同様に、バイナリカウンタ１１の出力２1
〜２3 が“００１”，“０１０”，“０１１”，“１０
０”，“１０１”，“１１０”，“１１１”であれば、
ＲＯＭ１２に夫々アドレス１〜７が指定され、出力ｇ1
にパルス情報ｘ1 〜ｘ7 が、出力ｇ2 にパルス情報ｙ1
〜ｙ7 が夫々出力される。このとき、デコード回路１３
の出力ｈが“０”であればパルス情報ｘ1 〜ｘ7 が、デ
コード回路１３の出力ｈが“１”であればパルス情報ｙ
1 〜ｙ7 が夫々パルスとして出力される。
〜２3 が“００１”，“０１０”，“０１１”，“１０
０”，“１０１”，“１１０”，“１１１”であれば、
ＲＯＭ１２に夫々アドレス１〜７が指定され、出力ｇ1
にパルス情報ｘ1 〜ｘ7 が、出力ｇ2 にパルス情報ｙ1
〜ｙ7 が夫々出力される。このとき、デコード回路１３
の出力ｈが“０”であればパルス情報ｘ1 〜ｘ7 が、デ
コード回路１３の出力ｈが“１”であればパルス情報ｙ
1 〜ｙ7 が夫々パルスとして出力される。
【００３２】このように、本来、バイナリカウンタ１，
１１の出力全てをＲＯＭ２，１２のアドレス端子に入力
すべきところを、バイナリカウンタ１，１１の出力の一
部（出力ａ，ｆ）をデコード回路３，１３に入力し、デ
コード回路３，１３の出力ｄ，ｈによって選択回路４，
１４でＲＯＭ２，１２の出力ｃ，ｇ1 ，ｇ2 のうちの１
本を選択してパルスとして出力することによって、ＲＯ
Ｍ２，１２のアクセスタイム以上に高速なパルスを生成
することができる。
１１の出力全てをＲＯＭ２，１２のアドレス端子に入力
すべきところを、バイナリカウンタ１，１１の出力の一
部（出力ａ，ｆ）をデコード回路３，１３に入力し、デ
コード回路３，１３の出力ｄ，ｈによって選択回路４，
１４でＲＯＭ２，１２の出力ｃ，ｇ1 ，ｇ2 のうちの１
本を選択してパルスとして出力することによって、ＲＯ
Ｍ２，１２のアクセスタイム以上に高速なパルスを生成
することができる。
【００３３】
【発明の効果】以上説明したように本発明によれば、パ
ルスとして出力すべきパルス情報を記憶手段に記憶して
おき、記憶手段へのアドレス信号の一部のデコードする
とともに、アドレス信号のうちの残りの信号を基に記憶
手段から読出されるパルス情報の中からデコード結果に
応じた情報を選択してパルスとして出力することによっ
て、ＲＯＭのアクセスタイム以上に高速なパルスを生成
することができるという効果がある。
ルスとして出力すべきパルス情報を記憶手段に記憶して
おき、記憶手段へのアドレス信号の一部のデコードする
とともに、アドレス信号のうちの残りの信号を基に記憶
手段から読出されるパルス情報の中からデコード結果に
応じた情報を選択してパルスとして出力することによっ
て、ＲＯＭのアクセスタイム以上に高速なパルスを生成
することができるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本発明の一実施例の具体的な構成例を示すブロ
ック図である。
ック図である。
【図３】図２の構成例の動作を示すタイミングチャート
である。
である。
【図４】従来例の構成を示すブロック図である。
【図５】従来例の動作を示すタイミングチャートであ
る。
る。
１，１１ バイナリカウンタ ２，１２ ＲＯＭ ３，１３ デコード回路 ４，１４ 選択回路
Claims (3)
- 【請求項１】 パルスとして出力すべきパルス情報を記
憶する記憶手段と、前記記憶手段へのアドレス信号の一
部をデコードするデコード手段と、前記アドレス信号の
うちの残りの信号を基に前記記憶手段から読出されるパ
ルス情報の中から前記デコード手段からのデコード信号
に応じた情報を選択して出力する選択手段とを有するこ
とを特徴とするパルス生成回路。 - 【請求項２】 前記記憶手段は、前記アドレス信号の一
部によって指定される複数のパルス情報を同一番地に記
憶するよう構成したことを特徴とする請求項１記載のパ
ルス生成回路。 - 【請求項３】 前記記憶手段へのアドレス信号を生成す
る生成手段を含むことを特徴とする請求項１または請求
項２記載のパルス生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7279120A JPH09130255A (ja) | 1995-10-26 | 1995-10-26 | パルス生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7279120A JPH09130255A (ja) | 1995-10-26 | 1995-10-26 | パルス生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09130255A true JPH09130255A (ja) | 1997-05-16 |
Family
ID=17606716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7279120A Withdrawn JPH09130255A (ja) | 1995-10-26 | 1995-10-26 | パルス生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09130255A (ja) |
-
1995
- 1995-10-26 JP JP7279120A patent/JPH09130255A/ja not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5416746A (en) | Memory circuit for alternately accessing data within a period of address data | |
| JPH09130255A (ja) | パルス生成回路 | |
| KR100209039B1 (ko) | 기억 회로 | |
| JPH0661870A (ja) | 可変長符号復号器 | |
| JPH06124586A (ja) | 半導体記憶装置 | |
| JP3057728B2 (ja) | 半導体記憶装置 | |
| JP2502857B2 (ja) | 信号処理装置 | |
| JPH11312077A (ja) | 三角関数データ生成回路 | |
| JPH0233158B2 (ja) | ||
| JP2661596B2 (ja) | Ｃｄ−ｒｏｍ用ｄｒａｍアドレス生成回路 | |
| JPH0352694B2 (ja) | ||
| JPS593759B2 (ja) | 波形メモリ読み出し方式 | |
| JP2757716B2 (ja) | ハフマン符号復号回路 | |
| JPS63306718A (ja) | シリアルアクセス回路 | |
| KR100198816B1 (ko) | 랜덤 코드 발생기 | |
| JP2810045B2 (ja) | 情報処理装置 | |
| JPH11150459A (ja) | パルス出力回路 | |
| JPH10320971A (ja) | メモリ制御方式 | |
| JPH0667974A (ja) | メモリアクセス回路 | |
| JPS587694A (ja) | １チツプ音発生集積回路 | |
| JPH04337852A (ja) | メモリ装置 | |
| JPH05120880A (ja) | メモリ | |
| JPH05289937A (ja) | メモリコントロ−ル回路 | |
| JPH097365A (ja) | Ｃｄ−ｒｏｍ用ｄｒａｍアドレス生成回路 | |
| JPH04260949A (ja) | メモリ読み出し装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030107 |