JPS587694A - １チツプ音発生集積回路 - Google Patents
１チツプ音発生集積回路Info
- Publication number
- JPS587694A JPS587694A JP56106732A JP10673281A JPS587694A JP S587694 A JPS587694 A JP S587694A JP 56106732 A JP56106732 A JP 56106732A JP 10673281 A JP10673281 A JP 10673281A JP S587694 A JPS587694 A JP S587694A
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- JP
- Japan
- Prior art keywords
- sound
- unit
- designation address
- unit sound
- sounds
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- Pending
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- Electrophonic Musical Instruments (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は１チップ音発生集積回路に関する。
従来の１チップ音発生集積回路は第１図に示す様に、ア
ドレス入力データ１をデコーダー２でデコードし、内蔵
する単位音３の各々を直接選択して出力するものであっ
た。
ドレス入力データ１をデコーダー２でデコードし、内蔵
する単位音３の各々を直接選択して出力するものであっ
た。
従来例においては、単語を単位音として、それらをつな
いで言葉を発生させたり、メロディ−？つないで多曲の
連続演奏をさせたりする場合に単位音の接続を制御する
為の制御回路を持几なければならないという欠点があつ
九。
いで言葉を発生させたり、メロディ−？つないで多曲の
連続演奏をさせたりする場合に単位音の接続を制御する
為の制御回路を持几なければならないという欠点があつ
九。
本発明はこの様な欠点全除去したもので、その目的は、
特別な制御回路を必要とせずに簡単な操作で多様な音の
組み合せを発生できる安価な１チップ音発生集積回路を
提供することである。
特別な制御回路を必要とせずに簡単な操作で多様な音の
組み合せを発生できる安価な１チップ音発生集積回路を
提供することである。
以下実施例に基づいて本発明の詳細な説明する。
第２図は本発明の一実施例であり、５は単位音発生回路
、６は単位音指定アドレス発生回路、７は単位音パター
ン発生メモリ、８は単位音指定アドレスデコーダー、９
は単位音指定アドレス発生メモリ、１０Ｆｉ音運指定ア
ドレスラツチ、１１は音連指定アドレスデコーダー、１
２Ｆｉ単位音ステップカウンター、１５は単位音ステッ
プデコーダー、１４は単位音ステップアップ信号、１５
は単位音指定アドレスデータ、１６＃ｉ音連終了信号、
１７ｉｊＮＯＲ回路、１８Ｆｉ音運指定アドレスデータ
、１９は増幅器である。
、６は単位音指定アドレス発生回路、７は単位音パター
ン発生メモリ、８は単位音指定アドレスデコーダー、９
は単位音指定アドレス発生メモリ、１０Ｆｉ音運指定ア
ドレスラツチ、１１は音連指定アドレスデコーダー、１
２Ｆｉ単位音ステップカウンター、１５は単位音ステッ
プデコーダー、１４は単位音ステップアップ信号、１５
は単位音指定アドレスデータ、１６＃ｉ音連終了信号、
１７ｉｊＮＯＲ回路、１８Ｆｉ音運指定アドレスデータ
、１９は増幅器である。
単位音指定アドレス発生メモリ９は、音連指定アドレス
デコーダー１１と単位音ステップデコーダー１３のそれ
ぞれの出力線のマトリクスで選択され、外部より指定さ
れる音速指定アドレスデータ１８と単位音ステップカウ
ンター１２の値の組み合せによって１つの単位音指定ア
ドレスデータ１５ｔ−出力する。
デコーダー１１と単位音ステップデコーダー１３のそれ
ぞれの出力線のマトリクスで選択され、外部より指定さ
れる音速指定アドレスデータ１８と単位音ステップカウ
ンター１２の値の組み合せによって１つの単位音指定ア
ドレスデータ１５ｔ−出力する。
外部から指定される音速指定アドレスデータ１８は、音
速指定アドレスラッチ１０によりラッチされ音速指定ア
ドレスデコーダー１１によってデコードされ単位音指定
アドレス発生メモリ９の中の音速を構成する一組の単位
音指定アドレスを選択する。単位音ステップカウンター
１２は単位音ステップアップ信号１４によってカウント
アツプされながら、カウンターの値を単位音ステップア
ップデコーダー１３でデコードして音速を構成する一組
の単位音指定アドレスを一つづつ順次選択して単位音指
定アドレスデータ１５として出力させる。
速指定アドレスラッチ１０によりラッチされ音速指定ア
ドレスデコーダー１１によってデコードされ単位音指定
アドレス発生メモリ９の中の音速を構成する一組の単位
音指定アドレスを選択する。単位音ステップカウンター
１２は単位音ステップアップ信号１４によってカウント
アツプされながら、カウンターの値を単位音ステップア
ップデコーダー１３でデコードして音速を構成する一組
の単位音指定アドレスを一つづつ順次選択して単位音指
定アドレスデータ１５として出力させる。
本実施例では単位音指定アドレスデータ１５の全ライン
が論理°０″の時ＮＯＲ回路１７によって音速終了信号
１６を発生して単位音の発生を終了する。
が論理°０″の時ＮＯＲ回路１７によって音速終了信号
１６を発生して単位音の発生を終了する。
単位音指定アドレス発生回路６から出力されｔ単位音指
定アドレスデータ１５は、単位音発生回路５に入力され
る。
定アドレスデータ１５は、単位音発生回路５に入力され
る。
単位音パターン発生メモ１７７Ｆ′ｉ各々の単位音を収
納するブロックにわかれており、それぞれのブロックは
単位音指定アドレスデータ１５を単位音指定アドレスデ
コーダー８でデコードした結果によって選択され、内蔵
する単位音のノ（ターンを出力する。単位音のパターン
は増幅器１９により適当な音量に増幅された後スピーカ
ー４により音になる。
納するブロックにわかれており、それぞれのブロックは
単位音指定アドレスデータ１５を単位音指定アドレスデ
コーダー８でデコードした結果によって選択され、内蔵
する単位音のノ（ターンを出力する。単位音のパターン
は増幅器１９により適当な音量に増幅された後スピーカ
ー４により音になる。
単位音のパターンは単純な２値出力でもよいし複数の並
列ビットの連なり’？ディジタルーアナログ変換すると
いうものでも良い。また単位音のブロックが同時に複数
個選択されて単位音の重なりが出力されても良い。
列ビットの連なり’？ディジタルーアナログ変換すると
いうものでも良い。また単位音のブロックが同時に複数
個選択されて単位音の重なりが出力されても良い。
選択されたブロックに内蔵されている単位音のパターン
を出力し終ると単位音発生回路５け単位音ステップアッ
プ信号１４を出力し、単位音指定アドレス発生回路６に
次の単位音指定アドレスデータ１５１に発生させる。
を出力し終ると単位音発生回路５け単位音ステップアッ
プ信号１４を出力し、単位音指定アドレス発生回路６に
次の単位音指定アドレスデータ１５１に発生させる。
第３図は本発明の別の実施例であり、２０は４ビツトシ
フトレジスタ、２１は４ビツトシフトレジスタのリセッ
ト信号、２２は４ビツトシフトレジスタのデータ入力信
号、２５Ｆｉ単位音指定アドレスデコーダー８の蟻上位
ビット入力信号である。
フトレジスタ、２１は４ビツトシフトレジスタのリセッ
ト信号、２２は４ビツトシフトレジスタのデータ入力信
号、２５Ｆｉ単位音指定アドレスデコーダー８の蟻上位
ビット入力信号である。
単位音指定アドレスデコーダー８の最上位ビット入力信
号２５が”φ゛の時単位音パターン発生メモリ７の各ブ
ロック７の内１Ａ−１″から１人−１６＃が選択され、
”１１の時＠Ｂ−１’から”Ｂ−１６”が選択されるも
のとする。又、単位音指定アドレスデータ１５としての
４ビツトシフトレジスタ２０の出力は単位音指定アドレ
スデコーダー８によってデコードされ、単位音パターン
発生メモリ７内の”Ａ”又はＢ”のブロックの°１°か
ら１６″のうち一つを選択する。
号２５が”φ゛の時単位音パターン発生メモリ７の各ブ
ロック７の内１Ａ−１″から１人−１６＃が選択され、
”１１の時＠Ｂ−１’から”Ｂ−１６”が選択されるも
のとする。又、単位音指定アドレスデータ１５としての
４ビツトシフトレジスタ２０の出力は単位音指定アドレ
スデコーダー８によってデコードされ、単位音パターン
発生メモリ７内の”Ａ”又はＢ”のブロックの°１°か
ら１６″のうち一つを選択する。
全回路がリセット状態の時４ビツトシフトレジスタのデ
ータ入力信号２２が“φ″から“１°になるとインバー
タ２４の出力は“φ°となり、音速終了信号１６と４ビ
ツトシフトレジスタのリセット信号２１は非有効信号に
なる。単位音指定アドレスデコーダー８の最上位ビット
入力信号が“φ″とすると単位音パターン発生メモリ７
０“ム−１”から°Ａ−１６″が選択され、又現在の単
位音指定アドレスデータ１５は２進数で°φφφφ”で
あるからＡ−１”の単位音の）くターンが選択されてい
−る。′ムー１″の単位音のノ（ターンが出力終了する
と、単位者ステップアップ信号１４が出力され、４ビツ
トシフトレジスタ２０のクロックとなってデータを右に
１ビツトシフトする。これにより単位音指定アドレスデ
ータ１５は“φφφ１″となり”ム−２１の単位音のｌ
（ターンが選択され音になって出力される。
ータ入力信号２２が“φ″から“１°になるとインバー
タ２４の出力は“φ°となり、音速終了信号１６と４ビ
ツトシフトレジスタのリセット信号２１は非有効信号に
なる。単位音指定アドレスデコーダー８の最上位ビット
入力信号が“φ″とすると単位音パターン発生メモリ７
０“ム−１”から°Ａ−１６″が選択され、又現在の単
位音指定アドレスデータ１５は２進数で°φφφφ”で
あるからＡ−１”の単位音の）くターンが選択されてい
−る。′ムー１″の単位音のノ（ターンが出力終了する
と、単位者ステップアップ信号１４が出力され、４ビツ
トシフトレジスタ２０のクロックとなってデータを右に
１ビツトシフトする。これにより単位音指定アドレスデ
ータ１５は“φφφ１″となり”ム−２１の単位音のｌ
（ターンが選択され音になって出力される。
同様にして単位音指定アドレスデータ１５ｉｉ１φφ１
１’、＠φ１１１ ’ 、 ” １’１１１ ’の順に
変化し、それに伴なって”Ａ−４″、”Ａ−８””Ａ−
１６″の各単位音のパターンが選択され順次音として出
力される。
１’、＠φ１１１ ’ 、 ” １’１１１ ’の順に
変化し、それに伴なって”Ａ−４″、”Ａ−８””Ａ−
１６″の各単位音のパターンが選択され順次音として出
力される。
４ビツトシフトレジスタ２０の全ビットが１″になり、
単位音指定アドレスデータ１５が１１１１”になった後
はデータが変化せず、”Ａ−１６”の単位音のパターン
が繰り返し出力される。
単位音指定アドレスデータ１５が１１１１”になった後
はデータが変化せず、”Ａ−１６”の単位音のパターン
が繰り返し出力される。
単位音指定アドレスデコーダー８の最上位ビット入力信
号ｔ“１″にすると上記と同様にして＠Ｂ １”ｅ”
Ｂ ２”、＠Ｂ ４−９＠Ｂ ８’ｔ”Ｂ−１６
″の順に単位音のパターンが出力され単位音指定アドレ
スデータ１５が“１１１１″になつｔ後け°Ｂ−１６°
金繰り返し出力する。本実施例では単位音指定アドレス
デコーダｑの最上位ビット入力信号２５と４ビツトシフ
トレジスタのデータ入力信号２２が音速指定アドレスを
構成し、４ビツトシフトレジスタ２０とインバーター２
４とで単位音指定アドレス発生回路６を構成している。
号ｔ“１″にすると上記と同様にして＠Ｂ １”ｅ”
Ｂ ２”、＠Ｂ ４−９＠Ｂ ８’ｔ”Ｂ−１６
″の順に単位音のパターンが出力され単位音指定アドレ
スデータ１５が“１１１１″になつｔ後け°Ｂ−１６°
金繰り返し出力する。本実施例では単位音指定アドレス
デコーダｑの最上位ビット入力信号２５と４ビツトシフ
トレジスタのデータ入力信号２２が音速指定アドレスを
構成し、４ビツトシフトレジスタ２０とインバーター２
４とで単位音指定アドレス発生回路６を構成している。
本実施例において、４ビツトシフトレジスタ２０内を１
“が右にシフトして行くに件ない下位のビットをリセッ
トする回路を追加し、４ビツトシフトレジスタ２０の出
力の内１ビットのみが“１″になる様にして単位音指定
アドレスデコーダー８を簡略化しても良い。
“が右にシフトして行くに件ない下位のビットをリセッ
トする回路を追加し、４ビツトシフトレジスタ２０の出
力の内１ビットのみが“１″になる様にして単位音指定
アドレスデコーダー８を簡略化しても良い。
以上の様に本発明はチップに内蔵されている最小単位の
音を組み合わせて出力させる場合、組み合せの手ａｔす
べて同一チップに内蔵する事により外部で複雑な制御を
する必要がなくなり、音を発生させる時点で、音速のそ
れぞれにつけられた番号を指定するだけで任意の組合せ
を持った音を発生する事ができる。又、制御が簡単にな
る為、外部制御回路が安価になシ、同時に電卓、時計、
電子ゲーム等の比較的制御機能の？低い集積回路を使用
した機器においても員担増にならずに豊富な種類の音【
発生する事が可能になる。又、内蔵する単位音の発音時
間に比較して組み合せによる音速の発音時間は数倍にな
る為、実効的に１チツプ当９の発音時間が増加する事に
なり発音時間に対するコスト低減にもなる。
音を組み合わせて出力させる場合、組み合せの手ａｔす
べて同一チップに内蔵する事により外部で複雑な制御を
する必要がなくなり、音を発生させる時点で、音速のそ
れぞれにつけられた番号を指定するだけで任意の組合せ
を持った音を発生する事ができる。又、制御が簡単にな
る為、外部制御回路が安価になシ、同時に電卓、時計、
電子ゲーム等の比較的制御機能の？低い集積回路を使用
した機器においても員担増にならずに豊富な種類の音【
発生する事が可能になる。又、内蔵する単位音の発音時
間に比較して組み合せによる音速の発音時間は数倍にな
る為、実効的に１チツプ当９の発音時間が増加する事に
なり発音時間に対するコスト低減にもなる。
第１図は従来の音発生集積回路、第２図は本発明の１チ
ップ音発生集積回路、第３図は本発明の別の実施例であ
る。 １けアドレス入力データ、２はデコーダー、５は単位音
、４Ｖｉスピーカー、５は単位音発生回路６は単位音指
定アドレス発生回路、７は単位パターン発生メモリ、８
は単位音指冗アドレスデコーダー、９は単位音指定アド
レス発生メモリ、１０は音速指定アドレスラッチ、１１
は音速指定アドレスデコーダー、１２Ｆｉ単位音ステッ
プカウンター、１５は単位音ステップデコーダー、１４
は単位音ステップアップ信号、１５Ｆｉ単位音指定アド
レスデータ、１６は音速終了信号、１７はＮＯＲ回路、
１８は音速指定アドレスデータ、１９は増幅器、２０Ｆ
ｉ４ビツトシフトレジスタ、２１は４ビツトシフトレジ
スタのリセット信号、２２ｑ４ビツトシフトレジスタの
データ入力信号、２５は単位音指定アドレスデコーダー
の最上位ビット入力信号、２４Ｆｉイ／バータである。 −（
ップ音発生集積回路、第３図は本発明の別の実施例であ
る。 １けアドレス入力データ、２はデコーダー、５は単位音
、４Ｖｉスピーカー、５は単位音発生回路６は単位音指
定アドレス発生回路、７は単位パターン発生メモリ、８
は単位音指冗アドレスデコーダー、９は単位音指定アド
レス発生メモリ、１０は音速指定アドレスラッチ、１１
は音速指定アドレスデコーダー、１２Ｆｉ単位音ステッ
プカウンター、１５は単位音ステップデコーダー、１４
は単位音ステップアップ信号、１５Ｆｉ単位音指定アド
レスデータ、１６は音速終了信号、１７はＮＯＲ回路、
１８は音速指定アドレスデータ、１９は増幅器、２０Ｆ
ｉ４ビツトシフトレジスタ、２１は４ビツトシフトレジ
スタのリセット信号、２２ｑ４ビツトシフトレジスタの
データ入力信号、２５は単位音指定アドレスデコーダー
の最上位ビット入力信号、２４Ｆｉイ／バータである。 −（
Claims (1)
- 発生可能な音の最小単位（以下単位音と称する）の各々
に対応した単位音指定アドレスを定める事により該単位
音指定アドレスに対応し几単位音？発生する単位音発生
回路と、該単位音を任意に連ねた音の組み合せ（以下音
連と称する。）の各々に対応し几音連指定アドレスを定
める事により一連の゛単位音指定アドレスを発生する単
位音指定アドレス発生回路とからなることケ特命とする
１チップ音発生集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56106732A JPS587694A (ja) | 1981-07-08 | 1981-07-08 | １チツプ音発生集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56106732A JPS587694A (ja) | 1981-07-08 | 1981-07-08 | １チツプ音発生集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS587694A true JPS587694A (ja) | 1983-01-17 |
Family
ID=14441101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56106732A Pending JPS587694A (ja) | 1981-07-08 | 1981-07-08 | １チツプ音発生集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS587694A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56102899A (en) * | 1979-12-27 | 1981-08-17 | Sharp Kk | Voice synthesis control device |
-
1981
- 1981-07-08 JP JP56106732A patent/JPS587694A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56102899A (en) * | 1979-12-27 | 1981-08-17 | Sharp Kk | Voice synthesis control device |
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