JPH08161221A - データ出力回路 - Google Patents

データ出力回路

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JPH08161221A
JPH08161221A JP6301899A JP30189994A JPH08161221A JP H08161221 A JPH08161221 A JP H08161221A JP 6301899 A JP6301899 A JP 6301899A JP 30189994 A JP30189994 A JP 30189994A JP H08161221 A JPH08161221 A JP H08161221A
Authority
JP
Japan
Prior art keywords
output
address
rom
outputs
bits
Prior art date
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Withdrawn
Application number
JP6301899A
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English (en)
Inventor
Shigeo Sano
重雄 佐野
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NEC Engineering Ltd
Original Assignee
NEC Engineering Ltd
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Publication date
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Publication of JPH08161221A publication Critical patent/JPH08161221A/ja
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Abstract

(57)【要約】 【目的】 回路の実装面積を小さくする。 【構成】 複数ビットからなるアドレス信号をバイナリ
カウンタ1から出力する。このアドレス信号の一部のビ
ットをデコード回路3でデコードする。そのアドレス信
号の残りのビットをアドレス入力とするROM2の複数
の出力cのうちの1つをデコード出力dにより選択して
出力する。 【効果】 バイナリカウンタの出力信号数よりも少ない
アドレス入力端子を有するROMを用いて所望のパルス
を出力することにより、ROMの端子数が削減できるの
で、物理的に小さいROMを用いることができ、結果と
して回路全体の実装面積を小さくすることができる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はデータ出力回路に関し、
特にアドレスの入力に応じてデータを出力するデータ出
力回路に関する。
【0002】
【従来の技術】従来のデータ出力回路について図面を参
照して説明する。図4は従来のデータ出力回路の構成を
示すブロック図である。図において、従来のデータ出力
回路は、m個のアドレス入力端子A0 〜Am (mは正の
整数)を有するROM(Read Only memo
ry)2と、このROM2に対してmビットのアドレス
を与えるバイナリカウンタ1とを含んで構成されてい
る。
【0003】かかる構成において、バイナリカウンタ1
は、図示せぬクロックの入力に応答してカウント動作を
行う。このカウンタ1の出力20 〜2m はROM2のア
ドレス端子A0 〜Am に入力され、これによりROM2
に書込まれている情報が読出されて出力パルス10とし
て出力される。
【0004】ここで、一例としてバイナリカウンタ1の
出力信号数が4本(m=3)のときのパルス出力回路の
動作について図5のタイムチャートを参照して説明す
る。
【0005】図において、バイナリカウンタ1は図示せ
ぬクロックの入力に応答してカウント動作を行い、その
出力20 〜23 によりアドレス0〜15が生成される。
一方、ROM2のアドレス入力端子A0 〜A4 にはバイ
ナリカウンタ1の4本の出力20 〜23 が入力されてお
り、これによりアドレス0〜15がROM2において認
識される。
【0006】そして、アドレス0のときはデータX0
が、アドレス1のときはデータX1 が夫々ROM2から
出力される。同様に、アドレス2〜7のときデータX2
〜X7が、アドレス8〜15のときデータY0 〜Y7 が
夫々ROM2から出力される。
【0007】ここで、ROM2からはバイナリカウンタ
1の出力20 〜23 に応じて各データX0 〜X7 、デー
タY0 〜Y7 が順に出力されるため、出力パルス10は
一定のパルスの繰返しとなる。
【0008】このようにして、ROM2にアドレスが与
えられることにより、ROM2は書込まれている情報を
パルスとして出力する。よって、アドレスを生成するバ
イナリカウンタ1の出力はすべてROMの入力端子に入
力されなければ、所望のパルスを得ることができない。
したがって、ROM2の入力端子数はバイナリカウンタ
1の出力本数と同数かもしくはそれ以上の数でなければ
ならなかった。
【0009】
【発明が解決しようとする課題】上述した従来のパルス
生成回路では、バイナリカウンタの出力信号全てをRO
Mのアドレス入力端子に入力し、所望のパルスを出力さ
せていた。そのため、バイナリカウンタの出力信号数が
多い場合、アドレス入力端子数の多いROMを使用しな
ければならず、実装面積が大きくなるという欠点があっ
た。
【0010】ところで、特開平3―15776号公報に
は、出力端子数はそのままにしてデコーダの入力端子数
を減少させる構成が記載されている。これは、カウンタ
回路をデコーダの入力側に設け、そのカウント出力をデ
コーダに入力せしめるものである。しかし、カウンタ回
路を入力側に設けてもROMのアドレス入力端子数を削
減することはできず、上述した従来技術の欠点は解決で
きない。
【0011】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的は実装面積の小
さいデータ出力回路を提供することである。
【0012】
【課題を解決するための手段】本発明によるデータ出力
回路は、m+n(m及びnは正の整数)ビットのアドレ
スの入力に応じてデータを出力するデータ出力回路であ
って、2m+n ビットの記憶容量を有しmビットのアドレ
ス入力に応答して2n 種類のデータを出力する記憶手段
と、この出力された2n 種類のデータを前記m+nビッ
トのアドレスのうちのnビットの値に応じて択一的に出
力する選択手段とを含むことを特徴とする。
【0013】
【作用】複数ビットからなるアドレス信号の一部のビッ
トをデコードする。そのアドレス信号の残りのビットを
アドレス入力とするメモリの複数の出力のうちの1つを
デコード出力により選択して出力する。
【0014】
【実施例】次に、本発明について図面を参照して説明す
る。
【0015】図1は本発明によるデータ出力回路の一実
施例の構成を示すブロック図であり、図4と同等部分は
同一符号により示されている。図において、本発明の一
実施例によるデータ出力回路は、複数ビットからなるア
ドレス信号の一部のビットをデコードするデコード回路
3と、そのアドレス信号の残りのビットをアドレス入力
とするROM2と、このROM2の複数の出力のうちの
1つをデコード回路3のデコード出力により選択して出
力する選択回路4とを含んで構成されている。
【0016】バイナリカウンタ1の出力20 〜2m+n
うちの出力a(20 〜2m )は、ROM2のアドレス入
力端子A0 〜Am に入力され、残りの出力b(2m+1
m+n )はデコード回路3に入力されるものとする。そ
して、ROM2の出力cは選択回路4に入力され、この
回路4はデコード回路3の出力dによりROM2の出力
cのうち1つを選択して出力する。
【0017】かかる構成において、バイナリカウンタ1
は(m+n)進カウンタであり、その出力20 〜2m+n
は、2m+n+1 の周期でその内容が変化する。そして、そ
の出力20 〜2m+n のうちの出力a(20 〜2m )は、
ROM2のアドレス入力端子A0 〜Am に入力され、残
りの出力b(2m+1 〜2m+n )はデコード回路3に入力
される。
【0018】ここで、カウンタ1の出力信号数「m+n
+1」は、ROM2のアドレス入力数「m+1」よりも
多い。また、nの値はROM2の出力端子数により制限
される。例えば、出力端子数が「8」の場合には、n=
3となる。
【0019】ROM2は予め書込まれている情報を、ア
ドレス入力端子A0 〜Am に入力されるアドレスに応じ
て出力する。したがって、ROM2の出力cからバイナ
リカウンタ1の出力bに対応したパルスが得られるよう
にROM2に情報を書込んでおけば、ROM2の出力c
は選択回路4に入力される。
【0020】一方、デコード回路3はバイナリカウンタ
1の出力bのデコード処理を行い、このデコード回路3
の出力dによりROM2の出力cのうち1つが選択され
出力される。この選択された出力が出力パルス10とな
る。
【0021】以上の動作が繰返されることにより、出力
パルス10には所望のパルスが得られる。
【0022】次に、図2を参照し、本実施例のデータ出
力回路についてより具体的に説明する。
【0023】図2はバイナリカウンタ1の出力数が
「4」、ROM2のアドレス入力端子数が「3」である
場合におけるデータ出力回路の構成例を示すブロック図
であり、図1及び図4と同等部分は同一符号により示さ
れている。
【0024】図において、本例のデータ出力回路におけ
るバイナリカウンタ1は20 〜23の4ビットのアドレ
スを出力することにより、アドレス0〜15を生成す
る。このバイナリカウンタ1において生成されたアドレ
スのうちの一部のアドレスである出力e(20 〜22
はROM2のアドレス入力端子A0 〜A2 に入力され、
アドレス0〜7をROM2に与える。バイナリカウンタ
1において生成されたアドレスのうちの残りのアドレス
である出力f(23 )はデコード回路3に入力されてデ
コード処理され、デコード回路3からはデコード結果で
ある出力hが出力される。なお、この図2の構成ではf
=hである。
【0025】このときROM2においては、アドレスが
0〜7までしか与えられていないが、アドレス0〜7と
アドレス8〜15との違いは、バイナリカウンタの出力
f、すなわち出力23 が「0」か「1」かの違いであ
る。
【0026】そこで、アドレス0〜7の時に必要とする
パルスの情報がROM2の出力g1から、アドレス8〜
15の時に必要とするパルスの情報がROM2の出力g
2から夫々出力されるようにROM2に情報を書込んで
おく。こうすることにより、ROM2の出力g1にはバ
イナリカウンタ1の出力fが「0」のときの情報が連続
して出力され、ROM2の出力g2にはバイナリカウン
タの出力fが「1」のときの情報が連続して出力される
ことになる。
【0027】さらに、ROM2の出力g1及びg2は選
択回路4に入力され、デコード回路3の出力h(=f)
が「0」の場合には出力g1が、出力h(=f)が
「1」の場合には出力g2が夫々選択されることによ
り、出力パルス10には所望のパルスが得られることに
なる。
【0028】ここで、図2のデータ出力回路について図
3のタイムチャートを参照して説明する。なお、図3に
おいて図2中と同等部分は同一符号により示されてい
る。
【0029】図において、ROM2に入力されるバイナ
リカウンタ1の出力eは、20 〜22 の3ビットであ
る。したがって、ROM2に入力されるアドレスは図中
のアドレス0〜7に対応して繰返し変化する。すなわ
ち、20 のビットは1アドレス毎に変化し、その2倍の
周期で21 のビットが変化する。さらに、その21 のビ
ットの2倍の周期で22 のビットが変化するのである。
【0030】一方、デコード回路3に入力される出力f
は、23 の1ビットである。したがってデコード回路3
に入力されるアドレスは、その22 のビットの2倍の周
期で変化するのである。
【0031】ここで、ROM2の出力である出力g1に
はX0 〜X7 の情報が繰返し現れ、ROM2の出力であ
る出力g2にはY0 〜Y7 の情報が繰返し現れる。つま
り、本例においては、Xk 及びYk (k=0〜7、以下
同じ)の2ビットが1ワードとしてROM2に記憶され
ているのである。そして、バイナリカウンタ1の出力e
がROM2に入力されることにより、出力g1にはXk
が、出力g2にはYkが夫々現れるのである。
【0032】デコード回路3は、バイナリカウンタ1の
出力fをデコードし、そのデコード結果を出力hとして
出力する。上述したように本例ではf=hであり、バイ
ナリカウンタ1の出力fと同一の波形の出力hが選択回
路4に入力される。
【0033】選択回路4は、デコード回路3の出力hが
ローレベルのときROM2の2つの出力g1及びg2の
うち出力g1を選択し、出力hがハイレベルのとき出力
g1を選択する。したがって、出力hがローレベルのと
きにはX0 〜X7 の情報が出力パルス10として出力さ
れ、出力hがハイレベルのときにはY0 〜Y7 の情報が
出力パルス10として出力されることになる。
【0034】以上説明したように本データ出力回路で
は、本来バイナリカウンタの出力の全てをROMのアド
レス端子に入力するところを、その出力の一部をデコー
ド回路に入力しそのデコード出力によりROMの出力の
うちの1つを選択することによって所望のパルスを得て
いるのである。このため、バイナリカウンタの出力数よ
りも少ないアドレス端子を有する物理的に小さいROM
により所望のパルスを得ることができるのである。
【0035】このようなデータ出力回路によれば、必要
なデータを予めROMに書込んでおくことにより、ディ
ジタルデータを送信する際のヘッダ部分等を容易に作成
することができる。この場合、ROMの端子数が削減で
きるので、物理的に小さいROMを用いることができ、
結果として回路全体の実装面積を小さくすることができ
る。よって、このデータ出力回路を搭載すれば、通信機
器等を小さくかつ軽量にすることができるのである。
【0036】なお、以上の例ではバイナリカウンタの出
力数が「4」、ROMのアドレス入力端子数が「3」で
ある場合におけるデータ出力回路について説明したが、
それ以外のカウンタ出力数及びアドレス入力端子数の場
合であっても同様に構成することにより同様の効果が得
られることは明らかである。
【0037】すなわち、本データ出力回路は、m+n
(m及びnは正の整数)ビットのアドレスの入力に応じ
てデータを出力するデータ出力回路であって、2m+n
ットの記憶容量を有しmビットのアドレス入力に応答し
て2n 種類のデータを出力するメモリと、この出力され
た2n 種類のデータをm+nビットのアドレスのうちの
nビットの値に応じて択一的に出力する選択回路とを含
むことを特徴とするデータ出力回路である。
【0038】そして、その選択回路はそのm+nビット
のアドレスのうちのnビットをデコードするデコーダ
と、このデコード値に応じてその2n 種類のデータを択
一的に送出するセレクタとを有しているのである。さら
に、そのm+nビットのアドレスは、(m+n)進カウ
ンタから送出されるのである。
【0039】
【発明の効果】以上説明したように本発明は、バイナリ
カウンタの出力信号数よりも少ないアドレス入力端子を
有するROMを用いて所望のパルスを出力することによ
り、ROMの端子数が削減できるので、物理的に小さい
ROMを用いることができ、結果として回路全体の実装
面積を小さくすることができるという効果がある。
【図面の簡単な説明】
【図1】本発明の実施例によるデータ出力回路の構成を
示すブロック図である。
【図2】本発明の実施例によるデータ出力回路のより具
体的な構成を示すブロック図である。
【図3】図2のデータ出力回路の動作を示すタイムチャ
ートである。
【図4】従来のデータ出力回路の構成を示すブロック図
である。
【図5】図4のデータ出力回路の動作を示すタイムチャ
ートである。
【符号の説明】
1 バイナリカウンタ 2 ROM 3 デコード回路 4 選択回路

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 m+n(m及びnは正の整数)ビットの
    アドレスの入力に応じてデータを出力するデータ出力回
    路であって、2m+n ビットの記憶容量を有しmビットの
    アドレス入力に応答して2n 種類のデータを出力する記
    憶手段と、この出力された2n 種類のデータを前記m+
    nビットのアドレスのうちのnビットの値に応じて択一
    的に出力する選択手段とを含むことを特徴とするデータ
    出力回路。
  2. 【請求項2】 前記選択手段は、前記m+nビットのア
    ドレスのうちのnビットをデコードするデコーダと、こ
    のデコード値に応じて前記2n 種類のデータを択一的に
    送出するセレクタとを有することを特徴とする請求項1
    記載のデータ出力回路。
  3. 【請求項3】 前記m+nビットのアドレスは、(m+
    n)進カウンタから送出されることを特徴とする請求項
    1又は2記載のデータ出力回路。
  4. 【請求項4】 複数ビットからなるアドレス信号の一部
    のビットをデコードするデコード手段と、前記アドレス
    信号の残りのビットをアドレス入力とする記憶手段と、
    この記憶手段の複数の出力のうちの1つを前記デコード
    手段のデコード出力により選択して出力する選択手段と
    を含むことを特徴とするデータ出力回路。
JP6301899A 1994-12-06 1994-12-06 データ出力回路 Withdrawn JPH08161221A (ja)

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JP6301899A JPH08161221A (ja) 1994-12-06 1994-12-06 データ出力回路

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JP6301899A JPH08161221A (ja) 1994-12-06 1994-12-06 データ出力回路

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JPH08161221A true JPH08161221A (ja) 1996-06-21

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JP6301899A Withdrawn JPH08161221A (ja) 1994-12-06 1994-12-06 データ出力回路

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Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20020305