JPH08161221A - データ出力回路 - Google Patents
データ出力回路Info
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- JPH08161221A JPH08161221A JP6301899A JP30189994A JPH08161221A JP H08161221 A JPH08161221 A JP H08161221A JP 6301899 A JP6301899 A JP 6301899A JP 30189994 A JP30189994 A JP 30189994A JP H08161221 A JPH08161221 A JP H08161221A
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- Japan
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- address
- rom
- outputs
- bits
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Abstract
(57)【要約】
【目的】 回路の実装面積を小さくする。
【構成】 複数ビットからなるアドレス信号をバイナリ
カウンタ１から出力する。このアドレス信号の一部のビ
ットをデコード回路３でデコードする。そのアドレス信
号の残りのビットをアドレス入力とするＲＯＭ２の複数
の出力ｃのうちの１つをデコード出力ｄにより選択して
出力する。 【効果】 バイナリカウンタの出力信号数よりも少ない
アドレス入力端子を有するＲＯＭを用いて所望のパルス
を出力することにより、ＲＯＭの端子数が削減できるの
で、物理的に小さいＲＯＭを用いることができ、結果と
して回路全体の実装面積を小さくすることができる。
カウンタ１から出力する。このアドレス信号の一部のビ
ットをデコード回路３でデコードする。そのアドレス信
号の残りのビットをアドレス入力とするＲＯＭ２の複数
の出力ｃのうちの１つをデコード出力ｄにより選択して
出力する。 【効果】 バイナリカウンタの出力信号数よりも少ない
アドレス入力端子を有するＲＯＭを用いて所望のパルス
を出力することにより、ＲＯＭの端子数が削減できるの
で、物理的に小さいＲＯＭを用いることができ、結果と
して回路全体の実装面積を小さくすることができる。
Description
【０００１】
【産業上の利用分野】本発明はデータ出力回路に関し、
特にアドレスの入力に応じてデータを出力するデータ出
力回路に関する。
特にアドレスの入力に応じてデータを出力するデータ出
力回路に関する。
【０００２】
【従来の技術】従来のデータ出力回路について図面を参
照して説明する。図４は従来のデータ出力回路の構成を
示すブロック図である。図において、従来のデータ出力
回路は、ｍ個のアドレス入力端子Ａ0 〜Ａm （ｍは正の
整数）を有するＲＯＭ（Ｒｅａｄ Ｏｎｌｙ ｍｅｍｏ
ｒｙ）２と、このＲＯＭ２に対してｍビットのアドレス
を与えるバイナリカウンタ１とを含んで構成されてい
る。
照して説明する。図４は従来のデータ出力回路の構成を
示すブロック図である。図において、従来のデータ出力
回路は、ｍ個のアドレス入力端子Ａ0 〜Ａm （ｍは正の
整数）を有するＲＯＭ（Ｒｅａｄ Ｏｎｌｙ ｍｅｍｏ
ｒｙ）２と、このＲＯＭ２に対してｍビットのアドレス
を与えるバイナリカウンタ１とを含んで構成されてい
る。
【０００３】かかる構成において、バイナリカウンタ１
は、図示せぬクロックの入力に応答してカウント動作を
行う。このカウンタ１の出力２0 〜２m はＲＯＭ２のア
ドレス端子Ａ0 〜Ａm に入力され、これによりＲＯＭ２
に書込まれている情報が読出されて出力パルス１０とし
て出力される。
は、図示せぬクロックの入力に応答してカウント動作を
行う。このカウンタ１の出力２0 〜２m はＲＯＭ２のア
ドレス端子Ａ0 〜Ａm に入力され、これによりＲＯＭ２
に書込まれている情報が読出されて出力パルス１０とし
て出力される。
【０００４】ここで、一例としてバイナリカウンタ１の
出力信号数が４本（ｍ＝３）のときのパルス出力回路の
動作について図５のタイムチャートを参照して説明す
る。
出力信号数が４本（ｍ＝３）のときのパルス出力回路の
動作について図５のタイムチャートを参照して説明す
る。
【０００５】図において、バイナリカウンタ１は図示せ
ぬクロックの入力に応答してカウント動作を行い、その
出力２0 〜２3 によりアドレス０〜１５が生成される。
一方、ＲＯＭ２のアドレス入力端子Ａ0 〜Ａ4 にはバイ
ナリカウンタ１の４本の出力２0 〜２3 が入力されてお
り、これによりアドレス０〜１５がＲＯＭ２において認
識される。
ぬクロックの入力に応答してカウント動作を行い、その
出力２0 〜２3 によりアドレス０〜１５が生成される。
一方、ＲＯＭ２のアドレス入力端子Ａ0 〜Ａ4 にはバイ
ナリカウンタ１の４本の出力２0 〜２3 が入力されてお
り、これによりアドレス０〜１５がＲＯＭ２において認
識される。
【０００６】そして、アドレス０のときはデータＸ0
が、アドレス１のときはデータＸ1 が夫々ＲＯＭ２から
出力される。同様に、アドレス２〜７のときデータＸ2
〜Ｘ7が、アドレス８〜１５のときデータＹ0 〜Ｙ7 が
夫々ＲＯＭ２から出力される。
が、アドレス１のときはデータＸ1 が夫々ＲＯＭ２から
出力される。同様に、アドレス２〜７のときデータＸ2
〜Ｘ7が、アドレス８〜１５のときデータＹ0 〜Ｙ7 が
夫々ＲＯＭ２から出力される。
【０００７】ここで、ＲＯＭ２からはバイナリカウンタ
１の出力２0 〜２3 に応じて各データＸ0 〜Ｘ7 、デー
タＹ0 〜Ｙ7 が順に出力されるため、出力パルス１０は
一定のパルスの繰返しとなる。
１の出力２0 〜２3 に応じて各データＸ0 〜Ｘ7 、デー
タＹ0 〜Ｙ7 が順に出力されるため、出力パルス１０は
一定のパルスの繰返しとなる。
【０００８】このようにして、ＲＯＭ２にアドレスが与
えられることにより、ＲＯＭ２は書込まれている情報を
パルスとして出力する。よって、アドレスを生成するバ
イナリカウンタ１の出力はすべてＲＯＭの入力端子に入
力されなければ、所望のパルスを得ることができない。
したがって、ＲＯＭ２の入力端子数はバイナリカウンタ
１の出力本数と同数かもしくはそれ以上の数でなければ
ならなかった。
えられることにより、ＲＯＭ２は書込まれている情報を
パルスとして出力する。よって、アドレスを生成するバ
イナリカウンタ１の出力はすべてＲＯＭの入力端子に入
力されなければ、所望のパルスを得ることができない。
したがって、ＲＯＭ２の入力端子数はバイナリカウンタ
１の出力本数と同数かもしくはそれ以上の数でなければ
ならなかった。
【０００９】
【発明が解決しようとする課題】上述した従来のパルス
生成回路では、バイナリカウンタの出力信号全てをＲＯ
Ｍのアドレス入力端子に入力し、所望のパルスを出力さ
せていた。そのため、バイナリカウンタの出力信号数が
多い場合、アドレス入力端子数の多いＲＯＭを使用しな
ければならず、実装面積が大きくなるという欠点があっ
た。
生成回路では、バイナリカウンタの出力信号全てをＲＯ
Ｍのアドレス入力端子に入力し、所望のパルスを出力さ
せていた。そのため、バイナリカウンタの出力信号数が
多い場合、アドレス入力端子数の多いＲＯＭを使用しな
ければならず、実装面積が大きくなるという欠点があっ
た。
【００１０】ところで、特開平３―１５７７６号公報に
は、出力端子数はそのままにしてデコーダの入力端子数
を減少させる構成が記載されている。これは、カウンタ
回路をデコーダの入力側に設け、そのカウント出力をデ
コーダに入力せしめるものである。しかし、カウンタ回
路を入力側に設けてもＲＯＭのアドレス入力端子数を削
減することはできず、上述した従来技術の欠点は解決で
きない。
は、出力端子数はそのままにしてデコーダの入力端子数
を減少させる構成が記載されている。これは、カウンタ
回路をデコーダの入力側に設け、そのカウント出力をデ
コーダに入力せしめるものである。しかし、カウンタ回
路を入力側に設けてもＲＯＭのアドレス入力端子数を削
減することはできず、上述した従来技術の欠点は解決で
きない。
【００１１】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的は実装面積の小
さいデータ出力回路を提供することである。
るためになされたものであり、その目的は実装面積の小
さいデータ出力回路を提供することである。
【００１２】
【課題を解決するための手段】本発明によるデータ出力
回路は、ｍ＋ｎ（ｍ及びｎは正の整数）ビットのアドレ
スの入力に応じてデータを出力するデータ出力回路であ
って、２m+n ビットの記憶容量を有しｍビットのアドレ
ス入力に応答して２n 種類のデータを出力する記憶手段
と、この出力された２n 種類のデータを前記ｍ＋ｎビッ
トのアドレスのうちのｎビットの値に応じて択一的に出
力する選択手段とを含むことを特徴とする。
回路は、ｍ＋ｎ（ｍ及びｎは正の整数）ビットのアドレ
スの入力に応じてデータを出力するデータ出力回路であ
って、２m+n ビットの記憶容量を有しｍビットのアドレ
ス入力に応答して２n 種類のデータを出力する記憶手段
と、この出力された２n 種類のデータを前記ｍ＋ｎビッ
トのアドレスのうちのｎビットの値に応じて択一的に出
力する選択手段とを含むことを特徴とする。
【００１３】
【作用】複数ビットからなるアドレス信号の一部のビッ
トをデコードする。そのアドレス信号の残りのビットを
アドレス入力とするメモリの複数の出力のうちの１つを
デコード出力により選択して出力する。
トをデコードする。そのアドレス信号の残りのビットを
アドレス入力とするメモリの複数の出力のうちの１つを
デコード出力により選択して出力する。
【００１４】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１５】図１は本発明によるデータ出力回路の一実
施例の構成を示すブロック図であり、図４と同等部分は
同一符号により示されている。図において、本発明の一
実施例によるデータ出力回路は、複数ビットからなるア
ドレス信号の一部のビットをデコードするデコード回路
３と、そのアドレス信号の残りのビットをアドレス入力
とするＲＯＭ２と、このＲＯＭ２の複数の出力のうちの
１つをデコード回路３のデコード出力により選択して出
力する選択回路４とを含んで構成されている。
施例の構成を示すブロック図であり、図４と同等部分は
同一符号により示されている。図において、本発明の一
実施例によるデータ出力回路は、複数ビットからなるア
ドレス信号の一部のビットをデコードするデコード回路
３と、そのアドレス信号の残りのビットをアドレス入力
とするＲＯＭ２と、このＲＯＭ２の複数の出力のうちの
１つをデコード回路３のデコード出力により選択して出
力する選択回路４とを含んで構成されている。
【００１６】バイナリカウンタ１の出力２0 〜２m+n の
うちの出力ａ（２0 〜２m ）は、ＲＯＭ２のアドレス入
力端子Ａ0 〜Ａm に入力され、残りの出力ｂ（２m+1 〜
２m+n ）はデコード回路３に入力されるものとする。そ
して、ＲＯＭ２の出力ｃは選択回路４に入力され、この
回路４はデコード回路３の出力ｄによりＲＯＭ２の出力
ｃのうち１つを選択して出力する。
うちの出力ａ（２0 〜２m ）は、ＲＯＭ２のアドレス入
力端子Ａ0 〜Ａm に入力され、残りの出力ｂ（２m+1 〜
２m+n ）はデコード回路３に入力されるものとする。そ
して、ＲＯＭ２の出力ｃは選択回路４に入力され、この
回路４はデコード回路３の出力ｄによりＲＯＭ２の出力
ｃのうち１つを選択して出力する。
【００１７】かかる構成において、バイナリカウンタ１
は（ｍ＋ｎ）進カウンタであり、その出力２0 〜２m+n
は、２m+n+1 の周期でその内容が変化する。そして、そ
の出力２0 〜２m+n のうちの出力ａ（２0 〜２m ）は、
ＲＯＭ２のアドレス入力端子Ａ0 〜Ａm に入力され、残
りの出力ｂ（２m+1 〜２m+n ）はデコード回路３に入力
される。
は（ｍ＋ｎ）進カウンタであり、その出力２0 〜２m+n
は、２m+n+1 の周期でその内容が変化する。そして、そ
の出力２0 〜２m+n のうちの出力ａ（２0 〜２m ）は、
ＲＯＭ２のアドレス入力端子Ａ0 〜Ａm に入力され、残
りの出力ｂ（２m+1 〜２m+n ）はデコード回路３に入力
される。
【００１８】ここで、カウンタ１の出力信号数「ｍ＋ｎ
＋１」は、ＲＯＭ２のアドレス入力数「ｍ＋１」よりも
多い。また、ｎの値はＲＯＭ２の出力端子数により制限
される。例えば、出力端子数が「８」の場合には、ｎ＝
３となる。
＋１」は、ＲＯＭ２のアドレス入力数「ｍ＋１」よりも
多い。また、ｎの値はＲＯＭ２の出力端子数により制限
される。例えば、出力端子数が「８」の場合には、ｎ＝
３となる。
【００１９】ＲＯＭ２は予め書込まれている情報を、ア
ドレス入力端子Ａ0 〜Ａm に入力されるアドレスに応じ
て出力する。したがって、ＲＯＭ２の出力ｃからバイナ
リカウンタ１の出力ｂに対応したパルスが得られるよう
にＲＯＭ２に情報を書込んでおけば、ＲＯＭ２の出力ｃ
は選択回路４に入力される。
ドレス入力端子Ａ0 〜Ａm に入力されるアドレスに応じ
て出力する。したがって、ＲＯＭ２の出力ｃからバイナ
リカウンタ１の出力ｂに対応したパルスが得られるよう
にＲＯＭ２に情報を書込んでおけば、ＲＯＭ２の出力ｃ
は選択回路４に入力される。
【００２０】一方、デコード回路３はバイナリカウンタ
１の出力ｂのデコード処理を行い、このデコード回路３
の出力ｄによりＲＯＭ２の出力ｃのうち１つが選択され
出力される。この選択された出力が出力パルス１０とな
る。
１の出力ｂのデコード処理を行い、このデコード回路３
の出力ｄによりＲＯＭ２の出力ｃのうち１つが選択され
出力される。この選択された出力が出力パルス１０とな
る。
【００２１】以上の動作が繰返されることにより、出力
パルス１０には所望のパルスが得られる。
パルス１０には所望のパルスが得られる。
【００２２】次に、図２を参照し、本実施例のデータ出
力回路についてより具体的に説明する。
力回路についてより具体的に説明する。
【００２３】図２はバイナリカウンタ１の出力数が
「４」、ＲＯＭ２のアドレス入力端子数が「３」である
場合におけるデータ出力回路の構成例を示すブロック図
であり、図１及び図４と同等部分は同一符号により示さ
れている。
「４」、ＲＯＭ２のアドレス入力端子数が「３」である
場合におけるデータ出力回路の構成例を示すブロック図
であり、図１及び図４と同等部分は同一符号により示さ
れている。
【００２４】図において、本例のデータ出力回路におけ
るバイナリカウンタ１は２0 〜２3の４ビットのアドレ
スを出力することにより、アドレス０〜１５を生成す
る。このバイナリカウンタ１において生成されたアドレ
スのうちの一部のアドレスである出力ｅ（２0 〜２2 ）
はＲＯＭ２のアドレス入力端子Ａ0 〜Ａ2 に入力され、
アドレス０〜７をＲＯＭ２に与える。バイナリカウンタ
１において生成されたアドレスのうちの残りのアドレス
である出力ｆ（２3 ）はデコード回路３に入力されてデ
コード処理され、デコード回路３からはデコード結果で
ある出力ｈが出力される。なお、この図２の構成ではｆ
＝ｈである。
るバイナリカウンタ１は２0 〜２3の４ビットのアドレ
スを出力することにより、アドレス０〜１５を生成す
る。このバイナリカウンタ１において生成されたアドレ
スのうちの一部のアドレスである出力ｅ（２0 〜２2 ）
はＲＯＭ２のアドレス入力端子Ａ0 〜Ａ2 に入力され、
アドレス０〜７をＲＯＭ２に与える。バイナリカウンタ
１において生成されたアドレスのうちの残りのアドレス
である出力ｆ（２3 ）はデコード回路３に入力されてデ
コード処理され、デコード回路３からはデコード結果で
ある出力ｈが出力される。なお、この図２の構成ではｆ
＝ｈである。
【００２５】このときＲＯＭ２においては、アドレスが
０〜７までしか与えられていないが、アドレス０〜７と
アドレス８〜１５との違いは、バイナリカウンタの出力
ｆ、すなわち出力２3 が「０」か「１」かの違いであ
る。
０〜７までしか与えられていないが、アドレス０〜７と
アドレス８〜１５との違いは、バイナリカウンタの出力
ｆ、すなわち出力２3 が「０」か「１」かの違いであ
る。
【００２６】そこで、アドレス０〜７の時に必要とする
パルスの情報がＲＯＭ２の出力ｇ１から、アドレス８〜
１５の時に必要とするパルスの情報がＲＯＭ２の出力ｇ
２から夫々出力されるようにＲＯＭ２に情報を書込んで
おく。こうすることにより、ＲＯＭ２の出力ｇ１にはバ
イナリカウンタ１の出力ｆが「０」のときの情報が連続
して出力され、ＲＯＭ２の出力ｇ２にはバイナリカウン
タの出力ｆが「１」のときの情報が連続して出力される
ことになる。
パルスの情報がＲＯＭ２の出力ｇ１から、アドレス８〜
１５の時に必要とするパルスの情報がＲＯＭ２の出力ｇ
２から夫々出力されるようにＲＯＭ２に情報を書込んで
おく。こうすることにより、ＲＯＭ２の出力ｇ１にはバ
イナリカウンタ１の出力ｆが「０」のときの情報が連続
して出力され、ＲＯＭ２の出力ｇ２にはバイナリカウン
タの出力ｆが「１」のときの情報が連続して出力される
ことになる。
【００２７】さらに、ＲＯＭ２の出力ｇ１及びｇ２は選
択回路４に入力され、デコード回路３の出力ｈ（＝ｆ）
が「０」の場合には出力ｇ１が、出力ｈ（＝ｆ）が
「１」の場合には出力ｇ２が夫々選択されることによ
り、出力パルス１０には所望のパルスが得られることに
なる。
択回路４に入力され、デコード回路３の出力ｈ（＝ｆ）
が「０」の場合には出力ｇ１が、出力ｈ（＝ｆ）が
「１」の場合には出力ｇ２が夫々選択されることによ
り、出力パルス１０には所望のパルスが得られることに
なる。
【００２８】ここで、図２のデータ出力回路について図
３のタイムチャートを参照して説明する。なお、図３に
おいて図２中と同等部分は同一符号により示されてい
る。
３のタイムチャートを参照して説明する。なお、図３に
おいて図２中と同等部分は同一符号により示されてい
る。
【００２９】図において、ＲＯＭ２に入力されるバイナ
リカウンタ１の出力ｅは、２0 〜２2 の３ビットであ
る。したがって、ＲＯＭ２に入力されるアドレスは図中
のアドレス０〜７に対応して繰返し変化する。すなわ
ち、２0 のビットは１アドレス毎に変化し、その２倍の
周期で２1 のビットが変化する。さらに、その２1 のビ
ットの２倍の周期で２2 のビットが変化するのである。
リカウンタ１の出力ｅは、２0 〜２2 の３ビットであ
る。したがって、ＲＯＭ２に入力されるアドレスは図中
のアドレス０〜７に対応して繰返し変化する。すなわ
ち、２0 のビットは１アドレス毎に変化し、その２倍の
周期で２1 のビットが変化する。さらに、その２1 のビ
ットの２倍の周期で２2 のビットが変化するのである。
【００３０】一方、デコード回路３に入力される出力ｆ
は、２3 の１ビットである。したがってデコード回路３
に入力されるアドレスは、その２2 のビットの２倍の周
期で変化するのである。
は、２3 の１ビットである。したがってデコード回路３
に入力されるアドレスは、その２2 のビットの２倍の周
期で変化するのである。
【００３１】ここで、ＲＯＭ２の出力である出力ｇ１に
はＸ0 〜Ｘ7 の情報が繰返し現れ、ＲＯＭ２の出力であ
る出力ｇ２にはＹ0 〜Ｙ7 の情報が繰返し現れる。つま
り、本例においては、Ｘk 及びＹk （ｋ＝０〜７、以下
同じ）の２ビットが１ワードとしてＲＯＭ２に記憶され
ているのである。そして、バイナリカウンタ１の出力ｅ
がＲＯＭ２に入力されることにより、出力ｇ１にはＸk
が、出力ｇ２にはＹkが夫々現れるのである。
はＸ0 〜Ｘ7 の情報が繰返し現れ、ＲＯＭ２の出力であ
る出力ｇ２にはＹ0 〜Ｙ7 の情報が繰返し現れる。つま
り、本例においては、Ｘk 及びＹk （ｋ＝０〜７、以下
同じ）の２ビットが１ワードとしてＲＯＭ２に記憶され
ているのである。そして、バイナリカウンタ１の出力ｅ
がＲＯＭ２に入力されることにより、出力ｇ１にはＸk
が、出力ｇ２にはＹkが夫々現れるのである。
【００３２】デコード回路３は、バイナリカウンタ１の
出力ｆをデコードし、そのデコード結果を出力ｈとして
出力する。上述したように本例ではｆ＝ｈであり、バイ
ナリカウンタ１の出力ｆと同一の波形の出力ｈが選択回
路４に入力される。
出力ｆをデコードし、そのデコード結果を出力ｈとして
出力する。上述したように本例ではｆ＝ｈであり、バイ
ナリカウンタ１の出力ｆと同一の波形の出力ｈが選択回
路４に入力される。
【００３３】選択回路４は、デコード回路３の出力ｈが
ローレベルのときＲＯＭ２の２つの出力ｇ１及びｇ２の
うち出力ｇ１を選択し、出力ｈがハイレベルのとき出力
ｇ１を選択する。したがって、出力ｈがローレベルのと
きにはＸ0 〜Ｘ7 の情報が出力パルス１０として出力さ
れ、出力ｈがハイレベルのときにはＹ0 〜Ｙ7 の情報が
出力パルス１０として出力されることになる。
ローレベルのときＲＯＭ２の２つの出力ｇ１及びｇ２の
うち出力ｇ１を選択し、出力ｈがハイレベルのとき出力
ｇ１を選択する。したがって、出力ｈがローレベルのと
きにはＸ0 〜Ｘ7 の情報が出力パルス１０として出力さ
れ、出力ｈがハイレベルのときにはＹ0 〜Ｙ7 の情報が
出力パルス１０として出力されることになる。
【００３４】以上説明したように本データ出力回路で
は、本来バイナリカウンタの出力の全てをＲＯＭのアド
レス端子に入力するところを、その出力の一部をデコー
ド回路に入力しそのデコード出力によりＲＯＭの出力の
うちの１つを選択することによって所望のパルスを得て
いるのである。このため、バイナリカウンタの出力数よ
りも少ないアドレス端子を有する物理的に小さいＲＯＭ
により所望のパルスを得ることができるのである。
は、本来バイナリカウンタの出力の全てをＲＯＭのアド
レス端子に入力するところを、その出力の一部をデコー
ド回路に入力しそのデコード出力によりＲＯＭの出力の
うちの１つを選択することによって所望のパルスを得て
いるのである。このため、バイナリカウンタの出力数よ
りも少ないアドレス端子を有する物理的に小さいＲＯＭ
により所望のパルスを得ることができるのである。
【００３５】このようなデータ出力回路によれば、必要
なデータを予めＲＯＭに書込んでおくことにより、ディ
ジタルデータを送信する際のヘッダ部分等を容易に作成
することができる。この場合、ＲＯＭの端子数が削減で
きるので、物理的に小さいＲＯＭを用いることができ、
結果として回路全体の実装面積を小さくすることができ
る。よって、このデータ出力回路を搭載すれば、通信機
器等を小さくかつ軽量にすることができるのである。
なデータを予めＲＯＭに書込んでおくことにより、ディ
ジタルデータを送信する際のヘッダ部分等を容易に作成
することができる。この場合、ＲＯＭの端子数が削減で
きるので、物理的に小さいＲＯＭを用いることができ、
結果として回路全体の実装面積を小さくすることができ
る。よって、このデータ出力回路を搭載すれば、通信機
器等を小さくかつ軽量にすることができるのである。
【００３６】なお、以上の例ではバイナリカウンタの出
力数が「４」、ＲＯＭのアドレス入力端子数が「３」で
ある場合におけるデータ出力回路について説明したが、
それ以外のカウンタ出力数及びアドレス入力端子数の場
合であっても同様に構成することにより同様の効果が得
られることは明らかである。
力数が「４」、ＲＯＭのアドレス入力端子数が「３」で
ある場合におけるデータ出力回路について説明したが、
それ以外のカウンタ出力数及びアドレス入力端子数の場
合であっても同様に構成することにより同様の効果が得
られることは明らかである。
【００３７】すなわち、本データ出力回路は、ｍ＋ｎ
（ｍ及びｎは正の整数）ビットのアドレスの入力に応じ
てデータを出力するデータ出力回路であって、２m+n ビ
ットの記憶容量を有しｍビットのアドレス入力に応答し
て２n 種類のデータを出力するメモリと、この出力され
た２n 種類のデータをｍ＋ｎビットのアドレスのうちの
ｎビットの値に応じて択一的に出力する選択回路とを含
むことを特徴とするデータ出力回路である。
（ｍ及びｎは正の整数）ビットのアドレスの入力に応じ
てデータを出力するデータ出力回路であって、２m+n ビ
ットの記憶容量を有しｍビットのアドレス入力に応答し
て２n 種類のデータを出力するメモリと、この出力され
た２n 種類のデータをｍ＋ｎビットのアドレスのうちの
ｎビットの値に応じて択一的に出力する選択回路とを含
むことを特徴とするデータ出力回路である。
【００３８】そして、その選択回路はそのｍ＋ｎビット
のアドレスのうちのｎビットをデコードするデコーダ
と、このデコード値に応じてその２n 種類のデータを択
一的に送出するセレクタとを有しているのである。さら
に、そのｍ＋ｎビットのアドレスは、（ｍ＋ｎ）進カウ
ンタから送出されるのである。
のアドレスのうちのｎビットをデコードするデコーダ
と、このデコード値に応じてその２n 種類のデータを択
一的に送出するセレクタとを有しているのである。さら
に、そのｍ＋ｎビットのアドレスは、（ｍ＋ｎ）進カウ
ンタから送出されるのである。
【００３９】
【発明の効果】以上説明したように本発明は、バイナリ
カウンタの出力信号数よりも少ないアドレス入力端子を
有するＲＯＭを用いて所望のパルスを出力することによ
り、ＲＯＭの端子数が削減できるので、物理的に小さい
ＲＯＭを用いることができ、結果として回路全体の実装
面積を小さくすることができるという効果がある。
カウンタの出力信号数よりも少ないアドレス入力端子を
有するＲＯＭを用いて所望のパルスを出力することによ
り、ＲＯＭの端子数が削減できるので、物理的に小さい
ＲＯＭを用いることができ、結果として回路全体の実装
面積を小さくすることができるという効果がある。
【図１】本発明の実施例によるデータ出力回路の構成を
示すブロック図である。
示すブロック図である。
【図２】本発明の実施例によるデータ出力回路のより具
体的な構成を示すブロック図である。
体的な構成を示すブロック図である。
【図３】図２のデータ出力回路の動作を示すタイムチャ
ートである。
ートである。
【図４】従来のデータ出力回路の構成を示すブロック図
である。
である。
【図５】図４のデータ出力回路の動作を示すタイムチャ
ートである。
ートである。
１ バイナリカウンタ ２ ＲＯＭ ３ デコード回路 ４ 選択回路
Claims (4)
- 【請求項１】 ｍ＋ｎ（ｍ及びｎは正の整数）ビットの
アドレスの入力に応じてデータを出力するデータ出力回
路であって、２m+n ビットの記憶容量を有しｍビットの
アドレス入力に応答して２n 種類のデータを出力する記
憶手段と、この出力された２n 種類のデータを前記ｍ＋
ｎビットのアドレスのうちのｎビットの値に応じて択一
的に出力する選択手段とを含むことを特徴とするデータ
出力回路。 - 【請求項２】 前記選択手段は、前記ｍ＋ｎビットのア
ドレスのうちのｎビットをデコードするデコーダと、こ
のデコード値に応じて前記２n 種類のデータを択一的に
送出するセレクタとを有することを特徴とする請求項１
記載のデータ出力回路。 - 【請求項３】 前記ｍ＋ｎビットのアドレスは、（ｍ＋
ｎ）進カウンタから送出されることを特徴とする請求項
１又は２記載のデータ出力回路。 - 【請求項４】 複数ビットからなるアドレス信号の一部
のビットをデコードするデコード手段と、前記アドレス
信号の残りのビットをアドレス入力とする記憶手段と、
この記憶手段の複数の出力のうちの１つを前記デコード
手段のデコード出力により選択して出力する選択手段と
を含むことを特徴とするデータ出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6301899A JPH08161221A (ja) | 1994-12-06 | 1994-12-06 | データ出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6301899A JPH08161221A (ja) | 1994-12-06 | 1994-12-06 | データ出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08161221A true JPH08161221A (ja) | 1996-06-21 |
Family
ID=17902469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6301899A Withdrawn JPH08161221A (ja) | 1994-12-06 | 1994-12-06 | データ出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08161221A (ja) |
-
1994
- 1994-12-06 JP JP6301899A patent/JPH08161221A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020305 |