JP2757716B2 - ハフマン符号復号回路 - Google Patents
ハフマン符号復号回路Info
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Description
【０００１】
【産業上の利用分野】本発明はハフマン符号復号回路に
関し、特に画像圧縮処理装置等におけるデータ圧縮に用
いるハフマン符号化データを復号するハフマン符号復号
回路に関する。
関し、特に画像圧縮処理装置等におけるデータ圧縮に用
いるハフマン符号化データを復号するハフマン符号復号
回路に関する。
【０００２】
【従来の技術】従来のハフマン符号復号回路の一例とし
ては、複数のメモリを備えてこれらを同時にアクセス
し、これらの中から復号語の含まれるメモリだけを選択
する方法があった。
ては、複数のメモリを備えてこれらを同時にアクセス
し、これらの中から復号語の含まれるメモリだけを選択
する方法があった。
【０００３】従来のこの種のハフマン符号復号回路は、
図４に示すように、先頭を第１５ビットとし第１５〜第
０ビットの１６ビットのハフマン符号から成る入力デー
タ列Ｄの第１４ビット〜第８ビット、第１３〜第７ビッ
ト、第１２〜第６ビット、第１１〜第５ビット、第１０
〜第４ビット、第９〜第３ビット、第８〜第２ビット、
第７〜第１ビット、および第７〜第０ビットをそれぞれ
アドレス入力とし復号出力０〜８をそれぞれ出力するメ
モリ１０１〜１０９と、セレクタ２０１と、セレクタ２
０１を制御するセレクト信号生成部２０２とを備えて構
成されていた。
図４に示すように、先頭を第１５ビットとし第１５〜第
０ビットの１６ビットのハフマン符号から成る入力デー
タ列Ｄの第１４ビット〜第８ビット、第１３〜第７ビッ
ト、第１２〜第６ビット、第１１〜第５ビット、第１０
〜第４ビット、第９〜第３ビット、第８〜第２ビット、
第７〜第１ビット、および第７〜第０ビットをそれぞれ
アドレス入力とし復号出力０〜８をそれぞれ出力するメ
モリ１０１〜１０９と、セレクタ２０１と、セレクタ２
０１を制御するセレクト信号生成部２０２とを備えて構
成されていた。
【０００４】次に、従来のハフマン符号復号回路の動作
について説明する。
について説明する。
【０００５】本例では、ハフマン符号の語数が２５６以
下のとき、符号のデータ列Ｄに’０’がある場合にはそ
のビット以降のビット数が７ビット以下であることを利
用している。
下のとき、符号のデータ列Ｄに’０’がある場合にはそ
のビット以降のビット数が７ビット以下であることを利
用している。
【０００６】まず、メモリ１０１〜１０９に、それぞれ
復号語８ビットと符号長４ビットとを設定する。メモリ
１０１は、データ列Ｄの先頭ビットに’０’があるハフ
マン符号における復号語を表すものについてその復号語
および符号長Ｌを設定する。例えば、復号語Ａに対する
ハフマン符号が’０００１’であれば、メモリ１０１の
アドレス’００１０…０’から’００１１…１’の全て
に復号語Ａと符号長４を設定する。同様に、メモリ１０
２には、データ列Ｄの先頭の２ビット目に’０’がある
ハフマン符号における復号語を表すものについてその復
号語および符号長Ｌを設定する。例えば、復号語Ｂに対
するハフマン符号が’１００１１’であれば、メモリ１
２のアドレス’０１１０…０’から’０１１１…１’の
全てに復号語Ｂと符号長Ｌ５を設定する。以下同様にし
て、データ列Ｄのパターンがｉ（整数）−１個連続す
る’１’の列の後尾に’０’を付加した数列の場合に、
番号ｉの出力のメモリに対して復号語および符号長Ｌを
設定する。また、データ列Ｄの先頭８ビットが全部’
１’すなわち’１１１１１１１１’の場合には、メモリ
１０９に対して復号語および符号長Ｌを設定する。
復号語８ビットと符号長４ビットとを設定する。メモリ
１０１は、データ列Ｄの先頭ビットに’０’があるハフ
マン符号における復号語を表すものについてその復号語
および符号長Ｌを設定する。例えば、復号語Ａに対する
ハフマン符号が’０００１’であれば、メモリ１０１の
アドレス’００１０…０’から’００１１…１’の全て
に復号語Ａと符号長４を設定する。同様に、メモリ１０
２には、データ列Ｄの先頭の２ビット目に’０’がある
ハフマン符号における復号語を表すものについてその復
号語および符号長Ｌを設定する。例えば、復号語Ｂに対
するハフマン符号が’１００１１’であれば、メモリ１
２のアドレス’０１１０…０’から’０１１１…１’の
全てに復号語Ｂと符号長Ｌ５を設定する。以下同様にし
て、データ列Ｄのパターンがｉ（整数）−１個連続す
る’１’の列の後尾に’０’を付加した数列の場合に、
番号ｉの出力のメモリに対して復号語および符号長Ｌを
設定する。また、データ列Ｄの先頭８ビットが全部’
１’すなわち’１１１１１１１１’の場合には、メモリ
１０９に対して復号語および符号長Ｌを設定する。
【０００７】この動作は、以下のようになる。ハフマン
符号データ列の先頭から１６ビットのデータ列Ｄの先頭
から２ビット目の第１４ビットから第８ビットの７ビッ
トを番号０の出力のメモリ１０１に、先頭から３ビット
目の第１３ビット〜第６ビットを番号１の出力のメモリ
１０２に、以下同様にして、番号７の出力のメモリ１０
８まで、先頭からｔビット目からの７ビットのデータを
番号ｔ−２の出力のメモリにそれぞれ入力し、下位８ビ
ットすなわち第７〜第０ビットをメモリ１０９に入力す
る。同時に、データ列Ｄはセレクト信号生成部２０１に
供給される。ここで、ハフマン符号データ列’０００１
…’が入力されたと想定すると、メモリ１０１のアドレ
スの上位３ビットに、’００１’が入力される。メモリ
１０１の設定は上述のように、アドレス’００１０…
０’から’００１１…１’は復号語Ａと符号長Ｌ４であ
るから、復号語Ａおよび符号長Ｌ４が出力される。他の
メモリ１０２〜１０９についても、上述のアドレス入力
に対応する復号語および符号長Ｌを出力する。これらの
メモリ１０１〜１０９の復号語および符号長Ｌの出力は
セレクタ２０１に入力される。
符号データ列の先頭から１６ビットのデータ列Ｄの先頭
から２ビット目の第１４ビットから第８ビットの７ビッ
トを番号０の出力のメモリ１０１に、先頭から３ビット
目の第１３ビット〜第６ビットを番号１の出力のメモリ
１０２に、以下同様にして、番号７の出力のメモリ１０
８まで、先頭からｔビット目からの７ビットのデータを
番号ｔ−２の出力のメモリにそれぞれ入力し、下位８ビ
ットすなわち第７〜第０ビットをメモリ１０９に入力す
る。同時に、データ列Ｄはセレクト信号生成部２０１に
供給される。ここで、ハフマン符号データ列’０００１
…’が入力されたと想定すると、メモリ１０１のアドレ
スの上位３ビットに、’００１’が入力される。メモリ
１０１の設定は上述のように、アドレス’００１０…
０’から’００１１…１’は復号語Ａと符号長Ｌ４であ
るから、復号語Ａおよび符号長Ｌ４が出力される。他の
メモリ１０２〜１０９についても、上述のアドレス入力
に対応する復号語および符号長Ｌを出力する。これらの
メモリ１０１〜１０９の復号語および符号長Ｌの出力は
セレクタ２０１に入力される。
【０００８】セレクト信号生成部２０２は、データ列Ｄ
の先頭ビットすなわち第１５ビットが’０’であると
き、メモリ１０１の番号０の出力を選択するセレクト信
号をセレクタ２０１に供給する。また、データ列Ｄのパ
ターンがｉ−１個連続する’１’の列の後尾に’０’を
付加した数列の場合に、番号ｉの出力のメモリを選択す
る信号をセレクタ２０２に供給する。例えば、上記パタ
ーンが’１０’の場合には、ｉ＝２であるから、番号２
の出力のメモリ１０２を選択する信号を、また、上記パ
ターンが８ビットの全部が’１’すなわち’１１１１１
１１１’である場合には、番号８の出力のメモリ１０９
を選択する信号をそれぞれセレクタ２０１に供給する。
の先頭ビットすなわち第１５ビットが’０’であると
き、メモリ１０１の番号０の出力を選択するセレクト信
号をセレクタ２０１に供給する。また、データ列Ｄのパ
ターンがｉ−１個連続する’１’の列の後尾に’０’を
付加した数列の場合に、番号ｉの出力のメモリを選択す
る信号をセレクタ２０２に供給する。例えば、上記パタ
ーンが’１０’の場合には、ｉ＝２であるから、番号２
の出力のメモリ１０２を選択する信号を、また、上記パ
ターンが８ビットの全部が’１’すなわち’１１１１１
１１１’である場合には、番号８の出力のメモリ１０９
を選択する信号をそれぞれセレクタ２０１に供給する。
【０００９】セレクタ２０１から出力された番号０のメ
モリ１０１からの出力のうち符号長Ｌ４は上記ハフマン
符号データ列に送られ、次のハフマン符号データ列の先
頭を決定する。以下同様に上述の動作を反復することに
より復号処理が行われるというものであった。
モリ１０１からの出力のうち符号長Ｌ４は上記ハフマン
符号データ列に送られ、次のハフマン符号データ列の先
頭を決定する。以下同様に上述の動作を反復することに
より復号処理が行われるというものであった。
【００１０】上述の例の場合では、所要メモリ容量は、
１２８ワード×１２ビット×８個＋２５６ワード×２ビ
ット×１個＝１２８０ワード×１２ビットとなる。
１２８ワード×１２ビット×８個＋２５６ワード×２ビ
ット×１個＝１２８０ワード×１２ビットとなる。
【００１１】
【発明が解決しようとする課題】上述した従来のハフマ
ン符号復号回路は、複数個のメモリを必要とし同一容量
の１個のメモリに比べて集積化の場合におけるチップ面
積が増加するとともに価格も高くなるという欠点があっ
た。
ン符号復号回路は、複数個のメモリを必要とし同一容量
の１個のメモリに比べて集積化の場合におけるチップ面
積が増加するとともに価格も高くなるという欠点があっ
た。
【００１２】
【課題を解決するための手段】本発明のハフマン符号復
号回路は、２(m+1) （ｍは整数）ビット以上のデータ列
から成るハフマン符号の先頭のビットからｎ（整数）ビ
ット目までのｎビットが論理１でありｎ＋１ビット目が
論理０である前記データ列のパターンを検出したときに
２m ×（ｎ＋１）に前記ハフマン符号のｎ＋２ビット目
からｎ＋２＋ｍビット目までのｍビットのデータ列を加
算して複数のハフマン復号語に対応する複数のアドレス
をそれぞれ生成する複数のパターン検出手段を備えるア
ドレス生成手段と、前記アドレスにより前記ハフマン復
号語およびこのハフマン復号語に対応するハフマン符号
長を出力する記憶手段とを備えて構成されている。
号回路は、２(m+1) （ｍは整数）ビット以上のデータ列
から成るハフマン符号の先頭のビットからｎ（整数）ビ
ット目までのｎビットが論理１でありｎ＋１ビット目が
論理０である前記データ列のパターンを検出したときに
２m ×（ｎ＋１）に前記ハフマン符号のｎ＋２ビット目
からｎ＋２＋ｍビット目までのｍビットのデータ列を加
算して複数のハフマン復号語に対応する複数のアドレス
をそれぞれ生成する複数のパターン検出手段を備えるア
ドレス生成手段と、前記アドレスにより前記ハフマン復
号語およびこのハフマン復号語に対応するハフマン符号
長を出力する記憶手段とを備えて構成されている。
【００１３】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１４】図１は本発明のハフマン符号復号回路の第
一の実施例を示すブロック図である。
一の実施例を示すブロック図である。
【００１５】本実施例のハフマン符号復号回路は、図１
に示すように、ハフマン符号のデータ列Ｄから所定の符
号列パターンを検出するパターン検出部１１〜１９を有
しそれらのパターンにそれぞれ対応するアドレスを生成
するアドレス生成部１と、アドレス生成部１の出力のア
ドレスをアドレス入力とするメモリ２とを備える。
に示すように、ハフマン符号のデータ列Ｄから所定の符
号列パターンを検出するパターン検出部１１〜１９を有
しそれらのパターンにそれぞれ対応するアドレスを生成
するアドレス生成部１と、アドレス生成部１の出力のア
ドレスをアドレス入力とするメモリ２とを備える。
【００１６】次に、本実施例の動作について説明する。
【００１７】本実施例のハフマン符号復号回路は、従来
例と同様に、ハフマン符号の語数が２５６以下のとき、
符号のデータ列Ｄに’０’がある場合にはそのビット以
降のビット数が７ビット以下であることを利用してい
る。
例と同様に、ハフマン符号の語数が２５６以下のとき、
符号のデータ列Ｄに’０’がある場合にはそのビット以
降のビット数が７ビット以下であることを利用してい
る。
【００１８】ここで、ハフマン符号の最大符号長Ｌを１
６ビット、復号語を８ビットとする。アドレス生成部１
のパターン検出部１１は、先頭を第１５ビットとし第１
５〜第０ビットの１６ビットのハフマン符号から成る入
力データ列Ｄの先頭ビットすなわち、第１５ビットが’
０’である場合には、’００００（Ｈ）’に第１４ビッ
ト〜第８ビットの７ビットを加算してアドレス出力す
る。パターン検出部１２は、第１５ビットが’１’であ
り、先頭から２ビット目すなわち第１４ビットが’０’
である場合には、’００８０（Ｈ）’に先頭から３ビッ
ト目すなわち第１３ビットから第７ビットを加算してア
ドレス出力する。パターン検出部１３は、先頭の２ビッ
トすなわち第１５，１４ビットが’１’で、第１３ビッ
トが’０’である場合には、’０１００（Ｈ）’に先頭
から４ビット目すなわち第１２ビットから第６ビットを
加算してアドレス出力する。パターン検出部１４は、先
頭の３ビットすなわち第１５〜第１３ビットが’１’
で、第１２ビットが’０’である場合には、’０１８０
（Ｈ）’に先頭から５ビット目すなわち第１１ビットか
ら第５ビットを加算してアドレス出力する。パターン検
出部１５は、先頭の４ビットすなわち第１５〜第１２ビ
ットが’１’で、第１１ビットが’０’である場合に
は、’０２００（Ｈ）’に先頭から６ビット目すなわち
第１０ビットから第４ビットを加算してアドレス出力す
る。パターン検出部１６は、先頭の５ビットすなわち第
１５〜第１１ビットが’１’で、第１０ビットが’０’
である場合には、’０２８０（Ｈ）’に先頭から７ビッ
ト目すなわち第９ビットから第３ビットを加算してアド
レス出力する。パターン検出部１７は、先頭の６ビット
すなわち第１５〜第１０ビットが’１’で、第９ビット
が’０’である場合には、’０３００（Ｈ）’に先頭か
ら８ビット目すなわち第８ビットから第２ビットを加算
してアドレス出力する。パターン検出部１８は、先頭の
７ビットすなわち第１５〜第９ビットが’１’で、第８
ビットが’０’である場合には、’０３８０（Ｈ）’に
先頭から９ビット目すなわち第７ビットから第１ビット
を加算してアドレス出力する。パターン検出部１９は、
先頭から８ビットすなわち第１５〜第８ビットが全部’
１’の場合には、’０４００（Ｈ）’に先頭から９ビッ
ト目すなわち第７ビットから第０ビットを加算してアド
レス出力する。ここで、７ビット加算および８ビット加
算のいずれの場合も、１６進数の’００００’，’００
８０’，…を２進数で表したときの下位７ビットあるい
は下位８ビットを入力されたそれぞれのハフマン符号デ
ータに置換することにより行なう。
６ビット、復号語を８ビットとする。アドレス生成部１
のパターン検出部１１は、先頭を第１５ビットとし第１
５〜第０ビットの１６ビットのハフマン符号から成る入
力データ列Ｄの先頭ビットすなわち、第１５ビットが’
０’である場合には、’００００（Ｈ）’に第１４ビッ
ト〜第８ビットの７ビットを加算してアドレス出力す
る。パターン検出部１２は、第１５ビットが’１’であ
り、先頭から２ビット目すなわち第１４ビットが’０’
である場合には、’００８０（Ｈ）’に先頭から３ビッ
ト目すなわち第１３ビットから第７ビットを加算してア
ドレス出力する。パターン検出部１３は、先頭の２ビッ
トすなわち第１５，１４ビットが’１’で、第１３ビッ
トが’０’である場合には、’０１００（Ｈ）’に先頭
から４ビット目すなわち第１２ビットから第６ビットを
加算してアドレス出力する。パターン検出部１４は、先
頭の３ビットすなわち第１５〜第１３ビットが’１’
で、第１２ビットが’０’である場合には、’０１８０
（Ｈ）’に先頭から５ビット目すなわち第１１ビットか
ら第５ビットを加算してアドレス出力する。パターン検
出部１５は、先頭の４ビットすなわち第１５〜第１２ビ
ットが’１’で、第１１ビットが’０’である場合に
は、’０２００（Ｈ）’に先頭から６ビット目すなわち
第１０ビットから第４ビットを加算してアドレス出力す
る。パターン検出部１６は、先頭の５ビットすなわち第
１５〜第１１ビットが’１’で、第１０ビットが’０’
である場合には、’０２８０（Ｈ）’に先頭から７ビッ
ト目すなわち第９ビットから第３ビットを加算してアド
レス出力する。パターン検出部１７は、先頭の６ビット
すなわち第１５〜第１０ビットが’１’で、第９ビット
が’０’である場合には、’０３００（Ｈ）’に先頭か
ら８ビット目すなわち第８ビットから第２ビットを加算
してアドレス出力する。パターン検出部１８は、先頭の
７ビットすなわち第１５〜第９ビットが’１’で、第８
ビットが’０’である場合には、’０３８０（Ｈ）’に
先頭から９ビット目すなわち第７ビットから第１ビット
を加算してアドレス出力する。パターン検出部１９は、
先頭から８ビットすなわち第１５〜第８ビットが全部’
１’の場合には、’０４００（Ｈ）’に先頭から９ビッ
ト目すなわち第７ビットから第０ビットを加算してアド
レス出力する。ここで、７ビット加算および８ビット加
算のいずれの場合も、１６進数の’００００’，’００
８０’，…を２進数で表したときの下位７ビットあるい
は下位８ビットを入力されたそれぞれのハフマン符号デ
ータに置換することにより行なう。
【００１９】メモリ２に復号語８ビットと符号長Ｌ４ビ
ットとを設定する。従来例と同様に、復号語Ａに対する
ハフマン符号を’０００１’とする。したがって、メモ
リ２のアドレス’０００００００００００１０…０’か
ら’０００００００００００１１…１’の全部に復号語
Ａと符号長Ｌ４とを設定する。また、復号語Ｃに対する
ハフマン符号を’１１１１１０１０００１’とする。こ
の場合には、メモリ２のアドレス’００００００１０１
１０００１００’から’００００００１０１１０００１
１１’の全部に復号語Ｃと符号長Ｌ１１とを設定する。
同様にして、各復号語に対応するハフマン符号について
のアドレスを設定する。以下具体的な例についてさらに
詳細に動作を説明する。
ットとを設定する。従来例と同様に、復号語Ａに対する
ハフマン符号を’０００１’とする。したがって、メモ
リ２のアドレス’０００００００００００１０…０’か
ら’０００００００００００１１…１’の全部に復号語
Ａと符号長Ｌ４とを設定する。また、復号語Ｃに対する
ハフマン符号を’１１１１１０１０００１’とする。こ
の場合には、メモリ２のアドレス’００００００１０１
１０００１００’から’００００００１０１１０００１
１１’の全部に復号語Ｃと符号長Ｌ１１とを設定する。
同様にして、各復号語に対応するハフマン符号について
のアドレスを設定する。以下具体的な例についてさらに
詳細に動作を説明する。
【００２０】まず、アドレス生成部１に入力されたハフ
マン符号データ列Ｄを’０００１…’と想定する。先頭
ビットの第１５ビットが’０’であるから、アドレス生
成部１において、’００００（Ｈ）’に第１４ビット〜
第８ビットの７ビット’００１＊＊＊＊’を加算してア
ドレス出力する。前述のように、メモリ２のアドレス’
０００００００００００１０…０’から’００００００
０００００１１…１’の全てに復号語Ａと符号長Ｌ４と
を設定してあるから、これら復号語Ａと符号長Ｌ４とが
出力される。この、符号長Ｌ４は上記ハフマン符号デー
タ列に送られ、次のハフマン符号データ列Ｄの先頭を決
定し、先頭から１６ビットをアドレス生成部１に入力す
る。
マン符号データ列Ｄを’０００１…’と想定する。先頭
ビットの第１５ビットが’０’であるから、アドレス生
成部１において、’００００（Ｈ）’に第１４ビット〜
第８ビットの７ビット’００１＊＊＊＊’を加算してア
ドレス出力する。前述のように、メモリ２のアドレス’
０００００００００００１０…０’から’００００００
０００００１１…１’の全てに復号語Ａと符号長Ｌ４と
を設定してあるから、これら復号語Ａと符号長Ｌ４とが
出力される。この、符号長Ｌ４は上記ハフマン符号デー
タ列に送られ、次のハフマン符号データ列Ｄの先頭を決
定し、先頭から１６ビットをアドレス生成部１に入力す
る。
【００２１】次に、アドレス生成部１に入力されたハフ
マン符号データ列Ｄを’１１１１１０１０００１…’と
する。先頭の６ビットが’１１１１１０’であるから、
アドレス生成部１において、’０２８０（Ｈ）’に先頭
から７ビット目すなわち第９ビットから第３ビットの７
ビット’１０００１＊＊’を加算してアドレス出力しメ
モリ２をアクセスする。この結果、これらのアドレスに
設定されている復号語Ｃと符号長Ｌ１１とが出力され
る。この、符号長Ｌ１１は上記ハフマン符号データ列に
送られ、次のハフマン符号データ列Ｄの先頭を決定し、
先頭から１６ビットをアドレス生成部１に入力する。以
下同様に上述の動作を反復することにより復号処理が行
われる。
マン符号データ列Ｄを’１１１１１０１０００１…’と
する。先頭の６ビットが’１１１１１０’であるから、
アドレス生成部１において、’０２８０（Ｈ）’に先頭
から７ビット目すなわち第９ビットから第３ビットの７
ビット’１０００１＊＊’を加算してアドレス出力しメ
モリ２をアクセスする。この結果、これらのアドレスに
設定されている復号語Ｃと符号長Ｌ１１とが出力され
る。この、符号長Ｌ１１は上記ハフマン符号データ列に
送られ、次のハフマン符号データ列Ｄの先頭を決定し、
先頭から１６ビットをアドレス生成部１に入力する。以
下同様に上述の動作を反復することにより復号処理が行
われる。
【００２２】この場合、メモリ２の所要容量は、従来と
同一の１２８０ワード×１２ビットであるが、１個でよ
い。
同一の１２８０ワード×１２ビットであるが、１個でよ
い。
【００２３】次に、本発明の第二の実施例について説明
する。
する。
【００２４】図１は本発明の第二の実施例を示すブロッ
ク図である。
ク図である。
【００２５】前述の第一の実施例に対する本実施例の相
違点は、データ列Ｄを一時保持する符号バッファ３と、
メモリ２の代りに容量１２８０ワード×８ビットのメモ
リ４と、符号長出力部５と、データ列Ｄの先頭を指定す
る先頭指定部６とを付加したことである。
違点は、データ列Ｄを一時保持する符号バッファ３と、
メモリ２の代りに容量１２８０ワード×８ビットのメモ
リ４と、符号長出力部５と、データ列Ｄの先頭を指定す
る先頭指定部６とを付加したことである。
【００２６】次に、本実施例の動作について説明する。
【００２７】図３はハフマン符号データ列Ｄの符号長分
布の一例を示す図である。
布の一例を示す図である。
【００２８】メモリ４に復号語８ビットを、符号長出力
部５に符号長分布にしたがった復号語の符号長Ｌを出力
するように設定する。上述の例と同様に、復号語Ａのハ
フマン符号に対するハフマン符号を’０００１’とす
る。したがって、メモリ４には、アドレス’０００００
００００００１０…０’から’０００００００００００
１１…１’の全部に復号語Ａと符号長Ｌ４とを設定す
る。図３の符号長分布から、データ列Ｄの先頭の２ビッ
トが’００’であると符号長Ｌは４、’０１’であると
符号長Ｌは５、’１０’であると符号長Ｌは６、’１
１’であると符号長Ｌは７とそれぞれ求められる。入力
データ列Ｄが’０００１＊…＊’であると、先頭の２ビ
ットが’００’であるので、符号長出力部５は符号長Ｌ
４を出力するよう設定する。同様にして、各復号語に対
するハフマン符号のアドレスと符号長Ｌとを設定する。
部５に符号長分布にしたがった復号語の符号長Ｌを出力
するように設定する。上述の例と同様に、復号語Ａのハ
フマン符号に対するハフマン符号を’０００１’とす
る。したがって、メモリ４には、アドレス’０００００
００００００１０…０’から’０００００００００００
１１…１’の全部に復号語Ａと符号長Ｌ４とを設定す
る。図３の符号長分布から、データ列Ｄの先頭の２ビッ
トが’００’であると符号長Ｌは４、’０１’であると
符号長Ｌは５、’１０’であると符号長Ｌは６、’１
１’であると符号長Ｌは７とそれぞれ求められる。入力
データ列Ｄが’０００１＊…＊’であると、先頭の２ビ
ットが’００’であるので、符号長出力部５は符号長Ｌ
４を出力するよう設定する。同様にして、各復号語に対
するハフマン符号のアドレスと符号長Ｌとを設定する。
【００２９】ハフマン符号のデータ列Ｄ’０００１…’
が符号バッファ３に入力されると、符号バッファ３はデ
ータ列Ｄの１６ビットを蓄積し、さらにアドレス生成部
１と符号長出力部５とに送る。アドレス生成部１では、
先頭の第１５ビットが’０’であるので、第一の実施例
と同様に’００００（Ｈ）’に第１４ビット〜第８ビッ
トの７ビット’００１＊＊＊＊’を加算してアドレス出
力し、対応する復号語Ａがメモリ４から出力される。同
時に符号長出力部５には、上述のように、入力データ列
Ｄ’０００１＊…＊’が入力され、先頭の２ビットが’
００’であるから符号長Ｌ４を出力する。この符号長Ｌ
４は先頭指定部６に送られる。先頭指定部６は、この符
号長Ｌ４により、符号バッファ３に蓄積されているデー
タ列Ｄの先頭の４ビットが復号語Ａに対するハフマン符
号であると判定し、先頭から５ビット目が次のハフマン
符号データ列の先頭ビットになることを指示する先頭指
定信号Ｈを符号バッファ３に送る。符号バッファ３は、
上記次の先頭ビットから１６ビットを新たな入力データ
Ｄとして蓄積し、さらにアドレス生成部１と符号長出力
部５とに送る。以下同様にこの動作を反復することによ
り復号処理を行なう。
が符号バッファ３に入力されると、符号バッファ３はデ
ータ列Ｄの１６ビットを蓄積し、さらにアドレス生成部
１と符号長出力部５とに送る。アドレス生成部１では、
先頭の第１５ビットが’０’であるので、第一の実施例
と同様に’００００（Ｈ）’に第１４ビット〜第８ビッ
トの７ビット’００１＊＊＊＊’を加算してアドレス出
力し、対応する復号語Ａがメモリ４から出力される。同
時に符号長出力部５には、上述のように、入力データ列
Ｄ’０００１＊…＊’が入力され、先頭の２ビットが’
００’であるから符号長Ｌ４を出力する。この符号長Ｌ
４は先頭指定部６に送られる。先頭指定部６は、この符
号長Ｌ４により、符号バッファ３に蓄積されているデー
タ列Ｄの先頭の４ビットが復号語Ａに対するハフマン符
号であると判定し、先頭から５ビット目が次のハフマン
符号データ列の先頭ビットになることを指示する先頭指
定信号Ｈを符号バッファ３に送る。符号バッファ３は、
上記次の先頭ビットから１６ビットを新たな入力データ
Ｄとして蓄積し、さらにアドレス生成部１と符号長出力
部５とに送る。以下同様にこの動作を反復することによ
り復号処理を行なう。
【００３０】本実施例では、符号長をメモリから出力し
ないので、このためのメモリアクセスの所要時間を省略
でき、ハフマン符号データの先頭ビットの決定を高価な
高速メモリを使用することなく高速化できる。
ないので、このためのメモリアクセスの所要時間を省略
でき、ハフマン符号データの先頭ビットの決定を高価な
高速メモリを使用することなく高速化できる。
【００３１】以上、本発明の実施例を説明したが、本発
明は上記実施例に限られることなく種々の変形が可能で
ある。例えば、画像圧縮のように復号語の数が少ない場
合にアドレス生成部に入力するハフマン符号データ１６
ビットに対し、各パターン検出部で加算するビット数を
６以下、例えば５とし、メモリ容量を節減することも本
発明の主旨を逸脱しない限り適用できることは勿論であ
る。
明は上記実施例に限られることなく種々の変形が可能で
ある。例えば、画像圧縮のように復号語の数が少ない場
合にアドレス生成部に入力するハフマン符号データ１６
ビットに対し、各パターン検出部で加算するビット数を
６以下、例えば５とし、メモリ容量を節減することも本
発明の主旨を逸脱しない限り適用できることは勿論であ
る。
【００３２】
【発明の効果】以上説明したように、本発明のハフマン
符号復号回路は、メモリの所要個数が１個であるので、
集積化の場合におけるチップ面積を縮小できるとともに
価格も低減できるという効果がある。
符号復号回路は、メモリの所要個数が１個であるので、
集積化の場合におけるチップ面積を縮小できるとともに
価格も低減できるという効果がある。
【図１】本発明のハフマン符号復号回路の第一の実施例
を示すブロック図である。
を示すブロック図である。
【図２】本発明のハフマン符号復号回路の第二の実施例
を示すブロック図である。
を示すブロック図である。
【図３】ハフマン符号の符号長分布の一例を示す図であ
る。
る。
【図４】従来のハフマン符号復号回路の一例を示すブロ
ック図である。
ック図である。
１ アドレス生成部 ２，４，１０１〜１０９ メモリ ３ 符号バッファ ５ 符号長出力部 ６ 先頭指定部 １１〜１９ パターン検出部 ２０１ セレクタ ２０２ セレクト信号生成部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 7/40
Claims (3)
- 【請求項１】 ２(m+1) （ｍは整数）ビット以上のデー
タ列から成るハフマン符号の先頭のビットからｎ（整
数）ビット目までのｎビットが論理１でありｎ＋１ビッ
ト目が論理０である前記データ列のパターンを検出した
ときに２m ×（ｎ＋１）に前記ハフマン符号のｎ＋２ビ
ット目からｎ＋２＋ｍビット目までのｍビットのデータ
列を加算して複数のハフマン復号語に対応する複数のア
ドレスをそれぞれ生成する複数のパターン検出手段を備
えるアドレス生成手段と、 前記アドレスにより前記ハフマン復号語およびこのハフ
マン復号語に対応するハフマン符号長を出力する記憶手
段とを備えることを特徴とするハフマン符号復号回路。 - 【請求項２】 前記パターン検出手段が前記ハフマン符
号の最大符号長がｐ（≧ｍ）ビットであるとき前記デー
タ列のパターンが前記先頭ビットからｐ−ｍ−１ビット
目までの全てのビットが論理１である前記データ列のパ
ターンを検出したときに２m ×（ｐ−ｍ−１）に前記ハ
フマン符号のｐ−１ビット目からｍ＋１ビット目までの
データ列を加算したアドレスを生成することを特徴とす
る請求項１記載のハフマン符号復号回路。 - 【請求項３】 ２(m+1) （ｍは整数）ビット以上のデー
タ列から成るハフマン符号の先頭のビットからｎ（整
数）ビット目までのｎビットが論理１でありｎ＋１ビッ
ト目が論理０である前記データ列のパターンを検出した
ときに２m ×（ｎ＋１）に前記ハフマン符号のｎ＋２ビ
ット目からｎ＋２＋ｍビット目までのｍビットのデータ
列を加算して複数のハフマン復号語に対応する複数のア
ドレスをそれぞれ生成する複数のパターン検出手段を備
えるアドレス生成手段と、 予め定めた符号長分布にしたがった前記復号語の前記符
号長を出力する符号長出力手段と、 前記復号語を格納した記憶手段とを備えることを特徴と
するハフマン符号復号回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28802992A JP2757716B2 (ja) | 1992-10-27 | 1992-10-27 | ハフマン符号復号回路 |
| DE69329092T DE69329092T2 (de) | 1992-10-13 | 1993-10-13 | Huffman-Kode-Decodierungsschaltung |
| DE69332253T DE69332253T2 (de) | 1992-10-13 | 1993-10-13 | Dekodierschaltung für Huffman-Codes |
| US08/135,448 US5467088A (en) | 1992-10-13 | 1993-10-13 | Huffman code decoding circuit |
| EP98120330A EP0920136B1 (en) | 1992-10-13 | 1993-10-13 | Huffman code decoding circuit |
| EP93116585A EP0593046B1 (en) | 1992-10-13 | 1993-10-13 | Huffman code decoding circuit |
| KR1019930021495A KR0138971B1 (ko) | 1992-10-13 | 1993-10-13 | 허프만 부호 복호회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28802992A JP2757716B2 (ja) | 1992-10-27 | 1992-10-27 | ハフマン符号復号回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06140937A JPH06140937A (ja) | 1994-05-20 |
| JP2757716B2 true JP2757716B2 (ja) | 1998-05-25 |
Family
ID=17724902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28802992A Expired - Lifetime JP2757716B2 (ja) | 1992-10-13 | 1992-10-27 | ハフマン符号復号回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2757716B2 (ja) |
-
1992
- 1992-10-27 JP JP28802992A patent/JP2757716B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06140937A (ja) | 1994-05-20 |
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