JP2556160B2 - 圧縮符号伸長装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は絵や図形を白黒の点（以下、ドットと称す）
の集合で表現するイメージ処理装置の圧縮符号伸長装置
に関し、特にドットの集りのイメージデータのデータ圧
縮の一方式として連続する同一情報をある符号に置換え
るランレングス圧縮符号についての圧縮符号伸長装置に
関する。

〔従来の技術〕

従来、ランレングス符号化方式の代表的な回路として
は、MH（Modefied Huffman）符号やさらに拡張したMR,M
MR符号等が使用され、これらの復号化にあたっては順次
シフトレジスタ等をもちいた回路により伸長している。

〔発明が解決しようとする課題〕

上述した従来の順次シフトレジスタを用いた復号化回
路では、１ドットがシフトレジスタの１クロックに対応
して処理されるので、シフトレジスタ回路の高速動作に
限界があり、したがって高速符号化動作に限界があると
いう欠点がある。

本発明の目的は、かかる符号化動作を高速化すること
のできる圧縮符号伸長装置を提供することにある。

〔課題を解決するための手段〕

本発明の圧縮符号伸長装置は、圧縮符号化データより
連続する０の数を所定数に設定した区切り符号を識別す
るにあたり、前記区切り符号のビット数以上で且つ前記
区切り符号のビット数の２倍未満のＮ（N:正の整数）ビ
ットのデータを格納可能な第一のレジスタと，前記第一
のレジスタのＮビット出力を入力とし且つ前記第一のレ
ジスタと同じＮビット構成の第二のレジスタと，それぞ
れ前記圧縮符号化された前記Ｎビットの格納されたデー
タに応じた連続する０の数が所定数に設定した前記区切
り符号の０の数以上のときに前記区切り符号を検出し、
また連続する０の数が所定数に設定した前記区切り符号
の０の数未満で、前記第一のレジスタと前記第二のレジ
スタに前記区切り符号がまたがる場合、前記第一のレジ
スタと前記第二のレジスタの隣接する側のそれぞれのレ
ジスタ内の連続する０の数を記憶しており、前記第一お
よび第二のレジスタの前記Ｎビット出力をそれぞれ読出
しアドレスとして入力することにより、前記区切り符号
の検出信号および連続する０の個数データをそれぞれ出
力する第一および第二の読出し専用メモリと，前記第一
および第二の読出し専用メモリから読出された前記連続
する０の個数データを入力して加算し、その加算結果が
前記区切り符号の前記連続する０の所定数に達していた
ときに、前記第一および第二の読出し専用メモリから出
力される前記区切り符号の検出信号とは異なる区切り符
号の検出信号を出力する加算器とを備えた区切り符号識
別回路と、前記区切り符号識別回路の前記第一および第
二の読出し専用メモリ並びに前記加算器から出力される
それぞれの区切り符号検出信号に基いて前記圧縮符号化
データを伸長するマイクロプロセッサとを有し、前記区
切り符号が前記第一および第二のレジスタの前記Ｎビッ
ト内にあるときには、前記第一および第二の読出し専用
メモリからの前記区切り符号の検出信号により、また前
記区切り符号が前記第一および第二のレジスタの前記Ｎ
ビット間にまたがったときには、前記加算器からの前記
区切り符号の検出信号により識別するように構成され
る。

〔実施例〕

次に、本発明の実施例について図面を参照して説明す
る。

第１図は本発明の一実施例を示す圧縮符号伸長装置の
EOL符号（連続する“0"の数が11個以上の符号）識別回
路のブロック図である。

第１図に示すように、本実施例における圧縮符号化デ
ータの復号化回路としてのEOL符号識別回路６は、16ビ
ットの情報が格納可能で各々のビットがシフトレジスタ
を構成する２組のレジスタ１および２と、各々のレジス
タ1,2の出力がアドレスとして入力される読出し専用メ
モリ（ROM）３および４と、これら読出し専用メモリ３
及び４の出力を加算可能とする加算器５とで構成されて
いる。この加算器５の出力により圧縮符号化データの区
切り符号EOL（End of Line）が識別される。

すなわち、EOL符号識別回路６のレジスタ１は圧縮符
号データを信号線ａを介して16ビットずつセットし、そ
の出力はレジスタ２に入力されると同時にROM3のアドレ
スとして入力される。また、レジスタ２の出力はROM4の
アドレスとして入力される。これらのROM3およびROM4の
出力は加算器５のＡ入力およびＢ入力にそれぞれ入力さ
れる。さらに、ROM3とROM4および加算器５の出力信号c,
d,eはEOL検出信号であり、本実施例ではマイクロプロセ
ッサ７がこれらの信号を認識出来るようにしている。

次に、上述した本実施例のEOL符号識別回路の動作を
説明する。

第２図（ａ），（ｂ）はそれぞれ第１図のEOL符号識
別回路に入力される圧縮符号化データの二つの例を示す
データ構成図である。

第２図（ａ）に示すように、かかるデータ構成はEOL
符号が１ワード16ビットの中に全て含まれている場合を
示す。このようなデータの場合、第Ｎワードがレジスタ
１に入力されると、ROM3の出力信号Ｃが“1"となり、マ
イクロプロセッサ７に対してEOL符合を検出したことを
通知する。

一方、第２図（ｂ）に示すように、かかるデータ構成
はEOL符号がワード間にまたがった場合を示す。このよ
うなデータの場合、第Ｎワードがレジスタ“1"にまずセ
ットされるが、第（Ｎ＋１）パードが次にレジスタ１に
セットされ、同時にＮワードはレジスタ２にセットされ
る。しかる後、この状態でレジスタ１のビット番号15側
に連続する“0"の個数を示す信号がROM3から出力され、
またレジスタ２のビット番号０側に連続する“0"の個数
を示す信号がROM4から出力され、それぞれが加算器５に
入力されて加算される。すなわち、加算された結果が
“11"以上の値の時、EOL符号検出とみなし、加算器５の
出力信号ｅが“1"となり、マイクロプロセッサ７に対し
てEOL符号を検出したことを通知する。

〔発明の効果〕

以上説明したように、本発明の圧縮符号伸長装置は、
複数ビットを同時に処理することにより、高速の圧縮符
号の伸長を実現できるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す圧縮符号伸長装置のEO
L符合識別回路のブロック図、第２図（ａ），（ｂ）は
それぞれ第１図のEOL符号識別回路に入力される圧縮符
号化データの二つの例を示すデータ構成図である。 1,2……16ビットレジスタ、3,4……読出し専用メモリ
（ROM）、５……加算器、６……EOL符号識別回路、７…
…マイクロプロセッサ。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】圧縮符号化データより連続する０の数を所
   定数に設定した区切り符号を識別するにあたり、前記区
   切り符号のビット数以上で且つ前記区切り符号のビット
   数の２倍未満のＮ（N:正の整数）ビットのデータを格納
   可能な第一のレジスタと，前記第一のレジスタのＮビッ
   ト出力を入力とし且つ前記第一のレジスタと同じＮビッ
   ト構成の第二のレジスタと，それぞれ前記圧縮符号化さ
   れた前記Ｎビットの格納されたデータに応じた連続する
   ０の数が所定数に設定した前記区切り符号の０の数以上
   のときに前記区切り符号を検出し、また連続する０の数
   が所定数に設定した前記区切り符号の０の数未満で、前
   記第一のレジスタと前記第二のレジスタに前記区切り符
   号がまたがる場合、前記第一のレジスタと前記第二のレ
   ジスタの隣接する側のそれぞれのレジスタ内の連続する
   ０の数を記憶しており、前記第一および第二のレジスタ
   の前記Ｎビット出力をそれぞれ読出しアドレスとして入
   力することにより、前記区切り符号の検出信号および連
   続する０の個数データをそれぞれ出力する第一および第
   二の読出し専用メモリと，前記第一および第二の読出し
   専用メモリから読出された前記連続する０の個数データ
   を入力して加算し、その加算結果が前記区切り符号の前
   記連続する０の所定数に達していたときに、前記第一お
   よび第二の読出し専用メモリから出力される前記区切り
   符号の検出信号とは異なる区切り符号の検出信号を出力
   する加算器とを備えた区切り符号識別回路と、前記区切
   り符号識別回路の前記第一および第二の読出し専用メモ
   リ並びに前記加算器から出力されるそれぞれの区切り符
   号検出信号に基いて前記圧縮符号化データを伸長するマ
   イクロプロセッサとを有し、前記区切り符号が前記第一
   および第二のレジスタの前記Ｎビット内にあるときに
   は、前記第一および第二の読出し専用メモリからの前記
   区切り符号の検出信号により、また前記区切り符号が前
   記第一および第二のレジスタの前記Ｎビット間にまたが
   ったときには、前記加算器からの前記区切り符号の検出
   信号により識別することを特徴とする圧縮符号伸長装
   置。