JPH0786956A - マーカ識別用付加ビット処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 マーカコードの識別用の付加ビットの除去を
円滑に行なう。 【構成】 データ入力部３１のレジスタ３１１、３１２
に読み込まれたビット列は、データシフト部３２で１ビ
ットずつシフトされ、デコーダ部３３でデコードされ
る。一方、データ入力部３１のレジスタ３１１、３１２
に読み込まれたビット列は、マーカ検出部にも送られ、
マーカ検出部でマーカコードに先行して挿入されている
ヘッダコード（例えば、０ｘＦＦ）と付加ビット（例え
ば、０ｘ００）が検出される。そして、バイト境界にお
いてヘッダコードに連続する付加ビットが検出された時
は、付加ビット処理部３６により付加ビットを除去した
ビット列がデコーダ部３３に入力される。デコーダ部３
３は、このビット列をデコードし、その際データシフト
部を付加ビットのビット数分シフトさせ、以後のビット
列のデコードを継続する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、可変長コードのデコー
ドにおけるマーカ識別用付加ビット処理装置に関するも
のである。

【０００２】

【従来の技術】一般に、画像データ等の可変長コードを
デコードするには、可変長コードのサイズや伝送誤り発
生時の再デコードの開始位置を等を表わすためにマーカ
コードが必要である。このような可変長コードの画像デ
ータのデコード方式を規定する規格案の１つにＪＰＥＧ
ハフマンコードのデコード方式（ＪＰＥＧ方式）があ
る。以下、この方式について説明する。ＪＰＥＧ方式の
詳細は、ＣＤ１０９１８−１ Digital Compression Cod
ing ofContinuous-Tone Still Images Part 1: Require
ments and Guidelines に詳しく述べられている。

【０００３】まず、可変長コードから成るデータ中にマ
ーカコードを挿入する手順を以下に示す。 (1)挿入する手前がハフマンコードで終了しており、か
つバイト境界に達していない場合には、バイト境界に達
するまで“１”のビットをつめる。 (2)１６進（以下、０ｘで表示する）で０ｘＦＦを１バ
イト挿入した後にマーカコードを１バイト挿入する。パ
ラメータを必要とするマーカコードの場合には、更にそ
のマーカコード全体のレングスを表わす情報とそのマー
カコードに含まれるパラメータが続く。レングスには、
自分自身の２バイトにパラメータのバイト数を加えた値
が書き込まれる。マーカコードの前の０ｘＦＦは通常１
バイトであるが、複数の０ｘＦＦを挿入する場合もあ
る。

【０００４】(3)このような可変長コードをエンコード
する場合には、ハフマン符号列の中に０ｘＦＦが発生し
たときに、マーカコードの前の０ｘＦＦと区別するため
に、その０ｘＦＦの次に０ｘ００を挿入する。従って、
このような可変長コードをデコードする場合に、０ｘＦ
Ｆの次に０ｘ００を受けたときは、これを取り外すよう
にする。一方、０ｘＦＦの次に０ｘ００以外のバイトを
受けたときは、０ｘＦＦの次にマーカコードがあるもの
とみなす。

【０００５】次に、このＪＰＥＧ方式により、ハフマン
コード化された可変長コードのデコードを行なう場合の
マーカコードの取り扱いについて説明する。 (1)マーカコードの直前に可変長コードが存在する時に
は、バイト境界までのビットが“１”である。 (2)マーカコードの先頭にはバイト境界から始まる１バ
イト以上の長さの０ｘＦＦが挿入されており、その後に
１バイトのマーカ識別子がある。さらにマーカがパラメ
ータを必要とする時にはバイト数とパラメータが書き込
まれている。 (3)可変長コード内のバイト境界から始まるバイトに、
０ｘＦＦが存在する場合には、その後に０ｘ００のバイ
トが挿入されている。 従って、デコードを行なう場合に、コード化された可変
長コード内のバイト境界に０ｘＦＦがあり、さらに０ｘ
ＦＦの直後のバイトが０ｘ００であった時には、０ｘ０
０がないものとしてデコードを行なわなければならな
い。

【０００６】図２に、ＪＰＥＧハフマンデコーダを用い
たシステムの例を示す。図２において、ホストプロセッ
サ１がバス５を介してメモリ２を読み書きするとともに
ＪＰＥＧ方式のデコードユニット３、Ｉ／Ｏ４を制御す
る。図３及び図４に、図２における従来技術によるＪＰ
ＥＧ方式のデコードユニットの実現方式のブロック図を
示す。デコードユニット３は、データを取り込むデータ
入力部３１、取り込んだデータをシフトするデータシフ
ト部３２、シフトされたデータからコードデータを取り
出してデコードするデコーダ部３３を備えている。ま
た、データから０ｘＦＦ００を取り出すマーカ検出部３
４、ホストプロセッサ１との通信制御部３５を備えてい
る。

【０００７】この例では、１つのコードデータ長が最大
１６ビットであり、デコードされたデータは１６ビット
のデータ列として得られる。図３及び図４に示された従
来技術によるＪＰＥＧ方式のデコードユニットの各部の
詳細な構成と動作を以下に説明する。 (1)データ入力部は、それぞれ３２ビットの２つのレジ
スタ３１１、３１２から成り、ホストプロセッサ１から
与えられた連続する２つの３２ビットのコードデータ
を、２つのレジスタ３１１、３１２に保持する。 (2)データシフト部３２は、シフタ３２１と、１６ビッ
トのレジスタ３２２から成る。シフタ３２１は、１ビッ
トから３２ビットまでの左シフトを行ないデータ入力部
３１に保持されているデータを、これまでデコードが終
了したビット数分だけシフトする。そして、その結果
は、レジスタ３２２に保持される。

【０００８】(3)デコーダ部３３は、デコーダ３３１、
１６ビットのレジスタ３３２及びシフト量加算器３３３
から成る。デコーダ３３１は、データシフト部３２でシ
フトされたハフマンコードをデコードする。そして、デ
コード結果のデータをレジスタ３３２に保持する。一
方、シフト量加算器３３３は、オーバフロー出力を持つ
５ビットの加算器で、デコーダ３３１でデコードされた
コードのビット数を累積加算する。シフト量加算器３３
３は、その加算結果をシフタ３２１に通知するとともに
オーバフローした時にはそのことを通信制御部３５に通
知する。シフト量加算器３３３のオーバフロービットが
出力された時はデータ入力部３１のレジスタ３１２に保
持されているコードがデコードされて不要になったこと
を示す。従って、この時、データ入力部３１においてレ
ジスタ３１１のコードがレジスタ３１２に格納されると
ともに、新たな３２ビットのコードがレジスタ３１１に
格納される。

【０００９】(4)マーカ検出部３４は、０ｘＦＦ検出部
３４２、０ｘ００検出部３４１及び０ｘＦＦ００検出部
３４３から成る。０ｘＦＦ検出部３４２は、レジスタ３
１２の４バイト又はレジスタ３１１の上位２バイトの中
のどのバイトに０ｘＦＦが存在するかを検出する。０ｘ
００検出部３４１は、レジスタ３１２の下位３バイト又
はレジスタ３１１の上位３バイトの中のどのバイトに０
ｘ００が存在するかを検出する。０ｘＦＦ００検出部３
４３は、０ｘ００検出部３４１と０ｘＦＦ検出部３４２
の結果からどの連続する２バイトに０ｘＦＦ００が存在
するかを判定する。

【００１０】(5)通信制御部３５は、マーカ検出部３４
がデータ入力部３１の２つのレジスタ３１１、３１２の
中の２バイトに０ｘＦＦ００が存在することを検出した
時、又はデコーダ部３３でシフト量加算器３３３のオー
バフローが発生した時に、ホストプロセッサ１にそのこ
とを通知する。 (6)ホストプロセッサ１は、通信制御部３５からデコー
ダ部３３のシフト量加算器３３３のオーバフローの通知
が来た時には、データ入力部３１においてレジスタ３１
１の内容をレジスタ３１２に転送した後、新たな３２ビ
ット分のデータをデータ入力部３１のレジスタ３１１に
書き込む。また、マーカ検出部３４がデータ入力部３１
の２つのレジスタ３１１、３１２の中の２バイトに０ｘ
ＦＦ００が存在することを検出したことの通知が来た時
には、ホストプロセッサ１は先にデータ入力部３１のレ
ジスタ３１１、３１２に格納したデータの中からバイト
境界にある０ｘＦＦ００のうちの０ｘ００を取り除いて
０ｘＦＦとして、再度データ入力部３１の２つの３２ビ
ットのレジスタ３１１、３１２に書き込む。

【００１１】以上の構成とその動作において、０ｘＦＦ
００が検出された時の動作とその後のホストプロセッサ
１の動作を具体的に示す。図５〜図８は、ホストプロセ
ッサ１がメモリ２内のコードデータをデコードユニット
３内のレジスタ３１１に転送する時のデータの流れを示
しており、メモリ２の４つのワード２１〜２４、ホスト
プロセッサ１とホストプロセッサ１の内部のレジスタ１
１、１２、及び従来技術によるデコードユニット３の一
部であるレジスタ３１１、３１２、シフタ３２１、レジ
スタ３２２が含まれている。メモリ２の４つのワード２
１〜２４には、それぞれａ〜ｄ、ｅ〜ｈ、ｉ〜ｌ、ｍ〜
ｐという８ビット×４のコードデータが書き込まれてい
る。

【００１２】次に、通常の動作を説明する。ホストプロ
セッサ１は、メモリ２から最初のワード２１を取り出し
てデコードユニット３内のレジスタ３１１に書き込む。
次に、先にレジスタ３１１に書き込まれたデータがレジ
スタ３１２に格納されるとともに、ホストプロセッサ１
はメモリ２から新たなワード２２を読み出して再度レジ
スタ３１１に書き込む。以上の動作の結果を図５に示
す。デコードユニット３は、以上の動作で得られたデー
タをデコードする。ここで、図５に示す状態から、最初
の８ビットがデコードされた状態を考える。この時の状
態を図６に示す。この状態では、シフタ出力を保持する
レジスタ３２２の内容が図５の状態と異なるのみであ
る。つまり、次にはバイトａを除いた残りのデータでデ
コードを行なう。

【００１３】そして、この時、ｂ、ｃのデータが０ｘＦ
Ｆ００であることが検出されたとする。すると、０ｘ０
０であるｃは、デコードには不要なデータであるので、
これを除く。このためにホストプロセッサ１は図７に示
すようにレジスタ１２においてｃを取り除いた後をｄで
埋める。そして、更にメモリ２から新たにレジスタ１１
に読み込んだワード２２の先頭の８ビットｅをレジスタ
１２上のｄの後に移す操作を行ない、レジスタ３１１に
書き込む。更にこの後、ホストプロセッサ１は、新たな
ワード２２をデコードユニット３のレジスタ３１１に格
納する際には、図８に示すように、ワード２２から先頭
の８ビットを取り除くためのシフトを行なった後、その
シフト後のワード２２の下位８ビットに次のワード２３
の先頭の８ビットを移す操作を行なう。

【００１４】

【発明が解決しようとする課題】しかしながら、上述し
た従来の技術には、次のような問題があった。即ち、従
来の方式では、可変長コード内のバイト境界から始まる
２バイト０ｘＦＦ００が存在した場合には、上述のよう
に、デコードを一旦中断してホストプロセッサ１が０ｘ
００のバイトを削除して再度デコードユニット３にデー
タを渡して起動する必要がある。従って、データ処理の
スループットが低下するという問題があった。更に、従
来の方式では一旦０ｘＦＦ００の２バイトが出現する
と、ホストプロセッサ１は、上述したように、０ｘ００
を削除した分のバイト位置合せをそれ以降メモリからワ
ードを読み込むごとに常に行なわなければならないとい
う問題があった。

【００１５】本発明は、以上の点に着目してなされたも
ので、マーカコードの識別用の付加コードを除去して再
デコードする場合においても、ホストプロセッサの付加
が増大しないようにしたマーカ識別用付加ビット処理装
置を提供することを目的とするものである。

【００１６】

【課題を解決するための手段】本発明のマーカ識別用付
加ビット処理装置は、ビット列中のデータの開始位置を
表わすためのマーカコードを検出するためのヘッダコー
ドを他のビット列と区別するために付加される付加ビッ
トを処理する処理装置において、マーカコードに先行す
るヘッダコードより以前のビット列を保持するデータ入
力部と、当該データ入力部に保持されたビット列をシフ
トするデータシフト部と、前記付加ビットの検出時に前
記データ入力部に保持されたヘッダコードより以前のビ
ット列、前記ヘッダコードと同様のビット列、及び前記
付加ビットより以降のビット列を合成することにより、
前記付加ビットを除去する付加ビット処理部と、前記付
加ビットの検出時に前記データシフト部が出力するビッ
ト列を前記付加ビット処理部を介して入力してデコード
し、前記データシフト部に対し前記付加ビットのビット
数と同じビット数のシフトを行なうよう、シフト量を出
力するデコーダ部とから成るものである。

【００１７】

【作用】本発明のマーカ識別用付加ビット処理装置にお
いては、デコードユニットにおいてホストプロセッサか
ら入力したビット列データを以下のようにしてデコード
する。データ入力部のレジスタに読み込まれたビット列
は、データシフト部で１ビットずつシフトされ、デコー
ダ部でデコードされる。一方、データ入力部のレジスタ
に読み込まれたビット列は、マーカ検出部にも送られ、
マーカ検出部でマーカコードに先行して挿入されている
ヘッダコード（例えば、０ｘＦＦ）と付加ビット（例え
ば、０ｘ００）が検出される。そして、バイト境界にお
いてヘッダコードに連続する付加ビットが検出された時
は、付加ビット処理部により付加ビットを除去したビッ
ト列がデコーダ部に入力される。デコーダ部は、このビ
ット列をデコードし、その際データシフト部を付加ビッ
トのビット数分シフトさせ、以後のビット列のデコード
を継続する。従って、ホストプロセッサは付加ビットの
除去を行なう必要がない。

【００１８】

【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。図１は、本発明のマーカ識別用付加ビット
処理装置の一実施例のブロック図である。図１におい
て、デコードユニット３′は、図３に示す従来のデコー
ドユニット３と同様に、データを取り込むデータ入力部
３１、取り込んだデータをシフトするデータシフト部３
２、シフトされたデータからコードデータを取り出して
デコードするデコーダ部３３、データから０ｘＦＦ００
を取り出すマーカ検出部３４、通信制御部３５を備えて
いる。更に、バイト境界にある０ｘＦＦ００が検出され
た時に付加ビットである０ｘ００を取り除いてデコーダ
部３３にコードデータを供給する付加ビット処理部３６
を備えている。即ち、デコードユニット３′は、図３及
び図４に示す従来のデコードユニット３に付加ビット処
理部３６を備えた構成となっており、この部分以外の構
成は、従来のものと同様である。

【００１９】図１０に、付加ビット処理部の内容を詳し
く示す。付加ビット処理部３６は、０ｘＦＦを保持する
レジスタ３６１、シフタ出力の下位ビットを０ｘＦＦと
合成する下位ビット合成部３６２、下位ビット合成部３
６２の出力を保持する下位ビット保持レジスタ３６３を
備えている。また、この付加ビット処理部３６は、レジ
スタ３６３の出力とシフタ３２１の出力を選択して０ｘ
００を除去する０ｘ００除去セレクタ３６４、シフト量
加算器３３３の下位３ビットを数値“８”から減算する
３ビット減算器３６５を備えている。更に、下位ビット
合成部３６２は３ビット減算器３６５の出力により制御
され、０ｘ００除去セレクタ３６４は０ｘＦＦ００検出
部３４３の出力により０ｘ００の付加ビットを除去する
よう、制御される。

【００２０】次に、上述した付加ビット処理部３６の動
作を説明する。まず、データシフト部３２から出力され
るコードを１ビットずつデコーダ３３１に入力し、デコ
ーダ３３１でデコードを行なう。そして、例えば、図１
１に示す“ａｂｃｄｅ”の５ビットでデコードができれ
ば、コード長は５ビットであることが判明する。このよ
うな時には、０ｘＦＦ００を含まない、０ｘＦＦのバイ
トよりも前のコードだけでデコード可能なので、この付
加ビット処理部３６は起動されない。一方、図１１に示
す“ａｂｃｄｅ”の５ビットではデコードできず、更に
“１１１１１１１１００００００００ｆｇｈ”をデコー
ダ３３１に入力しなければならないような時には、付加
ビット処理部３６が起動される。つまり、付加ビット処
理部３６は、デコーダ３３１によるデコードが完了しな
いときだけ、起動される。

【００２１】０ｘＦＦ００検出部３４３がバイト境界に
０ｘＦＦ００が存在することを検出すると、シフタ３２
１の出力のうちのバイト境界までのコードビットと０ｘ
ＦＦを下位ビット合成部３６２で合せて下位ビット保持
レジスタ３６３に保持する。更に、シフト量加算器３３
３で“８”だけ加算した結果をもとに、シフタ３２１で
シフトを行なう。その結果を上位ビットとし、下位ビッ
ト保持レジスタ３６３の内容を下位ビットとして０ｘ０
０除去セレクタ３６４で選択を行なう。これにより、も
とのコード列から０ｘ００を取り除いたコードをデコー
ダ３３１に供給することができる。

【００２２】この動作をさらに具体的に図１１に示す。
図１１は、下位ビット保持レジスタ３６３、シフト量加
算器３３３の出力、シフタ３２１、０ｘ００除去セレク
タ３６４の出力を示している。 (1)始めの状態を図１１（ａ）に示す。シフト量加算器
３３３の出力は“０００１１”であるとし、シフタ出力
は“ビット５”〜“ビット２０”が０ｘＦＦ００になっ
ている。この時、０ｘＦＦ００検出部３４３がバイト境
界にある０ｘＦＦ００を検出したことを付加ビット処理
部３６とシフト量加算器３３３に通知する。付加ビット
処理部３６では現在のシフト量加算器３３３の出力の下
位３ビットを“８”から減算したビット数（つまりこの
時は５ビット）を０ｘＦＦと共に下位ビット保持レジス
タ３６３に保持する。

【００２３】(2)次の状態を図１１（ｂ）に示す。シフ
ト量加算器に“８”だけ加算し、その結果で再度シフタ
３２１を用いてシフトを行なう。 (3)次の状態を図１１（ｃ）に示す。０ｘ００除去セレ
クタ３６４において、“ビット０”〜“ビット１２”は
下位ビット保持レジスタ３６３の出力を選択し、“ビッ
ト１３”〜“ビット１５”はシフタ出力を選択する。 このようにして、０ｘ００を連続して除去することがで
き、従来技術におけるバイト位置合せも不要となる。
尚、上述した実施例においては、ハフマンコードのデコ
ード方式について説明したが、本発明はこれに限定され
ることなく、他の可変長コードのデコード方式について
も適用できることはいうまでもない。

【００２４】

【発明の効果】以上説明したように、本発明のマーカ識
別用付加ビット処理装置によれば、付加ビットの除去を
行なう付加ビット処理部を備えるようにしたので、マー
カコードであることを識別するためのヘッダと同じコー
ドがコード列内にあるために、ヘッダに付加ビットを追
加してマーカコードであることを示さなければならない
コード方式の場合にも、デコード時に連続的に当該識別
コードを除去することが可能である。従って、ホストプ
ロセッサによって除去するための時間を不要とし、さら
にホストプロセッサによるバイト位置合せのための時間
をも不要とすることが可能である。

【図面の簡単な説明】

【図１】本発明のマーカ識別用付加ビット処理装置の一
実施例のブロック図（その１）である。

【図２】ＪＰＥＧハフマンコードを用いたシステムの例
を示すブロック図である。

【図３】従来のＪＰＥＧ方式のデコードユニットの一例
のブロック図（その１）である。

【図４】従来のＪＰＥＧ方式のデコードユニットの一例
のブロック図（その２）である。

【図５】従来のマーカ識別用付加ビット処理手順を説明
するブロック図（その１）である。

【図６】従来のマーカ識別用付加ビット処理手順を説明
するブロック図（その２）である。

【図７】従来のマーカ識別用付加ビット処理手順を説明
するブロック図（その３）である。

【図８】従来のマーカ識別用付加ビット処理手順を説明
するブロック図（その４）である。

【図９】本発明のマーカ識別用付加ビット処理装置の一
実施例のブロック図（その２）である。

【図１０】付加ビット処理部の詳細な構成を示すブロッ
ク図である。

【図１１】本発明に係るマーカ識別用付加ビット処理手
順の説明図である。

【符号の説明】

１ ホストプロセッサ ２ メモリ ３ デコードユニット ３１ データ入力部 ３２ データシフト部 ３３ デコーダ部 ３４ マーカ検出部 ３５ 通信制御部

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ビット列中のデータの開始位置を表わす
   ためのマーカコードを検出するためのヘッダコードを他
   のビット列と区別するために付加される付加ビットを処
   理する処理装置において、 マーカコードに先行するヘッダコードより以前のビット
   列を保持するデータ入力部と、 当該データ入力部に保持されたビット列をシフトするデ
   ータシフト部と、 前記付加ビットの検出時に前記データ入力部に保持され
   たヘッダコードより以前のビット列、前記ヘッダコード
   と同様のビット列、及び前記付加ビットより以降のビッ
   ト列を合成することにより、前記付加ビットを除去する
   付加ビット処理部と、 前記付加ビットの検出時に前記データシフト部が出力す
   るビット列を前記付加ビット処理部を介して入力してデ
   コードし、前記データシフト部に対し前記付加ビットの
   ビット数と同じビット数のシフトを行なうよう、シフト
   量を出力するデコーダ部とから成ることを特徴とするマ
   ーカ識別用付加ビット処理装置。