JP3345912B2 - 漢字パターン格納メモリ読み出し制御回路 - Google Patents
漢字パターン格納メモリ読み出し制御回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、漢字パターン格納メモ
リに格納されている漢字パターンの読み出しに関する。
リに格納されている漢字パターンの読み出しに関する。
【０００２】近年、情報の提供手段として、ファクシミ
リ等においても漢字パターン格納メモリに格納されてい
る漢字パターンから読み出した文字を使用することがで
きるようになって来た。
リ等においても漢字パターン格納メモリに格納されてい
る漢字パターンから読み出した文字を使用することがで
きるようになって来た。
【０００３】また、漢字も１６×１６ドット漢字パター
ンの文字ばかりでなく、２４×２４ドット漢字パターン
の文字を用いて、より見やすい書類として構成できるこ
とが要求されている。
ンの文字ばかりでなく、２４×２４ドット漢字パターン
の文字を用いて、より見やすい書類として構成できるこ
とが要求されている。
【０００４】漢字パターンを生成するメカニズムを図１
１に示す漢字パターン発生回路の概要図により説明す
る。先ず、ＭＰＵ部１００により、生成したい文字のＪ
ＩＳコードを漢字パターン発生回路２００のＪＩＳコー
ドをラッチするラッチ部１０に送り、生成したい文字の
ＪＩＳコードをラッチする。
１に示す漢字パターン発生回路の概要図により説明す
る。先ず、ＭＰＵ部１００により、生成したい文字のＪ
ＩＳコードを漢字パターン発生回路２００のＪＩＳコー
ドをラッチするラッチ部１０に送り、生成したい文字の
ＪＩＳコードをラッチする。
【０００５】次に、生成したい文字の文字種、ドット数
等のパラメータを漢字パターン発生回路２００のパラメ
ータ設定部１５に設定する。また、引延／平滑回路３０
０に、縦及び横の文字の大きさ（引延率）を設定し、行
メモリ回路４００に１行中の文字の発生位置を設定す
る。
等のパラメータを漢字パターン発生回路２００のパラメ
ータ設定部１５に設定する。また、引延／平滑回路３０
０に、縦及び横の文字の大きさ（引延率）を設定し、行
メモリ回路４００に１行中の文字の発生位置を設定す
る。
【０００６】然る後、漢字パターン発生回路２００のス
タート／ストップ制御部７０に文字生成開始信号を送り
文字の生成を開始する。文字生成開始指示を受けると、
漢字パターン発生回路２００では、ラッチ部１０から出
力される文字格納アドレスをベースアドレスとして、１
ワード１６ビット単位で、漢字パターン格納メモリ３５
に格納されている文字パターンデータの中から該当する
文字パターンデータを読み出し、データ出力制御部９５
を介して、引延／平滑化回路３００にパターンデータを
転送する。
タート／ストップ制御部７０に文字生成開始信号を送り
文字の生成を開始する。文字生成開始指示を受けると、
漢字パターン発生回路２００では、ラッチ部１０から出
力される文字格納アドレスをベースアドレスとして、１
ワード１６ビット単位で、漢字パターン格納メモリ３５
に格納されている文字パターンデータの中から該当する
文字パターンデータを読み出し、データ出力制御部９５
を介して、引延／平滑化回路３００にパターンデータを
転送する。
【０００７】引延／平滑化回路３００では、パラメータ
として与えられた縦、及び横の引延率に従い、文字を縦
横それぞれに引延し、拡大パターンの平滑化処理後、行
メモリ回路４００にパターンデータを転送する。
として与えられた縦、及び横の引延率に従い、文字を縦
横それぞれに引延し、拡大パターンの平滑化処理後、行
メモリ回路４００にパターンデータを転送する。
【０００８】行メモリ回路４００では、パラメータとし
て与えられた文字位置に、引延／平滑化回路３００から
受け取ったデータを書き込み、１文字分の文字パターン
の生成が終了する。
て与えられた文字位置に、引延／平滑化回路３００から
受け取ったデータを書き込み、１文字分の文字パターン
の生成が終了する。
【０００９】１行に複数の文字を生成する場合には、生
成する文字数だけ動作を繰り返して１行分の文字を生成
する。そして、１行分の文字生成が終了すると、１行の
データとして次段のシステムバス側の編集メモリに転送
するようになっている。
成する文字数だけ動作を繰り返して１行分の文字を生成
する。そして、１行分の文字生成が終了すると、１行の
データとして次段のシステムバス側の編集メモリに転送
するようになっている。
【００１０】
【従来の技術】図１２〜図１５により、従来例について
説明する。図１２は漢字パターン格納メモリ読み出し制
御回路の従来例で、図１３は従来例における漢字パター
ン格納メモリ読み出しタイミング例を示し、図１４は１
６×１６ドット漢字パターンデータの転送フォーマット
例で、図１５は２４×２４ドット漢字パターンデータ転
送フォーマット例を示す。
説明する。図１２は漢字パターン格納メモリ読み出し制
御回路の従来例で、図１３は従来例における漢字パター
ン格納メモリ読み出しタイミング例を示し、図１４は１
６×１６ドット漢字パターンデータの転送フォーマット
例で、図１５は２４×２４ドット漢字パターンデータ転
送フォーマット例を示す。
【００１１】従来の漢字パターンメモリの読み出し制御
回路においては、通常のメモリのようにアドレス，チッ
プセレクト，リード制御信号を与えてデータを読み出す
のではなくて、図１２に示す回路構成により、図１３に
示すスタート／ストップ制御部７０からのスタート信号
パルスの立下り変化点を漢字パターン格納メモリ３５に
与えることにより、データが有効であることを示すデー
タバリッド（ＤＶ）をアクティブにすると共に、漢字パ
ターン格納メモリ３５にラッチ部１０からの文字格納ア
ドレスをロードして、次のクロックパルスの立下り変化
点から順次、入力クロックに同期して、ロードした文字
格納アドレスに格納されている文字パターンデータを出
力する。例えば、１６×１６ドット漢字パターン文字で
あれば、図１４に示すようなパターンデータ、即ち、０
─Ｌ、０−Ｈ、１−Ｌ、１−Ｈ、・・・１５−Ｌ、１５
−Ｈの順に出力する。
回路においては、通常のメモリのようにアドレス，チッ
プセレクト，リード制御信号を与えてデータを読み出す
のではなくて、図１２に示す回路構成により、図１３に
示すスタート／ストップ制御部７０からのスタート信号
パルスの立下り変化点を漢字パターン格納メモリ３５に
与えることにより、データが有効であることを示すデー
タバリッド（ＤＶ）をアクティブにすると共に、漢字パ
ターン格納メモリ３５にラッチ部１０からの文字格納ア
ドレスをロードして、次のクロックパルスの立下り変化
点から順次、入力クロックに同期して、ロードした文字
格納アドレスに格納されている文字パターンデータを出
力する。例えば、１６×１６ドット漢字パターン文字で
あれば、図１４に示すようなパターンデータ、即ち、０
─Ｌ、０−Ｈ、１−Ｌ、１−Ｈ、・・・１５−Ｌ、１５
−Ｈの順に出力する。
【００１２】また、２４×２４ドット漢字パターン文字
の場合であれば、図１５に示すように０−０Ｌ、０−０
Ｈ、０−１Ｌ、Ｄｏｎ’ｔ、１−０Ｌ、１─０Ｈ、１−
１Ｌ、Ｄｏｎ’ｔ、・・・・・２３−０Ｌ、２３−０
Ｈ、２３−１Ｌ、Ｄｏｎ’ｔの順に出力していた。
の場合であれば、図１５に示すように０−０Ｌ、０−０
Ｈ、０−１Ｌ、Ｄｏｎ’ｔ、１−０Ｌ、１─０Ｈ、１−
１Ｌ、Ｄｏｎ’ｔ、・・・・・２３−０Ｌ、２３−０
Ｈ、２３−１Ｌ、Ｄｏｎ’ｔの順に出力していた。
【００１３】このように、連続して文字パターンデータ
を得るためには、文字アドレスを”０”から”１”
へ、”１”から”２”へとカウントアップ（＋１）して
読み出す操作を繰り返して、１文字分のパターンデータ
を読み出していた。
を得るためには、文字アドレスを”０”から”１”
へ、”１”から”２”へとカウントアップ（＋１）して
読み出す操作を繰り返して、１文字分のパターンデータ
を読み出していた。
【００１４】
【発明が解決しようとする課題】しかしながら、最近使
用される漢字パターン格納メモリは、文字パターンの整
形見直しと小型化が行われた結果、１６×１６ドット，
２４×２４ドットの両方のドットの漢字パターン共に１
チップで実現されており、次段にパターンデータを受け
渡す際にもドットの違いにかかわらず、同一のインタフ
ェースで受け渡すような構成が要求されている。
用される漢字パターン格納メモリは、文字パターンの整
形見直しと小型化が行われた結果、１６×１６ドット，
２４×２４ドットの両方のドットの漢字パターン共に１
チップで実現されており、次段にパターンデータを受け
渡す際にもドットの違いにかかわらず、同一のインタフ
ェースで受け渡すような構成が要求されている。
【００１５】ところが、この新しい漢字パターンメモリ
は両方のビットパターン共、ビット幅が１ワード１６ビ
ット単位になっているため、図１４に示すような１６×
１６ドット文字パターンの読み出しには特に問題はない
が、２４×２４ドット文字パターンの場合には、図１５
に示すようにビット幅として２ワード３２ビットを必要
とするため、８ビットの予備ビットのデータも読み出さ
れてしまう。
は両方のビットパターン共、ビット幅が１ワード１６ビ
ット単位になっているため、図１４に示すような１６×
１６ドット文字パターンの読み出しには特に問題はない
が、２４×２４ドット文字パターンの場合には、図１５
に示すようにビット幅として２ワード３２ビットを必要
とするため、８ビットの予備ビットのデータも読み出さ
れてしまう。
【００１６】そして、次段にパターンデータを受け渡す
際に、読み出された予備ビットも一緒に送ることになる
ため、受信側においては、このままでは正常な漢字パタ
ーンを再現することができず、予備ビットを削除して必
要なデータを取り出す作業が強いられていた。
際に、読み出された予備ビットも一緒に送ることになる
ため、受信側においては、このままでは正常な漢字パタ
ーンを再現することができず、予備ビットを削除して必
要なデータを取り出す作業が強いられていた。
【００１７】このように、従来の読み出し方法では、２
４×２４ドットの場合は、図１５に示す予備ビットのデ
ータも読み出され、そのままでは次段にパターンデータ
を受け渡す際に、読み出された予備ビットも一緒に伝送
してしまうので、相手側で不要な予備ビットを削除する
機能が必要であった。また、不要な予備ビットを伝送す
るというロス時間を発生しているという問題があった。
４×２４ドットの場合は、図１５に示す予備ビットのデ
ータも読み出され、そのままでは次段にパターンデータ
を受け渡す際に、読み出された予備ビットも一緒に伝送
してしまうので、相手側で不要な予備ビットを削除する
機能が必要であった。また、不要な予備ビットを伝送す
るというロス時間を発生しているという問題があった。
【００１８】また、この新しい漢字パターンメモリに格
納されている文字格納アドレスは従来の漢字パターンメ
モリの文字格納アドレスとは異なるため、従来のままの
文字格納アドレスでは正しい文字を読み出すことが出来
ないと言う問題もあった。
納されている文字格納アドレスは従来の漢字パターンメ
モリの文字格納アドレスとは異なるため、従来のままの
文字格納アドレスでは正しい文字を読み出すことが出来
ないと言う問題もあった。
【００１９】本発明は、係る問題を解決するもので、漢
字パターンメモリが変わっても正しく読み出しができ、
かつ、２４×２４ドット漢字パターンの読み出しにおい
ては、不要な予備ビットデータの読み出しを削除するこ
とができる漢字パターン格納メモリ読み出し制御回路を
提供することを目的とする。
字パターンメモリが変わっても正しく読み出しができ、
かつ、２４×２４ドット漢字パターンの読み出しにおい
ては、不要な予備ビットデータの読み出しを削除するこ
とができる漢字パターン格納メモリ読み出し制御回路を
提供することを目的とする。
【００２０】
【課題を解決するための手段】図１は、本発明の漢字パ
ターン格納メモリ読み出し制御回路の原理構成図であ
る。図中、図１２と同じ符号は同じものを示し、２０は
ＪＩＳコード／アドレス変換部、３０は漢字パターン格
納メモリ、４０はクロック制御部、６０はアドレスカウ
ンタである。
ターン格納メモリ読み出し制御回路の原理構成図であ
る。図中、図１２と同じ符号は同じものを示し、２０は
ＪＩＳコード／アドレス変換部、３０は漢字パターン格
納メモリ、４０はクロック制御部、６０はアドレスカウ
ンタである。
【００２１】本発明は、文字コード・文字パターン変換
部で漢字パターン格納メモリに格納されている１６×１
６ドット漢字パターンデータ及び２４×２４ドット漢字
パターンデータを読み出すために、ラッチ部１０に送ら
れて来てラッチされている文字のＪＩＳコードデータに
対応する漢字パターン格納メモリの文字格納アドレスよ
り、１ワード１６ビット単位で、１６ビットのうちの上
位データ８ビットはＦＦ１（８０）に、下位データ８ビ
ットはＦＦ２（８１）にそれぞれラッチし、次段のＳＥ
Ｌ部９０で該下位データ、該上位データの順にデータセ
レクト信号パルスのタイミングで読み出す漢字パターン
格納メモリ読み出し制御回路において、１／２クロック
と１／３クロックと２／３クロックと２／３クロック周
期のデータセレクト信号を生成する機能を有し、読み出
す文字パターンとして１６ドット指定を受けた場合は、
該ＦＦ１（８０）及び該ＦＦ２（８１）のそれぞれのＣ
ＬＫ端子に１／２クロックのデータラッチ信号を供給す
ると共に該ＳＥＬ部９０のＳＥＬ端子にも１／２クロッ
クのデータセレクト信号を供給する。
部で漢字パターン格納メモリに格納されている１６×１
６ドット漢字パターンデータ及び２４×２４ドット漢字
パターンデータを読み出すために、ラッチ部１０に送ら
れて来てラッチされている文字のＪＩＳコードデータに
対応する漢字パターン格納メモリの文字格納アドレスよ
り、１ワード１６ビット単位で、１６ビットのうちの上
位データ８ビットはＦＦ１（８０）に、下位データ８ビ
ットはＦＦ２（８１）にそれぞれラッチし、次段のＳＥ
Ｌ部９０で該下位データ、該上位データの順にデータセ
レクト信号パルスのタイミングで読み出す漢字パターン
格納メモリ読み出し制御回路において、１／２クロック
と１／３クロックと２／３クロックと２／３クロック周
期のデータセレクト信号を生成する機能を有し、読み出
す文字パターンとして１６ドット指定を受けた場合は、
該ＦＦ１（８０）及び該ＦＦ２（８１）のそれぞれのＣ
ＬＫ端子に１／２クロックのデータラッチ信号を供給す
ると共に該ＳＥＬ部９０のＳＥＬ端子にも１／２クロッ
クのデータセレクト信号を供給する。
【００２２】また、２４ドット指定を受けた場合には、
該ＦＦ１（８０）に１／３クロックを、また、該ＦＦ２
（８１）のＣＬＫ端子に２／３クロックを供給すると共
に、該ＳＥＬ部９０のＳＥＬ端子にデータセレクト信号
を供給するクロック制御部（４０）を設ける。
該ＦＦ１（８０）に１／３クロックを、また、該ＦＦ２
（８１）のＣＬＫ端子に２／３クロックを供給すると共
に、該ＳＥＬ部９０のＳＥＬ端子にデータセレクト信号
を供給するクロック制御部（４０）を設ける。
【００２３】また、該クロック制御部４０から該ＦＦ２
（８１）へ供給するデータラッチ信号を受けて文字アド
レスを生成し、該漢字パターン格納メモリ３０に供給す
るアドレスカウンタ部６０を設ける。
（８１）へ供給するデータラッチ信号を受けて文字アド
レスを生成し、該漢字パターン格納メモリ３０に供給す
るアドレスカウンタ部６０を設ける。
【００２４】そして、該ＳＥＬ部９０に，該クロック制
御部４０からのデータセレクト信号を入力し、該データ
セレクト信号のタイミングで切替えて、読み出しする該
ＦＦ１（８０）、該ＦＦ２（８１）のラッチデータを読
み出す機能を付加することにより、目的を達成すること
ができる。
御部４０からのデータセレクト信号を入力し、該データ
セレクト信号のタイミングで切替えて、読み出しする該
ＦＦ１（８０）、該ＦＦ２（８１）のラッチデータを読
み出す機能を付加することにより、目的を達成すること
ができる。
【００２５】更に、前記ラッチ部１０にラッチされてい
るＪＩＳコードデータを受けて、前記漢字パターン格納
メモリ３０に格納されている文字パターンの文字格納ア
ドレスに変換するＪＩＳコード／アドレス変換部２０を
設けることにより、目的を達成することができる。
るＪＩＳコードデータを受けて、前記漢字パターン格納
メモリ３０に格納されている文字パターンの文字格納ア
ドレスに変換するＪＩＳコード／アドレス変換部２０を
設けることにより、目的を達成することができる。
【００２６】
【作用】本発明は、漢字パターン格納メモリ３０に格納
されている１６×１６ドット漢字パターンデータ及び２
４×２４ドット漢字パターンデータをドットの違いにか
かわらず、同一のインターフェースで次段に受け渡すた
めに、１６×１６ドット漢字パターンデータは文字幅が
１ワード１６ドット構成になっているのに対応するよ
う、また、２４×２４ドット漢字パターンデータは文字
幅として２ワード３２ビットを必要とし、そのうちの２
４ビットの構成になっているのに対応して同一インター
フェースで文字パターンデータを読み出すようにしてい
る。
されている１６×１６ドット漢字パターンデータ及び２
４×２４ドット漢字パターンデータをドットの違いにか
かわらず、同一のインターフェースで次段に受け渡すた
めに、１６×１６ドット漢字パターンデータは文字幅が
１ワード１６ドット構成になっているのに対応するよ
う、また、２４×２４ドット漢字パターンデータは文字
幅として２ワード３２ビットを必要とし、そのうちの２
４ビットの構成になっているのに対応して同一インター
フェースで文字パターンデータを読み出すようにしてい
る。
【００２７】クロック制御部４０として、クロック信号
を入力し、１／２クロックと１／３クロックと２／３ク
ロックと２／３クロック周期のデータセレクト信号を生
成する機能と、読み出す文字パターンが１６×１６ドッ
ト漢字パターンか、２４×２４ドット漢字パターンかの
指定に対応して出力するを選択するクロック選択機能を
設け、また、ＳＥＬ部９０には、データセレクト信号の
タイミングで切替えてデータを読み出す機能を付加した
ので、１６ドット指定を受けた場合は、ＦＦ１（８０）
及びＦＦ２（８１）のそれぞれのＣＬＫ端子に１／２ク
ロックのデータラッチ信号を供給すると共にＳＥＬ部９
０のＳＥＬ端子に１／２クロックのデータセレクト信号
を供給することが可能となり、ＦＦ１（８０）及びＦＦ
２（８１）は１／２クロックでそれぞれ上位データ８ビ
ット、下位データ８ビットをラッチし、ＳＥＬ部９０は
１／２クロックで下位データ８ビット、上位データ８ビ
ットの順に該当する文字パターンデータを読み出すこと
ができる。
を入力し、１／２クロックと１／３クロックと２／３ク
ロックと２／３クロック周期のデータセレクト信号を生
成する機能と、読み出す文字パターンが１６×１６ドッ
ト漢字パターンか、２４×２４ドット漢字パターンかの
指定に対応して出力するを選択するクロック選択機能を
設け、また、ＳＥＬ部９０には、データセレクト信号の
タイミングで切替えてデータを読み出す機能を付加した
ので、１６ドット指定を受けた場合は、ＦＦ１（８０）
及びＦＦ２（８１）のそれぞれのＣＬＫ端子に１／２ク
ロックのデータラッチ信号を供給すると共にＳＥＬ部９
０のＳＥＬ端子に１／２クロックのデータセレクト信号
を供給することが可能となり、ＦＦ１（８０）及びＦＦ
２（８１）は１／２クロックでそれぞれ上位データ８ビ
ット、下位データ８ビットをラッチし、ＳＥＬ部９０は
１／２クロックで下位データ８ビット、上位データ８ビ
ットの順に該当する文字パターンデータを読み出すこと
ができる。
【００２８】これを該当する文字の１ワード目から最後
の１６ワード目まで繰り返す。また、２４ドット指定を
受けた場合には、ＦＦ１（８０）のＣＬＫ端子に１／３
クロックを供給し、また、ＦＦ２（８１）のＣＬＫ端子
に２／３クロックを供給する。また、ＳＥＬ部９０のＳ
ＥＬ端子に２／３クロック周期のデータセレクト信号を
供給する。
の１６ワード目まで繰り返す。また、２４ドット指定を
受けた場合には、ＦＦ１（８０）のＣＬＫ端子に１／３
クロックを供給し、また、ＦＦ２（８１）のＣＬＫ端子
に２／３クロックを供給する。また、ＳＥＬ部９０のＳ
ＥＬ端子に２／３クロック周期のデータセレクト信号を
供給する。
【００２９】そうすることにより、ＦＦ１（８０）は１
／３クロックで１ワード目の上位データ８ビット、下位
データ８ビットをラッチし、ＦＦ２（８１）は２／３ク
ロックで２ワード目の上位データ８ビットをラッチす
る。
／３クロックで１ワード目の上位データ８ビット、下位
データ８ビットをラッチし、ＦＦ２（８１）は２／３ク
ロックで２ワード目の上位データ８ビットをラッチす
る。
【００３０】また、ＳＥＬ部９０は２／３クロックのデ
ータセレクト信号で１ワード目の下位データ８ビット、
１ワード目の上位データ８ビット、２ワード目の下位デ
ータ８ビットの順に該当する文字パターンデータを読み
出すことができる。
ータセレクト信号で１ワード目の下位データ８ビット、
１ワード目の上位データ８ビット、２ワード目の下位デ
ータ８ビットの順に該当する文字パターンデータを読み
出すことができる。
【００３１】これを該当する文字の１ワード目から最後
の４８ワード目まで繰り返す。更に、ラッチ部１０にラ
ッチされているＪＩＳコードデータを入力し、小型化さ
れた漢字パターン格納メモリ３０に格納されている文字
パターンの文字格納アドレスに変換するＪＩＳコード／
アドレス変換部２０を設けるので、漢字パターン格納メ
モリ３０に格納されている文字を正しく読み出すことが
できる。
の４８ワード目まで繰り返す。更に、ラッチ部１０にラ
ッチされているＪＩＳコードデータを入力し、小型化さ
れた漢字パターン格納メモリ３０に格納されている文字
パターンの文字格納アドレスに変換するＪＩＳコード／
アドレス変換部２０を設けるので、漢字パターン格納メ
モリ３０に格納されている文字を正しく読み出すことが
できる。
【００３２】
【実施例】次に、実施例について、図２〜図１０を用い
て説明する。図２は本発明の漢字パターン格納メモリ読
み出し制御回路の実施例における１６×１６ドット漢字
パターンのデータ読み出しの場合を示す図で、図３は図
２における漢字パターン１６×１６ドット指定時のデー
タ読み出しタイムチャート例を示す図である。
て説明する。図２は本発明の漢字パターン格納メモリ読
み出し制御回路の実施例における１６×１６ドット漢字
パターンのデータ読み出しの場合を示す図で、図３は図
２における漢字パターン１６×１６ドット指定時のデー
タ読み出しタイムチャート例を示す図である。
【００３３】また、図４は本発明の漢字パターン格納メ
モリ読み出し制御回路の実施例における２４×２４ドッ
ト指定時の読み出し例を示す図で、図５は図４における
パターン２４×２４ドット指定時の読み出しタイムチャ
ート例を示す図である。
モリ読み出し制御回路の実施例における２４×２４ドッ
ト指定時の読み出し例を示す図で、図５は図４における
パターン２４×２４ドット指定時の読み出しタイムチャ
ート例を示す図である。
【００３４】図６は本発明によるクロック制御部の具体
例で、図７は図６のクロック制御部の動作タイムチャー
ト例で、また、図８は本発明によるＪＩＳコード／アド
レス変換部の具体例で、図９は本発明によるアドレスカ
ウンタの具体例で、図１０は本発明に関するスタート／
ストップ制御部の具体例である。
例で、図７は図６のクロック制御部の動作タイムチャー
ト例で、また、図８は本発明によるＪＩＳコード／アド
レス変換部の具体例で、図９は本発明によるアドレスカ
ウンタの具体例で、図１０は本発明に関するスタート／
ストップ制御部の具体例である。
【００３５】図中、図１と同じ符号は同じものを示し、
１１，１２は８ビットのパラレルデータをラッチするフ
リップフロップ（ＦＦ）、２１はデコーダ、２２，２
３，４１，４５，４６，５０，５１，５３，５４，５
６，５７，６４はＡＮＤ回路、２４はＮＯＴ回路、２５
はＳＥＬ、３１，３２は第１水準及び第２水準の漢字パ
ターンメモリ、４２，６１，６２はカウンタ、４３，４
４，７１，７２，７３はＤ型フリップフロップ（Ｄ−Ｆ
Ｆ）、４７，５８はＮＯＲ回路、４８，４９はＮＯＴ回
路、５２，５５，６３はＮＡＮＤ回路、６５，６６はＯ
Ｒ回路、７０はスタート／ストップ制御部である。
１１，１２は８ビットのパラレルデータをラッチするフ
リップフロップ（ＦＦ）、２１はデコーダ、２２，２
３，４１，４５，４６，５０，５１，５３，５４，５
６，５７，６４はＡＮＤ回路、２４はＮＯＴ回路、２５
はＳＥＬ、３１，３２は第１水準及び第２水準の漢字パ
ターンメモリ、４２，６１，６２はカウンタ、４３，４
４，７１，７２，７３はＤ型フリップフロップ（Ｄ−Ｆ
Ｆ）、４７，５８はＮＯＲ回路、４８，４９はＮＯＴ回
路、５２，５５，６３はＮＡＮＤ回路、６５，６６はＯ
Ｒ回路、７０はスタート／ストップ制御部である。
【００３６】まず、図２の１６×１６ドット漢字パター
ンのデータ読み出しの場合について、図３を参照しなが
ら説明する。なお、図２中の〇数字で示す場所は、図３
の〇数字で示す信号と一致する。
ンのデータ読み出しの場合について、図３を参照しなが
ら説明する。なお、図２中の〇数字で示す場所は、図３
の〇数字で示す信号と一致する。
【００３７】図２中のクロック制御部４０には、図３中
の“ＣＬＫ”が図示しないＭＰＵ部１００より入力さ
れ、１６ドット指定がアクティブになることにより、ク
ロック制御部４０から１／２ＣＬＫがアドレスカウン
タ部６０に出力され、アドレスカウンタ部６０では１
／２ＣＬＫにより、文字アドレス（Ａ０〜Ａ５）を生
成する。
の“ＣＬＫ”が図示しないＭＰＵ部１００より入力さ
れ、１６ドット指定がアクティブになることにより、ク
ロック制御部４０から１／２ＣＬＫがアドレスカウン
タ部６０に出力され、アドレスカウンタ部６０では１
／２ＣＬＫにより、文字アドレス（Ａ０〜Ａ５）を生
成する。
【００３８】また、クロック制御部４０で生成された
１／２ＣＬＫは、ＳＥＬ部９０のデータセレクト信号
と、ＦＦ１（８０）及びＦＦ２（８１）のデータラッチ
信号としても用いされる。
１／２ＣＬＫは、ＳＥＬ部９０のデータセレクト信号
と、ＦＦ１（８０）及びＦＦ２（８１）のデータラッチ
信号としても用いされる。
【００３９】図示しないＭＰＵ部１００より、ＪＩＳコ
ードデータがラッチ部１０にセットされた後、クロック
制御部４０にスタート／ストップ制御部７０よりスタ
ート信号（ＳＴＡ）が書き込まれるまでアドレスカウン
タ部６０から出力される文字アドレスには“０”が出
力され、漢字パターン格納メモリ３０から文字アドレ
ス“０”に格納されている文字パターンデータが，
’読み出しデータ（ＲＥＡＤ ＤＡＴＡ）として、
’文字パターン上位データはＦＦ１（８０）に、ま
た、文字パターン下位データはＦＦ２（８０）に読み
出される。
ードデータがラッチ部１０にセットされた後、クロック
制御部４０にスタート／ストップ制御部７０よりスタ
ート信号（ＳＴＡ）が書き込まれるまでアドレスカウン
タ部６０から出力される文字アドレスには“０”が出
力され、漢字パターン格納メモリ３０から文字アドレ
ス“０”に格納されている文字パターンデータが，
’読み出しデータ（ＲＥＡＤ ＤＡＴＡ）として、
’文字パターン上位データはＦＦ１（８０）に、ま
た、文字パターン下位データはＦＦ２（８０）に読み
出される。
【００４０】このようにして、文字アドレス“０”に
格納されているデータから読み出された，’文字パ
ターンデータをＦＦ１（８０）、ＦＦ２（８１）におい
て、１／２ＣＬＫの立下り変化点のタイミングでラッ
チするのと同時に、アドレスカウンタ部６０において、
文字アドレスのカウントアップを行い、アドレス
を”０”から“１”に変化させ、漢字パターン格納メモ
リ３０に与える。
格納されているデータから読み出された，’文字パ
ターンデータをＦＦ１（８０）、ＦＦ２（８１）におい
て、１／２ＣＬＫの立下り変化点のタイミングでラッ
チするのと同時に、アドレスカウンタ部６０において、
文字アドレスのカウントアップを行い、アドレス
を”０”から“１”に変化させ、漢字パターン格納メモ
リ３０に与える。
【００４１】ＦＦ１，２（８０，８１）でラッチされた
，’ラッチデータ（ＬＡＴ ＤＡＴＡ）である上位
データと下位データは、１／２ＣＬＫのデータセレク
ト信号により下位データ、上位データの順に選択され、
下位データ８ビット（０−Ｌ）と上位データ８ビット
（０−Ｈ）のＣＬＫに同期したデータ（ＳＥＮＤ Ｄ
ＡＴＡ）として出力し、次段に受渡しされることにな
る。
，’ラッチデータ（ＬＡＴ ＤＡＴＡ）である上位
データと下位データは、１／２ＣＬＫのデータセレク
ト信号により下位データ、上位データの順に選択され、
下位データ８ビット（０−Ｌ）と上位データ８ビット
（０−Ｈ）のＣＬＫに同期したデータ（ＳＥＮＤ Ｄ
ＡＴＡ）として出力し、次段に受渡しされることにな
る。
【００４２】次に、図４の２４×２４ドット漢字パター
ンのデータ読み出しの場合について、図５を参照しなが
ら説明する。なお、図４中の（ ）数字で示す場所は、
図５の（ ）数字で示す信号と一致する。
ンのデータ読み出しの場合について、図５を参照しなが
ら説明する。なお、図４中の（ ）数字で示す場所は、
図５の（ ）数字で示す信号と一致する。
【００４３】２４×２４ドットの場合には、２４ドット
指定信号をクロック制御部４０で受け取ると、アドレス
カウンタ部６０へのクロック、およびＦＦ１（８０）の
上位データのラッチクロックとして図５に示す１／３Ｃ
ＬＫの（５）ＣＬＫ−Ｈを、またＦＦ２（８１）の下位
データのラッチクロックとして図５に示す２／３ＣＬＫ
の（４）ＣＬＫ−Ｌを、またＳＥＬ部９０のデータセレ
クト信号として図５に示す１／３ＣＬＫの（６）ＤＡＴ
Ａ ＳＥＬ信号をそれぞれ与える。
指定信号をクロック制御部４０で受け取ると、アドレス
カウンタ部６０へのクロック、およびＦＦ１（８０）の
上位データのラッチクロックとして図５に示す１／３Ｃ
ＬＫの（５）ＣＬＫ−Ｈを、またＦＦ２（８１）の下位
データのラッチクロックとして図５に示す２／３ＣＬＫ
の（４）ＣＬＫ−Ｌを、またＳＥＬ部９０のデータセレ
クト信号として図５に示す１／３ＣＬＫの（６）ＤＡＴ
Ａ ＳＥＬ信号をそれぞれ与える。
【００４４】２４×２４ドットの場合も１６×１６ドッ
トの時と同じように、クロック制御部４０に（２）スタ
ート信号が入力されるまで、漢字パターン格納メモリ３
０の該当する文字の文字格納アドレスの（７）文字アド
レス“０−０”に格納されているパターンデータが出力
され、（２）スタート信号が入力された後は、（７）ア
ドレス“０−０”のデータがＦＦ１（８０），ＦＦ２
（８１）にラッチされると同時に、（７）アドレス（Ａ
０〜Ａ５）がカウントアップされ、“０−１”を漢字パ
ターン格納メモリ３０に与え、漢字パターン格納メモリ
３０は（７）文字アドレス“０−１”に格納されている
パターンデータを出力する。
トの時と同じように、クロック制御部４０に（２）スタ
ート信号が入力されるまで、漢字パターン格納メモリ３
０の該当する文字の文字格納アドレスの（７）文字アド
レス“０−０”に格納されているパターンデータが出力
され、（２）スタート信号が入力された後は、（７）ア
ドレス“０−０”のデータがＦＦ１（８０），ＦＦ２
（８１）にラッチされると同時に、（７）アドレス（Ａ
０〜Ａ５）がカウントアップされ、“０−１”を漢字パ
ターン格納メモリ３０に与え、漢字パターン格納メモリ
３０は（７）文字アドレス“０−１”に格納されている
パターンデータを出力する。
【００４５】ＦＦ１（８０），ＦＦ２（８１）でラッチ
された（９）データ（０−０Ｌ）および（９）’データ
（０−０Ｈ）は、（６）セレクト信号（ＤＡＴＡ ＳＥ
Ｌ）により、（１０）“０−０Ｌ”，“０−０Ｈ”のデ
ータ（ＳＥＮＤ ＤＡＴＡ）として送出される。
された（９）データ（０−０Ｌ）および（９）’データ
（０−０Ｈ）は、（６）セレクト信号（ＤＡＴＡ ＳＥ
Ｌ）により、（１０）“０−０Ｌ”，“０−０Ｈ”のデ
ータ（ＳＥＮＤ ＤＡＴＡ）として送出される。
【００４６】このとき、（９）’“０−０Ｈ”を選択し
て（１０）ＳＥＮＤ ＤＡＴＡとして出力しているとき
に、（４）ＣＬＫ−Ｌにより（９）“０−１Ｌ”のデー
タがＦＦ２（８１）にラッチされ、（６）セレクト信号
（ＤＡＴＡ ＳＥＬ）が切り替わった時に（９）“０−
１Ｌ”が（１０）データ（ＳＥＮＤ ＤＡＴＡ）として
送出され、１６×１６ドットと同様にクロックに同期し
た（１０）データとして次段に受け渡すようにする。
て（１０）ＳＥＮＤ ＤＡＴＡとして出力しているとき
に、（４）ＣＬＫ−Ｌにより（９）“０−１Ｌ”のデー
タがＦＦ２（８１）にラッチされ、（６）セレクト信号
（ＤＡＴＡ ＳＥＬ）が切り替わった時に（９）“０−
１Ｌ”が（１０）データ（ＳＥＮＤ ＤＡＴＡ）として
送出され、１６×１６ドットと同様にクロックに同期し
た（１０）データとして次段に受け渡すようにする。
【００４７】図６に本発明のクロック制御部４０の具体
例を示すが、図中の“１６ドット指定”，“２４ドット
指定”の切替え信号により、それぞれのドット数に対応
して１６ドット指定の場合は図２１／２ＣＬＫを、ま
た、２４ドット指定の場合は図５（４）ＣＬＫ−Ｌと
（５）ＣＬＫ−Ｈと（６）ＤＡＴＡ ＳＥＬ信号とを生
成している。
例を示すが、図中の“１６ドット指定”，“２４ドット
指定”の切替え信号により、それぞれのドット数に対応
して１６ドット指定の場合は図２１／２ＣＬＫを、ま
た、２４ドット指定の場合は図５（４）ＣＬＫ−Ｌと
（５）ＣＬＫ−Ｈと（６）ＤＡＴＡ ＳＥＬ信号とを生
成している。
【００４８】図７に、図６のクロック制御部４０の動作
タイミング例を示すが、図６の（）数字の示す場所は、
図７の（ ）数字の示す信号と一致する。また、図４，
図５の示す（ ）数字とも符号する。
タイミング例を示すが、図６の（）数字の示す場所は、
図７の（ ）数字の示す信号と一致する。また、図４，
図５の示す（ ）数字とも符号する。
【００４９】図８のＪＩＳコード／アドレス変換部の具
体例は、図示しないＭＰＵ部１００からラッチ部１０の
各ラッチ回路１１，１２に書き込まれたＪＩＳコード
を、漢字パターン格納メモリ部３０を構成するＪＩＳ第
１水準の漢字パターンメモリ３１の該当文字が格納さて
いるアドレスに変換するもの回路である。この回路は使
用する漢字パターンメモリにより、構成が変わる場合が
ある。
体例は、図示しないＭＰＵ部１００からラッチ部１０の
各ラッチ回路１１，１２に書き込まれたＪＩＳコード
を、漢字パターン格納メモリ部３０を構成するＪＩＳ第
１水準の漢字パターンメモリ３１の該当文字が格納さて
いるアドレスに変換するもの回路である。この回路は使
用する漢字パターンメモリにより、構成が変わる場合が
ある。
【００５０】図９は本発明によるカウンタ回路の具体例
で、ＭＰＵからの制御で生成されたパターン発生開始信
号（ＳＴＡ）により、アドレスカウンタを起動し、漢字
パターンメモリに与える。
で、ＭＰＵからの制御で生成されたパターン発生開始信
号（ＳＴＡ）により、アドレスカウンタを起動し、漢字
パターンメモリに与える。
【００５１】図中、”１６ドット指定信号”は、１６×
１６の文字パターンを発生させる場合のアドレス変化が
０（００００）〜Ｆ（１１１１）の４ビット（Ａ０〜Ａ
３）で表せるため、Ａ４とＡ５は”１”固定になるよう
に構成される。また、２４×２４の文字パターンを発生
させる場合には、Ａ４とＡ５にはカウンタ６２の出力が
与えられる。
１６の文字パターンを発生させる場合のアドレス変化が
０（００００）〜Ｆ（１１１１）の４ビット（Ａ０〜Ａ
３）で表せるため、Ａ４とＡ５は”１”固定になるよう
に構成される。また、２４×２４の文字パターンを発生
させる場合には、Ａ４とＡ５にはカウンタ６２の出力が
与えられる。
【００５２】図１０は本発明に関するスタート／ストッ
プ制御部の具体例である。ＭＰＵから、文字パターン発
生開始レジスタ７１のＤ０ビットに”１”を書き込むこ
とにより、、パターン発生開始信号”ＳＴＡ”と”ＳＴ
Ａ−１”の信号を生成する。
プ制御部の具体例である。ＭＰＵから、文字パターン発
生開始レジスタ７１のＤ０ビットに”１”を書き込むこ
とにより、、パターン発生開始信号”ＳＴＡ”と”ＳＴ
Ａ−１”の信号を生成する。
【００５３】また、”ＳＴＡ”信号と、アドレスカウン
タ制御部からの”ＳＴＯＰ”信号により、文字パターン
出力有効を表す”データバリッド”信号を生成する。
タ制御部からの”ＳＴＯＰ”信号により、文字パターン
出力有効を表す”データバリッド”信号を生成する。
【００５４】
【発明の効果】本発明により、従来使用していた漢字パ
ターン格納メモリから、新しい漢字パターン格納メモリ
への移行において、漢字パターン格納メモリ読み出し制
御回路の部品点数の削減等コストの低減に大きく貢献す
ることができる。
ターン格納メモリから、新しい漢字パターン格納メモリ
への移行において、漢字パターン格納メモリ読み出し制
御回路の部品点数の削減等コストの低減に大きく貢献す
ることができる。
【００５５】さらに、漢字パターンの伝送速度が２４×
２４ビットの場合、不要な予備ビットを読み出し時点で
削除するので、従来の１／４だけ短縮することが可能と
なり、また、受信側においても、不要な予備ビットを削
除する機能を削除することができるので、コストの低減
と、小型化が可能となると言う大きな効果がある。
２４ビットの場合、不要な予備ビットを読み出し時点で
削除するので、従来の１／４だけ短縮することが可能と
なり、また、受信側においても、不要な予備ビットを削
除する機能を削除することができるので、コストの低減
と、小型化が可能となると言う大きな効果がある。
【図１】本発明の漢字パターン格納メモリ読み出し制御
回路の原理構成図である。
回路の原理構成図である。
【図２】本発明の漢字パターン格納メモリ読み出し制御
回路の実施例における１６×１６ドット指定時のデータ
読み出し例を示す図である。
回路の実施例における１６×１６ドット指定時のデータ
読み出し例を示す図である。
【図３】図２における１６×１６ドット指定時のデータ
読み出しタイムチャート例を示す図である。
読み出しタイムチャート例を示す図である。
【図４】本発明の漢字パターン格納メモリ読み出し制御
回路の実施例における２４×２４ドット指定時のデータ
読み出し例を示す図である。
回路の実施例における２４×２４ドット指定時のデータ
読み出し例を示す図である。
【図５】図４における２４×２４ドット指定時のデータ
読み出しタイムチャート例を示す図である。
読み出しタイムチャート例を示す図である。
【図６】本発明によるクロック制御部の具体例を示す図
である。
である。
【図７】図６のクロック制御部の動作タイムチャート例
を示す図である。
を示す図である。
【図８】本発明によるＪＩＳコード／アドレス変換部の
具体例を示す図である。
具体例を示す図である。
【図９】本発明によるアドレスカウンタ部の具体例を示
す図である。
す図である。
【図１０】本発明に関するスタート／ストップ制御部の
具体例を示す図である。
具体例を示す図である。
【図１１】漢字パターン格納メモリ読み出し制御回路の
概要図である。
概要図である。
【図１２】従来の漢字パターン格納メモリ読み出し制御
回路例を示す図である。
回路例を示す図である。
【図１３】従来の漢字パターン格納メモリ読み出しタイ
ムチャート例を示す図である。
ムチャート例を示す図である。
【図１４】１６×１６ドット漢字パターンデータのパタ
ーンデータ格納アドレスとデータ転送フォーマット例を
示す図である。
ーンデータ格納アドレスとデータ転送フォーマット例を
示す図である。
【図１５】２４×２４ドット漢字パターンデータのパタ
ーンデータ格納アドレスとデータ転送フォーマット例を
示す図である。
ーンデータ格納アドレスとデータ転送フォーマット例を
示す図である。
【符号の説明】 １０ ラッチ部 １１，１２，８０，８１ フリップフロップ（ＦＦ） ２０ ＪＩＳコード／アドレス変換部 ２１ デコーダ ２２，２３，４１，４５，４６，５０，５１，５３，５
４，５６，５７，６４ＡＮＤ回路 ４３，４４，７１，７２，７３，７４，７５ Ｄ型
フリップフロップ（Ｄ−ＦＦ） ２４ ＮＯＴ回路 ２５ セレクタ ３０，３５ 漢字パターン格納メモリ ３１，３２ 漢字パターンメモリ ４０ クロック制御部 ４２，６１，６２ カウンタ ４７，５８ ＮＯＲ回路 ４８，４９ ＮＯＴ回路 ５２，５５，６３ ＮＡＮＤ回路 ６０ アドレスカウンタ部 ６５，６６ ＯＲ回路 ７０ スタート／ストップ制御部 ９０ ＳＥＬ部 ９５ データ出力制御部 １００ ＭＰＵ部 ２００ 漢字パターン発生回路 ３００ 引延／平滑化回路 ４００ 行メモリ回路
４，５６，５７，６４ＡＮＤ回路 ４３，４４，７１，７２，７３，７４，７５ Ｄ型
フリップフロップ（Ｄ−ＦＦ） ２４ ＮＯＴ回路 ２５ セレクタ ３０，３５ 漢字パターン格納メモリ ３１，３２ 漢字パターンメモリ ４０ クロック制御部 ４２，６１，６２ カウンタ ４７，５８ ＮＯＲ回路 ４８，４９ ＮＯＴ回路 ５２，５５，６３ ＮＡＮＤ回路 ６０ アドレスカウンタ部 ６５，６６ ＯＲ回路 ７０ スタート／ストップ制御部 ９０ ＳＥＬ部 ９５ データ出力制御部 １００ ＭＰＵ部 ２００ 漢字パターン発生回路 ３００ 引延／平滑化回路 ４００ 行メモリ回路
フロントページの続き (72)発明者 杉田 清 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭61−278884（ＪＰ，Ａ) 特開 昭63−273948（ＪＰ，Ａ) 特開 昭61−205984（ＪＰ，Ａ) 特開 昭59−61875（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/00 - 12/06 G06F 17/21 G09G 5/22 - 5/24
Claims (2)
- 【請求項１】 文字コード・文字パターン変換部で漢字
パターン格納メモリに格納されている１６×１６ドット
漢字パターンデータ及び２４×２４ドット漢字パターン
データを読み出すために、ラッチ部に送られて来てラッ
チされている読み出したい文字のＪＩＳコードに対応す
る漢字パターン格納メモリの文字格納アドレスより、１
ワード１６ビット単位で，１６ビットのうちの上位デー
タ８ビットはＦＦ１に，下位データ８ビットはＦＦ２に
それぞれラッチし、次段のＳＥＬ部で該下位データ、該
上位データの順にデータセレクト信号パルスのタイミン
グで読み出す漢字パターン格納メモリ読み出し制御回路
において、 １／２クロックと１／３クロックと２／３クロックと１
／３クロック周期のデータセレクト信号を生成する機能
を有し、 読み出す文字パターンとして１６ドット指定を受けた場
合は、該ＦＦ１及び該ＦＦ２のそれぞれのＣＬＫ端子に
１／２クロックのデータラッチ信号を供給すると共に該
ＳＥＬ部のＳＥＬ端子にも１／２クロックのデータセレ
クト信号を供給し、 ２４ドット指定を受けた場合には、該ＦＦ１に１／３ク
ロックを、また、該ＦＦ２のＣＬＫ端子に２／３クロッ
クを供給すると共に、該ＳＥＬ部のＳＥＬ端子にデータ
セレクト信号を供給するクロック制御部と、 該クロック制御部から該ＦＦ２へ供給するデータラッチ
信号を受けて文字アドレスを生成し、該漢字パターン格
納メモリに供給するアドレスカウンタ部を設けると共
に、 該ＳＥＬ部に、該クロック制御部からのデータセレクト
信号を入力し、該データセレクト信号のタイミングで切
替えて、読み出しする該ＦＦ１、該ＦＦ２のラッチデー
タを読み出す機能を付加したことを特徴とする漢字パタ
ーン格納メモリ読み出し制御回路。 - 【請求項２】 請求項１において、 前記ラッチ部にラッチされているＪＩＳコードデータを
入力し、前記漢字パターン格納メモリに格納されている
文字パターンの文字格納アドレスに変換するＪＩＳコー
ド／アドレス変換部を設けたことを特徴とする漢字パタ
ーン格納メモリ読み出し制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16805592A JP3345912B2 (ja) | 1992-06-26 | 1992-06-26 | 漢字パターン格納メモリ読み出し制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16805592A JP3345912B2 (ja) | 1992-06-26 | 1992-06-26 | 漢字パターン格納メモリ読み出し制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0612315A JPH0612315A (ja) | 1994-01-21 |
| JP3345912B2 true JP3345912B2 (ja) | 2002-11-18 |
Family
ID=15860998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16805592A Expired - Fee Related JP3345912B2 (ja) | 1992-06-26 | 1992-06-26 | 漢字パターン格納メモリ読み出し制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3345912B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4883079A (en) * | 1987-09-18 | 1989-11-28 | Yoshida Industry Co., Ltd. | Make-up tool and holder assembly |
-
1992
- 1992-06-26 JP JP16805592A patent/JP3345912B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0612315A (ja) | 1994-01-21 |
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Legal Events
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|---|---|---|---|
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