JPH06103898B2

JPH06103898B2 - シリアル伝送のための機能を利用したパラレル伝送方法

Info

Publication number: JPH06103898B2
Application number: JP3121357A
Authority: JP
Inventors: 護高井
Original assignee: メガソフト株式会社
Priority date: 1991-05-27
Filing date: 1991-05-27
Publication date: 1994-12-14
Anticipated expiration: 2009-12-14
Also published as: JPH04348642A; US5357610A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はデータ伝送に関するも
のであり、特にその高速化に関するものである。

【０００２】

【従来の技術】一般的なデータ伝送において、シリアル
伝送に比べ、パラレル伝送の方が高速である。これは、
シリアル伝送が１ビットずつ直列に伝送を行うのに対
し、パラレル伝送が数ビットを一度に並列に伝送を行う
からである。ただし、パラレル伝送を行うためには、送
信側と受信側に複数ビット分の通信路（ケーブル）を配
設しなければならない。したがって、伝送距離が長い場
合には、ケーブルのコストが高くなるという問題があ
る。

【０００３】このため、用途に応じて、シリアル伝送と
パラレル伝送の使い分けがなされている。たとえば、パ
ーソナルコンピュータにおいては、ＣＰＵとハードディ
スクやフロッピィディスクとの伝送には、パラレル伝送
が用いられている。また、ＣＰＵとモデム等との伝送に
は、シリアル伝送が用いられている。

【０００４】

【発明が解決しようとする課題】従来、シリアル伝送の
機能しか持たない機器においては、パラレル伝送を行う
ことはできなかった。例えば、パーソナルコンピュータ
には、パラレル伝送用の端子とシリアル伝送用の端子と
が設けられている。この内、パラレル伝送用の端子は、
プリンタやフロッピィディスクドライブとのやりとりの
ために設けられたものである。したがって、他のパーソ
ナルコンピュータとの間でデータ伝送を行う場合には、
シリアル伝送端子を使用するしかなかった。このため、
パーソナルコンピュータ間のデータ伝送においては、伝
送速度が遅いという問題があった。この発明は、上記の
ような問題点を解決して、シリアル伝送の機能を利用し
て、パラレル伝送を行う方法を提供することを目的とす
る。

【０００５】

【課題を解決するための手段】請求項１の伝送方法は、
モデムと接続することを想定して設けられた１以上のモ
デム状態端子および１以上のモデム制御端子、伝送ライ
ンに接続してシリアル伝送を行うことを想定して設けら
れた１以上のシリアル信号送出端子、各モデム状態端子
からの信号を受けて、これをモデム状態信号として保持
するモデム状態レジスタ、モデム制御信号を保持すると
ともに、該モデム制御信号に基づいて各モデム制御端子
の状態を制御するモデム制御レジスタ、ライン制御信号
を保持するとともに、該ライン制御信号に基づいてシリ
アル信号送出端子からの伝送状態を制御するものであっ
て、ライン制御信号としてブレーク信号が与えられると
シリアル信号送出端子をＨレベルまたはＬレベルの状態
とするライン制御レジスタ、モデム状態レジスタの保持
するモデム状態信号を取り込むとともに、モデム制御レ
ジスタおよびライン制御レジスタに対してモデム制御信
号およびライン制御信号を与える処理手段、を備えた機
器において、モデム制御端子およびシリアル信号送出端
子を信号送出用の端子とし、モデム状態端子を信号受信
用の端子とするとともに、処理手段は、モデム制御レジ
スタに対してモデム制御信号を与えることによりモデム
制御端子の状態を制御し、処理手段は、ライン制御レジ
スタに対してブレーク信号を与えるか否かによりシリア
ル信号送出端子の状態を制御し、処理手段は、モデム状
態レジスタのモデム状態信号を取り込んでモデム状態端
子の状態を得るようにして、データ伝送を行うことを特
徴としている。

【０００６】請求項２の伝送方法は、モデム状態端子と
して、ＣＴＳ端子、ＤＣＤ端子、ＲＩ端子、ＤＳＲ端子
のうちの何れか３つを用いるとともに、モデム制御端子
として、ＲＴＳ端子、ＤＴＲ端子を用い、シリアル信号
送出端子として、ＴＸＤ端子を用いたこと、を特徴とし
ている。

【０００７】請求項３の伝送方法は、モデム制御レジス
タとライン制御レジスタとを１つのレジスタによって共
用したことを特徴としている。

【０００８】

【作用】信号の送出を行う際には、処理手段は、モデム
制御レジスタに対してモデム制御信号を与えることによ
り、各モデム制御端子の状態を制御する。また、ライン
制御レジスタに対し、ブレーク信号を与えるか否かによ
り、各シリアル信号送出端子の状態を制御する。上記の
ようにして、複数の端子の状態を処理手段から制御する
ことができ、パラレルに信号の送出を行うことができ
る。

【０００９】信号の受信を行う際には、処理手段は、モ
デム状態レジスタのモデム状態信号を取り込んでモデム
状態端子の状態を得る。したがって、処理手段は、複数
の端子の状態を得ることができる。

【００１０】

【実施例】図１に、この発明の一実施例による伝送方法
において用いるハードウエア構成を示す。パーソナルコ
ンピュータ１,８は、処理手段であるＣＰＵ２,９を備え
ている。また、シリアル伝送RS-232C用の端子24,25が設
けられている。端子24,25の端子RTS,DTRは、モデム制御
のために用意された端子である。端子TXDは、シリアル
信号送出のために用意された端子である。端子CTS,DCD,
RIは、モデムの状態を知るために設けられた端子であ
る。

【００１１】パーソナルコンピュータ１のRS-232C用の
端子24とパーソナルコンピュータ８のRS-232C用の端子2
5とは、ケーブルにより図のように接続されている。端
子RTS,DTR,TXDと相手方の端子CTS,DCD,RIとが接続され
ている。ＣＰＵ２,９は、制御ライン25,27およびデー
タバス15,16によって制御回路90,92を制御して、各端子
RTS,DTR,TXDへデータを出力し、また各端子CTS,DCD,RI
からデータを取り込む。この制御回路は、シリアルイン
ターフェイスRS232Cのための制御回路である。また、端
子RTS、端子DTRは、本来モデムインターフェイスに使用
する端子であるが、ここでは、出力端子として用いてい
る。同様に、端子CTS、端子DCDも、モデムインターフェ
イスに使用する端子であるが、ここでは、入力端子とし
て使用している。

【００１２】制御回路90の詳細を図２に示す。制御回路
90の内部データバス136には、データバスバッファ100が
接続されている。このデータバスバッファ100は、ＣＰ
Ｕ２のデータバス15に接続されている。ＣＰＵ２は、デ
ータバス15およびデータバスバッファ100を介して、デ
ータのやり取りを行う。

【００１３】内部データバス136には、各種レジスタ10
4,106,108,110,112,114,116,118,120が接続されてい
る。ＣＰＵ２が、各レジスタの何れかとデータのやり取
りを行う際には、制御ライン25によって選択制御回路10
2に選択信号を与える。これを受けて、選択制御回路102
は、指定されたレジスタと内部データバス136とのデー
タのやり取りを可能とする。図３に、制御ライン25の各
ラインA₀,A₁,A₂に与える信号と、選択される主要なレジ
スタとの関係を示す。例えば、A₀,A₁,A₂＝110を与える
と、ライン制御レジスタ106が選択される。

【００１４】図２において、モデム制御レジスタ114
は、その各ビットの数値によりモデム制御回路134の出
力RTS、DTR等を制御するものである。モデム制御レジス
タ114の各ビットと、その制御内容を図４Ａに示す。こ
の図からも明らかなように、最下位ビットＤ₀をＨ
（Ｌ）とすることにより、出力RTSをＨ（Ｌ）とするこ
とができる。同様に、下位２ビット目Ｄ₁をＨ（Ｌ）と
することにより、出力DTRをＨ（Ｌ）とすることができ
る。

【００１５】例えば、ＣＰＵ２が端子RTSをＨレベル、
端子DTRをＬレベルにしようとする場合には次のように
して行う。まず、ＣＰＵ２は、制御ライン25をA₀,A₁,A₂
を001として、モデム制御レジスタ114を選択する。次
に、データバス15およびデータバスバッファ100を介し
てモデム制御レジスタ114に(000000010)₂を書き込む。
これにより、端子RTSがＨレベル、端子DTRがＬレベルと
なる。

【００１６】図２において、ライン制御レジスタ106
は、本来、シリアル信号送出線TXDからのシリアル信号
の送出状態を制御するために設けられたものである。図
４Ｂに、ライン制御レジスタ106の各ビットと、その制
御内容を示す。この実施例においては、ライン制御レジ
スタ106の上位２ビット目Ｄ₆をＨとする（BREAK信号送
出）ことにより、シリアル信号送出線TXDをＨレベルに
するようにしている。また、Ｄ₆をＬとする（BREAK信号
送出せず）ことにより、シリアル信号送出線TXDをＬレ
ベルにするようにしている。以上のようにして、ＣＰＵ
２は、各端子RTS,DTR,TXDの状態を制御している。

【００１７】次に、各端子CTS,DCD,RIの状態を読み込む
動作について説明する。読み込みには、モデムステータ
ス（状態）レジスタ116を用いる。モデムステータスレ
ジスタ116の各ビットと、端子の状態との関係を図５に
示す。上位１ビット目には、端子DCDがＨでるかＬであ
るかの状態が示されている。同様に２ビット目には端子
RIの状態が示され、４ビット目には端子CTSの状態が示
されている。ＣＰＵ２は、制御ライン25によってモデム
ステータスレジスタ116を選択して、データバスバッフ
ァ100を介して、その内容を読み込む。これにより、Ｃ
ＰＵ２は、各端子CTS,DCD,RIの状態を知ることができ
る。なお、受信用の端子として、端子DSRを使用しても
良い。

【００１８】なお、制御回路92についても上記で説明し
た制御回路90と同様の構成、同様の動作である。

【００１９】したがって、ＣＰＵから制御できる送信用
の端子および受信用の端子として、それぞれ３つの端子
が得られる。これにより、３ビットのパラレル通信を行
うことが可能となる。すなわち、高速なデータ伝送を行
うことができる。

【００２０】なお、上記実施例では、モデム制御レジス
タとライン制御レジスタが分離したものを示したが、両
レジスタを共用するものであってもよい。

【００２１】次に、上記のような構成を用いてデータ伝
送を行う一例を示す。ここでは、図１の回路において、
コンピュータ１の側からコンピュータ８の側へデータを
伝送するものとして説明を進める。この実施例において
は、送信側１から受信側８へ向けて３本の通信路74,76,
78が設けられ、受信側８から送信側１へ向けて３本の通
信路80,82,84が設けられている。

【００２２】伝送すべきデータが格納されたフロッピィ
ディスク（図示せず）を、ディスクドライブ30に挿入す
る。また、受信用のフロッピィディスク（図示せず）を
ディスクドライブ40に挿入する。送り側のＣＰＵ２は、
インターフェイス32を介してフロッピィディスクのデー
タを読み出す。なお、ここでは、８ビット（１キャラク
タ）単位のデータを送るものとする。

【００２３】メモリ３およびメモリ10には、図６に示す
ような符号化テーブルが記憶されている。このテーブル
は、８ビットのデータ（原データ）の値（２⁸個ある）
に対応させた符号化コードを得るものである。例えば、
原データが(00000000)₂（すなわち十進数で０)であれ
ば、対応する符号化コードは1となる。また、原データ
が(00010011)₂（すなわち十進数で１９）であれば、符
号化コードは323となる。

【００２４】まず、この符号化コードの作成規則につい
て説明する。まず、第１に、各桁の数値は１から２^m−
１の何れかとする（規則(A)）。ただし、ｍは、送信側
から受信側への通信路の数とする。なお、１から２^m−
１というように、０を含んでいない理由は、後述する。
また、この実施例においては、１つの通信路が取り得る
状態を２つ（ＨまたはＬ）としたので、１から２^m−１
としているが、１つの通信路の取り得る状態をＫ個とす
れば、１からＫ^m−１の値とすればよい。

【００２５】第２に、Ｐ桁の符号化コードの１桁目から
Ｐ桁目の値は、Ｐ桁より長いＱ桁の符号化コードの１桁
目からＰ桁目までの値と一致しない（規則(B)）。これ
により、ストップビットを不要としている。

【００２６】第３に、出現頻度の高い原データほど、短
い符号化コードを割り当てるようにしている（規則
(C)）。

【００２７】図７にデータ伝送のフローチャートを示
し、図８にデータ伝送の状態を示す。以下、これらの図
を参照しつつ、データ伝送の方法を説明する。この実施
例においては、１かたまりの原データを１つのパケット
として伝送するようにしている。

【００２８】まず、ステップＳ₃₀において、受信側ＣＰ
Ｕ９は、通信路80,82,84により「７」を送出する。この
実施例においては、通信路80（RTS)を上位ビット、通信
路82(DTR)を中位ビット、通信路84（TXD)を下位ビット
として使用している。したがって、「７」を伝送する際
には、端子RTS,DTR,TXDを全てＨとする。

【００２９】送信側ＣＰＵ２は、この「７」を受け取る
と（ステップＳ₂）、「５」（通信路74(RTS)＝Ｈ、通信
路76(DTR)＝Ｌ、通信路78(TXD)＝Ｈ）を送り返す（ステ
ップＳ₄）。受信側ＣＰＵ９は、この「５」を受けて、
送信側の準備が整ったことを知り、「０」を送出する
（ステップＳ₃₄）。送信側ＣＰＵ２は、この「０」を受
け取って、受信側の準備ができたことを知る（ステップ
Ｓ₆）。以上のようにして、送信側と受信側の同期が取
れ、通信を開始できる状態となる。

【００３０】次に、ＣＰＵ２は、図６の符号化テーブル
に従って、伝送する原データを符号化コードに変換する
（ステップＳ₈）。原データが(11111111)₂、十進法で25
5であったとすると、符号化コードは26となる。

【００３１】ＣＰＵ２は、このようにして得た、符号化
コードの最初の桁「２」をそのまま伝送するのではな
く、通信路74(RTS),76(DTR),78(TXD)の状態の変化に置
き換えて伝送する。この様子を示したのが、図９であ
る。現在の通信路74(RTS),76(DTR),78(TXD)の状態は
「５」(101)である。送出すべき符号化コードの数値
は、「２」(010)である。現在の状態「５」(101)を、伝
送したい数値「２」(010)の１に対応する部分（通信路7
6(DTR)に対応）だけ変化（１なら０、０なら１に）させ
ている。論理数学的には、両者の排他的論理和をとれば
よい。これにより、通信路74(RTS),76(DTR),78(TXD)の
状態は、「７」(111)に変化する（図８のｔ₁）。

【００３２】受信側ＣＰＵ９は、この通信路の変化を見
て、データが送られてきたことを知る（ステップ
Ｓ₃₆）。これにより、サンプリングパルスを不要として
いる。したがって、各桁ごとに、必ず通信路74,76,78の
状態を変化させねばならない。このことから、符号化コ
ードは「０」以外の数値により構成されている（前記規
則(A)）。符号化コードが「０」である場合には、通信
路74,76,78の状態が変化しなくなるからである。とはい
え、「０」以外の１から２³−１までの値であれば、ど
のように数値を組合わせても通信路74,76,78の状態が変
化する。したがって、従来のように、先頭の桁と最後の
桁を異ならせたり、隣接する桁を異ならせる必要はな
い。すなわち、符号化コードに制約が少なく、符号化コ
ードを短くすることができる。

【００３３】ＣＰＵ９は、通信路が「５」から「７」に
変化したことにより、送信側と逆の演算を行い、数値
「２」を得る（ステップＳ₃₈）。このようにして、数値
「２」を得ると、次にＣＰＵ９は、通信路80,82,84の状
態を「０」から「２」に変化させる（ステップＳ₄₀、図
８のｔ₂）。

【００３４】さらに、ＣＰＵ９は、受け取ったデータ
「２」が、符号化テーブルに存在するか否かを照合する
（ステップＳ₄₂）。「２」という符号化コードはないの
で、ステップＳ₃₆に戻る。

【００３５】一方、送信側ＣＰＵ８は、通信路80,82,84
が、「０」から「２」に変化したのを見て、受信側が次
の桁を受信可能となったことを知る（ステップＳ₁₂、図
８のｔ₂）。そして、ステップＳ₁₄において、全部の桁
（１キャラクタ分）を送ったか否かを判定する。いま、
符号化コード「26」の最初の桁「２」を送っただけであ
り、次の桁「６」が残っているので、ステップＳ₁₀に戻
る。そして、次の桁「６」を受信側に向けて伝送する
（ステップＳ₁₀）。すなわち、前記と同じように、現在
の通信路74,76,78の状態「７」と送りたい数値「６」と
の排他的論理和である「１」を送出する（図９参照、図
７のステップＳ₁₀、図１のｔ₃）。

【００３６】受信側ＣＰＵ９は、通信路19の値が変化し
たことを検知して、次の桁の数値送られてきたことを知
る（ステップＳ₃₆）。通信路74,76,78の状態が、「７」
から「１」に変化したことにより、数値「６」を得る
（ステップＳ₃₈）。受信側ＣＰＵ９は、前の桁「２」と
今回の桁「６」とを合わせて、「２６」を得る。この
「２６」が、符号化コードに存在するか否かを判定する
（ステップＳ₄₂）。符号化コード「２６」は、原データ
の(11111111)₂、十進数の255に対応するものとして、符
号化テーブルに存在する（図６参照）。したがって、受
信側ＣＰＵ９は、原データ(11111111)₂を復元すること
ができる。

【００３７】なお、３桁以上の符号化コードにおいて、
「２６」で始まるものはないように符号化テーブルが作
成されている（上記規則(B)）。したがって、この時点
で、原データ(11111111)₂を確定して復元することがで
きる。すなわち、ストップビットが不要である。ＣＰＵ
９は、復元した原データ(11111111)₂を、インターフェ
イス42を介して、ドライブ40にセットされたフロッピィ
ディスクに書き込む（ステップＳ₄₄）。

【００３８】以上のようにして、１キャラクタ分のデー
タ伝送が終了すると、受信側はステップS₃₆に戻り、送
信側はステップＳ₈に戻って、次の原データを伝送す
る。

【００３９】全てのデータを伝送し終えると、送信側Ｃ
ＰＵ２は、通信路74,76,78の状態を「０」または「１」
にする（ステップＳ₁₈、図８のｔ₄）。これを受けて、
受信側ＣＰＵ９は、「４」または「６」を送り返す（ス
テップＳ₅₀、図８のｔ₅）。この実施例においては、正
しく受信できた場合には「４」、異常があるあ場合には
「６」を返すようにしている。これを受けて、送信側
は、異常がある場合にはエラー処理（例えば再伝送）を
行う。エラーがない場合には、「６」を送り返し、パケ
ット伝送を終了する（ステップＳ₂₂、図８のｔ₆）。以
上のようにして、高速なデータ伝送を行うことができ
る。

【００４０】ＣＰＵ９が送信側、ＣＰＵ２が受信側とな
る場合についても、上記と同様であるである。

【００４１】送信側コンピュータ１のフロッピィディス
クのサイズと受信側コンピュータ８のフロッピィディス
クのサイズとが異なる場合には、フロッピィディスクに
よるデータ交換を行うことができない。このような場合
に、上記の伝送方法を用いると、高速なデータ伝送を行
うことができ、特に有効である。

【００４２】もちろん、上記以外の場合においても、高
速データ伝送を行う方法として、有効である。

【００４３】なお、上記実施例においては、通信路を３
つとしているが、２つまたは、４つ以上でも良い。

【００４４】また、送信側と受信側が固定されている場
合には、送信用から受信側への通信路と受信側から送信
側への通信路の配設数を異ならせても良い。

【００４５】さらに、上記実施例では、通信路74,76,7
8,80,82,84を有線として説明したが、光、赤外線、電
波、超音波等の無線によってもよい。

【００４６】上記の実施例では、RS-232C規格の通信路
を利用した伝送を示したが（使用法は、RS-232C規格に
したがったものではない）、これ以外の規格のものを利
用しても良い。

【００４７】

【発明の効果】請求項１の伝送方法は、モデム制御端子
およびシリアル信号送出端子を信号送出用の端子とし、
モデム状態端子を信号受信用の端子とするとともに、モ
デム制御レジスタに対してモデム制御信号を与えること
によりモデム制御端子の状態を制御し、ライン制御レジ
スタに対してブレーク信号を与えるか否かによりシリア
ル信号送出端子の状態を制御し、モデム状態レジスタの
モデム状態信号を取り込んでモデム状態端子の状態を得
るようにして、データ伝送を行うことを特徴としてい
る。

【００４８】したがって、シリアル伝送のための機能を
利用しつつパラレル伝送を行うことができる。

【００４９】請求項２の伝送方法は、モデム状態端子と
して、ＣＴＳ端子、ＤＣＤ端子、ＲＩ端子、ＤＳＲ端子
のうちの何れか３つを用いるとともに、モデム制御端子
として、ＲＴＳ端子、ＤＴＲ端子を用い、シリアル信号
送出端子として、ＴＸＤ端子を用いたことを特徴として
いる。

【００５０】したがって、RS232C端子を利用して、パラ
レル伝送を行うことができる。

【００５１】請求項３の伝送方法は、モデム制御レジス
タとライン制御レジスタとを１つのレジスタによって共
用したことを特徴としている。

【００５２】したがって、簡易な構成で本発明を実施す
ることができる。

【図面の簡単な説明】

【図１】この発明の一実施例による伝送方法を実施する
際の回路図である。

【図２】制御回路90の詳細を示すブロック図である。

【図３】制御線25の状態と選択されるレジスタとの関係
を示す図である。

【図４】モデム制御レジスタとライン制御レジスタの動
作を説明するための図である。

【図５】モデムステータスレジスタの動作を説明するた
めの図である。

【図６】符号化テーブルを示す図である。

【図７】データ伝送の一例を示すフローチャートであ
る。

【図８】データ伝送の状態を示す図である。

【図９】通信路の状態を変化させて数値を送る方法の詳
細を示す図である。

【符号の説明】

２,９・・・ＣＰＵ３,10・・・メモリ 74,76,78・・・通信路 80,82,84・・・通信路 RTS,DTR,TXD,CTS,DCD,RI・・・端子

Claims

【特許請求の範囲】

【請求項１】モデムと接続することを想定して設けられ
た１以上のモデム状態端子および１以上のモデム制御端
子、伝送ラインに接続してシリアル伝送を行うことを想
定して設けられた１以上のシリアル信号送出端子、各モ
デム状態端子からの信号を受けて、これをモデム状態信
号として保持するモデム状態レジスタ、モデム制御信号
を保持するとともに、該モデム制御信号に基づいて各モ
デム制御端子の状態を制御するモデム制御レジスタ、ラ
イン制御信号を保持するとともに、該ライン制御信号に
基づいてシリアル信号送出端子からの伝送状態を制御す
るものであって、ライン制御信号としてブレーク信号が
与えられるとシリアル信号送出端子をＨレベルまたはＬ
レベルの状態とするライン制御レジスタ、モデム状態レ
ジスタの保持するモデム状態信号を取り込むとともに、
モデム制御レジスタおよびライン制御レジスタに対して
モデム制御信号およびライン制御信号を与える処理手
段、を備えた機器において、モデム制御端子およびシリ
アル信号送出端子を信号送出用の端子とし、モデム状態
端子を信号受信用の端子とするとともに、処理手段は、
モデム制御レジスタに対してモデム制御信号を与えるこ
とによりモデム制御端子の状態を制御し、処理手段は、
ライン制御レジスタに対してブレーク信号を与えるか否
かによりシリアル信号送出端子の状態を制御し、処理手
段は、モデム状態レジスタのモデム状態信号を取り込ん
でモデム状態端子の状態を得るようにして、データ伝送
を行うことを特徴とするシリアル伝送のための機能を利
用したパラレル伝送方法。
【請求項２】請求項１の伝送方法において、モデム状態
端子として、ＣＴＳ端子、ＤＣＤ端子、ＲＩ端子、ＤＳ
Ｒ端子のうちの何れか３つを用いるとともに、モデム制
御端子として、ＲＴＳ端子、ＤＴＲ端子を用い、シリア
ル信号送出端子として、ＴＸＤ端子を用いたこと、を特
徴とするもの。
【請求項３】請求項１または２の伝送方法において、モ
デム制御レジスタとライン制御レジスタとを１つのレジ
スタによって共用したことを特徴とするもの。