JPS6048828B2 - メモリアドレス方式 - Google Patents
メモリアドレス方式Info
- Publication number
- JPS6048828B2 JPS6048828B2 JP13327580A JP13327580A JPS6048828B2 JP S6048828 B2 JPS6048828 B2 JP S6048828B2 JP 13327580 A JP13327580 A JP 13327580A JP 13327580 A JP13327580 A JP 13327580A JP S6048828 B2 JPS6048828 B2 JP S6048828B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- parallel
- memory
- bit data
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000015654 memory Effects 0.000 title claims description 54
- 238000000034 method Methods 0.000 title claims description 4
- 230000000630 rising effect Effects 0.000 claims description 12
- 230000001360 synchronised effect Effects 0.000 claims description 5
- 230000000694 effects Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
Description
【発明の詳細な説明】
本発明はメモリに記憶した並列ｎビットデータを併列
頷ビットデータとして出力するメモリアドレス方式に関
する。
頷ビットデータとして出力するメモリアドレス方式に関
する。
従来、マイクロプロセッサ等を用いてメモリに記憶し
た輝度信号により、陰極線管ディスプレイ装置に文字や
図形等を表示するような装置が普及している。
た輝度信号により、陰極線管ディスプレイ装置に文字や
図形等を表示するような装置が普及している。
ところが、近時において、特定の表示文字や図形の表示
色を反転したり、あるいは大きさを変えたりして特殊な
表示効果を実現できる装置が要望されている。 しかし
、このような特殊な表示効果を実現するためには、各表
示文字を表わす文字データ毎に特殊表示効果の指定を行
なう修飾データを付加しなければならない。
色を反転したり、あるいは大きさを変えたりして特殊な
表示効果を実現できる装置が要望されている。 しかし
、このような特殊な表示効果を実現するためには、各表
示文字を表わす文字データ毎に特殊表示効果の指定を行
なう修飾データを付加しなければならない。
具体的には表示文字を表わす８ビットの文字データ毎に
特殊表示効果の指定を行なう８ビットの修飾データを付
加し、これら２組のデータを同時に出力しなければなら
ない。 そこで、これら並列１６ビットの表示用データ
を並列１６ビットのアドレス入力を持つメモリに記憶さ
せ、これを並列１６ビット単位で同時に読出すことが考
えられる。ところが、近時普及しているマイクロコンピ
ュータおよびメモリは、アドレス信号が８ビット構成も
のが多いため、並列１６ビット単位のデータを同時に出
力させることができない。本発明は以上の点に鑑み、こ
のような問題点を解決すると共にかかる欠点を除去すべ
くなされたものてあり、その目的は簡単かつ安価な溝成
により、メモリに対し並列ｎビットのデータを並列頷ビ
ットのデータとしてアクセスすることができると共に、
並列頷ビットのデータに対するメモリアドレスの割当て
を容易とするメモリアドレ フス方式を提供することに
ある。
特殊表示効果の指定を行なう８ビットの修飾データを付
加し、これら２組のデータを同時に出力しなければなら
ない。 そこで、これら並列１６ビットの表示用データ
を並列１６ビットのアドレス入力を持つメモリに記憶さ
せ、これを並列１６ビット単位で同時に読出すことが考
えられる。ところが、近時普及しているマイクロコンピ
ュータおよびメモリは、アドレス信号が８ビット構成も
のが多いため、並列１６ビット単位のデータを同時に出
力させることができない。本発明は以上の点に鑑み、こ
のような問題点を解決すると共にかかる欠点を除去すべ
くなされたものてあり、その目的は簡単かつ安価な溝成
により、メモリに対し並列ｎビットのデータを並列頷ビ
ットのデータとしてアクセスすることができると共に、
並列頷ビットのデータに対するメモリアドレスの割当て
を容易とするメモリアドレ フス方式を提供することに
ある。
このような目的を達成するため、本発明は、マイクロプ
ロセッサからのメモリアドレス信号およびリードサイク
ルの間に論理’’１’’と’’０’’とを繰り返す第１
の信号を少くとも１つの上位ビットとして含む各々が並
列ｉビットの信号が与えられる第１および第２の入力を
有しリードライト信号が読出し時および書込み時にそれ
ぞれ第１および第２の入力を各個に選択してメモリの同
一アドレス端子群にアドレス信号として与えるセレクタ
と、メモリからの読出しデータを第１の信号のリードサ
イクル間における立上りタイミングでラッチする第１の
ラッチ回路と、この第１のラッチ回路に保持された信号
をリードサイクルの終了と同期した第２の信号の立上り
タイミングでラッチす−る第２のラッチ回路と、メモリ
からの読出しデータを第２の信号の立上りタイミングで
ラッチする第３のラッチ回路とを備え、並列ｎビットデ
ータの書込み時には、第１の信号で示されるメモリアド
レスを境界として並列ｎビットデータをメモリーアドレ
ス信号にしたがう２つのメモリアドレスに書込み、デー
タ読出し時には、並列頷ビットのデータ読出しサイクル
において頷信号として第１の論理’’１’’と’“０’
’とを与えかつメモリアドレス信号を同一値として２組
の並列ｎビツトデー − ］夕を時分割で読出し、次の
並列頷ビットのデー１夕読出しサイクルにおいて並列頷
ビットデータとして出力し得るようにしたものである。
ロセッサからのメモリアドレス信号およびリードサイク
ルの間に論理’’１’’と’’０’’とを繰り返す第１
の信号を少くとも１つの上位ビットとして含む各々が並
列ｉビットの信号が与えられる第１および第２の入力を
有しリードライト信号が読出し時および書込み時にそれ
ぞれ第１および第２の入力を各個に選択してメモリの同
一アドレス端子群にアドレス信号として与えるセレクタ
と、メモリからの読出しデータを第１の信号のリードサ
イクル間における立上りタイミングでラッチする第１の
ラッチ回路と、この第１のラッチ回路に保持された信号
をリードサイクルの終了と同期した第２の信号の立上り
タイミングでラッチす−る第２のラッチ回路と、メモリ
からの読出しデータを第２の信号の立上りタイミングで
ラッチする第３のラッチ回路とを備え、並列ｎビットデ
ータの書込み時には、第１の信号で示されるメモリアド
レスを境界として並列ｎビットデータをメモリーアドレ
ス信号にしたがう２つのメモリアドレスに書込み、デー
タ読出し時には、並列頷ビットのデータ読出しサイクル
において頷信号として第１の論理’’１’’と’“０’
’とを与えかつメモリアドレス信号を同一値として２組
の並列ｎビツトデー − ］夕を時分割で読出し、次の
並列頷ビットのデー１夕読出しサイクルにおいて並列頷
ビットデータとして出力し得るようにしたものである。
］以下、図示する実施例を用いて本発明を詳細に ヨ
説明する。第１図は本発明の一実施例を示すブロック図
であつて、マイクロプロセッサ１はｉビット構成の ］
メモリアドレス信号ＭＡを出力し、またメモリデ （一
タの読出し時にば’１’’、メモリデータの書込み時に
は’’０’’となるリードライト信号Ｒ／Ｗを出力する
。
説明する。第１図は本発明の一実施例を示すブロック図
であつて、マイクロプロセッサ１はｉビット構成の ］
メモリアドレス信号ＭＡを出力し、またメモリデ （一
タの読出し時にば’１’’、メモリデータの書込み時に
は’’０’’となるリードライト信号Ｒ／Ｗを出力する
。
マイクロプロセッサ１から出力されるメモリアドレス？
は、第１および第２の入力Ａ，Ｂを有するセレクタ２の
Ａ側入力およびＢ側入力に接続される。但し、Ａ側入力
Ａ。−ＡｉおよびＢ側入力Ｂ。−Ｂｉのうち最上位ビッ
ト入力Ａｉ，Ｂｉには、第２図ａに示すように、並列頷
ビットデータのリードサイクルＣＹにおいて’’１’’
と’’ｏ’’の区間を有する信号Ｓ１が接続されている
。このセレクタ２は前記リードライト信号Ｒ／Ｗが’’
１’’の時（読出し時）においてＢ側入力を選択してメ
モリ３にアドレス信号として与え、リードライト信号Ｒ
／Ｗが’゛０’’の時（書込み時）においてＡ側入力
を選択してメモリ３の同一アドレス端子群０〜ｉにアド
レス信号として与える。一方、メモリ３の並列ｎビット
読出しデータは、第１ラッチ４および第３ラッチ６に供
給されており、さらに第１ラッチ４を介して第２ラッチ
１５に供給されている。第１ラッチ４は、メモリ３から
の読出しデータを前記信号Ｓ１ （第２図ａ）リードサ
イクルＣＹ間におけるの立上りタイミングでラッチする
。また、第２ラッチ５は、第１ラッチ４に保持された読
出しデータを第２図ｂに示すようにリードサイクルＣＹ
の終了と同期した信号Ｓ２の立上りタイミングでラッチ
する。また、第３ラッチ６はメモリ３からの読出しデー
タを前記信号Ｓ２の立上りタイミングでラッチする。そ
して、第２ラッチ５および第３ラッチ６にそれぞれ保持
されれた読出しデータは、並列頷ビットのデータバス７
に送出されるように構成されている。このような構成に
おいて、メモリ３に対して並列ｎビットデータを書込む
場合、リードライト信号Ｒ ／Ｗを’’ｏ’’とした後
、メモリアドレス信号Ｉ航をセレクタ２のＡ側入力を介
してメモリ３に供給するようにする。
は、第１および第２の入力Ａ，Ｂを有するセレクタ２の
Ａ側入力およびＢ側入力に接続される。但し、Ａ側入力
Ａ。−ＡｉおよびＢ側入力Ｂ。−Ｂｉのうち最上位ビッ
ト入力Ａｉ，Ｂｉには、第２図ａに示すように、並列頷
ビットデータのリードサイクルＣＹにおいて’’１’’
と’’ｏ’’の区間を有する信号Ｓ１が接続されている
。このセレクタ２は前記リードライト信号Ｒ／Ｗが’’
１’’の時（読出し時）においてＢ側入力を選択してメ
モリ３にアドレス信号として与え、リードライト信号Ｒ
／Ｗが’゛０’’の時（書込み時）においてＡ側入力
を選択してメモリ３の同一アドレス端子群０〜ｉにアド
レス信号として与える。一方、メモリ３の並列ｎビット
読出しデータは、第１ラッチ４および第３ラッチ６に供
給されており、さらに第１ラッチ４を介して第２ラッチ
１５に供給されている。第１ラッチ４は、メモリ３から
の読出しデータを前記信号Ｓ１ （第２図ａ）リードサ
イクルＣＹ間におけるの立上りタイミングでラッチする
。また、第２ラッチ５は、第１ラッチ４に保持された読
出しデータを第２図ｂに示すようにリードサイクルＣＹ
の終了と同期した信号Ｓ２の立上りタイミングでラッチ
する。また、第３ラッチ６はメモリ３からの読出しデー
タを前記信号Ｓ２の立上りタイミングでラッチする。そ
して、第２ラッチ５および第３ラッチ６にそれぞれ保持
されれた読出しデータは、並列頷ビットのデータバス７
に送出されるように構成されている。このような構成に
おいて、メモリ３に対して並列ｎビットデータを書込む
場合、リードライト信号Ｒ ／Ｗを’’ｏ’’とした後
、メモリアドレス信号Ｉ航をセレクタ２のＡ側入力を介
してメモリ３に供給するようにする。
そして、メモリアドレス信号ＭＡのビットＡ。−Ａ（，
−，，が同一値で、かつ最上位ビットＡｉのみが異なる
上位番地と下位番地に並列ｎビットのデータをデータバ
ス８から与えて書込む。一方、データ読出し時には、リ
ードライト信号Ｒ ／Ｗを’’１’’とし、セレクタ２
のＢ側入力からのメモリアドレス信号ＭＡがメモリ３に
供給されるようにする。
−，，が同一値で、かつ最上位ビットＡｉのみが異なる
上位番地と下位番地に並列ｎビットのデータをデータバ
ス８から与えて書込む。一方、データ読出し時には、リ
ードライト信号Ｒ ／Ｗを’’１’’とし、セレクタ２
のＢ側入力からのメモリアドレス信号ＭＡがメモリ３に
供給されるようにする。
すると、この時、セレクタ２のＢ側入力の最上位ビット
入力Ｂ，にはリードサイクルＣＹの間に’’１’’と’
’０’’の区間を有する信号Ｓ１が供給されているため
、マイクロプロセッサ１からのメモリアドレス信号ＭＡ
が同一値を示している間に、メモリアドレス信号ＭＡを
下位ビットアドレスとする上位番地（Ｂｉ＝’’１’’
の時）および下位番地（Ｂｉ＝’’ｏ’’の時）にそれ
ぞれ記憶された２組の並列ｎビットデータがメモリ３か
ら時分割出力される。すなわち、信号Ｓ１が゛’ｏ’’
の時には下位番地の並列ｎビットデータが読出され、こ
の信号Ｓ１の立上りタイミングで第１ラッチ４にラッチ
される。また、信号Ｓ１が’゛１’’の時には上位番地
の並列ｎビットデータが読出され、信号Ｓ２の立上りタ
イミングで第３ラッチ６にラッチされる。この時、信号
Ｓ２の立上りタイミングでは、第１ラッチ４に保持され
た並列ｎビットデータも第２ラッチ６にラッチされる。
これにより、並列頷ビット構成のデータバス７には、次
のリードサイクルＣＹにおいて並列頷ビットのデータを
得ることができる。以上説明したように本発明によれば
、複雑な構成および制御手段を用いることなく、セレク
タおよびラッチ回路を設けるのみの簡単かつ安価な構成
により、メモリに対し並列ｎビットのデータを並列詐ビ
ットのデータとしてアクセスすることができると共に、
並列頷ビットのデータとしてアクセスされる並列ｎビッ
トのデータは、メモリの隅数番地と奇数番地とを用いる
ため、並列頷ビットのデータに対するメモリアドレスの
割当てが容易となり、実用上の効果は極めて大である。
入力Ｂ，にはリードサイクルＣＹの間に’’１’’と’
’０’’の区間を有する信号Ｓ１が供給されているため
、マイクロプロセッサ１からのメモリアドレス信号ＭＡ
が同一値を示している間に、メモリアドレス信号ＭＡを
下位ビットアドレスとする上位番地（Ｂｉ＝’’１’’
の時）および下位番地（Ｂｉ＝’’ｏ’’の時）にそれ
ぞれ記憶された２組の並列ｎビットデータがメモリ３か
ら時分割出力される。すなわち、信号Ｓ１が゛’ｏ’’
の時には下位番地の並列ｎビットデータが読出され、こ
の信号Ｓ１の立上りタイミングで第１ラッチ４にラッチ
される。また、信号Ｓ１が’゛１’’の時には上位番地
の並列ｎビットデータが読出され、信号Ｓ２の立上りタ
イミングで第３ラッチ６にラッチされる。この時、信号
Ｓ２の立上りタイミングでは、第１ラッチ４に保持され
た並列ｎビットデータも第２ラッチ６にラッチされる。
これにより、並列頷ビット構成のデータバス７には、次
のリードサイクルＣＹにおいて並列頷ビットのデータを
得ることができる。以上説明したように本発明によれば
、複雑な構成および制御手段を用いることなく、セレク
タおよびラッチ回路を設けるのみの簡単かつ安価な構成
により、メモリに対し並列ｎビットのデータを並列詐ビ
ットのデータとしてアクセスすることができると共に、
並列頷ビットのデータとしてアクセスされる並列ｎビッ
トのデータは、メモリの隅数番地と奇数番地とを用いる
ため、並列頷ビットのデータに対するメモリアドレスの
割当てが容易となり、実用上の効果は極めて大である。
なお、実施例においては、スタチツク型のメモリを想定
しているが、ダイナミック型のメモリを用いる場合にも
同様に適用できるものである。また、２組の並列ｎビッ
トデータの記憶番地の境界、すなわち上位番地と下位番
地との境界は、メモリの最上位ビットアドレス入力で区
別するようにしているが、最上位ビットの次位あるいは
さらに次位のアドレス入力で区別するようにしても良い
。また、１つの上位ビットアドレス入力で区別するだけ
でなく、例えば最上位ビットアドレス入力と次位ビット
アドレス入力との組合せで区別するようにしてもよい。
従つて、前記したように特殊な表示効果を実現するため
の装置、あるいは並列ｎビットデータを並列頷ビットデ
ータに変換して出力する装置に適用すれば優れた効果が
ある。
しているが、ダイナミック型のメモリを用いる場合にも
同様に適用できるものである。また、２組の並列ｎビッ
トデータの記憶番地の境界、すなわち上位番地と下位番
地との境界は、メモリの最上位ビットアドレス入力で区
別するようにしているが、最上位ビットの次位あるいは
さらに次位のアドレス入力で区別するようにしても良い
。また、１つの上位ビットアドレス入力で区別するだけ
でなく、例えば最上位ビットアドレス入力と次位ビット
アドレス入力との組合せで区別するようにしてもよい。
従つて、前記したように特殊な表示効果を実現するため
の装置、あるいは並列ｎビットデータを並列頷ビットデ
ータに変換して出力する装置に適用すれば優れた効果が
ある。
Ｊ図面の簡単な説明
第１図は本発明の一実施例を示すブロック図、第２図は
その動作を説明するための信号波形図である。
その動作を説明するための信号波形図である。
１ ・・・・・・マイクロプロセッサ、２・・・・・・
セレクタ、３・・・・・・メモリ、４ 〜６ ・・・・
・・ラッチ、７ ・・・・・・並列頷ビットのデータバ
ス。
セレクタ、３・・・・・・メモリ、４ 〜６ ・・・・
・・ラッチ、７ ・・・・・・並列頷ビットのデータバ
ス。
Claims (1)
- １ メモリに記憶した並列ｎビットデータを並列２ｎビ
ットデータとして出力するメモリアドレス方式において
、マイクロプロセッサからのメモリアドレス信号および
リードサイクルの間に論理“１”と“０”とを繰り返す
第１の信号を少くとも１つの上位ビットとして含む各々
並列ｉビットの信号が与えられる第１および第２の入力
を有しリードライト信号が読出し時および書き込み時に
それぞれ前記第１および第２の入力を各個に選択して前
記メモリの同一アドレス端子群にアドレス信号として与
えるセレクタと、前記メモリからの読出しデータを前記
第１の信号の前記リードサイクル間における立上りタイ
ミングでラッチする第１のラッチ回路と、この第１のラ
ッチ回路に保持された信号を前記リードサイクルの終了
と同期した第２の信号の立上りタイミングでラッチする
第２のラッチ回路と、前記メモリからの読出しデータを
前記第２の信号の立上りタイミングでラッチする第３の
ラッチ回路とを備え、並列ｎビットデータの書込み時に
は、前記第１の信号で示されるメモリアドレスを境界と
して並列ｎビットデータを前記メモリアドレス信号にし
たがう２つのメモリアドレスに書込み、データ読出し時
には、並列２ｎビットのデータ読出しサイクルにおいて
前記２ｎ信号として第１の論理“１”と“０”とを与え
かつ前記メモリアドレス信号と同一値として２組の並列
ｎビットデータを時分割で読出し、次の並列２ｎビット
のデータ読出しサイクルにおいて並列２ｎビットデータ
として出力し得るようにしたことを特徴とするメモリア
ドレス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13327580A JPS6048828B2 (ja) | 1980-09-25 | 1980-09-25 | メモリアドレス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13327580A JPS6048828B2 (ja) | 1980-09-25 | 1980-09-25 | メモリアドレス方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5758280A JPS5758280A (en) | 1982-04-07 |
| JPS6048828B2 true JPS6048828B2 (ja) | 1985-10-29 |
Family
ID=15100816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13327580A Expired JPS6048828B2 (ja) | 1980-09-25 | 1980-09-25 | メモリアドレス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6048828B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6057456A (ja) * | 1983-09-08 | 1985-04-03 | Oki Electric Ind Co Ltd | マイクロプロセツサのメモリアクセス装置 |
| JPS60117286A (ja) * | 1983-11-29 | 1985-06-24 | 三菱電機株式会社 | 映像表示制御装置 |
| JPS6123237A (ja) * | 1984-07-11 | 1986-01-31 | Sanyo Electric Co Ltd | マイクロコンピユ−タの命令読み出し方法 |
| JPS6292056A (ja) * | 1985-10-17 | 1987-04-27 | Fujitsu Ltd | 読出書込制御方式 |
-
1980
- 1980-09-25 JP JP13327580A patent/JPS6048828B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5758280A (en) | 1982-04-07 |
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