JPS6350706Y2 - - Google Patents
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- Publication number
- JPS6350706Y2 JPS6350706Y2 JP5538882U JP5538882U JPS6350706Y2 JP S6350706 Y2 JPS6350706 Y2 JP S6350706Y2 JP 5538882 U JP5538882 U JP 5538882U JP 5538882 U JP5538882 U JP 5538882U JP S6350706 Y2 JPS6350706 Y2 JP S6350706Y2
- Authority
- JP
- Japan
- Prior art keywords
- bits
- data
- character
- generator
- shift register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Digital Computer Display Output (AREA)
Description
【考案の詳細な説明】
本考案は表示回路に係り、文字，図形発生器の
発生する１データとビツト数の等しいｎビツトレ
ジスタ、ｎ／２ビツトシフトレジスタ、マルチプ
レクサとにより、２データで文字，図形の１ライ
ンを表示する際、文字，図形の中央位置にノイズ
が入ることのない表示回路を提供することを目的
とする。
発生する１データとビツト数の等しいｎビツトレ
ジスタ、ｎ／２ビツトシフトレジスタ、マルチプ
レクサとにより、２データで文字，図形の１ライ
ンを表示する際、文字，図形の中央位置にノイズ
が入ることのない表示回路を提供することを目的
とする。
一般に文字，図形等をCRTに表示させる場合、
文字発生器、グラフパターン発生器等が使用され
る。この文字発生器、グラフパターン発生器はリ
ード・オンリー・メモリ（以下「ROM」とい
う）で作成され、一般にROMは８ビツト構成で
あり、CRTに表示される１文字は横方向５ドツ
ト又は７ドツトとされていた。従来、この１文字
を横９ドツト以上たとえば16ドツトで表示する場
合、２個のROMで横16ドツトを表示させる方法
ではROMが２個必要となり夫々のROMの読み
出しを制御する制御回路等が複雑となるため、１
つのROMから８ドツトずつ２回読み出し、これ
で１ドツトの横16ドツトを表示させていた。しか
し、この場合ROMの第１回目の読み出しから第
２回目の読み出しまでに僅かながら時間退れがあ
る等により、CRT上の１文字の各ラインの８ド
ツト目と９ドツト目との間にノイズが表われると
いう欠点があつた。
文字発生器、グラフパターン発生器等が使用され
る。この文字発生器、グラフパターン発生器はリ
ード・オンリー・メモリ（以下「ROM」とい
う）で作成され、一般にROMは８ビツト構成で
あり、CRTに表示される１文字は横方向５ドツ
ト又は７ドツトとされていた。従来、この１文字
を横９ドツト以上たとえば16ドツトで表示する場
合、２個のROMで横16ドツトを表示させる方法
ではROMが２個必要となり夫々のROMの読み
出しを制御する制御回路等が複雑となるため、１
つのROMから８ドツトずつ２回読み出し、これ
で１ドツトの横16ドツトを表示させていた。しか
し、この場合ROMの第１回目の読み出しから第
２回目の読み出しまでに僅かながら時間退れがあ
る等により、CRT上の１文字の各ラインの８ド
ツト目と９ドツト目との間にノイズが表われると
いう欠点があつた。
本考案は上記の欠点を除去したものであり、以
下図面と共にその１実施例につき説明する。
下図面と共にその１実施例につき説明する。
ここで説明の都合上、CRTの１画面全面を上
下左右に４分割し、左上の画面にたとえば横16ド
ツト×縦16ドツトのマトリツクスで第２図に示す
１文字を表示するものとする。
下左右に４分割し、左上の画面にたとえば横16ド
ツト×縦16ドツトのマトリツクスで第２図に示す
１文字を表示するものとする。
第１図は本考案になる表示回路の１実施例のブ
ロツク系統図を示す。１はたとえば中央処理装置
（CPU）より１画面分の文字，図形データが入来
する入力端子であり、第２図に示す文字を左上と
し次に右上、左下、右下の画面に表示する４つの
文字，図形データが順にランダムアクセスメモリ
（以下「RAM」という）２に記憶される。また、
３はクロツクパルスの入来する入力端子であり、
このクロツクパルスは後述する第１のシフトレジ
スタ４、第２のシフトレジスタ５，タイミングパ
ルス発生器６、アドレス信号発生器７に供給され
る。アドレス信号発生器７はクロツクパルスを計
数する１０ビツトカウンタであり、この１０ビツ
トの計数値のうち第３（２3）ビツトから第６（２
６）ビツトまでを後述する文字，図形発生器８の
アドレス信号の第１〜４ビツトとして供給すると
共に、計数値の第５，第10ビツトを夫々RAM２
のアドレス信号の第１，第２ビツトとしてRAM
２に供給し、また、たとえば計数値の第３（２3）
ビツトをタイミングパルス発生器４に同期信号と
して供給する。第３図Ａはクロツクパルスを示
し、第３図Ｂ，Ｃに夫々アドレス信号発生器７の
計数値の第３ビツト、第４ビツトを示す。タイミ
ングパルス発生器６は、第３図Ｂに示す計数値の
第３ビツトの立下りを検出するリセツトされ、そ
の後、７番目のクロツクパルスの立下りからパル
ス幅がクロツクパルスの１周期で第３図Ｄに示す
第１のロードパルスLD1を発生すると共に、12番
目のクロツクパルスの立下りからパルス幅がクロ
ツクパルスの１周期で第３図Ｅに示す第２のロー
ドパルスLD2を発生し、第１のロードパルスLD1
をマルチブレクサ９、オア回路１０、シクトレジ
スタ５に供給し、第２のロードパルスLD2をオア
回路１０に供給する。
ロツク系統図を示す。１はたとえば中央処理装置
（CPU）より１画面分の文字，図形データが入来
する入力端子であり、第２図に示す文字を左上と
し次に右上、左下、右下の画面に表示する４つの
文字，図形データが順にランダムアクセスメモリ
（以下「RAM」という）２に記憶される。また、
３はクロツクパルスの入来する入力端子であり、
このクロツクパルスは後述する第１のシフトレジ
スタ４、第２のシフトレジスタ５，タイミングパ
ルス発生器６、アドレス信号発生器７に供給され
る。アドレス信号発生器７はクロツクパルスを計
数する１０ビツトカウンタであり、この１０ビツ
トの計数値のうち第３（２3）ビツトから第６（２
６）ビツトまでを後述する文字，図形発生器８の
アドレス信号の第１〜４ビツトとして供給すると
共に、計数値の第５，第10ビツトを夫々RAM２
のアドレス信号の第１，第２ビツトとしてRAM
２に供給し、また、たとえば計数値の第３（２3）
ビツトをタイミングパルス発生器４に同期信号と
して供給する。第３図Ａはクロツクパルスを示
し、第３図Ｂ，Ｃに夫々アドレス信号発生器７の
計数値の第３ビツト、第４ビツトを示す。タイミ
ングパルス発生器６は、第３図Ｂに示す計数値の
第３ビツトの立下りを検出するリセツトされ、そ
の後、７番目のクロツクパルスの立下りからパル
ス幅がクロツクパルスの１周期で第３図Ｄに示す
第１のロードパルスLD1を発生すると共に、12番
目のクロツクパルスの立下りからパルス幅がクロ
ツクパルスの１周期で第３図Ｅに示す第２のロー
ドパルスLD2を発生し、第１のロードパルスLD1
をマルチブレクサ９、オア回路１０、シクトレジ
スタ５に供給し、第２のロードパルスLD2をオア
回路１０に供給する。
RAM２はアドレス信号発生器７よりのアドレ
ス信号が２ビツト「00」のとき左上の文字，図形
データを読み出し、またアドレス信号が２ビツト
「01」，「10」，「11」のとき夫々右上、左下、右下
の文字，図形データを読み出して文字，図形発生
器８に供給する。文字，図形発生器８はアドレス
信号発生器７の計数値の第３〜第６ビツトである
アドレス信号を第１〜第４ビツトとし、更に
RAM２よりの夫々の文字，図形データを第５ビ
ツト以上の上位ビツトとするアドレスを有し、各
アドレス毎に１バイト（＝８ビツト）のパターン
データを読み出すROMである。この文字，図形
発生器８は読み出された８ビツトのパターンデー
タの下位ビツト（第１〜第４）ビツトをこの文
字，図形発生器の出力ビツト数の1/2のビツト数
である４段構成のシフトレジスタ５の第１〜第４
ビツト及びマルチプレクサ９に供給し、上位ビツ
ト（第５〜第８）ビツトをシフトレジスタ４の上
位４ビツト及びマルチプレクサ９に供給する。
ス信号が２ビツト「00」のとき左上の文字，図形
データを読み出し、またアドレス信号が２ビツト
「01」，「10」，「11」のとき夫々右上、左下、右下
の文字，図形データを読み出して文字，図形発生
器８に供給する。文字，図形発生器８はアドレス
信号発生器７の計数値の第３〜第６ビツトである
アドレス信号を第１〜第４ビツトとし、更に
RAM２よりの夫々の文字，図形データを第５ビ
ツト以上の上位ビツトとするアドレスを有し、各
アドレス毎に１バイト（＝８ビツト）のパターン
データを読み出すROMである。この文字，図形
発生器８は読み出された８ビツトのパターンデー
タの下位ビツト（第１〜第４）ビツトをこの文
字，図形発生器の出力ビツト数の1/2のビツト数
である４段構成のシフトレジスタ５の第１〜第４
ビツト及びマルチプレクサ９に供給し、上位ビツ
ト（第５〜第８）ビツトをシフトレジスタ４の上
位４ビツト及びマルチプレクサ９に供給する。
ここで第３図Ｂに示すパルスのローレベル期間
ａにおいてアドレス信号発生器７の計数値が
「０」から「８」まで変化しているとするとき、
文字，図形発生器８からは第２図の文字の第１ラ
イン（最上部の横１列）の左端より順にQ1〜Q8
の８ビツトで「０」が白色ドツト、「１」が黒色
ドツトを表す「00111111」というパターンデータ
が読み出される。マルチプレクサ９はロードパル
スLD1がハイレベルのとき文字，図形発生器８よ
りのパターンデータの上位４ビツト（第５〜第８
ビツト）を文字，図形データ発生器８の出力する
ビツト数と同じビツト数である８段構成のシフト
レジスタ４の下位４段（第１〜第４段）に供給
し、ローレベルのときパターンデータの下位４ビ
ツト（第１〜第４ビツト）をシフトレジスタ４の
下位４段（第１〜第４段）に供給する。またオア
回路１０はロードパルスLD1又はLD2がハイレベ
ルであるとき第３図Ｆに示すロードパルスをシフ
トレジスタ４に供給する。シフトレジスタ４，５
は夫々のロード端子にロードパルスLD1，LD2が
供給されたときのみ、夫々に供給されているパタ
ーンデータをロードする。このため、第３図Ｄの
パルスｂによりシフトレジスタ４，５には第４図
Ａに示す如くQ1〜Q8の８ビツトのパターンデー
タがロードされ、シフトレジスタ５はクロツクパ
ルスにより各段の記憶内容を夫々に隣接する下位
の段に転送し、最下位の第１段より順に映像信号
変換器１１へ供給し、シフトレジスタ４も同様に
各段の記憶内容を夫々の下位の段に転送し、その
最下位の第１段の記憶内容をシフトレジスタ５の
最上位段に供給する。映像信号変換器１１は供給
されるデイジタルのパターンデータを、「１」が
白、「０」が黒として表示され、水平同期信号及
び垂直同期信号の付加された映像信号を生成して
出力する。
ａにおいてアドレス信号発生器７の計数値が
「０」から「８」まで変化しているとするとき、
文字，図形発生器８からは第２図の文字の第１ラ
イン（最上部の横１列）の左端より順にQ1〜Q8
の８ビツトで「０」が白色ドツト、「１」が黒色
ドツトを表す「00111111」というパターンデータ
が読み出される。マルチプレクサ９はロードパル
スLD1がハイレベルのとき文字，図形発生器８よ
りのパターンデータの上位４ビツト（第５〜第８
ビツト）を文字，図形データ発生器８の出力する
ビツト数と同じビツト数である８段構成のシフト
レジスタ４の下位４段（第１〜第４段）に供給
し、ローレベルのときパターンデータの下位４ビ
ツト（第１〜第４ビツト）をシフトレジスタ４の
下位４段（第１〜第４段）に供給する。またオア
回路１０はロードパルスLD1又はLD2がハイレベ
ルであるとき第３図Ｆに示すロードパルスをシフ
トレジスタ４に供給する。シフトレジスタ４，５
は夫々のロード端子にロードパルスLD1，LD2が
供給されたときのみ、夫々に供給されているパタ
ーンデータをロードする。このため、第３図Ｄの
パルスｂによりシフトレジスタ４，５には第４図
Ａに示す如くQ1〜Q8の８ビツトのパターンデー
タがロードされ、シフトレジスタ５はクロツクパ
ルスにより各段の記憶内容を夫々に隣接する下位
の段に転送し、最下位の第１段より順に映像信号
変換器１１へ供給し、シフトレジスタ４も同様に
各段の記憶内容を夫々の下位の段に転送し、その
最下位の第１段の記憶内容をシフトレジスタ５の
最上位段に供給する。映像信号変換器１１は供給
されるデイジタルのパターンデータを、「１」が
白、「０」が黒として表示され、水平同期信号及
び垂直同期信号の付加された映像信号を生成して
出力する。
次に第３図Ｂのパルスのハイレベル期間Ｃにお
いて文字，図形発生器８からは第２図の文字の第
１ラインのQ9〜Q16の８ビツトのパターンデータ
「11111000」が読み出され、シフトレジスタ５に
パターンデータのビツトQ5〜Q8がシフトされた
時点で第３図Ｅのパルスｄが発生されるとシフト
レジスタ４には第４図Ｂに示す如くQ9〜Q16の８
ビツトのパターンデータがロードされ、シフトさ
れて出力される。以降、シフトレジスタ５からは
右上の文字，図形データの第１ラインが同様にし
て出力され、次に第２図に示す文字，図形データ
の第２ラインと順次出力される。
いて文字，図形発生器８からは第２図の文字の第
１ラインのQ9〜Q16の８ビツトのパターンデータ
「11111000」が読み出され、シフトレジスタ５に
パターンデータのビツトQ5〜Q8がシフトされた
時点で第３図Ｅのパルスｄが発生されるとシフト
レジスタ４には第４図Ｂに示す如くQ9〜Q16の８
ビツトのパターンデータがロードされ、シフトさ
れて出力される。以降、シフトレジスタ５からは
右上の文字，図形データの第１ラインが同様にし
て出力され、次に第２図に示す文字，図形データ
の第２ラインと順次出力される。
このため、１文字のパターンデータのQ8，Q9
のビツトは連続して出力され、各文字，図形の中
央位置にノイズが入ることはない。また、従来使
用されていた高速転送可能なバイポーラトランジ
スタのシフトレジスタの他に比較的低速の転送し
か行なえないコンプリメンタリMOSのシフトレ
ジスタを使用することが可能である。
のビツトは連続して出力され、各文字，図形の中
央位置にノイズが入ることはない。また、従来使
用されていた高速転送可能なバイポーラトランジ
スタのシフトレジスタの他に比較的低速の転送し
か行なえないコンプリメンタリMOSのシフトレ
ジスタを使用することが可能である。
なお、CRTの１画面に４つの文字，図形を表
示するものとして説明をしたがこれに限定される
ものでなく、また、文字図形発生器は８ビツトの
パターンデータを出力するとしたが、これは何ビ
ツトであつても良く、このときシフトレジスタ４
の構成段数は文字、図形発生器の出力ビツト数ｎ
（ｎは２の倍数）と等しく、シフトレジスタ５は
これの1/2の段数ｎ／２であれば良く、上記実施
例に限定されない。
示するものとして説明をしたがこれに限定される
ものでなく、また、文字図形発生器は８ビツトの
パターンデータを出力するとしたが、これは何ビ
ツトであつても良く、このときシフトレジスタ４
の構成段数は文字、図形発生器の出力ビツト数ｎ
（ｎは２の倍数）と等しく、シフトレジスタ５は
これの1/2の段数ｎ／２であれば良く、上記実施
例に限定されない。
上述の如く、本考案になる表示回路は、文字，
図形発生器の発生するｎ（ｎは２の倍数）ビツト
のデータ２個で一の文字，図形の１ラインを表示
するための信号を生成する表示回路において、発
生器より供給されるデータが奇数番目のときその
上位ｎ／２ビツトを取り出し、偶数番目のときそ
の下位ｎ／２ビツトを取り出すマルチプレクサ
と、マルチプレクサよりのｎ／２ビツト及び発生
器よりのデータの上位ｎ／２ビツトを夫々下位
ｎ／２段、上位ｎ／２段にセツトされるｎ段構成
の第１のシフトレジスタと、発生器よりのデータ
が奇数番目のときその上位ｎ／２ビツトをセツト
されると共に第１のシフトレジスタよりの出力さ
れるビツト単位のデータをその最上位段に供給さ
れるｎ／２段構成のシフトレジスタとよりなるた
め、一の文字，図形の表わす２個のデータは連続
しており、文字，図形の中央位置にノイズが入る
ことはなく、また、比較的低速の転送しか行なえ
ないコンプリメンタリMOSで構成されたシフト
レジスタを使用することが可能である。
図形発生器の発生するｎ（ｎは２の倍数）ビツト
のデータ２個で一の文字，図形の１ラインを表示
するための信号を生成する表示回路において、発
生器より供給されるデータが奇数番目のときその
上位ｎ／２ビツトを取り出し、偶数番目のときそ
の下位ｎ／２ビツトを取り出すマルチプレクサ
と、マルチプレクサよりのｎ／２ビツト及び発生
器よりのデータの上位ｎ／２ビツトを夫々下位
ｎ／２段、上位ｎ／２段にセツトされるｎ段構成
の第１のシフトレジスタと、発生器よりのデータ
が奇数番目のときその上位ｎ／２ビツトをセツト
されると共に第１のシフトレジスタよりの出力さ
れるビツト単位のデータをその最上位段に供給さ
れるｎ／２段構成のシフトレジスタとよりなるた
め、一の文字，図形の表わす２個のデータは連続
しており、文字，図形の中央位置にノイズが入る
ことはなく、また、比較的低速の転送しか行なえ
ないコンプリメンタリMOSで構成されたシフト
レジスタを使用することが可能である。
第１図は本考案回路の１実施例のブロツク系統
図、第２図は１文字のドツトパターンの１例を示
す図、第３図Ａ〜Ｆは第１図示の回路各部の信号
波形図、第４図Ａ，Ｂはシフトレジスタの記憶内
容を模式的に示す図である。 ２……RAM、４，５……シフトレジスタ、６
……タイミングパルス発生器、７……アドレス信
号発生器、８……文字，図形発生器、９……マル
チプレクサ、１０……オア回路、１１……映像信
号変換器。
図、第２図は１文字のドツトパターンの１例を示
す図、第３図Ａ〜Ｆは第１図示の回路各部の信号
波形図、第４図Ａ，Ｂはシフトレジスタの記憶内
容を模式的に示す図である。 ２……RAM、４，５……シフトレジスタ、６
……タイミングパルス発生器、７……アドレス信
号発生器、８……文字，図形発生器、９……マル
チプレクサ、１０……オア回路、１１……映像信
号変換器。
Claims (1)
- 文字、図形発生器の発生するｎ（ｎは２の倍数）
ビツトのデータ２個で一の文字、図形の１ライン
を表示するための信号を生成する表示回路におい
て、該発生器より供給されるデータが奇数番目の
ときその上位ｎ／２ビツトを取り出し、偶数番目
のときその下位ｎ／２ビツトを取り出すマルチプ
レクサと、該マルチプレクサよりのｎ／２ビツト
及び該発生器よりのデータの上位ｎ／２ビツトを
夫々下位ｎ／２段、上位ｎ／２段にセツトされる
ｎ段構成の第１のシフトレジスタと、該発生器よ
りのデータが奇数番目のときその上位ｎ／２ビツ
トをセツトされると共に該第１のシフトレジスタ
より出力されるビツト単位のデータをその最上位
段に供給されるｎ／２段構成のシフトレジスタと
よりなる表示回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5538882U JPS58157383U (ja) | 1982-04-16 | 1982-04-16 | 表示回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5538882U JPS58157383U (ja) | 1982-04-16 | 1982-04-16 | 表示回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58157383U JPS58157383U (ja) | 1983-10-20 |
| JPS6350706Y2 true JPS6350706Y2 (ja) | 1988-12-27 |
Family
ID=30065972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5538882U Granted JPS58157383U (ja) | 1982-04-16 | 1982-04-16 | 表示回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58157383U (ja) |
-
1982
- 1982-04-16 JP JP5538882U patent/JPS58157383U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58157383U (ja) | 1983-10-20 |
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