JPS5876882A - ダイナミツク型メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はダイナミック型メモリ装置、特に光電変換装置
によりアナログデジタル変換器を介して読み込まれ、ま
たデジタルアナログ変換器を介・して読み出されるデジ
タル画素信号を記憶する大容量のダイナミック型メモリ
装置（ランダムアクセスメソリ、以下ＲＡＭと言う）に
関する。

本発明の目的は各ライン毎の画素数が大きくまたライン
数が大きい大容量型のダイナミック型メモリで高解像度
のモニターだけでなく低解像度の標準モニターとも接続
できるダイナミック型メモリ装置を提供することを目的
とする。

また本発明では標準型のビデオ装置で再生した場合高解
像の画像メモリから得られる映像信号が標準型のビデオ
メモリに移しかえられてしまうのを防１１することをも
目的とする。

本発明によればこの目的は次のようにして達成される。

すなわち本発明によるメモリ装置はｎ×ｎＸ１ビツトに
対応するメモリセルを有するＲＡＭ、を備えてい、て飛
び越し走査法に従って走査される映像の全ての奇数走査
ラインに対応する画像を記憶するためのラインメモリセ
ル群を有するｍｌの記憶部分と全ての、空数走査ライン
に対応する画′像を記憶するラインメモリセル群を有す
る第２の記憶部分に分割されている。また本発明による
メモリ装置は画像の階調数に従って決まる数のＲＡＭセ
グメントから構成され、また各ＲＡＭセグメントは行お
よび列ごとに同時にアドレス可能な前後して配置された
複数のＲＡＭ’チップより成り、そのＲＡ　Ｍチップの
数は読み書き操作の最小サイクル時間および画素走査時
間により決められ、またライン数の少ないモニターによ
り画像信号を走査して再生する場合制御回路により少な
くとも所定ラインに対応するラインメモリセル群がスキ
ップされ、その場合最小解像度で読み出されるラインニ
対応するラインメモリセル群は列に沿って配置されてお
り、またスキップされるラインに対応するラインメモリ
セル群は行に沿って隣接して配置される。ここでｎはメ
モリの列ないし行に配置されたメモリセルの数である。

よく知られているようにＲＡＭチップはいわゆる書き込
み或いは読み込み工程においていわゆる最小サイクル時
間を有し、この最小サイクル時間は通常再生すべき映像
のいわゆる画素走査時間よりもわずか大きい時間となっ
ている。このことはテレビのような映像を処理し再生す
るための大容量型のメモリは非常に遅いということを意
味する。

従って好ましくは多数のＲＡＭチップが前後して並べて
配置され、これらのＲＡＭチップは行毎におよび列毎に
同時に選択ないし読み出すことができるようになってい
る。それによってＲＡＭチップのアドレスを選択する場
合同時に他のＲＡＭチップの番地も指定されることにな
る。

本発明によるダイナミック型メモリ装置は飛び越し走査
法に従って走査される映像の全ての奇数走査ラインに対
応する画素を記憶するラインメモリセル群が１つの記憶
部分に、・また偶数の走査ラインに対応する画像を記憶
するラインメモリセル群が第２の記憶部分にそれぞれ格
納されるという利点を有している。さらに第１の読み出
しサイクル中全奇数ラインメモリセル群を読み出し、続
く第２の読み出しサイクル中全偶数ラインメモリセル群
を読み出す場合、各ラインを読み出す時、同時にそのメ
モリセルをリフレッシュできるという利点が得られる。

読み出しをいわゆるリフレッシュ時間よりも常に短かく
するために、個々のメモリラインを列方向にみて高速に
駆動させることが望ましい。このことは解像度が小さい
モニター装置を用いた場合のラインメモリセル群を読み
出す場合にも当てはまる。最小解像度で読み出す場合の
ラインメモリセル群を列方向に沿って並べ、またそれぞ
れスキツプするラインに対応したラインメモリセル群は
行方向に隣接して配置するようにしているので、それぞ
れ走査すべきラインメモリセル群は最小走査速度で走査
することができる。

ライン走査メモリ群を列に沿って配置することにより、
各メモリラインを高速で走査することができるので、そ
の結果走査時間はリフレッシュ時間よりも短かくなる。

このリフレッシュ時間とは、一度記憶された信号が損失
されることなく記憶されたままの状態となっている時間
である。ＲＡＭにおいて完全なアドレス信号を印加する
ことにより単独のビットだけではなく、指定されたＲＡ
Ｍ列ないし行の全体のビットを再びリフレッシュするこ
とができる。

さらに、本発明の好ましい実施例によれば、各走査ライ
ンに対するラインメモリセル群は１つの列方向だけに沿
って配置されるようになっている。

さらに、本発明の好ましい実施例によれば、ＲＡＭチッ
プのそれぞれ列に沿って配置されたメモリセル群の数な
らびに岐小解像度、従って読み出されるべきラインに対
応したラインメモリセル群の数はダイナミック型メモリ
装置のリフレッシュ時間によって制限される。

また、本発明の好ましい実施例によれば、ＲＡＭセグメ
ントは入力側ｔこ配置されたシフトレジスタと出力側に
配置されたシフトレジスタを有し、　　−入力側に配置
された並列出力端子を有するシフトレジスタが各ＲＡＭ
チップの信号入力端子と接続され、また出力側に配置さ
れた並列入力端子を有するシフトレジスタはＲＡＭチッ
プの信号出力端子とそれぞれ接続されるようになってい
る。

これによって、ＲＡＭチップの出力端子に同時に現われ
る映像信号は、メモリの最小サイクル時間ンこ同期して
シフトレジスタンこ転送され、また、このシフトレジス
タは画素信号継続時間に同期して信号を処理することが
できるという利点が得られる。従って、ＲＡＭチップの
数に対応してサイクル時間に比較しより速い時間で読み
出すことができる。

さらに、本発明の好ましい実施例によれば、制御回路は
モニターの所定の解像度に関連した複数個のクロック発
生器を有し、そのクロック発生器はマルチプレクサを介
して、同期制御回路並びに行列アドレス信号発生回路と
接続されるようになっている。

次に、添付図面を参照して本発明の実施例を詳細に説明
する。

第１図ｔこおいて符号１で示すものはカメラであり、そ
のカメラのレンズを介して画像が光電変換器、特にＣＣ
Ｄラインに結像される。このＣＣＤラインは符号３で示
されており、その後段には信号処理回路４が接続される
。この信号処理回路４は信号線５を介してアナ四グデジ
タル変換Ｉ９５の入力端子に接続される。アナログデジ
タル変換器５は８個の並列出力を有し、それにより２５
６の信号の組み合わせが得られる。この２５６個の信号
の組み合わせは、各画素の階調を表わすのに必要なもの
である。アナログデジタル変換器５０８個の出力端子Ａ
ｌ−Ａ３は直列制御線６を介して１６個のメモリセル８
を有するシフトレジスタ７直列入力端子に接続されてい
゛る。シフトレジスタ７のクロック入力端子は、クロッ
ク発生器９と接続され、そのクロック発生器の周波数は
カメラのＣＣＤラインの読み取り周波数に等しい。

シフトレジスタ７の１６個の出力は同様な構成で前後し
て配置された１６個のＲＡＭチップＩＱと接続されてい
る。この１６個のＲＡＭチップはそれによってＲＡＭセ
グメント１３を構成する。

８個の行アドレス入力端子Ｈと８個の列アドレス入力端
子■は１６ビツトのＲＡＭアドレス信号発生器１２と接
続される。符号１３で示された４ビツトシフトレジスタ
制御回路によって１６個の個々のＲＡＭチップｌＯに入
る信号の流れが制御される。１６個のＲＡＭチップの１
６本の情報出力端子は、パラレルシリアルシフトレジス
タ１４の１６個の入力端子と接続されており、このシフ
トレジスター４の１６個のレジスタ段はそれぞれ１５の
符号で図示されている。シフトレジスター４の直列出力
はデジタルアナログ′変換器１６のそれぞれの入力端子
と接続されており、このデジタルアナログ変−換器１６
のアナログ出力は直接ビデオ出力端子（高解像度用）１
７と接続されると共に、抵抗１９　トコンデンサ２０か
ら成るローパスフィルタな介して低解像度のモニター用
（標準解１象度）の出力端子１８と接続される。

アナログデジタル変換器５の他の出力端子Ａ２〜Ａ８は
それぞれ対応したシフトレジスタならびにＲＡＭセグメ
ントと接続されているが、図を簡単にするために両シフ
トレジスタとその間に接続された出力端子Ａ１及び最後
の出力端子Ａ８用のＲＡＭセグメントのみが図示されて
いる。その場合、両者を区別するために、参照番号にダ
ッシュが付されている。

第１図に示したダイナミック型メモリ装置は、１０２４
Ｘ１０２４の画素を処理するように構成されている。Ｒ
ＡＭチップ１０には２５６Ｘ２５６のメモリセル（すな
わちビット）が設けられており、同様に配置され１前後
して配置された他の１５個のＲＡＭチップと共に２ビツ
トの容量をもったメモリが得られる。この画素メモリは
アナログデジタル変換器５によりデジタル映像信号に変
換されたビデオデータ語の各ビットが１０２４刈０２４
Ｘ］ビツトのＲＡＭセグメントに格納されるように構成
さ・れている。このＲＡＭセグメントにおいて並列に接
続さ＼れた１６個のＲＡＭチップのアドレス入力端子に
７ドレス信号が印加されると（回路１２より）１６個の
ＲＡＭチップの出力端子には並列に１６ビツトが現われ
、この１６ビツトはパラレ・ルシリアルシフトレジスタ
凸を介して、シフトレジスタ制御回路１３の制御を受け
、順次読み出される。この１６個の直列に読み出された
画素信号は他の７個のシフトレジスタから得られる対応
した画素信号と共にそれぞれビデオデータ語を形成する
。それ１れ１つのアドレスのもとに１６個の画素に対応
するデータが格納される。１６個の画素を読み出すため
に４ビツトのシフトレジスタ制御回路が必要となるので
、１つのＲＡＭチップには２５６Ｘ２５６のメモリセル
（２１６）をもった記憶場所が発生する。これらめメモ
リセルは２ξ６のＲＡＭ列と２５６のＲＡＭ行に分割さ
れる。

ＣＣＤＣＤフィン例えばモータ゛などにより全画像面に
わたって移動される。全体として１０２４Ｘ１０２４の
画素に対して２秒の画像走査時間が望ましい。この場合
、ＣＣＤラインは画像面にわたって移動される。クロッ
ク発生器９によって各デジタル画素信号が２μｓ（マイ
クルセカンド）以内にシフトレジスタ７に移送される。

いま各ビデオフィールドに対して２０　ｍ　ｓのサイク
ル時間が必要とすると、画素信号を１０２４Ｘ１０２４
の画素用のモニターにおいてビデオ信号処理を行なう場
合、全体の映像に対ルて４０ｍ５のサイクル時間が必要
となる。従うて各画素に対しては帰線消去時間を考慮し
て３２ｎｓにわたる画素走査時間が必要となる。

第２図には１６個の前後して配置されたＲＡＭチップ１
０を有するＲＡＭセグメント１１が図示されている。各
ＲＡＭチップは２５６　Ｘ２５６（２”）のメモリセル
を有する。ＲＡＭチップの１つの列に沿って配置された
それぞれ６，４個のメモリセルは１つの映像ラインに割
り当てられる。これは、その後に配置されたＲＡＭチッ
プにも当ては゛まるので、各ラインに対しては６４Ｘ１
６のメモリセル（１０２４個のメモリセル）の容量をも
った格納場所が割り当てられるこ・とになる。

ビデオ映像は飛び越し走査法によって再生されるので、
この場合、各ＲＡＭチップは第１と第２嘉 の記憶部分に分割される。各ＲＡＭチップの第１部分は
奇数の走査線に、また第２の部分は偶数の走査線に割り
当てられる。

ビデオ信号の再生には高解像度のモニタｉを用、いて高
解像度のビデオ映像が再生される場合と、それに対して
約牟分の解像度をもったモニターを用いて再生される場
合とがある。このことは半分の解像度を持ったビデオ信
号の再生の場合には、それぞれ格納されたビデオライン
信号をスキップさせなければならないことを意味する。

従って、高解像度のモニターを用いて全部の記憶情報を
再生する場合には、第１．第３．第５等の映像ラインが
再生され、続くサイクルで第２．第４．第６等の映像ラ
インが再生される。一方、半分の解像度をもって再生す
る場合には、各第３．第７．第１１等のラインが、続い
て第４．第８．第１２等のラインがスキップされる。

ビデオ映像信号を高解像度ないしは半分の選択的に再生
する場合には次のようなビデオライン対応したラインメ
モリセル群の構成が好ましい。半分の解像度で再生され
るビデオラインに対応する個々のラインメモリセル群は
それぞれ１つの列に沿って配置される。従って１６個の
ＲＡＭチップのそれぞれ第１の列には第１のラインＺｌ
用の１６個）のメモリセルが存在することになる。この
６４個のラインメモリセル群は第１の映像ラインＺｌに
割り当てられる。その下には→インＺ５のラインメモリ
セル群が存在する。さらにその下にはラインｚ９のライ
ンメモリセル群が続く。この第１列の最後のラインメモ
リセル群はラインＺ１３に割り当てられる。またＲＡＭ
チップの第１列に隣接する第２番目の列にはＺ３．Ｚ７
．Ｚｌ　１及び２１５に関連したラインメモリセル群が
設けられる。また、第３列目には、Ｚｌ　７．　Ｚ２１
．　Ｚ２５及びＺ２９のラインメモリセル群が配置され
る。

さらにその隣にラインＺ１９．Ｚ２３．Ｚ２７゜２３１
のラインメモリセル群が配置される。また前後して配置
されたＲＡＭチップの第２の記憶部分の第１列Ｅ）ｉＺ
２．Ｚ６．ＺＩ　Ｏ，Ｚｌ　４に対するラインメモリセ
ル群が配置され、その隣の列にはＺ４．Ｚ８．　ＺＩ２
．　ＺＩ６用のラインメモリセル群が配置される。さら
にその隣にはＺ１８Ｚ２２．Ｚ２６．　Ｚ３０のライン
メモリセル群が配置され、それに続く列にはＺ２０．Ｚ
２４．Ｚ２８及びＺ３２用のラインメモリセル群が配置
される。

このように個々のＲＡＭチップのメモリの配置を上述し
たように構成すると、各ラインメモリセル群の信号を高
解像度で再生する場合も、また半分の解像度で再生する
場合にもＲＡＭ列ないし行を極めて速く走査することが
できるという利点が得られる。

広帯域ないしは高解像度のモニターで再生を行なう場合
、おのおの格納された全ての映像ラインが再生されるの
で、飛び越し走査法であることを考慮して８個の映像ラ
インが再生された後ＲＡＭがリフレッシュされる。ダイ
ナミック型のメモリ装置の場合にはリフレッシュが必要
であるが、１つのＲＡＭ列が走査される毎に１つのＲＡ
Ｍ列のメモリセルのリフレッシュが行なわれる。いずれ
にしても、このようなダイナミック型のＲＡＭでは、少
なくとも４　ｍ　ｇに１度はリフレッシュを行なう必要
がある。このことは、少なくとも４　ｍ　ｓ以内に全て
のＲＡＭ列アドレス信号を印加しなければならないこと
を示す。本実施偵では高解像度再生の場合、ＲＡＭは８
Ｘ４０／４Ｂ（３２０１１ｓ）以内に走査が行なわれる
ことになる。それによってリフレッシュは確実に必要な
リフレッシュ時間以内に行なわれることになる。

解像度の少ない標準ビデオ再生の場合には１つの映像ラ
インの各画素が読み出されることになるが、その場合、
もちろんローパスフィルタなどを用いてバンド幅を制限
するようにしなければならない。

低解像度の走査の場合には、オリジナルの第２番目の映
像ラインがそれぞれ無視されるので、ＲＡＭラインの全
てのアドレスは４×６４μＳ（約２５０μＳ）以内に番
地が指定され、それによっテリフレッシュが行なわれる
。このリフレッシュサイクル用の時間は明らかに上述し
た４　ｍ　ｓの最小時間よりも短かい時間となる。

第３図において第１図に図示した部分と同一部分には同
一の参照番号が付されており、その場合差を示すために
ダッシュが付けられている。符号２１で示すものは３３
Ｍ）ｊ、：のクロック周波数を有し、映像信号を高解像
度で再生する場合に用いられる第１のクロック発生器を
示す。また、第２のりｐツク発生器２２は２０ＭＨ−の
クロック周波数を有し、標準再生の場合に用いられるも
のである。両クロック発生器はクロック発生器２１と２
２を切り換えるマルチプレクサ回路２３と接続される。

４ビツト制御回路２４は１６個の前後して配置されたＲ
ＡＭチップのパラレルシリアル制御を司どるものである
。符号２５で示すものは各ＲＡＭチップ１００番地を指
定するアドレス回路であり、このアドレス回路２５は同
期回路２６と協働して動作する。信号線Ａを介して同期
回路２６からアドレス回路２５に信号が流れ、また信号
線Ｂを介してアドレス回路２５がら同期回路２６に返信
が行なわれる。アドレス回路２５は、またアドレスチェ
ーンとしても図示されている。回路２５．２６は水平同
期用の同・期パルス、垂、直向期用の同期パルス、水平
ブランキング用のパルスならびに垂直ブランキング用の
パルスを発生させる。それにより各映像ラインならびに
各映像フィールドの画像に対するスタート時点が定めら
れる。この場合には、信号線Ａが有効となる。確認のた
めに回路２６により信号線Ｂを介して各ラインの終了時
ならびにフィールドの終了時を示す確認信号が得うレる
。ＲＡＭアドレスチェーン２５０１６個の並列出力はマ
ルチプレックサ回路２７と接続されこの回路２７は第１
図の８個のＲＡＭセグメント１１に対応するＲＡＭ２８
の１６個のアドレス入力端子、と接続される。

標準解像度の場合には、他のＲＡＭアドレスチェーン２
９が用いられ、このアドレス回路は同様に信号線Ａ、Ｂ
を介して同期回路３０と接続され正いる。制御信号回路
２９，３０により標準の解像度をもった画像処理の制御
が可能になる。この両制御回路により標準モニター上に
は画像を正確にＨ決めさせることができる。ローパスフ
ィルタ１９’、２０’、を用いて高周波のビデオ信号が
除去され、標準のモニター用のバンド幅の信号が得られ
るようになる。

【図面の簡単な説明】

第１図は本発明に千るメモリ装置の概略構成を示した説
明図、第２図はＲＡＭセグメントの構成を示した説明図
、第３図は高解像度と標準解像度の読み取りを制御する
回路のブロック構成図である。 １・・・カメラ・　３・・・ＣＣＤライン　４・・・信
号処理回路　５・・・アナログデジタル変換器　７・・
・シフトレジスタ　８・・・メモリセル　９・・・クロ
ック発生器１０・・・ＲＡＭチップ　１１・・・ＲＡＭ
セグメント１３・・・４ビツトシフトレジスタ制御回路
　１４・・・パラレルシリアルシフトレジスタ　１６・
・・デジタルアナログ変換器　１７・・・高解像度用ビ
デオ出力ｌ訃・・低解像度用出力　２１．２２・・・ク
ロック発生器　２３・・・マルチプレクサ　２，４・・
・４ビツト制御回路２５・・・１６ビツトアドレス回路
　２６・・・同期回路

Claims (1)

1. 【特許請求の範囲】 （］）光電変換装置によりアナログデジタル変換器を介
   して読み込まれ、またデジタルアナログ変換器を介して
   読み出されるデジタル画素信号を記憶するダイナミック
   型メモリ装置において、そのメモリ装置はｎＸｎＸ１ビ
   ツトに対応するメモリセルを有するＲＡＭを備えていて
   、飛び越し走査法に従って走査される映像の全ての奇数
   走査ラインに対応する画像を記憶するためのラインメモ
   リセル群を有する第１の記憶部分と全ての偶数走査ライ
   ンに対応する画像を記憶するラインメモリセル群を有す
   る第２の記憶部分に分割されており、また前記メモリ装
   置は画像の階調数に従って決まる数のＲＡＭセグメント
   から構成され、また各ＲＡＭセグメントは行および列ご
   とに同時にアドレス可能な前後して配置された複数のＲ
   ＡＭチップより成り、そのＲＡＭチップの数は読み書き
   操作　。 の最小サイクル時間および画素走査時間により決められ
   、またライン数の少ない４ニターにより画像信号を走査
   して再生する場合制御回路により少なくとも所定ライン
   に対応するラインメモリセル群がスキップされ、その場
   合最小解像度で読み出されるラインに対応するラインメ
   モリセル群は列に沿って配置されており、またスキップ
   されるラインに対応するラインメモリセル群は行方向に
   隣接して配置されることを特徴とするダイナミック型メ
   モリ装置。 ＜２１　　各走査ラインに対応するラインメモリセル群
   は、１つの列方向だけに沿って配置される特許請求の範
   囲第１項に記載のダイナミック型メモリ装置。 （３）前記ＲＡＭチップのそれぞれ列に沿って配置され
   たメモリセル群の数並びに最小解像度はダイナミック型
   メモリ装置のリフレッシュ時間によって制限される特許
   請求の範囲第１項または第２項に記載のダイナミック型
   メモリ装置。 （４）前記ＲＡＭセグメントは太刀側に配置されたシフ
   トレジスタと出力側に配置されたシフトレジスタを有し
   、入力側に配置された並列出力端子を有するシフトレジ
   スタが各ＲＡＭチップの信号入力端子と接続され、また
   出力側に配置された並列入力端子を有するシフトレジス
   タはＲＡＭチップの信号出力端子とそれぞれ接続される
   特許請求の範囲第１項、第２項または第３項に記載のダ
   イナミック型メモリ装置。 （５）前記制御回路はモニターの所定の解像度に関連し
   た複数個のクロック発生器を有し、そのクロック発生器
   はマルチプレクサを介して同期制御回路並びに行列アド
   レス信号発生回路と接続される特許請求の範囲第１項か
   ら第４項までのいずれか１項に記載のダイナミック型メ
   モリ装置。