JP2696855B2 - 映像信号処理装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、画像蓄積装置を備え、所謂高精細度映像
信号を処理する映像信号処理装置に関する。 〔発明の概要〕 この発明は、高精細度映像信号の処理を行う映像信号
処理装置において、高精細度映像信号を画像分割して蓄
積する各色系列に対応して設けられたメモリバンクの前
段に選択回路部を設けると共に、メモリバンクの後段に
分配回路部を設け、選択回路部，メモリバンク及び分配
回路部を各モードに応じて制御するようにして各入力デ
ィジタルビデオ信号を各メモリバンクに所定のローテー
ションで供給して格納し、メモリバンクに格納された画
像データを所定の順序で読み出して分配回路部で入力側
と同一のデータ列となるように復元して出力するように
構成することにより、ハードウェアの縮小化を図ると共
に、制御の簡素化を図るものである。 〔従来の技術〕 近年では、各種の高精細度映像信号方式が提案され、
その高精細度映像信号に適した各種画像処理のアルゴリ
ズムの開発が進められている。画像処理のアルゴリズム
の開発に際しては、動画像に対する処理評価が行える装
置が不可欠とされ、高精細度映像信号を実時間で連続的
に記憶して再生することができる画像蓄積装置と、画像
処理専用のコンピュータシステムとから成る柔軟性の高
いシュミレーションシステムが要望されている。 ところで、所謂高精細度映像信号では、毎秒30フレー
ムの１フレームを構成する走査線数が例えば1125ライ
ン、アスペクト比が16:9とされ、水平１ラインの画素数
が2200サンプルとされている。このため、サンプリング
周波数が74.25MHzとされ、１画素クロック間隔が約13n
秒とされている。 このような超高速の画像データを現行の画像データと
同様に単一の処理装置で処理することは困難なものであ
り、高速な画像データに対応するための何らかの手段が
必要とされている。そこで、高精細度信号の画面を例え
ば1/4に分割して、並列処理し、動作クロックの周波数
を1/4にして処理することが提案されている。この際に
は、精度良く画面を復元できるように互いの分割領域に
関してオーバーラップ部が設けられた形で処理される。 このように並列処理を行うことで超高速の画像データ
に対応できるようにした映像信号処理装置としては、特
願昭61−174394号明細書に示される本願出願人により先
に鉄案されたものが知られている。この特願昭61−1743
94号明細書に示される映像信号処理装置は、高精細度信
号の画面を分割して蓄積することで高速処理を可能とす
ると共に、高精細度映像信号の処理に用いるメモリの入
出力部に高精細度映像信号の１フレームバッファを設け
て一時的に１フレームバッファに画像データを蓄積し、
この１フレームバッファの任意の範囲の画像データを読
み出せるように構成することで、映像信号処理装置に柔
軟性を持たせると共に、既存のデータ処理装置で処理が
行えるようにしたものである。 また、映像信号処理装置の中心に設けられる画像蓄積
装置としては、特願昭61−163411号明細書に示される本
願出願人により先に提案されたものが知られている。こ
の特願昭61163411号明細書に示される画像蓄積装置は、
メモリコントロール回路に記憶手段を設けることによ
り、蓄積される画像の画枠の設定及び分割蓄積等の処理
を容易に行えるようにしたものである。 〔発明が解決しようとする問題点〕 しかしながら、従来の映像信号処理装置においては、
メモリ間でのデータ分配のためにメモリに関連したバス
が複数設けられ、ハードウェアが大規模となると共に、
その制御が複雑となる欠点があった。 従って、この発明の目的は、メモリを有効に利用した
形で各種の入力信号に対応することができると共に、ハ
ードウェアが簡素で然も制御が容易とされた映像信号処
理装置を提供することにある。 〔問題を解決するための手段〕 この発明では、映像信号を構成する第1,第2,第３のデ
ィジタルコンポーネント信号が供給され、該供給された
第1,第2,第３のディジタルコンポーネント信号を処理す
る映像信号処理装置において、映像信号を構成する第1,
第2,第３のディジタルコンポーネント信号の夫々が供給
され、該供給された第1,第2,第３のディジタルコンポー
ネント信号を選択的に出力する第1,第2,第３のセレクタ
回路33R,33G,33Bを有する選択回路部31と、第1,第2,第
３のセレクタ回路33R,33G,33Bの出力が供給される第1,
第2,第３のメモリ35R,35G,35Bと、第1,第2,第３のメモ
リ35R,35G,35Bの出力が夫々に供給される第1,第2,第３
の分配回路部38R,38G,38Bを有する分配回路部37とが設
けられ、第1,第2,第３のディジタルコンポーネント信号
の比率が互いに同一である場合には、第1,第2,第３のメ
モリ35R,35G,35Bの夫々に対して第1,第2,第３のディジ
タルコンポーネント信号を同時に格納し、第1,第2,第３
のディジタルコンポーネント信号の比率が異なる場合に
は、第1,第2,第３のディジタルコンポーネント信号を第
1,第2,第３のメモリ35R,35G,35Bに順次振り分けて格納
するように第1,第2,第３のセレクタ回路33R,33G,33Bの
動作状態を制御し、第1,第2,第３のメモリ35R,35G,35B
に格納された第1,第2,第３のディジタルコンポーネント
信号を供給された第1,第2,第３のディジタルコンポーネ
ント信号に対応して出力するように第1,第2,第３の選択
回路部38R,38G,38Bの動作状態が制御される。 〔作用〕 高精細度映像信号を画面分割して蓄積する各色系列に
対応して設けられたメモリバンク35R,35G,35Bの前段に
選択回路33R,33G,33Bを含んだ選択回路部31が設けられ
ると共に、メモリバンク部35の後段に選択回路38R,38G,
38Bを含んだ分配回路部37が設けられ、選択回路部31及
び分配回路部37の夫々が制御信号発生回路52からのクロ
ック信号及び制御信号により各モードに対応して制御さ
れると共に、メモリバンク部35がメモリ制御回路51から
の制御信号により各モードに対応して制御される。選択
回路33R,33G,33Bにおいて、入力ディジタルビデオ信号
の形態及び方式に対応した形で各成分の画像データが振
り分けられ、メモリバンク35R,35G,35Bの夫々を構成す
るメモリユニットR₀〜R₃,G₀〜G₃,B₀〜B₃の所定のものに
所定成分の画像データが供給される。このため、バンク
メモリ35R,35G,35Bの夫々には、所定の単位時間でみた
時に記憶領域が同程度に利用されるように画像データが
蓄積される。バンクメモリ35R,35G,35Bから読み出され
た夫々の画像データが選択回路38R,38G,38Bに供給さ
れ、選択回路38R,38G,38Bにおいて、入力側と同一の画
像データ列が復元される。 〔実施例〕 以下、この発明の一実施例について図面を参照して説
明する。尚、この一実施例の説明は、下記の順序に従っ
てなされる。 a,全体の構成とその動作 b,画像蓄積装置の構成とその動作 c,バンクメモリの書き込みローテーションの説明 a,全体の構成とその動作 第２図は、一実施例の全体構成を示すもので、第２図
において１で示されるのが高速処理を実現するために設
けられた画像蓄積装置である。画像蓄積装置１には、第
２図において２で示されるインターフェース装置が接続
されている。それと共に、第２図において３で示される
ディジタル信号処理装置３がアダプタ装置９を介して接
続されている。 インターフェース装置２は、各種のアナログビデオ信
号の形態及び方式に対応するように設けられた複数のビ
デオインターフェース回路2a〜2e等から成るものであ
る。これらのビデオインターフェース回路2a〜2eの夫々
は、入力されるアナログビデオ信号をA/D変換し、ディ
ジタルビデオ信号として画像蓄積装置１に供給すると共
に、画像蓄積装置１からのディジタルビデオ信号をD/A
変換してアナログビデオ信号を形成し、接続される各部
の装置に供給する。つまり、インターフェース装置２と
画像蓄積装置１との間においては、三原色（R,G,B）方
式の信号、或いは三原色（R,G,B）方式の信号を輝度信
号Ｙと二つの色差信号（Ｒ−Y,B−Ｙ）に変換する方式
の信号をディジタル化して得られる３チャンネル分のデ
ィジタルビデオ信号が変換される。尚、（R,G,B）方式
の場合の各信号成分のサンプリング周波数の比は（4:4:
4）とされ、（Y,R−Y,B−Ｙ）方式の場合の各信号成分
のサンプリング周波数の比は（4:2:2）とされている。 ビデオインターフェース回路2aは、HD（高精細度）映
像信号用のもので、ビデオインターフェース回路2aにHD
映像信号用のビデオカメラ装置５が接続されている。 ビデオカメラ装置５において、毎秒30フレームの１フ
レームを構成する走査線数が例えば1125ライン、アスペ
クト比が16:9とされた所謂アナログのHD映像信号が形成
され、この映像信号がビデオインターフェース回路2aに
供給される。 ビデオインターフェース回路2aにおいて、アナログの
HD映像信号が例えばサンプリング周波数74.25MHzでA/D
変換されて８ビットのディジタルデータとされ、画像蓄
積装置１に供給される。 また、ビデオインターフェース回路2aには、HD用のモ
ニタ装置６が接続されており、ビデオインターフェース
回路2aにおいて、D/A変換されて得られるアナログのHD
映像信号がモニタ装置６に供給され、高精細で良好な映
像が映し出される。 尚、ビデオインターフェース回路2bは、HD映像信号の
外部入出力用のもので、ビデオインターフェース回路2a
と同様にHD映像信号をサンプリング周波数74.25MHzでA/
D変換して８ビットのディジタルデータとすると共に、
このディジタルビデオ信号をD/A変換してアナログのHD
映像信号を形成する。 また、ビデオインターフェース回路2c及び2dは、現行
のSTD（スタンダード）映像信号の入出力及び外部入出
力用のもので、夫々において、STD映像信号をサンプリ
ング周波数14.3MHzでA/D変換して８ビットのディジタル
データとすると共に、このディジタルビデオ信号をD/A
変換してアナログのSTD映像信号を形成する。 更に、ビデオインターフェース回路2eは、NI（ノンイ
ンターレース）映像信号の入出力用のもので、NI映像信
号をサンプリング周波数14.3MHzでA/D変換して16ビット
のディジタルデータとすると共に、このディジタルビデ
オ信号をD/A変換してアナログのNI映像信号を形成す
る。 ところで、超高速での画像処理が可能とされたディジ
タル信号処理装置３と画像蓄積装置１との間において
は、（R,G,B）方式の信号、或いは（Y,R−Y,B−Ｙ）方
式の信号をサンプリング周波数14.3MHzでディジタル化
した３チャンネルの16ビットのディジタルビデオ信号が
アダプタ装置９を介して変換される。 また、画像蓄積装置１に対して、コンピュータを主な
構成とする制御装置４等が接続されている。この制御装
置４においても画像処理が可能とされ、制御装置４に
は、データの中間処理用のバッファメモリ11と、制御内
容の表示及びパラメータの入力等を行うターミナル装置
10とが接続されている。更に、画像蓄積装置１には、制
御内容の表示及びパラメータの入力等を行うターミナル
装置８とプログラム等の記憶を行う外部記憶装置７等が
接続されている。 つまり、画像蓄積装置１には、インターフェース装置
２を介して画像データの入出力がなされ、画像蓄積装置
１に蓄積された画像データが制御装置４或いはディジタ
ル信号処理回路３に送出されて処理され、その処理結果
が再び画像蓄積装置１に蓄積され、実時間で連続的に所
定の処理が行えるように構成されている。 b,画像蓄積装置の構成とその動作 第１図は、上述した画像蓄積装置１の構成を示すもの
で、第１図に示すように35の破線で囲んで示す各色系列
に応じて設けられた３個のバンクメモリを中芯として画
像蓄積装置１が構成されている。バンクメモリ部35の入
力側に31の破線で囲んで示す選択回路部と、34の破線で
囲んで示すシリアル・パラレル変換回路部とが設けら
れ、バンクメモリ吹35の出力側に36の破線で囲んで示す
パラレル・シリアル変換回路部36と、37の破線で囲んで
示す分配回路部とが設けられている。 また、第１図において53で示されるのがバスラインで
あり、バスライン53には、メモリ制御回路51,制御信号
発生回路52,MPU54及びインターフェース回路55が接続さ
れ、バスライン53を介して互いにデータの交換が可能と
されている。MPU54からは、入出力端子56が導出されて
おり、この入出力端子56に前述したターミナル装置８が
接続される。また、インターフェース回路55には、前述
した制御装置４が接続され、バスライン53で結合された
各部と制御装置４との間でデータの交換が可能とされて
いる。尚、図示せずも、バンクメモリ部35には、バスラ
イン等が接続され、バンクメモリ部35に蓄積された画像
データを取り出してディジタル信号処理装置３或いは制
御装置４にて処理し、処理の結果として得られた画像デ
ータを再びバンクメモリ部35に格納できるように構成さ
れている。 例えば、ターミナル装置８を操作することにより、入
力される映像信号に対応したモード信号がMPU54におい
て形成され、このモード信号が制御信号発生回路52及び
メモリ制御回路51等に供給され、各モードに設定され
る。 設定されるモードとしては、入力される映像信号の形
態に対応して例えばHD（高精細度映像信号）モード,STD
（標準映像信号）モード,NI（ノンインターレース映像
信号）モードに設定されると共に、更に入力される映像
信号の方式例えば（R,G,B）方式，（Y,R−Y,B−Ｙ）方
式，輝度信号Ｙ若しくはNTSCのコンポジット方式等に対
応するように設定される。 制御信号発生回路25は、ROM等を有する構成とされ、
バスライン53を介して供給されるMPU54のモード信号に
応じてROMに格納されているデータを読み出し、その設
定モードに対応した各種クロック信号及び制御信号を基
準クロック信号に基づいて形成する。制御信号発生回路
52において形成されたクロック信号及び制御信号が上述
した選択回路31,シリアル・パラレル変換回路部34,パラ
レル・シリアル変換回路部36,分配回路部37及びメモリ
制御回路51等の夫々に供給され、各部がクロック信号及
び制御信号に基づいて制御される。 また、メモリ制御回路51は、ROM及びアドレス発生回
路等を有する構成とされ、バスライン53を介して供給さ
れるMPU54のモード信号に応じてROMに格納されているデ
ータを読み出し、メモリバンク部35に対応する書き込み
及び読み出しに関する制御信号を制御信号発生回路52か
らのクロック信号及び制御信号に基づき設定モードに対
応して形成する。メモリ制御回路51において形成された
制御信号がメモリバンク部35に供給され、メモリバンク
部35の夫々のメモリバンクに対して所定の成分の画像デ
ータが書き込まれると共に、所定のタイミングで読み出
される。 第１図において21〜26で示されるのがインターフェー
ス装置２からのディジタルビデオ信号が供給される入力
端子であり、各入力ラインが夫々に３チャンネルとさ
れ、上述したように（R,G,B）方式の信号、或いは（Y,R
−Y,B−Ｙ）方式の信号をディジタル化して得られるデ
ィジタルビデオ信号が供給される。 例えば、入力端子21には、ビデオインターフェース回
路2aから出力される各チャンネルが８ビットシリアルと
されたHDの画像データが供給され、入力端子22には、ビ
デオインターフェース回路2bから出力される各チャンネ
ルが８ビットシリアルとされたHDの画像データが供給さ
れる。 また、入力端子23には、ディジタル信号処理回路３か
ら出力される画像処理した結果として得られる各チャン
ネルが16ビットシリアルとされた画像データが供給され
る。 更に、入力端子24及び入力端子25の夫々には、ビデオ
インターフェース回路2c及び2dから出力される各チャン
ネルが８ビットシリアルとされたSTDの画像データが供
給される。 更に、また、入力端子26には、ビデオインターフェー
ス回路2eから出力される各チャンネルが16ビットシリア
ルとされたNIの画像データが供給される。 従って、入力端子21〜26の夫々を介して各画像データ
が選択回路32に供給される。選択回路32において、入力
される３チャンネルの画像データ中のＲ信号成分（若し
くは輝度信号Ｙ成分）のデータのみが選択され、第１の
出力端を介して各色系列に対応して設けられた選択回路
33R,33G,33Bの夫々に供給される。また、選択回路32に
おいて、入力される３チャンネルの画像データ中のＧ信
号成分（若しくはＲ−Ｙ色差信号成分）のデータのみが
選択され、第２の出力端を介して各色系列に対応して設
けられた選択回路33R,33G,33Bの夫々に供給される。更
に、選択回路32において、入力される３チャンネルの画
像データ中のＢ信号成分（若しくはＢ−Ｙ色差信号成
分）のデータのみが選択され、第３の出力端を介して各
色系列に対応して設けられた選択回路33R,33G,33Bの夫
々に供給される。つまり、選択回路33R,33G,33Bの夫々
には、入力端子21〜26を介して供給される画像データの
全てが夫々に供給される。 選択回路33R,33G,33Bの夫々が制御信号発生回路52か
らの制御信号により制御されることにより、処理の対象
とされている信号の形態及び信号の方式に応じて所定の
信号成分の画像データが選択され、各色系列に対応して
設けられたシリアル・パラレル変換回路34R,34G,34Bに
供給される。このとき、入力される画像データが16ビッ
トの場合や色差信号成分の多重化が必要な場合には、画
像データの多重化がなされる。 シリアル・パラレル変換回路34R,34G,34Bの夫々は、
例えば、最大で４並列化までが可能とされており、シリ
アル・パラレル変換回路34R,34G,34Bの夫々において、
選択回路33R,33G,33Bから供給される所定の画像データ
が設定モードに応じてシリアル・パラレル変換される。 例えば、HDモードの場合には、シリアル・パラレル変
換回路34R,34G,34Bの夫々において各チャンネルの画像
データが４並列化されて出力される。つまり、高精細度
の画面を1/4に分割した形で夫々に画像データを蓄積で
きるように処理され、サンプリング周波数が1/4とされ
て出力される。 また、STDモードの場合には、そのまま画像データが
出力される。更に、NIモードの場合には、シリアル・パ
ラレル変換回路34R,34G,34Bの夫々において各チャンネ
ルの画像データが２並列化されて出力される。 シリアル・パラレル変換回路34R,34G,34Bの夫々から
所定の画像データが出力ラインD1〜D12を介してバンク
メモリ35R,35G,35Bの夫々に供給される。 各色系列に対応して設けられた３個のバンクメモリ35
R,35G,35Bは、夫々が４個のメモリユニットR₀〜R₃,G₀〜
G₃,B₀〜B₃により構成されており、シリアル・パラレル
変換回路34R,34G,34Bの出力ラインD1〜D12の夫々に対応
する形で設けられている。 尚、バンクメモリを構成するメモリユニットR₀〜R₃,G
₀〜G₃,B₀〜B₃の夫々は、更に４個のバッファメモリから
成るもので、バンクメモリ部35全体としては、48個のバ
ッファメモリにより構成されている。また、１個のバッ
ファメモリは、1MbitsのDRAM128個で構成され、バンク
メモリ部35全体としては、最大で768Mbytesの容量を有
している。 シリアル・パラレル変換回路34R,34G,34Bからの各画
像データが設定モードに対応した形で所定のメモリユニ
ットR₀〜R₃,G₀〜G₃,B₀〜B₃に供給され、振り分けられた
形で格納される。 例えば、HDモードで（R,G,B）方式の信号が入力され
る場合には、最大で約120フレーム分（４秒程度）の画
像データがバンクメモリ部35に蓄積される。また、STD
モードで（R,G,B）方式の信号が入力される場合には、
最大で約600フレーム分（20秒程度）の画像データが蓄
積される。更に、NIモードで（R,G,B）方式の信号が入
力される場合には、最大で約300フレーム分（約10秒程
度）の画像データが蓄積される。 尚、上述した各モードにおいて（Y,R−Y,B−Ｙ）方式
の信号が入力される場合には、後述するように有効にメ
モリバンクが利用されるように所定のローテーションで
画像データが振り分けられるため、夫々のモードにおけ
る最大蓄積量の約1.5倍の画像データを蓄積することが
できる。また、上述した各モードにおいて輝度信号Ｙの
みが入力される場合やコンポジット信号等が入力される
場合においても、後述するように所定のローテーション
で画像データが振り分けられるため、夫々のモードにお
ける最大蓄積量の約３倍の画像データを蓄積することが
できる。例えば、STDモードにおいてNTSCのコンポジッ
ト方式の信号が入力される場合には、最大で約1800フレ
ーム分（60秒程度）の画像データを蓄積することができ
る。 メモリユニットR₀〜R₃,G₀〜G₃,B₀〜B₃の所定の領域に
振り分けられて格納されている画像データの夫々が設定
モードに対応した形で所定のタイミングで読み出され、
各色系列に対応して設けられたパラレル・シリアル変換
回路36R,36G,36Bに供給される。 例えば、メモリユニットR₀〜R₃から読み出された画像
データがパラレル・シリアル変換回路36Rに供給され
る。また、メモリユニットG₀〜G₃から読み出された画像
データがパラレル・シリアル変換回路36Rに供給され
る。更に、メモリユニットB₀〜B₃から読み出された画像
データがパラレル・シリアル変換回路36Rに供給され
る。 パラレル・シリアル変換回路36R,36G,36Bの夫々は、
バンクメモリ部35の前段において設定モードに応じてシ
リアル・パラレル変換された画像データをパラレル・シ
リアル変換して元のシリアル形式の画像データを形成す
る。 例えば、HDモードの場合には、シリアル・パラレル変
換回路34R,34G,34Bの夫々において４並列化された各チ
ャンネルの画像データがシリアル形式に変換されて出力
される。つまり、４分割された高精細度の画面がパラレ
ル・シリアル変換回路36R,36G,36Bにおいて合成され、
サンプリング周波数が元に戻され、74.25MHzとされて出
力される。 また、STDモードの場合には、バンクメモリ35R,35G,3
5Bからの画像データがそのまま出力される。更にNIモー
ドの場合には、シリアル・パラレル変換回路34R,34G,34
Bの夫々において２並列化された各チャンネルの画像デ
ータがパラレル・シリアル変換回路36R,36G,36Bにおい
てシリアル形式に変換されて出力される。 パラレル・シリアル変換回路36Rからの画像データが
選択回路38R,38G,38Bの夫々に供給される。また、パラ
レル・シリアル変換回路36Gからの画像データが選択回
路38R,38G,38Bの夫々に供給される。更に、パラレル・
シリアル変換回路36Bからの画像データが選択回路38R,3
8G,38Bの夫々に供給される。 選択回路38R,38G,38Bの夫々が制御信号発生回路52か
らの制御信号により制御されることにより、対象とされ
ている信号の形態及び方式に応じた所定の成分の画像デ
ータが選択され、入力側と一致するように画像データ列
が選択回路38R,38G,38Bにおいて復元される。このと
き、多重化がなされた16ビットの画像データや多重化さ
れた色信号の画像データが元の状態に分離される。 例えば、選択回路38Rにおいて、パラレル・シリアル
変換回路36R,36G,36Bからの画像データ中のＲ信号成分
（若しくは輝度信号Ｙ成分）のデータのみが選択され、
分配回路39に供給される。また選択回路38Gにおいて、
パラレル・シリアル変換回路36R,36G,36Bからの画像デ
ータ中のＧ信号成分（若しくはＲ−Ｙ色差信号成分）の
データのみが選択され、分配回路39に供給される。更
に、選択回路38Bにおいて、パラレル・シリアル変換回
路36R,36G,36Bからの画像データ中のＢ信号成分（若し
くはＢ−Ｙ色差信号成分）のデータのみが選択され、分
配回路39に供給される。 分配回路39から導出された各出力ラインの夫々は、３
チャンネルとされ、（R,G,B）方式、或いは（Y,R−Y,R
−Ｙ）方式等とされたディジタルビデオ信号が出力端子
41〜46のうちの所定のものに出力される。 例えば、出力端子41からは、ビデオインターフェース
回路2aへの各チャンネルが８ビットシリアルとされたHD
の画像データが取り出され、出力端子42からは、ビデオ
インターフェース回路2bへの各チャンネルが８ビットシ
リアルとされたHDの画像データが取り出される。 また、出力端子43からは、ディジタル信号処理回路３
へ供給する各チャンネルが16ビットシリアルとされた画
像データが取り出される。 更に、出力端子44及び出力端子45の夫々からは、ビデ
オインターフェース回路2c及び2dへの各チャンネルが８
ビットシリアルとされたSTDの画像データが取り出され
る。 更に、また、出力端子46からは、ビデオインターフェ
ース回路2eへの各チャンネルが16ビットシリアルとされ
たNIの画像データが取り出される。 c,バンクメモリの書き込みローテーションの説明 第３図Ａ〜Ｈは、上述した各モードにおいてなされる
バンクメモリ35R,35G,35Bに対する一例としての書き込
み方法を概念的に示すもので、第３図Ａ〜Ｈを参照して
更にこの発明の一実施例の動作について詳細に説明す
る。 尚、第３図Ａ〜Ｈの夫々において、35R,35G,35Bで示
されるのがバンクメモリの記憶領域を示し、R₀〜R₃,G₀
〜G₃,B₀〜B₃で示される列がメモリユニットの夫々の記
憶領域を示し、図中に付された符号がフレーム番号を示
している。 HDモード（R,G,B）方式のディジタルビデオ信号が入
力される場合には、並列化された各色成分の画像データ
が対応するバンクメモリ35R,35G,35Bの夫々に供給さ
れ、第３図Ａに示すように３個のバンクメモリ35R,35G,
35BのメモリユニットR₀〜R₃,G₀〜G₃,B₀〜B₃の夫々に対
して同時に書き込まれ、最大でフレーム（１→ｎ）まで
の画像が蓄積される。 一方、HDモードでMono方式、即ち、輝度信号Ｙのみが
入力される場合には、先ず、バンクメモリ35Rのメモリ
ユニットR₀〜R₃の夫々に並列化された輝度信号の画像デ
ータが供給され、第３図Ｂに示すようにメモリユニット
R₀〜R₃に対して同時に書き込まれ、フレームｌまで書き
込みがなされると、バンクメモリ35GのメモリユニットG
₀〜G₃の夫々に対して書き込みがなされる。そして、フ
レームｍまで書き込みがなされると、更に、バンクメモ
リ35BのメモリユニットB₀〜B₃の夫々に対して書き込み
がなされる。このため、最大でフレーム（１→ｌ→ｍ→
ｎ）までの画像が蓄積され（R,G,B）方式の場合と比べ
て約３倍の画像が蓄積される。 STDモード（R,G,B）方式のディジタルビデオ信号が入
力される場合には、各色成分の画像データが対応するバ
ンクメモリ35R,35G,35Bの夫々に供給され、第３図Ｃに
示すように先ずメモリユニットR₀,G₀,B₀の夫々に対して
各成分の画像データが同時に書き込まれ、フレームｋま
で書き込みがなされると、メモリユニットR₁,G₁,B₁の夫
々に対して書き込みがなされる。次に、フレームｌまで
書き込みがなされると、メモリユニットR₂,G₂,B₂の夫々
に対して書き込みがなされ、そして、フレームｍまで書
き込みがなされると、更に、メモリユニットR₃,G₃,B₃の
夫々に対して書き込みがなされる。このため、最大でフ
レーム（１→ｋ→ｌ→ｍ→ｎ）までの画素が蓄積され
る。 一方、STDモードでMono方式の場合若しくはNTSC方式
のコンポジット信号が入力される場合には、第３図Ｄに
示すように、メモリユニットR₀を最初として１個のメモ
リユニットを単位として画像データが順次書き込まれ、
最大でフレーム（１→ｃ→ｄ→ｅ→ｆ→ｇ→ｈ→ｉ→ｊ
→ｋ→ｌ→ｍ→ｎ）までの画素が蓄積され、（R,G,B）
方式の場合と比べて約３倍の画像が蓄積される。 NIモードで（R,G,B）方式のディジタルビデオ信号が
入力される場合には、多重化されて並列化された各色成
分の画像データが対応するバンクメモリ35R,35G,35Bの
夫々に供給され、第３図Ｅに示すように先ずメモリユニ
ットR₀,R₁,G₀,G₁,B₀,B₁の夫々に対して同時に書き込ま
れ、フレームｍまで書き込みがなされると、次に、メモ
リユニットR₂,R₃,G₂,G₃,B₂,B₃の夫々に対して書き込み
がなされて、最大でフレーム（１→ｍ→ｎ）までの画像
が蓄積される。 一方、NIモードでMono方式の場合には、多重化されて
並列化された輝度信号の画像データが所定のメモリユニ
ットに供給され、第３図Ｆに示すようにメモリユニット
R₀,R₁を最初として２個のメモリユニットを単位として
画像データが順次書き込まれ、最大でフレーム（１→ｉ
→ｊ→ｋ→ｌ→ｍ→ｎ）までの画素が蓄積され、（R,G,
B）方式の場合と比べて約３倍の画像が蓄積される。 また、HDモードで（Y,R−Y,B−Ｙ）のディジタルビデ
オ信号が入力され、色差信号成分が多重化される場合に
は、並列化された各成分の画像データが所定のバンクメ
モリ35R,35G,35Bに供給されて書き込まれる。例えば、
第３図Ｇに示すように先ずフレーム１の輝度信号の画像
データY1がメモリユニットR₀〜R₃に書き込まれると共
に、多重化色信号の画像データC1がメモリユニットG₀〜
G₃に書き込まれる。次に、フレーム２の輝度信号の画像
データY2がメモリユニットG₀〜G₃に書き込まれると共
に、多重化色信号の画像データC2がメモリユニットB₀〜
B₃に書き込まれる。そして、フレーム３の輝度信号の画
像データY3がメモリユニットB₀〜B₃に書き込まれると共
に、多重化色信号の画像データC3がメモリユニットR₀〜
R₃に書き込まれる。 つまり、所定のローテーションで各成分の画像データ
が振り分けられるため、フレーム（Ｎ＋１）に関する画
像データがメモリユニットR₀〜R₃,G₀〜G₃,B₀〜B₃に書き
込まれ、フレーム（Ｎ＋２）に関する画像データメモリ
ユニットG₀〜G₃,B₀〜B₃に書き込まれ、フレーム（Ｎ＋
３）に関する画像データメモリユニットB₀〜B₃,R₀〜R₃
に書き込まれる。従って、３フレーム周期で所定のバン
クメモリ35R,35G,35Bに所定の成分の画像データが順次
蓄積され、（R,G,B）方式の場合に比べて1.5倍の画像が
蓄積される。 更に、STDモードで（Y,R−Y,B−Ｙ）のディジタルビ
デオ信号が入力され、色差信号成分が多重化される場合
には、各成分の画像データが所定のバンクメモリ35R,35
G,35Bのメモリユニットに供給されて書き込まれる。例
えば、第３図Ｈに示すように先ずフレーム（１→４）の
輝度信号の画像データ（Y1→Y4）がメモリユニットR₀〜
R₃に書き込まれると共に、多重化色信号の画像データ
（C1→C4）がメモリユニットG₀〜G₃に書き込まれる。次
に、フレーム（５→８）の輝度信号の画像データ（Y5→
Y8）がメモリユニットG₀〜G₃に書き込まれると共に、多
重化色信号の画像データ（C5→C8）がメモリユニットB₀
〜B₃に書き込まれる。そして、フレーム（９→12）の輝
度信号の画像データ（Y9→Y12）がメモリユニットB₀〜B
₃に書き込まれると共に、多重化色信号の画像データ（C
9→C12）がメモリユニットR₀〜R₃に書き込まれる。 つまり、所定のローテーションで各成分の画像データ
が振り分けられるため、先ずフレーム（Ｎ＋１）に関す
る画像データがメモリユニットR₀,G₀に書き込まれ、フ
レーム（Ｎ＋２）に関する画像データがメモリユニット
R₁,G₁に書き込まれ、フレーム（Ｎ＋３）に関する画像
データがメモリユニットR₂,G₂に書き込まれ、フレーム
（Ｎ＋４）に関する画像データがメモリユニットR₃,G₃
に書き込まれる。次にフレーム（Ｎ＋５）に関するデー
タがメモリユニットG₀,B₀に書き込まれ、フレーム（Ｎ
＋６）に関する画像データがメモリユニットG₁,B₁に書
き込まれ、フレーム（Ｎ＋７）に関する画像データがメ
モリユニットG₂,B₂に書き込まれ、フレーム（Ｎ＋８）
に関する画像データがメモリユニットG₃,B₃に書き込ま
れる。そして、フレーム（Ｎ＋９）に関する画像データ
がメモリユニットB₀,R₀に書き込まれ、フレーム（Ｎ＋1
0）に関する画像データがメモリユニットB₁,R₁に書き込
まれ、フレーム（Ｎ＋11）に関する画像データがメモリ
ユニットB₂,R₂に書き込まれ、フレーム（Ｎ＋12）に関
する画像データがメモリユニットB₃,R₃に書き込まれ
る。従って、12フレーム周期で所定のメモリユニットR₀
〜R₃,G₀〜G₃,B₀〜B₃に所定の成分の画像データが順次蓄
積され（R,G,B）方式の場合に比べて約1.5倍の画像が蓄
積される。 尚、この発明の一実施例におけるバンクメモリ部35に
対する書き込み方法として８通りの場合ついて説明した
が、他の場合においても容易にこの発明を適用すること
ができ、所定の単位時間でみた時に各色系列に対応して
設けられたバンクメモリ35R,35G,35Bの記憶領域が同程
度に利用されるように各成分の画像データを振り分ける
ように制御すれば良い。 〔発明の効果〕 この発明では、高精細度映像信号を画面分割して蓄積
する各色系列に対応して設けられた３個のメモリバンク
の前段に選択回路部が設けられると共に、３個のメモリ
バンクの後段に分配回路部が設けられ、選択回路部，分
配回路部及びバンクメモリの夫々が制御信号により各モ
ードに対応して制御される。選択回路部において、入力
ディジタルビデオ信号の形態及び方式に対応した形で各
成分の画像データが振り分けられ、３個のメモリバンク
の所定の記憶領域に所定成分の画像データが供給され
る。このため、各色系列に対応して設けられたバンクメ
モリの夫々には、所定の単位時間でみた時に記憶領域が
同程度に利用されるように画像データが蓄積される。３
個のバンクメモリの夫々から読み出された画像データが
分配回路部に供給され、分配回路部において、入力側と
同一の画像データが復元される。 従って、この発明に依れば、高精細度映像信号のみな
らず現行の標準映像信号のノンインターレース映像信号
等の各種の方式の信号に対応することができ、然も、画
像シュミレーションシステムの中心となる画像蓄積装置
のメモリを有効に利用することができる。また、この発
明に依れば、上述したようにバンクメモリの前段におい
て所定のローテーションで各成分の画像データが振り分
けられるように構成されているため、各バンクメモリ間
におけるデータ分配に関するバスライン等を設ける必要
がなくハードウェアを縮小することができる。また、制
御等に関しても容易に発生させることができる所定のシ
ーケンスの制御信号を用いて各部を制御すれば良く、制
御を容易とすることができる。

【図面の簡単な説明】 第１図はこの発明の一実施例のブロック図、第２図はこ
の発明が適用される画像シュミレーションシステムの全
体構成を示すブロック図、第３図はこの発明の一実施例
の各モードにおけるメモリへの書き込み方法を示す略線
図である。 図面における主要な符号の説明 21〜26:入力端子、 31:選択回路部、 33R,33G,33B,38R,38G,38:選択回路、 34:シリアル・パラレル変換回路部、 35:バンクメモリ部、 36:パラレル・シリアル変換回路部、 37:分配回路部、 41〜46:出力端子、 51:メモリ制御回路、 52:制御信号発生回路、 53:MPU。

Claims (1)

1. (57)【特許請求の範囲】 １．映像信号を構成する第1,第2,第３のディジタルコン
   ポーネント信号が供給され、該供給された上記第1,第2,
   第３のディジタルコンポーネント信号を処理する映像信
   号処理装置において、 映像信号を構成する第1,第2,第３のディジタルコンポー
   ネント信号の夫々が供給され、該供給された上記第1,第
   2,第３のディジタルコンポーネント信号を選択的に出力
   する第1,第2,第３のセレクタ回路と、 上記第1,第2,第３のセレクタ回路の出力が供給される第
   1,第2,第３のメモリと、 上記第1,第2,第３のメモリの出力が夫々に供給される第
   1,第2,第３の分配回路と を備え、上記第1,第2,第３のディジタルコンポーネント
   信号の比率が互いに同一である場合には、上記第1,第2,
   第３のメモリの夫々に対して上記第1,第2,第３のディジ
   タルコンポーネント信号を同時に格納し、上記第1,第2,
   第３のディジタルコンポーネント信号の上記比率が異な
   る場合には、上記第1,第2,第３のディジタルコンポーネ
   ント信号を上記第1,第2,第３のメモリに順次振り分けて
   格納するように上記第1,第2,第３のセレクタ回路の動作
   状態を制御し、上記第1,第2,第３のメモリに格納された
   上記第1,第2,第３のディジタルコンポーネント信号を上
   記供給された上記第1,第2,第３のディジタルコンポーネ
   ント信号に対応して出力するように上記第1,第2,第３の
   分配回路の動作状態を制御するようになすことを特徴と
   する映像信号処理装置。 ２．請求項１に記載の映像信号処理装置において、 上記第1,第2,第３のディジタルコンポーネント信号は、
   高精細度映像信号であることを特徴とする映像信号処理
   装置。 ３．請求項１に記載の映像信号処理装置において、 上記第1,第2,第３のディジタルコンポーネント信号のう
   ち１または２の上記ディジタルコンポーネント信号の上
   記比率が０であることを特徴とする映像信号処理装置。