JP2513185B2 - 映像信号処理装置 - Google Patents

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。

Ａ 産業上の利用分野 Ｂ 発明の概要 Ｃ 従来の技術 Ｄ 発明が解決しようとする問題点 Ｅ 問題点を解決するための手段（第１図） Ｆ 作用 Ｇ 実施例 G₁ 全体の構成の説明（第７図） G₂ 実施例の説明（第１図） G₃ １フレームバツフア回路の説明（第２図） Ｈ 発明の効果 Ａ 産業上の利用分野 本発明は、いわゆる高精細度映像信号の処理を行う映
像信号処理装置に関する。

Ｂ 発明の概要 本発明は映像信号処理装置に関し、高精細度映像信号
の処理に用いるメモリの入出力部に高精細度映像信号の
１フレームバツフアを設けることにより、この１フレー
ムバツフアの任意の範囲のデータを読出して在来のデー
タ処理装置で処置が行えるようにしたものである。

Ｃ 従来の技術 いわゆる高精細度映像信号では、毎秒30フレームの１
フレームを構成する走査線数が1125ライン、アスペクト
比が16:9で、水平１ラインの画素数は2200サンプルにも
なつている。このためサンプリング周波数は74.25MHzと
なり、１画素クロツク間隔13.n秒である。従つてこのよ
うな高速の信号を、現行の通常の映像信号と同様に、単
一の処理装置で処理することは困難であつた。

そこで本願出願人は先に、高精細度映像信号の画面を
分割し、その分割ごとに並列処理して再度合成すること
を提案（特願昭61-60,086号等）した。すなわち第８
図、第９図に示すように、高精細度映像信号の画面を例
えば水平方向に分割し、この分割ごとに処理を行つた後
に合成して所望の処理の施された高精細度映像信号を形
成する。なお上述の分割の境界の部分において処理を正
確に行うため、各境界部分にはそれぞれ所定サンプルず
つのポーバーラツプが設けられると共に、処理後の合成
時に不要部分が削除されて境界部分が滑らかにつなげら
れるようにされている。

これによつてこの装置において、処理される信号の画
素クロツク周波数を従来の1/4にすることができる。な
お各分割に含まれる画素数は上述のオーバーラツプによ
つて処理される全画素の1/4より多いが、これに対して
上述の分割・処理は映像信号の有効画面のみについて行
えばよく、ここで高精細度映像信号の有効画面は第10図
に示すように走査線数で1035ライン、１ラインの画素数
で1920サンプルと画面の全体に比してかなり小さいの
で、実際のクロツク周波数は従来の1/4以下にすること
が可能である。

こうしてこの装置において高精細度映像信号の処理を
行うことができる。

これに対して、この装置において現行の通常の映像信
号を扱うことができれば、メモリの容量が極めて大きい
ので多様な処理を行うことができると共に、普及度の低
い高精細度映像信号用の装置を有効に活用することがで
きる。

ところで本願出願人は先に、現行のNTSC方式の映像信
号の処理に適用可能なデイジタル信号処理装置（特開昭
58-215,813号公報参照）を提案した。そこで上述の装置
において、現行の映像信号との対応が可能になれば、高
精細度映像信号を提案したデイジタル信号処理装置で処
理することもできるようになる。

Ｄ 発明が解決しようとする問題点 以上述べたように従来の技術では、装置が高精細度映
像信号の専用なために用途が限定されてしまうなどの問
題点があつた。

Ｅ 問題点を解決するための手段 本発明は、供給された高精細度映像信号（端子（1R）
（1G）（1B））を所定の画面範囲（abcd）ごとに分割
（回路（2R）（2G）（2B））し、これらの分割された高
精細度映像信号をそれぞれ独立のメモリ（（7Rax）（7R
bx）（7Rcx）（7Rdx）〜（7Baz）（7Bbz）（7Bcz）（7B
dz））に書込み、上記所定の画面範囲ごとに設けられた
演算部（MPU（9a）（9b）（9c）（9d））と上記メモリ
との間で上記分割された高精細度映像信号のデータの交
換を行うと共に、上記メモリを読出し合成（回路（11
R）（11G）（11B））して上記演算部で処理された高精
細度映像信号取り出す（端子（12R）（12G）（12B））
ようにした映像信号処理装置において、上記メモリの入
出力部に上記高精細度映像信号の１フレームバッファ
（３）（10）を設け、この１フレームバッファから任意
の範囲の信号を読出して上記高精細度映像信号よりも解
像度の低い任意の映像装置（図示せず）に供給（端子
（14R）（14G）（14B）（15R）（15G）（15B））すると
共に、この映像装置からの信号を上記１フレームバッフ
ァの任意の範囲に書込むことができるようにした映像信
号処理装置である。

Ｆ 作用 これによれば、メモリの入出力部に１フレームバツフ
アが設けられているので、このバツフアを介して現行の
通常の映像信号の入出力を行えると共に、高精細度映像
信号の画面中の任意の通常の映像信号の大きさに相当す
る範囲を設定して、現行の映像装置と対応させることが
できる。

Ｇ 実施例 G₁ 全体の構成の説明 まず第７図を用いて全体の構成を説明する。図におい
て（101）（102）は高精細度映像信号用のカメラ及び受
像モニタであつて、このカメラ（101）からの３原色（R
GB）信号が映像信号処理回路の一部を構成するAD変換回
路インターフエース回路等を含むラツク１（103）に供
給される。またこのラツク１（103）からのアナログの
３原色信号がモニタ（102）に供給される。さらにこの
ラツク１（103）とメモリの設けられるラツク２（104）
との間で、３原色信号、あるいは３原色信号を輝度信号
（Ｙ）と２つの色差信号（Ｒ−Y/B−Ｙ）に変換した信
号をそれぞれ例えばサンプリング周波数74.25MHz8ビツ
トでデイジタル化した信号が交換される。

またこのラツク２（104）に対して、コンピユータを
主な構成とする制御装置（105）、いわゆるミニコンピ
ユータクラスの処理能力を有する画像処理装置（106）
等が接続される。さらにラツク２（104）に上述のデジ
タル信号処理装置（107）が接続されると共に、この処
理装置（107）に制御装置（105）を通じてデータの中間
処理用のバツフアメモリ（108）が接続される。またラ
ツク２（104）に対して、制御装置（105）等での制御内
容の指示等を行うターミナル装置（109）及びプログラ
ム等の記憶を行う外部記憶装置（110）等が接続され
る。

G₂ 実施例の説明 そしてこの装置において、ラツク２（104）が第１図
に示すように構成される。ここでこのラツク２（104）
は例えば上述の３原色（RGB）と４つの分割（abcd）及
び後述する時間軸の３分割（xyZ）の系統が互いに組合
されて構成される。

すなわち図において、端子（1R）（1G）（1B）には上
述のラツク１（103）からの74.25MHzでサンプリングさ
れ８ビツトでデイジタル化された３原色信号がそれぞれ
シリアル形式で供給される。この端子（1R）（1G）（1
B）からの信号がそれぞれ直並列交換回路（2R）（2G）
（2B）に供給され、シリアルからパラレル形式に変換さ
れると共に、上述した1/4ずつの画面に分割（abcd）さ
れて、それぞれの分割ごとにサンプリング周波数が18.5
2625MHzの信号で取出される。

この取出された信号が高精細度映像信号の１フレーム
バツフア回路（３）に供給される。ここでこのバツフア
回路（３）は、それぞれ単色1/2フレーム分の記憶容量
を有する６個のメモリ（3Rab）（3Rcd）（3Gab）（3Gc
d）（3Bab）（3Bcd）からなり、それぞれに変換回路（2
R）（2G）（2B）からの信号の２分割分（ab,cd）が供給
される。さらにこのバツフア回路（３）はそれぞれのメ
モリがいわゆるマイクロコンピユータ（MPU）（４）に
て制御されると共に、このMPU（４）には上述のターミ
ナル装置（109）及び外部記憶装置（110）、またインタ
ーフエース回路（５）を介して制御装置（105）、さら
にGPIBライン（６）を通じて画像処理装置（106）等か
らの信号が供給される。

このバツフア回路（３）からの信号がメモリ装置
（７）に供給される。ここでメモリ装置（７）は、それ
ぞれ単色1/4フレームを１秒分の記憶容量を有する36個
のメモリ（7Rax）〜（7Bdx）（7Ray）〜（7Bdy）（7Ra
z）〜（7Bdz）からなり、xyzの各系統ごとに１秒のデー
タが記憶され全体で３秒分の記憶が行われる。さらにこ
れらのメモリ（7Rax）〜（7Bdz）の内で画面分割（ａ〜
ｄ）及び時間軸分割（xyz）の系統の等しいメモリ〔例
えばメモリ（7Rax）（7Gax）（7Bax）〕が１組とされ、
この組ごとに時間軸分割の系統別にメモリ制御回路（8
x）（8y）（8z）からの信号が供給される。なおメモリ
制御回路（8x）〜（8z）にはそれぞれMPU（４）からの
信号が供給される。またこの組ごとに画面分割の系統別
にMPU（9a）（9b）（9c）（9d）との間でデータの交換
が行われる。またこのMPU（9a）〜（9d）とGPIBライン
（６）を通じた画面処理装置（106）等との間でデータ
の交換が行われる。

このメモリ装置（７）からの信号が上述の回路（３）
と同等の１フレームバツフア回路（10）を構成するメモ
リ（10Rab）（10Rcd）（10Gab）（10Gcd）（10Bab）（1
0Bcd）に供給され、このバツフア回路（10）からの信号
がそれぞれ並直列変換回路（11R）（11G）（11B）に供
給される。そしてこの変換回路（11R）〜（11B）にて４
分割された画面が合成されたサンプリング周波数が74.2
5MHzの３原色信号とされ、パラレルからシリアル形式に
変換されて出力端子（12R）（12G）（12B）に出力され
る。なお（13R）（13G）（13B）は各色系列ごとに設け
られたクロツク回路である。

従つてこの装置において、高精細度映像信号が画面分
割されてメモリ装置（７）に記憶され、この記憶された
データが画面分割ごとにMPU（9a）〜（9d）で処理され
ると共に、このMPU（9a）〜（9d）を通じて取出されてG
PIBライン（６）を通じて画像処理装置（106）で処理さ
れ、処理されたデータが再びメモリ装置（７）に記憶さ
れ、この記憶されたデータが画面合成されて取出され
る。

G₃ １フレームバツフア回路の説明 そしてさらにこの装置において、破線で示すように１
フレームバツフア回路（３）（10）の各３原色の系統別
に入力端子（14R）（14G）（14B）及び出力端子（15R）
（15G）（15B）が設けられる。ここで入力端子（14R）
（14G）（14B）はそれぞれ１フレームバツフア回路
（３）を構成する下側のメモリ（3Rcd）（3Gcd）（3Bc
d）に接続され、上側のメモリ（3Rab）（3Gab）（3Ba
b）にはそれぞれ下側のメモリからのラインが接続され
る。また出力端子（15R）（15G）（15B）もそれぞれ１
フレームバツフア回路（10）を構成する下側のメモリ
（10Rcd）（10Gcd）（10Bcd）に接続され、上側のメモ
リ（10Rab）（10Gab）（10Bab）にはそれぞれ下側のメ
モリからのラインが接続される。

そこで１フレームバツフア回路（３）（10）は第２図
に示すように構成される。すなわち図はメモリ（3Rab）
〜（3Bcd）、（10Rab）〜（10Bcd）の任意の１個の構成
を示す。なおこの例は上述の４種類のメモリ（3ab）（3
cd）（10ab）（10cd）に対して共通に用いられる基板を
示し、従つて使用される部位に応じて回路の一部を遮断
して用いられるものである。

この図において、（21a）（21b）はそれぞれ単色1/4
フレーム分の記憶容量を有するランダムアクセスメモリ
（RAM）であつて、このRAM（21a）（21b）はそれぞれが
２バンク構成とされ、各バンクが互いに１フイールドお
きに書込・読出制御される。そしてこのRAM（21a）（21
b）にそれぞれバツフア（22a）（22b）を介して入力デ
ータライン（23a）（23b）が接続されると共に、それぞ
れバツフア（24a）（24b）を介して出力データライン
（25a）（25b）が接続される。

また上述のラツク１（103）等に接続された通常モー
ド時の制御回路（26）が非同期制御回路（27）に接続さ
れ、この非同期制御回路（27）の出力が書込時のライン
アドレスカウンタ（28l）、サンプルアドレスカウンタ
（28s）及び読出時のラインアドレスカウンタ（29l）、
サンプルアドレスカウンタ（29s）に接続される。この
アドレスカウンタ（28l）（28s）（29l）（29s）の出力
がRAM（21a）（21b）に接続される。また非同期制御回
路（27）の出力がメモリコントロール回路（30）に接続
され、このコントロール回路（30）の出力がRAM（21a）
（21b）に接続される。さらに非同期制御回路（27）の
出力がバツフア（22a）（22b）（24a）（24b）に接続さ
れる。

従つてこれまでの回路において、アドレスカウンタ
（28l）（28s）（29l）（29s）からは０〜1/4フイール
ド分のアドレスがフイールドごとに繰り返し発生され、
これがフイールドごとにRAM（21a）（21b）の２つのバ
ンクに交互に供給されることによつてデータライン（23
a）（23b）に供給されたデータが例えば奇数フイールド
にバンク１に書込まれ、偶数フイールドでバンク１から
データライン（25a）（25b）に読出されると共にデータ
ライン（23a）（23b）のデータがバンク２に書込まれ、
以下これが繰り返される。これによつて高精細度の映像
信号が１フイールドずつ交互にバツフアリングされてメ
モリ装置（７）への書込またはそこからの読出が行われ
る。

また上述のMPU（４）からのデータバス（31）が双方
向のバツフア（32）に接続され、このバツフア（32）の
他端が同じく双方向のバツフア（30a）（30b）に接続さ
れ、このバツフア（30a）（30b）の他端がRAM（21a）
（21b）に接続される。さらにバツフア（32）の他端が
レジスタ（34）及び（35l）（35s）（36l）（36s）に接
続され、このレジスタ（34）の出力が非同期制御回路
（27）に接続されると共に、レジスタ（35l）（35s）
（36l）（36s）がそれぞれアドレスカウンタ（28l）（2
8s）（29l）（29s）に接続される。またMPU（４）から
のコントロールバス（37）がバツフア（38）に接続さ
れ、このバツフア（38）の出力がMPUモード時の制御回
路（39）に接続される。さらにMPU（４）からのアドレ
スバス（40）がバツフア（41）に接続され、このバツフ
ア（41）の出力が制御回路（39）に接続されると共にレ
ジスタ（42）に接続される。そしてこの制御回路（39）
の出力がバツフア（32）、レジスタ（34）（35l）（35
s）（36l）（36s）に接続されると共に、制御回路（3
9）の出力が非同期制御回路（27）に接続される。さら
にレジスタ（42）の出力がRAM（21a）（21b）に接続さ
れる。また非同期制御回路（27）の出力がバツフア（33
a）（33b）及びレジスタ（42）に接続される。

従つてこれまでの回路において、MPU（４）のデータ
バス（31）からレジスタ（35l）（35s）（36l）（36s）
に供給された値を初期値としてアドレスカウンタ（28
l）（28s）（29l）（29s）でアドレスが発生され、また
MPU（４）のアドレスバス（40）からのアドレスがレジ
スタ（42）に記憶される。そしてMPU（４）のデータバ
ス（31）からの信号がレジスタ（34）を通じて非同期制
御回路（27）に供給され、またMPU（４）のコントロー
ルバス（37）、アドレスバス（40）からの信号が制御回
路（39）を通じて非同期制御回路（27）に供給されるこ
とによつて、上述のデータバス（31）のデータがバツフ
ア（33a）（33b）を通じアドレスカウンタ（28l）（28
s）（29l）（29s）またはレジスタ（42）に設定されたR
AM（21a）（21b）のアドレスに書込まれ、またそこから
データがデータバス（31）に読出される。

さらに上述のデジタル信号処理装置（107）等の外部
処理装置に接続された外部モード時の制御回路（43）が
非同期制御回路（27）に接続される。なお外部処理装置
がデジタル信号処理装置（107）のように特定の装置で
ある場合にはより簡単な構成のハンドシエイク回路（4
4）を設けてもよい。

また処理装置（107）からの信号入力端子（14）がバ
ツフア（45）（46）（47）を通じてセレクタ（48）に接
続され、他方のメモリ（3cd）がバツフア（49）を通じ
てセレクタ（48）に接続されると共に、バツフア（45）
の出力がバツフア（50）を通じて他方のメモリ（3ab）
に接続される。そしてセレクタ（48）の出力がバツフア
（51a）（51b）を通じてRAM（21a）（21b）に接続され
る。

さらにバツフア（24a）（24b）の出力がセレクタ（5
2）に接続され、このセレクタ（52）の出力がバツフア
（53）で通じて他方のメモリ（10cd）に接続されると共
に、セレクタ（52）の出力がバツフア（54）（55）を通
じてセレクタ（56）に接続され、また他方のメモリ（10
ab）がバツフア（57）を通じてセレクタ（56）に接続さ
れる。そして上述の非同期制御回路（27）の出力がセレ
クタ（52）（56）に接続されると共に、セレクタ（56）
の出力が処理装置（107）への信号出力端子（15）に接
続される。

従つて以上の回路において、処理装置（107）からの
制御信号が非同期制御回路（27）に供給されると共に、
MPU（４）からの任意の初期値がレジスタ（35l）（35
s）（36l）（36s）に設定されることによつて、処理装
置（107）からのデータがバツフア（51a）（51b）を通
じてRAM（21a）（21b）の所定のアドレスに書込まれ、
またそこからのデータがバツフア（24a）（24b）からセ
レクタ（52）等を通じて処理装置（107）に読出され
る。

ここで上述したようにこの回路は４種類のメモリに共
通に構成されている。そこでまず処理装置（107）から
のデータが供給されるメモリ（3cd）では、端子（14）
からのデータがバツフア（45）からセレクタ（48）を通
じてバツフア（51a）（51b）に供給されると共に、バツ
フア（45）からメモリ（3ab）に供給される。従つてこ
の場合はセレクタ（48）はバツフア（45）側に固定され
ると共に、出力側のセレクタ（52）以下の回路は遮断さ
れる。

次にメモリ（3ab）では、メモリ（3cd）からのデータ
がバツフア（49）からセレクタ（48）を通じてバツフア
（51a）（51b）に供給される。従つてこの場合はセレク
タ（48）はバッファ（49）側に固定されると共に、出力
側のセレクタ（52）以下の回路は遮断される。

また出力側のメモリ（10ab）では、セレクタ（52）で
選択されたバツフア（24a）（24b）からのデータがバツ
フア（53）を通じてメモリ（10cd）に供給される。従つ
てこの場合はバツフア（54）が遮断されると共に、入力
側のセレクタ（48）以下の回路が遮断される。

さらにメモリ（10cd）では、セレクタ（52）からのデ
ータとメモリ（10ab）からバツフア（57）を通じて供給
されるデータとがセレクタ（52）で選択されて出力端子
（15）に供給される。従つてこの場合はバツフア（53）
が遮断されると共に、入力側のセレクタ（48）以下の回
路が遮断される。

こうして高精細度の映像信号が１フレームバツフア回
路（３）を通じてメモリ装置（７）に書込まれ、またメ
モリ装置（７）から読出された信号が１フレームバツフ
ア回路（10）を通じて取出されると共に、この１フレー
ムバツフア回路（10）の任意の範囲を設定して読出し、
また外部からの信号を１フレームバツフア回路（３）に
設定された任意の範囲に書込むことができる。

従つてこの装置において、第３図に示すように高精細
度の画面の内に例えばNTSC方式の画枠を設定し、この範
囲を読出してデジタル信号処理装置等に供給し、また処
理装置で処理された信号を同じ画枠の内に書込んで、高
精細度の映像信号をNTSC方式用の処理装置で処理するこ
とができる。すなわち第４図Ａに示すような高精細度の
フレーム信号に対して、同図Ｂに示すように最初のフイ
ールドでメモリ装置（３）の任意のフイールド１を１フ
レームバツフア回路（10）のバンク１に書込み、同図Ｃ
に示すように次のフイールドでそのバンク１の内の任意
の範囲を出力端子（15）に読出す。また同図Ｄに示すよ
うなフレーム信号に対して、同図Ｅに示すように最初の
フイールドで入力端子（14）からの信号を１フレームバ
ツフア回路（３）のバンク１の任意に範囲に書込、次の
フイールドでこのバツフア回路（３）の内容をメモリ装
置（７）の任意のフイールドに書込む。

さらにこの装置において、第５図に示すように、例え
ばNTSC方式の映像信号を高精細度の画面の内に順次連続
して書込み、またこれを読出すことができる。すなわち
第６図Ａに示すようなNTSC方式のフレーム信号に対し
て、同図Ｂに示すようにNTSC方式の映像信号を順次１フ
レームバツフア回路（３）のバンク１に書込み、このバ
ンク１が一杯になる例えば５フイールドの次のフイール
ドに同図Ｃに示すようにバンク１の内容をメモリ装置
（７）に書込むと共に、映像信号をバンク２に順次書込
む。また同時Ｄに示すようなフレーム信号に対して同図
Ｅに示すように５フイールドおきにメモリ装置（７）の
任意の１フイールド（高精細度）分を１フレームバツフ
ア回路（10）の一方のバンクに書込むと共に、続く５フ
イールドでその内容を順次読出す。

従つてこの装置において、高精細度の映像信号だけで
なく、NTSC方式等の現行の映像信号も扱うことができる
ようになり、装置の汎用性が増し、装置を有効に利用す
ることができるようになつた。

Ｈ 発明の効果 この発明によれば、メモリの入出力部に１フレームバ
ツフアが設けられているので、このバツフアを介して現
行の通常の映像信号の入出力を行えると共に高精細度映
像信号の画面中の任意の通常の映像信号の大きさに相当
する範囲を設定して、現行の映像装置と対応させること
ができるようになつた。

【図面の簡単な説明】

第１図は本発明の一例の構成図、第２図〜第７図はその
説明のための図、第８図〜第10図は従来の技術の説明の
ための図である。 （1R）（1G）（1B）は入力端子、（2R）（2G）（2B）は
直並列変換回路、（３）（10）は１フレームバツフア回
路、（４）（9a）（9b）（9c）（9d）はマイクロコンピ
ユータ、（５）はインターフエース回路、（６）はGPIB
ライン、（７）はメモリ装置、（8x）（8y）（8z）はメ
モリ制御回路、（11R）（11G）（11B）は直並列変換回
路、（12R）（12G）（12B）は出力端子、（13R）（13
G）（13B）はクロツク回路、（14R）（14G）（14B）は
外部処理装置からの信号入力端子、（15R）（15G）（15
B）は外部処理装置への信号出力端子である。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】供給された高精細度映像信号を所定の画面
   範囲ごとに分割し、 これらの分割された高精細度映像信号をそれぞれ独立の
   メモリに書込み、 上記所定の画面範囲ごとに設けられた演算部と上記メモ
   リとの間で上記分割された高精細度映像信号のデータの
   交換を行うと共に、 上記メモリを読出し合成して上記演算部で処理された高
   精細度映像信号を取り出すようにした映像信号処理装置
   において、 上記メモリの入出力部に上記高精細度映像信号の１フレ
   ームバッファを設け、 この１フレームバッファから任意の範囲の信号を読出し
   て上記高精細度映像信号よりも解像度の低い任意の映像
   装置に供給すると共に、 この映像装置からの信号を上記１フレームバッファの任
   意の範囲に書込むことができるようにした映像信号処理
   装置。