JP3513165B2 - 画像処理装置 - Google Patents
画像処理装置Info
- Publication number
- JP3513165B2 JP3513165B2 JP19658892A JP19658892A JP3513165B2 JP 3513165 B2 JP3513165 B2 JP 3513165B2 JP 19658892 A JP19658892 A JP 19658892A JP 19658892 A JP19658892 A JP 19658892A JP 3513165 B2 JP3513165 B2 JP 3513165B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- signal processing
- processing circuit
- image data
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Color Television Image Signal Generators (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、多数の画素を有するＣ
ＣＤ等の固体撮像素子を用いた高品位電子カメラに用い
て好適な画像処理装置に関するものである。
ＣＤ等の固体撮像素子を用いた高品位電子カメラに用い
て好適な画像処理装置に関するものである。
【０００２】
【従来の技術】図６は従来の標準ＴＶ方式用電子カメラ
に用いられる標準信号処理回路を示す。
に用いられる標準信号処理回路を示す。
【０００３】図６において、１は電子カメラで、ＣＣＤ
２、サンプルホールド回路３、Ａ／Ｄ変換器４により構
成される。５は電子カメラ１から出力される画像データ
を処理して、輝度信号及び色差信号を作成する標準信号
処理回路である。６は電子カメラ１及び標準信号処理回
路５の各内部回路を駆動制御するクロック信号等のタイ
ミング信号を発生するタイミング信号発生器である。
７、８は標準信号処理回路５から出力されるディジタル
の輝度信号及び色差信号をアナログ信号に変換するＤ／
Ａ変換器である。
２、サンプルホールド回路３、Ａ／Ｄ変換器４により構
成される。５は電子カメラ１から出力される画像データ
を処理して、輝度信号及び色差信号を作成する標準信号
処理回路である。６は電子カメラ１及び標準信号処理回
路５の各内部回路を駆動制御するクロック信号等のタイ
ミング信号を発生するタイミング信号発生器である。
７、８は標準信号処理回路５から出力されるディジタル
の輝度信号及び色差信号をアナログ信号に変換するＤ／
Ａ変換器である。
【０００４】標準信号処理回路５は、電子カメラ１から
の画像データが加えられる２つの直列接続された１Ｈ遅
延回路９、１０と、輝度信号処理回路１１と、色信号処
理回路１２と、色差信号を変調する変調器１３と、この
変調器１３による色差信号の遅延と一致させるために輝
度信号を遅延させる遅延回路１４とにより構成されてい
る。上記輝度信号処理回路１１及び色信号処理回路１２
には、電子カメラ１からの画像データが直接供給される
と共に、１Ｈ遅延回路９、１０でそれぞれ遅延された画
像データが供給されるように成されている。
の画像データが加えられる２つの直列接続された１Ｈ遅
延回路９、１０と、輝度信号処理回路１１と、色信号処
理回路１２と、色差信号を変調する変調器１３と、この
変調器１３による色差信号の遅延と一致させるために輝
度信号を遅延させる遅延回路１４とにより構成されてい
る。上記輝度信号処理回路１１及び色信号処理回路１２
には、電子カメラ１からの画像データが直接供給される
と共に、１Ｈ遅延回路９、１０でそれぞれ遅延された画
像データが供給されるように成されている。
【０００５】次に、上記構成による動作について説明す
る。
る。
【０００６】電子カメラ１のＣＣＤ２の出力はサンプル
ホールド回路３により所定周期でサンプリングされ、Ａ
／Ｄ変換器４でディジタル画像データに変換される。こ
の画像データは標準信号処理回路５の輝度信号処理回路
１１と色信号処理回路１２とに直接供給されると共に１
Ｈ遅延回路９を通じて供給され、さらに１Ｈ遅延回路１
０を通じて供給される。
ホールド回路３により所定周期でサンプリングされ、Ａ
／Ｄ変換器４でディジタル画像データに変換される。こ
の画像データは標準信号処理回路５の輝度信号処理回路
１１と色信号処理回路１２とに直接供給されると共に１
Ｈ遅延回路９を通じて供給され、さらに１Ｈ遅延回路１
０を通じて供給される。
【０００７】従って、輝度信号処理回路１１及び色信号
処理回路１２は、ある時刻の画像データとその１Ｈだけ
前後の画像データとの３つの画像データを用いてそれぞ
れ所定の信号処理を行うことにより、輝度信号及び２つ
の色差信号を作成する。作成された輝度信号は遅延回路
１４を通じてＤ／Ａ変換器７によりアナログ信号に変換
された後、記録装置やモニタ等に送られる。また、作成
された色差信号は変調器１３で所定の変調方式で変調さ
れた後、Ｄ／Ａ変換器８でアナログ信号に変換されて記
録装置やモニタ等に送られる。なお、ディジタルの輝度
信号及び色差信号を合成してコンポジット信号として出
力することもできる。
処理回路１２は、ある時刻の画像データとその１Ｈだけ
前後の画像データとの３つの画像データを用いてそれぞ
れ所定の信号処理を行うことにより、輝度信号及び２つ
の色差信号を作成する。作成された輝度信号は遅延回路
１４を通じてＤ／Ａ変換器７によりアナログ信号に変換
された後、記録装置やモニタ等に送られる。また、作成
された色差信号は変調器１３で所定の変調方式で変調さ
れた後、Ｄ／Ａ変換器８でアナログ信号に変換されて記
録装置やモニタ等に送られる。なお、ディジタルの輝度
信号及び色差信号を合成してコンポジット信号として出
力することもできる。
【０００８】以上は一般的な標準ＴＶ方式に用いられる
電子カメラ１の場合の信号処理について説明したが、こ
のような標準ＴＶ方式の電子カメラの他に上記ＣＣＤ２
の画素数より多い画素数を持つＣＣＤを用いた高品位電
子カメラがある。
電子カメラ１の場合の信号処理について説明したが、こ
のような標準ＴＶ方式の電子カメラの他に上記ＣＣＤ２
の画素数より多い画素数を持つＣＣＤを用いた高品位電
子カメラがある。
【０００９】
【発明が解決しようとする課題】上述した高品位電子カ
メラは、一般の標準ＴＶ方式用電子カメラ１に比べて水
平、垂直共多くの画素数をもっているため、図６のよう
な標準信号処理回路５を用いると、次のような問題が生
じる。
メラは、一般の標準ＴＶ方式用電子カメラ１に比べて水
平、垂直共多くの画素数をもっているため、図６のよう
な標準信号処理回路５を用いると、次のような問題が生
じる。
【００１０】（１）１Ｈ遅延回路９、１０の画素数が足
りない。
りない。
【００１１】（２）ＣＣＤ１には基準となる黒レベルを
一定期間得る部分が設けられているが、この黒レベル部
分の画素数や位置が、高品位電子カメラのＣＣＤは異な
っているので、黒レベルの評価を正しく行うことができ
ない。
一定期間得る部分が設けられているが、この黒レベル部
分の画素数や位置が、高品位電子カメラのＣＣＤは異な
っているので、黒レベルの評価を正しく行うことができ
ない。
【００１２】（３）同期信号やプランキングの期間が異
なるので、それらのタイミングが正しく得られない。
なるので、それらのタイミングが正しく得られない。
【００１３】（４）ＣＣＤに設けられる色フィルタの画
素の色配列が異なっているので、正しく処理が成されな
い。
素の色配列が異なっているので、正しく処理が成されな
い。
【００１４】このため従来は高品位専用の信号処理回路
を作成したり、カメラ側では、少なくとも一部の処理を
行わずに、再生時に処理を行う等の方法が採られてい
た。しかしながら前者の方法では、標準信号処理回路５
に比較して大規模な信号処理回路を専用に作る必要が有
るので、経済性に問題があり、また、後者の方法では、
カメラ側で記録前に処理を行うことができないために、
再生時の処理が繁雑になり、また情報が輝度と色情報と
に分離できないために、データ圧縮が困難であるといっ
た問題があった。
を作成したり、カメラ側では、少なくとも一部の処理を
行わずに、再生時に処理を行う等の方法が採られてい
た。しかしながら前者の方法では、標準信号処理回路５
に比較して大規模な信号処理回路を専用に作る必要が有
るので、経済性に問題があり、また、後者の方法では、
カメラ側で記録前に処理を行うことができないために、
再生時の処理が繁雑になり、また情報が輝度と色情報と
に分離できないために、データ圧縮が困難であるといっ
た問題があった。
【００１５】本発明は上記のような問題を解決するため
になされたもので、経済的に生産されている標準信号処
理回路を用いて高品位電子カメラの信号処理を行うこと
のできる画像処理装置を提案するものである。
になされたもので、経済的に生産されている標準信号処
理回路を用いて高品位電子カメラの信号処理を行うこと
のできる画像処理装置を提案するものである。
【００１６】
【課題を解決するための手段】本発明の画像処理装置
は、撮像手段から得られる画像データを記憶する記憶手
段と、前記撮像手段の撮像画面を少なくとも垂直方向に
複数のブロックに分割し、該分割されたブロックごとに
対応する画像データを前記記憶手段から読み出すための
制御手段と、前記制御手段によってブロックごとに読み
出された画像データに基づいて、輝度信号および色信号
を生成する信号処理手段と、前記信号処理手段による輝
度信号および色信号の生成に適合させるべく、前記制御
手段によってブロックごとに読み出された画像データの
画素数を変換する前置処理手段とを有する。
は、撮像手段から得られる画像データを記憶する記憶手
段と、前記撮像手段の撮像画面を少なくとも垂直方向に
複数のブロックに分割し、該分割されたブロックごとに
対応する画像データを前記記憶手段から読み出すための
制御手段と、前記制御手段によってブロックごとに読み
出された画像データに基づいて、輝度信号および色信号
を生成する信号処理手段と、前記信号処理手段による輝
度信号および色信号の生成に適合させるべく、前記制御
手段によってブロックごとに読み出された画像データの
画素数を変換する前置処理手段とを有する。
【００１７】
【００１８】
【作用】本発明においては、垂直方向に分割されたブロ
ックごとに対応する画像データを記憶手段から読み出す
ことができ、そのブロックごとに画像データを信号処理
することができる。
ックごとに対応する画像データを記憶手段から読み出す
ことができ、そのブロックごとに画像データを信号処理
することができる。
【００１９】
【００２０】
【実施例】図１は本発明の第１の実施例を示す。
【００２１】図１において、２０は高品位電子カメラ
で、標準ＴＶ方式より画素数の多いＣＣＤ２１、サンプ
ルホールド回路２２及びＡ／Ｄ変換器２３により構成さ
れる。２４は電子カメラ２０から出力される画像データ
を処理して、Ｒ、Ｇ、Ｂの色信号を生成する画像処理装
置である。２５は電子カメラ２０及び画像処理装置２４
の各内部回路を駆動制御するクロック信号等のタイミン
グ信号を発生するタイミング信号発生器である。２６、
２７、２８は画像処理装置２４から出力されるディジタ
ルの色信号Ｒ、Ｇ、Ｂをアナログの色信号Ｒ、Ｇ、Ｂに
変換するＤ／Ａ変換器である。２９は画像処理装置２４
から得られる輝度信号、色差信号を記憶する外部記憶装
置である。
で、標準ＴＶ方式より画素数の多いＣＣＤ２１、サンプ
ルホールド回路２２及びＡ／Ｄ変換器２３により構成さ
れる。２４は電子カメラ２０から出力される画像データ
を処理して、Ｒ、Ｇ、Ｂの色信号を生成する画像処理装
置である。２５は電子カメラ２０及び画像処理装置２４
の各内部回路を駆動制御するクロック信号等のタイミン
グ信号を発生するタイミング信号発生器である。２６、
２７、２８は画像処理装置２４から出力されるディジタ
ルの色信号Ｒ、Ｇ、Ｂをアナログの色信号Ｒ、Ｇ、Ｂに
変換するＤ／Ａ変換器である。２９は画像処理装置２４
から得られる輝度信号、色差信号を記憶する外部記憶装
置である。
【００２２】画像処理装置２４は、電子カメラ２０から
の画像データが供給されるメモリ３０と、このメモリ３
０から読み出された画像データの前処理を行う前置処理
回路３１と、前処理された画像データを処理して輝度信
号及び色差信号を作成する信号処理回路３２と、上記作
成された輝度信号及び色差信号を一旦格納するメモリ３
３と、このメモリ３３から読み出された各信号をマトリ
クス処理してＲ、Ｇ、Ｂの色信号を作成するマトリクス
回路３４と、上記各回路を制御する制御回路３５とによ
り構成されている。
の画像データが供給されるメモリ３０と、このメモリ３
０から読み出された画像データの前処理を行う前置処理
回路３１と、前処理された画像データを処理して輝度信
号及び色差信号を作成する信号処理回路３２と、上記作
成された輝度信号及び色差信号を一旦格納するメモリ３
３と、このメモリ３３から読み出された各信号をマトリ
クス処理してＲ、Ｇ、Ｂの色信号を作成するマトリクス
回路３４と、上記各回路を制御する制御回路３５とによ
り構成されている。
【００２３】図２は上記信号処理回路３２の実施例を示
し、図６と同一部分には同一符号を付して説明を省略す
る。
し、図６と同一部分には同一符号を付して説明を省略す
る。
【００２４】この信号処理回路３２は、入力画像データ
を１画素ずつ遅延させる遅延手段としての２つの画素メ
モリ３６、３７と、この画素メモリ３６、３７の出力と
１Ｈ遅延回路９、１０の出力とを切換えるスイッチ３
８、３９とを設けている。また、ここでは、輝度信号と
２つの色差信号とを切換えて出力させるためのスイッチ
４０が設けられている。
を１画素ずつ遅延させる遅延手段としての２つの画素メ
モリ３６、３７と、この画素メモリ３６、３７の出力と
１Ｈ遅延回路９、１０の出力とを切換えるスイッチ３
８、３９とを設けている。また、ここでは、輝度信号と
２つの色差信号とを切換えて出力させるためのスイッチ
４０が設けられている。
【００２５】次に、上記構成による動作について説明す
る。
る。
【００２６】高品位電子カメラ２０を用いる場合は、信
号処理回路３２内のスイッチ３８、３９は画素メモリ３
６、３７側を選択する。電子カメラ２０のＣＣＤ２１の
出力はサンプルホールド回路２２により所定周期でサン
プリングされ、Ａ／Ｄ変換器２３でディジタル画像デー
タに変換された後、画像処理装置２４のメモリ３０に供
給される。
号処理回路３２内のスイッチ３８、３９は画素メモリ３
６、３７側を選択する。電子カメラ２０のＣＣＤ２１の
出力はサンプルホールド回路２２により所定周期でサン
プリングされ、Ａ／Ｄ変換器２３でディジタル画像デー
タに変換された後、画像処理装置２４のメモリ３０に供
給される。
【００２７】画像処理装置２４において、制御回路３５
はメモリ３０に対して水平アドレスＨ１及び垂直アドレ
スＶ１を供給し、メモリ３３に対して水平アドレスＨ
２、垂直アドレスＶ２を供給すると共に、信号処理回路
３２を制御信号Ｓで制御する。また、水平、垂直同期信
号ＳＹＮＣを作成して出力し、さらに、必要に応じてブ
ランキング信号等も作成する。
はメモリ３０に対して水平アドレスＨ１及び垂直アドレ
スＶ１を供給し、メモリ３３に対して水平アドレスＨ
２、垂直アドレスＶ２を供給すると共に、信号処理回路
３２を制御信号Ｓで制御する。また、水平、垂直同期信
号ＳＹＮＣを作成して出力し、さらに、必要に応じてブ
ランキング信号等も作成する。
【００２８】電子カメラ２０から供給された画像データ
はまずＣＣＤ２１上の水平、垂直アドレスに対応してメ
モリ３０に格納される。なお、これらの水平、垂直アド
レスは、制御上の論理アドレスであり物理的なアドレス
が水平、垂直に分離している必要はない。
はまずＣＣＤ２１上の水平、垂直アドレスに対応してメ
モリ３０に格納される。なお、これらの水平、垂直アド
レスは、制御上の論理アドレスであり物理的なアドレス
が水平、垂直に分離している必要はない。
【００２９】次にメモリ３０からは垂直方向に３画素の
データが毎回順次にとりだされる。即ち、各画素は各々
３回ずつ読み出されて信号処理回路３２に送られる。但
し、もし画素配列が信号処理回路３２による処理に適し
ない場合は、前置処理回路３１によって信号処理回路３
２に適合するように画素数等が変換される。
データが毎回順次にとりだされる。即ち、各画素は各々
３回ずつ読み出されて信号処理回路３２に送られる。但
し、もし画素配列が信号処理回路３２による処理に適し
ない場合は、前置処理回路３１によって信号処理回路３
２に適合するように画素数等が変換される。
【００３０】この前置処理回路３１による前処理は、多
くの場合、垂直方向に２─３ライン、水平方向に２─５
画素のマトリクス程度で十分変換できるし、また、ＣＣ
Ｄ２１を信号処理回路３２に適応し易いように設計する
ことによって、何も前処理しないかあるいはせいぜい２
─４画素間の演算程度で済ませることも可能である。こ
れらの場合、３画素より多くのデータが毎回読み出され
る場合もある。なお、ここでは１Ｈ遅延回路９、１０が
２本ある場合を示したが、その他の本数の場合は、それ
に応じて同時に送り込むデータを増減すればよい。
くの場合、垂直方向に２─３ライン、水平方向に２─５
画素のマトリクス程度で十分変換できるし、また、ＣＣ
Ｄ２１を信号処理回路３２に適応し易いように設計する
ことによって、何も前処理しないかあるいはせいぜい２
─４画素間の演算程度で済ませることも可能である。こ
れらの場合、３画素より多くのデータが毎回読み出され
る場合もある。なお、ここでは１Ｈ遅延回路９、１０が
２本ある場合を示したが、その他の本数の場合は、それ
に応じて同時に送り込むデータを増減すればよい。
【００３１】上記のようにして前処理されたデータは信
号処理回路３２に加えられ、画素メモリ３６、３７によ
り１画素ずつ遅延されて各信号処理回路１１、１２に加
えられる。これによって各信号処理回路１１、１２は実
質的に外部のメモリ３０で定められる任意の長さの遅延
回路の出力を処理することになり、本来よりも長い水平
ラインとして入力を処理することができる。
号処理回路３２に加えられ、画素メモリ３６、３７によ
り１画素ずつ遅延されて各信号処理回路１１、１２に加
えられる。これによって各信号処理回路１１、１２は実
質的に外部のメモリ３０で定められる任意の長さの遅延
回路の出力を処理することになり、本来よりも長い水平
ラインとして入力を処理することができる。
【００３２】また、この場合、黒レベルの信号は当然Ｃ
ＣＤ２１のライン毎に入力されるようになるわけである
から、制御回路３５から正しい位置を認識するようなタ
イミングを与えるか、又は信号処理回路３２にそのため
のタイミングを作成するようにして置けば、正しい黒レ
ベルの処理が可能になる。
ＣＤ２１のライン毎に入力されるようになるわけである
から、制御回路３５から正しい位置を認識するようなタ
イミングを与えるか、又は信号処理回路３２にそのため
のタイミングを作成するようにして置けば、正しい黒レ
ベルの処理が可能になる。
【００３３】なお、Ｖ方向については、一般には特に変
則的な処理をしていなければ、本来のものよりライン数
が多くても問題なく処理が可能であるが、信号処理回路
３２内のＶ方向のカウンタ等のために本来の１Ｖ以上の
処理ができない場合には、複数の信号処理回路３２を用
いて同時に幾つかの領域を処理したり、あるいは、１個
の信号処理回路３２を複数回用いて処理すればよい。
則的な処理をしていなければ、本来のものよりライン数
が多くても問題なく処理が可能であるが、信号処理回路
３２内のＶ方向のカウンタ等のために本来の１Ｖ以上の
処理ができない場合には、複数の信号処理回路３２を用
いて同時に幾つかの領域を処理したり、あるいは、１個
の信号処理回路３２を複数回用いて処理すればよい。
【００３４】信号処理回路３２で作成された輝度信号、
色差信号はメモリ３３に水平、垂直アドレスＨ２、Ｖ２
により書き込まれる。
色差信号はメモリ３３に水平、垂直アドレスＨ２、Ｖ２
により書き込まれる。
【００３５】このようにしてメモリ３３に取り込まれた
各信号は外部記憶装置２９に送られたり、マトリクス回
路３４によってＲ，Ｇ，Ｂ信号に変換した後、Ｄ／Ａ変
換器２６、２７、２８を介してモニタ等に出力される。
各信号は外部記憶装置２９に送られたり、マトリクス回
路３４によってＲ，Ｇ，Ｂ信号に変換した後、Ｄ／Ａ変
換器２６、２７、２８を介してモニタ等に出力される。
【００３６】また、信号処理回路３２のスイッチ３８、
３９を１Ｈ遅延回路９、１０に切換えれば、図６の従来
の標準信号処理回路５と同一になり、標準ＴＶ方式の電
子カメラ１を図６と同様に接続することができる。
３９を１Ｈ遅延回路９、１０に切換えれば、図６の従来
の標準信号処理回路５と同一になり、標準ＴＶ方式の電
子カメラ１を図６と同様に接続することができる。
【００３７】次に、本発明の第２の実施例について図３
〜図５と共に説明する。
〜図５と共に説明する。
【００３８】図３は画像処理装置４１の実施例を示すも
ので、図１と対応する部分には同一符号が付されてい
る。
ので、図１と対応する部分には同一符号が付されてい
る。
【００３９】この画像処理装置４１の図１と異なる点
は、信号処理回路３２に代えて図６の標準信号処理回路
５を用いた点である。
は、信号処理回路３２に代えて図６の標準信号処理回路
５を用いた点である。
【００４０】次に、上記構成による動作について説明す
る。
る。
【００４１】本実施例においては、ＣＣＤ２１による撮
像画面を、左上、右上、左下、右下の４つのブロックに
分割して、各ブロックを上記の順に処理するようにして
いる。また、この処理に際して、メモリ３０の読み出し
とメモリ３３の書き込みとを、水平、垂直アドレスＨ
１、Ｈ２、Ｖ１、Ｖ２を制御することにより行うように
している。
像画面を、左上、右上、左下、右下の４つのブロックに
分割して、各ブロックを上記の順に処理するようにして
いる。また、この処理に際して、メモリ３０の読み出し
とメモリ３３の書き込みとを、水平、垂直アドレスＨ
１、Ｈ２、Ｖ１、Ｖ２を制御することにより行うように
している。
【００４２】図４は各ブロックに対するアドレス制御方
法Ｈ−１、Ｈ─２、Ｖ─１、Ｖ─２と各制御方法で用い
るアドレスＨ１、Ｈ２、Ｖ１、Ｖ２との関係を示し、図
５は各アドレス制御方法を示すものである。図４におい
て、Ｈ−１、Ｈ─２の制御方法は水平アドレスＨ１、Ｈ
２を用いた図５（Ａ）、（Ｂ）に示す方法であり、Ｖ─
１、Ｖ─２の制御方法は垂直アドレスＶ１、Ｖ２を用い
た図５（Ｃ）、（Ｄ）に示す方法である。
法Ｈ−１、Ｈ─２、Ｖ─１、Ｖ─２と各制御方法で用い
るアドレスＨ１、Ｈ２、Ｖ１、Ｖ２との関係を示し、図
５は各アドレス制御方法を示すものである。図４におい
て、Ｈ−１、Ｈ─２の制御方法は水平アドレスＨ１、Ｈ
２を用いた図５（Ａ）、（Ｂ）に示す方法であり、Ｖ─
１、Ｖ─２の制御方法は垂直アドレスＶ１、Ｖ２を用い
た図５（Ｃ）、（Ｄ）に示す方法である。
【００４３】まず、水平方向のアドレス制御方法Ｈ−
１、Ｈ─２から説明する。Ｈ−１ではＣＣＤ２１に関連
したアドレスＨ１がＣＣＤ２１のはじめの画素（ここで
は黒レベル）から始まるのに対して標準信号処理回路５
で処理されたデータのアドレスＨ２は図５（Ａ）のよう
に標準信号処理回路５が黒レベルの処理を終了し、内部
の演算時間だけ遅れて出力が有効になる時点でカウント
を開始する。これによってＨ−１ではメモリ３０から読
み出したデータの左側は、その処理後の有効期間のみメ
モリ３３に収納される。
１、Ｈ─２から説明する。Ｈ−１ではＣＣＤ２１に関連
したアドレスＨ１がＣＣＤ２１のはじめの画素（ここで
は黒レベル）から始まるのに対して標準信号処理回路５
で処理されたデータのアドレスＨ２は図５（Ａ）のよう
に標準信号処理回路５が黒レベルの処理を終了し、内部
の演算時間だけ遅れて出力が有効になる時点でカウント
を開始する。これによってＨ−１ではメモリ３０から読
み出したデータの左側は、その処理後の有効期間のみメ
モリ３３に収納される。
【００４４】Ｈ─２では、アドレスＨ１は図５（Ｂ）の
ように、まず黒レベル部分を選択した後に、有効期間の
信号部へジャンプする。このとき標準信号処理回路５の
処理に差し支えないように読み出す。あるいは前置処理
回路３１で前処理された信号の画素（色）配列が正しく
なるアドレスにジャンプする必要がある。一方、アドレ
スＨ２はＨ−１と同じように標準信号処理回路５が黒レ
ベルの処理を終了し、内部の演算時間だけ遅れて出力が
有効になる時点でカウントを開始する。これによってＨ
−２ではメモリ３０から読み出したデータの右側はその
処理後の有効期間のみメモリ３３に収納される。
ように、まず黒レベル部分を選択した後に、有効期間の
信号部へジャンプする。このとき標準信号処理回路５の
処理に差し支えないように読み出す。あるいは前置処理
回路３１で前処理された信号の画素（色）配列が正しく
なるアドレスにジャンプする必要がある。一方、アドレ
スＨ２はＨ−１と同じように標準信号処理回路５が黒レ
ベルの処理を終了し、内部の演算時間だけ遅れて出力が
有効になる時点でカウントを開始する。これによってＨ
−２ではメモリ３０から読み出したデータの右側はその
処理後の有効期間のみメモリ３３に収納される。
【００４５】なお、Ｈ−１の終わりとＨ−２の始まりと
でＨ１とＨ２との相関（遅れ時間）が正しく一致する必
要があるのは云うまでもないが、少なくとも信号処理が
安定する時間以上Ｈ１のみをカウントすることによっ
て、Ｈ−１とＨ−２のつなぎ目で不自然な出力にならな
いようにしなければならない。このように処理すること
によって、標準信号処理回路５の左側を処理する場合も
右側を処理する場合も、見掛け上同じように黒レベルか
ら始まる図６のＣＣＤ２の出力のような信号を受ける取
ることができる。また１Ｈ−遅延長回路９、１０の画素
数が足りない問題も当然解決する。
でＨ１とＨ２との相関（遅れ時間）が正しく一致する必
要があるのは云うまでもないが、少なくとも信号処理が
安定する時間以上Ｈ１のみをカウントすることによっ
て、Ｈ−１とＨ−２のつなぎ目で不自然な出力にならな
いようにしなければならない。このように処理すること
によって、標準信号処理回路５の左側を処理する場合も
右側を処理する場合も、見掛け上同じように黒レベルか
ら始まる図６のＣＣＤ２の出力のような信号を受ける取
ることができる。また１Ｈ−遅延長回路９、１０の画素
数が足りない問題も当然解決する。
【００４６】なお、Ｖ方向は上述と同様に図５（Ｃ）、
（Ｄ）のように行われるが標準信号処理回路５に黒レベ
ルを必要としない場合は、黒レベルを省略してこの標準
信号処理回路５が安定な信号を出力する分だけアドレス
Ｖ１を先行させるようにすればよい。また、ここではダ
ミーの黒信号を入力することによって黒レベルの処理を
行っているが、標準信号処理回路５が例えば外部からの
プリセットのような手段によって黒レベルを設定できる
ならば、それを用いてもよい。
（Ｄ）のように行われるが標準信号処理回路５に黒レベ
ルを必要としない場合は、黒レベルを省略してこの標準
信号処理回路５が安定な信号を出力する分だけアドレス
Ｖ１を先行させるようにすればよい。また、ここではダ
ミーの黒信号を入力することによって黒レベルの処理を
行っているが、標準信号処理回路５が例えば外部からの
プリセットのような手段によって黒レベルを設定できる
ならば、それを用いてもよい。
【００４７】また、本実施例では画面を左上、右上、左
下、右下の４つのブロックに分割したが、これに限るこ
となく、水平方向又は垂直方向に複数のブロックに分割
したり、その他様々に分割してもよい。また、特定のブ
ロックのみを繰り返して処理するようにしてもよい。
下、右下の４つのブロックに分割したが、これに限るこ
となく、水平方向又は垂直方向に複数のブロックに分割
したり、その他様々に分割してもよい。また、特定のブ
ロックのみを繰り返して処理するようにしてもよい。
【００４８】また、標準信号処理回路５を１個用いて順
次処理を行っているが、必要に応じて複数個並列に用い
て処理の１部または全てを並列に実行してもよい。その
場合、一部を並列に実行する場合には、ＨまたはＶのア
ドレスの少なくとも一部を共通にすることによって、例
えば左上のブロックと右上のブロックとを同時に処理す
ることができ、メモリ３０の多くの部分を兼用化でき
る。
次処理を行っているが、必要に応じて複数個並列に用い
て処理の１部または全てを並列に実行してもよい。その
場合、一部を並列に実行する場合には、ＨまたはＶのア
ドレスの少なくとも一部を共通にすることによって、例
えば左上のブロックと右上のブロックとを同時に処理す
ることができ、メモリ３０の多くの部分を兼用化でき
る。
【００４９】以上説明した各実施例において、メモリ３
０、３３は２組のものとして図示してあるが、同様な動
作をすれば１組でも構成できる。その場合、メモリ３０
の処理の終わった部分は不要となるため容量の大部分を
共用でき、総容量を大きく削減できる。
０、３３は２組のものとして図示してあるが、同様な動
作をすれば１組でも構成できる。その場合、メモリ３０
の処理の終わった部分は不要となるため容量の大部分を
共用でき、総容量を大きく削減できる。
【００５０】また、撮像素子としてＣＣＤを用いている
が、その他の撮像素子や撮像手段でもよく、例えばスキ
ャナのように１次元の素子をスキャンして信号を得ても
よい。また、信号はアナログ信号として出力しているが
デジタルのデータとして出力してもよい。また、各実施
例は「カメラ」として構成しているが、もちろん撮像素
子と独立した処理系でもよい。
が、その他の撮像素子や撮像手段でもよく、例えばスキ
ャナのように１次元の素子をスキャンして信号を得ても
よい。また、信号はアナログ信号として出力しているが
デジタルのデータとして出力してもよい。また、各実施
例は「カメラ」として構成しているが、もちろん撮像素
子と独立した処理系でもよい。
【００５１】また、ホワイトバランス等の補助的な機能
に関しては開示していないが、これらは処理の間は固定
したほうが望ましいので、例えば本番の処理の前にこれ
らのデータを確定するための前処理を行い、それにもと
づいて値を固定したほうがよい。標準信号処理回路５で
正しく調整しきれない部分は、マトリクス回路３４のよ
うな後付けの出力処理回路で補正してもよい。この出力
処理回路は信号処理回路とメモリ３３との間においても
よく、処理の内容によってはコンピュータのソフトウェ
アで処理してもよい。
に関しては開示していないが、これらは処理の間は固定
したほうが望ましいので、例えば本番の処理の前にこれ
らのデータを確定するための前処理を行い、それにもと
づいて値を固定したほうがよい。標準信号処理回路５で
正しく調整しきれない部分は、マトリクス回路３４のよ
うな後付けの出力処理回路で補正してもよい。この出力
処理回路は信号処理回路とメモリ３３との間においても
よく、処理の内容によってはコンピュータのソフトウェ
アで処理してもよい。
【００５２】また、前後の処理回路やメモリの速度の制
約がある場合は、本来の信号処理の処理速度と異なった
速度で処理を行ってもよい。各実施例では所謂インター
レースに関してはその対策を明示していないが、これは
多くの標準信号処理回路がフィールド間の相関を用いて
いないため、事実上インターレースに関係なく処理でき
るために、特に処理をする必要がないためである。但
し、これを用いて処理を行う場合本来の信号処理回路が
インターレースを行うＣＣＤ用に作られたものであって
も、各実施例のようなシステムで用いる場合には、ノン
インターレースの信号として演算した方が、特に色情報
の処理が正しく行われる可能性もある。
約がある場合は、本来の信号処理の処理速度と異なった
速度で処理を行ってもよい。各実施例では所謂インター
レースに関してはその対策を明示していないが、これは
多くの標準信号処理回路がフィールド間の相関を用いて
いないため、事実上インターレースに関係なく処理でき
るために、特に処理をする必要がないためである。但
し、これを用いて処理を行う場合本来の信号処理回路が
インターレースを行うＣＣＤ用に作られたものであって
も、各実施例のようなシステムで用いる場合には、ノン
インターレースの信号として演算した方が、特に色情報
の処理が正しく行われる可能性もある。
【００５３】また、直接インターレースに関わる問題で
はないがＯＤＤ／ＥＶＥＮのフィールドで画素の配列
（の開始位置）が異なったシステムもある。その場合に
は、それに合わせて信号を作成するか信号処理回路をリ
セットする等して、必要なフィールドを選択するか、回
路の状態を検知して、必要なフィールドの処理を行うタ
イミングにこれを用いてもよい。
はないがＯＤＤ／ＥＶＥＮのフィールドで画素の配列
（の開始位置）が異なったシステムもある。その場合に
は、それに合わせて信号を作成するか信号処理回路をリ
セットする等して、必要なフィールドを選択するか、回
路の状態を検知して、必要なフィールドの処理を行うタ
イミングにこれを用いてもよい。
【００５４】
【発明の効果】以上のように、本発明においては、垂直
方向に分割されたブロックごとに対応する画像データを
記憶手段から読み出すことができ、そのブロックごとに
画像データを信号処理することができるので、高品位電
子カメラと標準ＴＶ方式電子カメラとの１Ｈ遅延線の画
素数、ＣＣＤの黒レベル部分、その位置、色フィルター
の配列、同期信号等の違いによる問題を解決することが
できる。
方向に分割されたブロックごとに対応する画像データを
記憶手段から読み出すことができ、そのブロックごとに
画像データを信号処理することができるので、高品位電
子カメラと標準ＴＶ方式電子カメラとの１Ｈ遅延線の画
素数、ＣＣＤの黒レベル部分、その位置、色フィルター
の配列、同期信号等の違いによる問題を解決することが
できる。
【００５５】これにより安価な標準信号処理回路を用い
て画素数の多いＣＣＤの出力を処理することができ、コ
ンピュータのソフトウェアのみで処理する場合に較べて
遙かに短時間で処理を行うことができ、使用者が処理を
待つ時間を大幅に短縮できる。
て画素数の多いＣＣＤの出力を処理することができ、コ
ンピュータのソフトウェアのみで処理する場合に較べて
遙かに短時間で処理を行うことができ、使用者が処理を
待つ時間を大幅に短縮できる。
【図１】第１の発明の実施例を示すブロック図である。
【図２】信号処理回路の実施例を示すブロック図であ
る。
る。
【図３】第２の発明の実施例を示すブロック図である。
【図４】撮像画面の分割処理を説明する説明図である。
【図５】上記分割処理のためのアドレスの制御方法を示
すグラフである。
すグラフである。
【図６】従来の電子カメラの信号処理回路を示すブロッ
ク図である。
ク図である。
５ 標準信号処理回路
２４ 画像処理装置
３０ メモリ
３２ 信号処理回路
３３ メモリ
３５ 制御回路
３６ 画素メモリ
３７ 画素メモリ
４１ 画像処理装置
Claims (2)
- 【請求項１】 撮像手段から得られる画像データを記憶
する記憶手段と、 前記撮像手段の撮像画面を少なくとも垂直方向に複数の
ブロックに分割し、該分割されたブロックごとに対応す
る画像データを前記記憶手段から読み出すための制御手
段と、 前記制御手段によってブロックごとに読み出された画像
データに基づいて、輝度信号および色信号を生成する信
号処理手段と、 前記信号処理手段による輝度信号および色信号の生成に
適合させるべく、前記制御手段によってブロックごとに
読み出された画像データの画素数を変換する前置処理手
段とを有することを特徴とする画像処理装置。 - 【請求項２】 請求項１において、前記制御手段は、前
記信号処理手段によって信号処理された画像データを前
記記憶手段に書き込むことを特徴とする画像処理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19658892A JP3513165B2 (ja) | 1992-06-30 | 1992-06-30 | 画像処理装置 |
| EP93305079A EP0577392B1 (en) | 1992-06-30 | 1993-06-29 | High definition image processing apparatus using standard signal processor |
| DE69321042T DE69321042T2 (de) | 1992-06-30 | 1993-06-29 | Bildverarbeitungsschaltung mit hoher Auflösung unter Benutzung einer Standardsignalverarbeitungsschaltung |
| US08/671,079 US5627603A (en) | 1992-06-30 | 1996-06-27 | Image processing apparatus utilizing a conventional signal processor to process high-definition electronic camera signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19658892A JP3513165B2 (ja) | 1992-06-30 | 1992-06-30 | 画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0622197A JPH0622197A (ja) | 1994-01-28 |
| JP3513165B2 true JP3513165B2 (ja) | 2004-03-31 |
Family
ID=16360240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19658892A Expired - Fee Related JP3513165B2 (ja) | 1992-06-30 | 1992-06-30 | 画像処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5627603A (ja) |
| EP (1) | EP0577392B1 (ja) |
| JP (1) | JP3513165B2 (ja) |
| DE (1) | DE69321042T2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3527259B2 (ja) * | 1993-04-12 | 2004-05-17 | 松下電器産業株式会社 | 映像信号処理装置及び処理方法 |
| JP3096618B2 (ja) * | 1995-08-10 | 2000-10-10 | 三洋電機株式会社 | 撮像装置 |
| US6563534B1 (en) * | 1997-03-27 | 2003-05-13 | Hitachi Denshi Kabushiki Kaisha | High definition television camera apparatus for correcting a characteristic value of a video signal |
| US6285398B1 (en) | 1997-11-17 | 2001-09-04 | Sony Corporation | Charge-coupled device video camera with raw data format output and software implemented camera signal processing |
| US6353458B1 (en) * | 1998-01-23 | 2002-03-05 | Eastman Kodak Company | Camera with non-emissive electronic display having field-driven solid phase particles |
| WO2002019695A1 (fr) * | 2000-08-29 | 2002-03-07 | Seiko Epson Corporation | Lecteur d'images |
| CN1295634C (zh) * | 2001-05-11 | 2007-01-17 | 皇家菲利浦电子有限公司 | 并行数据处理装置及包含这种装置的照相机系统 |
| US7315406B2 (en) * | 2002-06-27 | 2008-01-01 | Transpacific Ip, Ltd. | Scanning circuit structure |
| US8243004B2 (en) * | 2003-03-10 | 2012-08-14 | Fergason Patent Properties, Llc | Apparatus and method for preparing, storing, transmitting and displaying images |
| JP3861888B2 (ja) * | 2003-09-19 | 2006-12-27 | セイコーエプソン株式会社 | 映像記録方法、映像記録装置、映像記録媒体、映像表示方法、及び映像表示装置 |
| US7755669B2 (en) * | 2003-11-28 | 2010-07-13 | Canon Kabushiki Kaisha | Image capture apparatus and image capture method in which an image is processed by a plurality of image processing devices |
| JP2005182499A (ja) * | 2003-12-19 | 2005-07-07 | Matsushita Electric Ind Co Ltd | 並列演算装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2513185B2 (ja) * | 1986-07-24 | 1996-07-03 | ソニー株式会社 | 映像信号処理装置 |
| FR2617361A1 (fr) * | 1987-06-26 | 1988-12-30 | Eduvision Sa | Procede de stockage d'images de haute definition sur video-disque, codeur et decodeur pour la mise en oeuvre dudit procede |
| JP2959773B2 (ja) * | 1989-04-20 | 1999-10-06 | オリンパス光学工業株式会社 | 電子スチルカメラ |
| JPH03227179A (ja) * | 1990-01-31 | 1991-10-08 | Sony Corp | 画像データ処理装置 |
| DE4008634A1 (de) * | 1990-03-17 | 1991-09-19 | Bosch Gmbh Robert | Digitaler speicher fuer videosignale |
| JPH044675A (ja) * | 1990-04-23 | 1992-01-09 | Canon Inc | 電子カメラ |
| US5077810A (en) * | 1990-07-19 | 1991-12-31 | Eastman Kodak Company | Distributed digital signal processing system using standard resolution processors for a high resolution sensor |
| JP2876258B2 (ja) * | 1991-01-23 | 1999-03-31 | 株式会社リコー | デジタル電子スチルカメラ |
| US5343243A (en) * | 1992-01-07 | 1994-08-30 | Ricoh Company, Ltd. | Digital video camera |
-
1992
- 1992-06-30 JP JP19658892A patent/JP3513165B2/ja not_active Expired - Fee Related
-
1993
- 1993-06-29 DE DE69321042T patent/DE69321042T2/de not_active Expired - Fee Related
- 1993-06-29 EP EP93305079A patent/EP0577392B1/en not_active Expired - Lifetime
-
1996
- 1996-06-27 US US08/671,079 patent/US5627603A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69321042D1 (de) | 1998-10-22 |
| EP0577392B1 (en) | 1998-09-16 |
| DE69321042T2 (de) | 1999-03-04 |
| US5627603A (en) | 1997-05-06 |
| EP0577392A3 (ja) | 1994-02-23 |
| JPH0622197A (ja) | 1994-01-28 |
| EP0577392A2 (en) | 1994-01-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5444483A (en) | Digital electronic camera apparatus for recording still video images and motion video images | |
| US6937277B1 (en) | Image input apparatus employing read region size determination | |
| EP0818933B1 (en) | Video signal converter and television signal processing apparatus | |
| JP3513165B2 (ja) | 画像処理装置 | |
| JPS63109670A (ja) | 画像変換メモリ装置 | |
| GB2263374A (en) | Television standards converter | |
| JPH0817008B2 (ja) | 映像信号時間軸補正装置 | |
| JPH04299687A (ja) | テレビジョン方式変換装置 | |
| JPS61170876A (ja) | 映像処理装置及びそれを少なくとも２個具える映像処理システム | |
| JP3154190B2 (ja) | 汎用走査周期変換装置 | |
| US7295765B1 (en) | Digital image recording and reproducing apparatus having formats corresponding to pixel configurations | |
| JP3489852B2 (ja) | 高精細撮像装置 | |
| US6266101B1 (en) | Y/C separator | |
| JP3180624B2 (ja) | テレビジョンカメラ装置 | |
| KR960015134B1 (ko) | 고화질 티브이의 부화면 영상 처리장치 | |
| JP2809738B2 (ja) | 映像信号変換装置 | |
| KR20020002267A (ko) | 화상 처리 장치, 화상 처리 방법, 및 신호 전환 출력 장치 | |
| JP2874971B2 (ja) | テレビジョン信号のライン補間回路 | |
| JP3603683B2 (ja) | ビデオエンコーダ回路及びテレビジョン方式変換方法 | |
| JP3204708B2 (ja) | 映像記録再生装置 | |
| JPH06131248A (ja) | 記憶データ読出制御装置 | |
| JP2951489B2 (ja) | 画像変換装置 | |
| JP4109328B2 (ja) | ビデオ信号符号化装置 | |
| JPH0522680A (ja) | 画像処理装置 | |
| JP2561597B2 (ja) | ビデオ信号取り込み方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040106 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040109 |
|
| LAPS | Cancellation because of no payment of annual fees |