JP3527259B2 - 映像信号処理装置及び処理方法 - Google Patents
映像信号処理装置及び処理方法Info
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- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
- H04N5/46—Receiver circuitry for the reception of television signals according to analogue transmission standards for receiving on more than one standard at will
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- H04N7/015—High-definition television systems
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- H04N9/64—Circuits for processing colour signals
- H04N9/642—Multi-standard receivers
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- Television Systems (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は、ソフトウェアで処理の
切り替えを行なえる映像信号処理装置及びその処理方法
に関するものである。
切り替えを行なえる映像信号処理装置及びその処理方法
に関するものである。
【０００２】
【従来の技術】近年、テレビ映像の高画質化の要求から
ＥＤＴＶ（Extended Definiton TV 、いわゆるクリアビ
ジョン）と呼ばれる放送方式が実用化されている。ま
た、ＨＤＴＶ（High Definiton TV 、いわゆるハイビジ
ョン）方式の一種であるＭＵＳＥ（Multiple Sub-nyqui
st Sampling Encoding）方式などの新たな高画質放送が
提案され、一部実用化されている。今後、ＥＤＴＶ II
（第２世代ＥＤＴＶ）、デジタル放送などが実施される
予定である。これに伴い、テレビジョン受像機（以下、
ＴＶ受像機という。）やビデオテープレコーダ（以下、
ＶＴＲという。）などの映像信号処理装置では、現行の
ＮＴＳＣ（National Television System Committee）方
式を含む複数の放送方式に対応する必要が生じている。
例えば従来のＴＶ受像機では、ＴＶ学会誌vol.16,No.7
1,pp.19〜24（Oct.1992）の「走査線変換用ＬＳＩの開
発」に示されるように、各々１放送方式に対応した複数
のボードを内蔵し、受信すべき信号に応じて使用ボード
を切り替えるようにしていた。
ＥＤＴＶ（Extended Definiton TV 、いわゆるクリアビ
ジョン）と呼ばれる放送方式が実用化されている。ま
た、ＨＤＴＶ（High Definiton TV 、いわゆるハイビジ
ョン）方式の一種であるＭＵＳＥ（Multiple Sub-nyqui
st Sampling Encoding）方式などの新たな高画質放送が
提案され、一部実用化されている。今後、ＥＤＴＶ II
（第２世代ＥＤＴＶ）、デジタル放送などが実施される
予定である。これに伴い、テレビジョン受像機（以下、
ＴＶ受像機という。）やビデオテープレコーダ（以下、
ＶＴＲという。）などの映像信号処理装置では、現行の
ＮＴＳＣ（National Television System Committee）方
式を含む複数の放送方式に対応する必要が生じている。
例えば従来のＴＶ受像機では、ＴＶ学会誌vol.16,No.7
1,pp.19〜24（Oct.1992）の「走査線変換用ＬＳＩの開
発」に示されるように、各々１放送方式に対応した複数
のボードを内蔵し、受信すべき信号に応じて使用ボード
を切り替えるようにしていた。
【０００３】図１９に従来のＴＶ受像機のハードウェア
構成を示す。この受像機は、ＭＵＳＥ信号を処理するた
めのＭＵＳＥ処理ボード１１００と、ＮＴＳＣ信号を処
理するためのＮＴＳＣ処理ボード１１０１とを備えてい
る。
構成を示す。この受像機は、ＭＵＳＥ信号を処理するた
めのＭＵＳＥ処理ボード１１００と、ＮＴＳＣ信号を処
理するためのＮＴＳＣ処理ボード１１０１とを備えてい
る。
【０００４】ＭＵＳＥ処理ボード１１００は、同期回路
１１０４、ＭＵＳＥ信号処理部１１０５、メモリ１１０
６及び出力回路１１０７を備えている。同期回路１１０
４は、受信ＭＵＳＥ信号の同調と、１６．２ＭＨｚの同
期クロックの生成とを司るものである。ＭＵＳＥ信号処
理部１１０５は、帯域圧縮された画素データの復元処理
などのＭＵＳＥ信号に固有の処理を行なう。メモリ１１
０６は、フィールド間処理などに必要なものである。Ｍ
ＵＳＥ放送は画面のアスペクト比が１６：９であり、現
行ＮＴＳＣ受像機の４：３と異なる。そこで、出力回路
１１０７ではアスペクト変換などを行なう。
１１０４、ＭＵＳＥ信号処理部１１０５、メモリ１１０
６及び出力回路１１０７を備えている。同期回路１１０
４は、受信ＭＵＳＥ信号の同調と、１６．２ＭＨｚの同
期クロックの生成とを司るものである。ＭＵＳＥ信号処
理部１１０５は、帯域圧縮された画素データの復元処理
などのＭＵＳＥ信号に固有の処理を行なう。メモリ１１
０６は、フィールド間処理などに必要なものである。Ｍ
ＵＳＥ放送は画面のアスペクト比が１６：９であり、現
行ＮＴＳＣ受像機の４：３と異なる。そこで、出力回路
１１０７ではアスペクト変換などを行なう。
【０００５】ＮＴＳＣ処理ボード１１０１は、同期回路
１１０８、ＮＴＳＣ信号処理部１１０９、メモリ１１１
０及び出力回路１１１１を備えている。同期回路１１０
８は、受信ＮＴＳＣ信号の同調と、１４．３ＭＨｚの同
期クロックの生成とを司るものである。ＮＴＳＣ信号処
理部１１０９は、Ｙ／Ｃ分離処理などのＮＴＳＣ信号の
復調に必要な処理を行なう。メモリ１１１０は、フィー
ルド間処理などに必要なものである。出力回路１１１１
は、出力映像の倍速変換などを司る。
１１０８、ＮＴＳＣ信号処理部１１０９、メモリ１１１
０及び出力回路１１１１を備えている。同期回路１１０
８は、受信ＮＴＳＣ信号の同調と、１４．３ＭＨｚの同
期クロックの生成とを司るものである。ＮＴＳＣ信号処
理部１１０９は、Ｙ／Ｃ分離処理などのＮＴＳＣ信号の
復調に必要な処理を行なう。メモリ１１１０は、フィー
ルド間処理などに必要なものである。出力回路１１１１
は、出力映像の倍速変換などを司る。
【０００６】１１０３は、ＭＵＳＥ処理ボード１１００
の出力とＮＴＳＣ処理ボード１１０２の出力とのいずれ
かを選択するための出力選択部である。１１１２は、Ｍ
ＵＳＥ処理ボード１１００の１６．２ＭＨｚレート出力
とＮＴＳＣ処理ボード１１０１の１４．３ＭＨｚレート
出力とを調整してＣＲＴ１１３１に画像を映し出すため
のＣＲＴ表示制御部である。１１１３は音声制御部、１
１３２はスピーカである。１１０２は、選択されたチャ
ネル番号などを示す外部からの制御信号と各同期回路１
１０４，１１０８からの放送方式認識信号とに基づいて
出力選択部１１０３や音声制御部１１１３を切り替える
ための制御信号入力部である。
の出力とＮＴＳＣ処理ボード１１０２の出力とのいずれ
かを選択するための出力選択部である。１１１２は、Ｍ
ＵＳＥ処理ボード１１００の１６．２ＭＨｚレート出力
とＮＴＳＣ処理ボード１１０１の１４．３ＭＨｚレート
出力とを調整してＣＲＴ１１３１に画像を映し出すため
のＣＲＴ表示制御部である。１１１３は音声制御部、１
１３２はスピーカである。１１０２は、選択されたチャ
ネル番号などを示す外部からの制御信号と各同期回路１
１０４，１１０８からの放送方式認識信号とに基づいて
出力選択部１１０３や音声制御部１１１３を切り替える
ための制御信号入力部である。
【０００７】さて、ＭＵＳＥ処理ボード１１００は、受
信したＭＵＳＥ信号をＹ，Ｒ−Ｙ，Ｂ−Ｙ信号にデコー
ドし、デコード結果を出力選択部１１０３に出力する。
ＭＵＳＥ信号では、ハイビジョン信号を所定の伝送バン
ド幅に収めるために、静止画では前フィールドの画素と
現フィールドの画素とが一致することを利用して、また
動画に対して人間の視覚の解像度が低下することとを利
用して、画素データの帯域圧縮がなされている。このた
め、ＭＵＳＥ処理ボード１１００では、静止画と動画と
で異なる内容の処理が実行される。静止画処理の主な手
順は、(1) フレーム間内挿、(2) フィールド間内挿であ
る。静止画では１画面のデータが４フィールドに分けて
送られてくるので、各フィールドの画素の合成結果を出
力する。動画処理の主な手順は、(1) フィールド内内
挿、(2) 周波数変換である。動画では前フィールドのデ
ータを利用できないので、現フィールドのデータから内
挿により必要な画素を生成する。これらの処理によっ
て、静止画、動画ともに４８ＭＨｚのサンプリングレー
トの画素データが出力される。ただし、フィールド間処
理にはメモリ１１０６が用いられる。
信したＭＵＳＥ信号をＹ，Ｒ−Ｙ，Ｂ−Ｙ信号にデコー
ドし、デコード結果を出力選択部１１０３に出力する。
ＭＵＳＥ信号では、ハイビジョン信号を所定の伝送バン
ド幅に収めるために、静止画では前フィールドの画素と
現フィールドの画素とが一致することを利用して、また
動画に対して人間の視覚の解像度が低下することとを利
用して、画素データの帯域圧縮がなされている。このた
め、ＭＵＳＥ処理ボード１１００では、静止画と動画と
で異なる内容の処理が実行される。静止画処理の主な手
順は、(1) フレーム間内挿、(2) フィールド間内挿であ
る。静止画では１画面のデータが４フィールドに分けて
送られてくるので、各フィールドの画素の合成結果を出
力する。動画処理の主な手順は、(1) フィールド内内
挿、(2) 周波数変換である。動画では前フィールドのデ
ータを利用できないので、現フィールドのデータから内
挿により必要な画素を生成する。これらの処理によっ
て、静止画、動画ともに４８ＭＨｚのサンプリングレー
トの画素データが出力される。ただし、フィールド間処
理にはメモリ１１０６が用いられる。
【０００８】一方、ＮＴＳＣ処理ボード１１０１は、受
信したＮＴＳＣ信号をＹ，Ｒ−Ｙ，Ｂ−Ｙ信号にデコー
ドし、デコード結果を出力選択部１１０３に出力する。
ＮＴＳＣ信号は輝度信号Ｙと色信号Ｃとが混合して送ら
れてくるため、Ｙ／Ｃ分離処理が必要である。ＮＴＳＣ
処理ボード１１０１での主な処理はＹ／Ｃ分離である。
Ｃ信号は１走査線及び１フレームごとに位相が反転して
いるので、現画素と１走査線前の画素とを加算すればＹ
信号のみを抽出でき、減算すればＣ信号のみを抽出でき
る。ただし、１走査線だけ離れた画素は実際には位置が
異なるため、このままでは完全なＹ／Ｃ分離はできな
い。したがって、上下のラインの平均値から擬似的に現
画素と同一位置の画素を求めたうえ、加減算によるＹ／
Ｃ分離を行なっている。静止画では、１フレーム前の画
素の利用により完全なＹ／Ｃ分離が可能となる。そのた
めのフィールド間処理にはメモリ１１１０が用いられ
る。
信したＮＴＳＣ信号をＹ，Ｒ−Ｙ，Ｂ−Ｙ信号にデコー
ドし、デコード結果を出力選択部１１０３に出力する。
ＮＴＳＣ信号は輝度信号Ｙと色信号Ｃとが混合して送ら
れてくるため、Ｙ／Ｃ分離処理が必要である。ＮＴＳＣ
処理ボード１１０１での主な処理はＹ／Ｃ分離である。
Ｃ信号は１走査線及び１フレームごとに位相が反転して
いるので、現画素と１走査線前の画素とを加算すればＹ
信号のみを抽出でき、減算すればＣ信号のみを抽出でき
る。ただし、１走査線だけ離れた画素は実際には位置が
異なるため、このままでは完全なＹ／Ｃ分離はできな
い。したがって、上下のラインの平均値から擬似的に現
画素と同一位置の画素を求めたうえ、加減算によるＹ／
Ｃ分離を行なっている。静止画では、１フレーム前の画
素の利用により完全なＹ／Ｃ分離が可能となる。そのた
めのフィールド間処理にはメモリ１１１０が用いられ
る。
【０００９】
【発明が解決しようとする課題】上記従来のＴＶ受像機
は、各々１放送方式に対応した複数のボード１１００，
１１０１を内蔵し、受信信号に応じて使用ボードを切り
替えるものであったので、コスト高となる欠点があっ
た。また、今後開始される放送方式に対応するためには
新たにボードを開発する必要があり、開発期間の長期
化、開発コストアップという問題点をも有していた。
は、各々１放送方式に対応した複数のボード１１００，
１１０１を内蔵し、受信信号に応じて使用ボードを切り
替えるものであったので、コスト高となる欠点があっ
た。また、今後開始される放送方式に対応するためには
新たにボードを開発する必要があり、開発期間の長期
化、開発コストアップという問題点をも有していた。
【００１０】本発明の目的は、異なる放送方式に対して
ハードウェアの共通化を図り、ソフトウェアで処理の切
り替えを行なえるようにした映像信号処理装置及びその
処理方法を提供することにある。
ハードウェアの共通化を図り、ソフトウェアで処理の切
り替えを行なえるようにした映像信号処理装置及びその
処理方法を提供することにある。
【００１１】
【課題を解決するための手段】上記課題を解決するた
め、本発明は、積和演算すなわちデータベクトルｐ＝
（ｐ０，ｐ１，…，ｐｎ）と積和係数ベクトルａ＝（ａ
０，ａ１，…，ａｎ）との内積ｐ・ａ＝ａ０＊ｐ０＋ａ
１＊ｐ１＋…＋ａｎ＊ｐｎを算出する演算が信号処理に
多用されることに鑑み、チャネル制御などのための処理
手段により並列積和演算手段をプログラム動作させるこ
ととしたものである。しかも、入力側及び出力側に各々
データ保持のための記憶手段を設けることとした。
め、本発明は、積和演算すなわちデータベクトルｐ＝
（ｐ０，ｐ１，…，ｐｎ）と積和係数ベクトルａ＝（ａ
０，ａ１，…，ａｎ）との内積ｐ・ａ＝ａ０＊ｐ０＋ａ
１＊ｐ１＋…＋ａｎ＊ｐｎを算出する演算が信号処理に
多用されることに鑑み、チャネル制御などのための処理
手段により並列積和演算手段をプログラム動作させるこ
ととしたものである。しかも、入力側及び出力側に各々
データ保持のための記憶手段を設けることとした。
【００１２】
【作用】本発明によれば、１つの並列積和演算手段が種
々の方式の信号処理に共用される。また、入力側及び出
力側に各々設けられた記憶手段は、処理手段の処理速度
と入出力レートとの相違を吸収可能にする。
々の方式の信号処理に共用される。また、入力側及び出
力側に各々設けられた記憶手段は、処理手段の処理速度
と入出力レートとの相違を吸収可能にする。
【００１３】
【実施例】以下、本発明の実施例に係るＴＶ受像機につ
いて、図面を参照しながら説明する。
いて、図面を参照しながら説明する。
【００１４】図１は、本発明の実施例に係るＭＵＳＥ／
ＮＴＳＣ対応のＴＶ受像機の構成を示すブロック図であ
る。同図において、プロセッサ１００は、並列積和演算
器部１０１、比較器１０２、入出力レジスタ部１０３、
積和係数レジスタ部１０４、中央演算処理装置１０５、
命令キャッシュ１０６、データメモリ１０７、バスコン
トローラ１０８、割り込み制御部１１２及びＤＭＡコン
トローラ１１３を備えたものである。このうち、並列積
和演算器部１０１、比較器１０２、入出力レジスタ部１
０３及び積和係数レジスタ部１０４は、中央演算処理装
置１０５に対するコプロセッサを構成するものである。
中央演算処理装置１０５、命令キャッシュ１０６及びバ
スコントローラ１０８は、命令バス１０９を介して互い
に接続されている。また、コプロセッサ（要素１０１〜
１０４で構成される。）、中央演算処理装置１０５、デ
ータメモリ１０７及びバスコントローラ１０８は、デー
タバス１１０を介して互いに接続されている。
ＮＴＳＣ対応のＴＶ受像機の構成を示すブロック図であ
る。同図において、プロセッサ１００は、並列積和演算
器部１０１、比較器１０２、入出力レジスタ部１０３、
積和係数レジスタ部１０４、中央演算処理装置１０５、
命令キャッシュ１０６、データメモリ１０７、バスコン
トローラ１０８、割り込み制御部１１２及びＤＭＡコン
トローラ１１３を備えたものである。このうち、並列積
和演算器部１０１、比較器１０２、入出力レジスタ部１
０３及び積和係数レジスタ部１０４は、中央演算処理装
置１０５に対するコプロセッサを構成するものである。
中央演算処理装置１０５、命令キャッシュ１０６及びバ
スコントローラ１０８は、命令バス１０９を介して互い
に接続されている。また、コプロセッサ（要素１０１〜
１０４で構成される。）、中央演算処理装置１０５、デ
ータメモリ１０７及びバスコントローラ１０８は、デー
タバス１１０を介して互いに接続されている。
【００１５】ＭＵＳＥ同期回路１１４は、受信したＭＵ
ＳＥ信号をサンプリング周波数１６．２ＭＨｚでＡ／Ｄ
変換し、これを同期信号とともに出力するものである。
ＮＴＳＣ同期回路１１５は、受信したＮＴＳＣ信号をサ
ンプリング周波数１４．３ＭＨｚでＡ／Ｄ変換し、これ
を同期信号とともに出力するものである。両同期回路１
１４，１１５は、各々受信信号の同調をとり、選択した
チャネルの映像信号を取り出すはたらきを持っている。
切替え装置１２０は、ＭＵＳＥ信号とＮＴＳＣ信号とを
切り替えて入力側のフレームメモリ１１６へ供給するも
のである。すなわち、このフレームメモリ１１６は、入
力画素格納用のメモリである。１１７は、表示用画像デ
ータを格納するための出力側のフレームメモリである。
ＣＲＴ表示制御部１１８は、ＭＵＳＥ同期回路１１４及
びＮＴＳＣ同期回路１１５からの各同期信号に応じて画
面サイズを切り替えながら、出力側フレームメモリ１１
７のデータをＣＲＴ１３１へ表示するものである。すな
わち、入力側及び出力側のフレームメモリ１１６，１１
７は、ＭＵＳＥ方式及びＮＴＳＣ方式に共用されるよう
になっている。
ＳＥ信号をサンプリング周波数１６．２ＭＨｚでＡ／Ｄ
変換し、これを同期信号とともに出力するものである。
ＮＴＳＣ同期回路１１５は、受信したＮＴＳＣ信号をサ
ンプリング周波数１４．３ＭＨｚでＡ／Ｄ変換し、これ
を同期信号とともに出力するものである。両同期回路１
１４，１１５は、各々受信信号の同調をとり、選択した
チャネルの映像信号を取り出すはたらきを持っている。
切替え装置１２０は、ＭＵＳＥ信号とＮＴＳＣ信号とを
切り替えて入力側のフレームメモリ１１６へ供給するも
のである。すなわち、このフレームメモリ１１６は、入
力画素格納用のメモリである。１１７は、表示用画像デ
ータを格納するための出力側のフレームメモリである。
ＣＲＴ表示制御部１１８は、ＭＵＳＥ同期回路１１４及
びＮＴＳＣ同期回路１１５からの各同期信号に応じて画
面サイズを切り替えながら、出力側フレームメモリ１１
７のデータをＣＲＴ１３１へ表示するものである。すな
わち、入力側及び出力側のフレームメモリ１１６，１１
７は、ＭＵＳＥ方式及びＮＴＳＣ方式に共用されるよう
になっている。
【００１６】制御信号入力部１２１は、例えば該ＴＶ受
像機のリモートコントローラから発信されるチャネル変
更要求や音量変更要求などを内容とする外部からの制御
信号に応じてプロセッサ１００へ割り込み信号を送るも
のであって、設定されたチャネル番号などを保持するた
めの内部レジスタを備えている。１２２は、プロセッサ
１００が実行すべき命令を格納するためのプログラムメ
モリである。１２３は、入力側のフレームメモリ１１６
から音声信号の供給を受け、またプロセッサ１００から
の信号により音量が設定される音声処理部である。１３
２はスピーカである。プロセッサ１００、ＭＵＳＥ同期
回路１１４、ＮＴＳＣ同期回路１１５、切替え装置１２
０、両フレームメモリ１１６，１１７、制御信号入力部
１２１、プログラムメモリ１２２及び音声処理部１２３
は、システムバス１１９を介して互いに接続されてい
る。
像機のリモートコントローラから発信されるチャネル変
更要求や音量変更要求などを内容とする外部からの制御
信号に応じてプロセッサ１００へ割り込み信号を送るも
のであって、設定されたチャネル番号などを保持するた
めの内部レジスタを備えている。１２２は、プロセッサ
１００が実行すべき命令を格納するためのプログラムメ
モリである。１２３は、入力側のフレームメモリ１１６
から音声信号の供給を受け、またプロセッサ１００から
の信号により音量が設定される音声処理部である。１３
２はスピーカである。プロセッサ１００、ＭＵＳＥ同期
回路１１４、ＮＴＳＣ同期回路１１５、切替え装置１２
０、両フレームメモリ１１６，１１７、制御信号入力部
１２１、プログラムメモリ１２２及び音声処理部１２３
は、システムバス１１９を介して互いに接続されてい
る。
【００１７】図２は、図１中の並列積和演算器部１０
１、入出力レジスタ部１０３及び積和係数レジスタ部１
０４の各々の内部構成を示すブロック図である。図２
中、２０１〜２１６は、入出力レジスタ部１０３の一部
を構成する１６個の入力レジスタであって、各々画素デ
ータを格納するための８ビットレジスタである。これら
の入力レジスタ２０１〜２１６は、データバス１１０を
介して供給される並列積和演算器部１０１又は比較器１
０２の出力を格納することも可能である。２８２は、同
じく入出力レジスタ部１０３の一部を構成する出力レジ
スタであって、並列積和演算器部１０１の演算結果を格
納するものである。２４１〜２５６は、積和係数レジス
タ部１０４の一部を構成する１６個の係数レジスタであ
って、各々積和演算の実行に用いられる係数を格納する
ための４ビットのレジスタである。
１、入出力レジスタ部１０３及び積和係数レジスタ部１
０４の各々の内部構成を示すブロック図である。図２
中、２０１〜２１６は、入出力レジスタ部１０３の一部
を構成する１６個の入力レジスタであって、各々画素デ
ータを格納するための８ビットレジスタである。これら
の入力レジスタ２０１〜２１６は、データバス１１０を
介して供給される並列積和演算器部１０１又は比較器１
０２の出力を格納することも可能である。２８２は、同
じく入出力レジスタ部１０３の一部を構成する出力レジ
スタであって、並列積和演算器部１０１の演算結果を格
納するものである。２４１〜２５６は、積和係数レジス
タ部１０４の一部を構成する１６個の係数レジスタであ
って、各々積和演算の実行に用いられる係数を格納する
ための４ビットのレジスタである。
【００１８】２２１〜２３６は、並列積和演算器部１０
１の一部を構成する１６個の乗算器であって、各々入力
レジスタ２０１〜２１６に格納されたデータと係数レジ
スタ２４１〜２５６に格納されたデータとの積を計算す
るものである。２６１〜２７５は、同じく並列積和演算
器部１０１の一部を構成するツリー状に接続された１５
個の加算器であって、各乗算器２２１〜２３６の演算結
果の加算に用いられる。２８１は、同じく並列積和演算
器部１０１の一部を構成するキャリールックアヘッド回
路（ＣＬＡ）であって、加算結果を２進数に変換するは
たらきを持つ。加算器２６１〜２７５の各々は、ＣＬＡ
２８１を介さずにデータバス１１０を通じて演算結果を
入出力レジスタ部１０３に直接書き込むことも可能な構
成となっている。
１の一部を構成する１６個の乗算器であって、各々入力
レジスタ２０１〜２１６に格納されたデータと係数レジ
スタ２４１〜２５６に格納されたデータとの積を計算す
るものである。２６１〜２７５は、同じく並列積和演算
器部１０１の一部を構成するツリー状に接続された１５
個の加算器であって、各乗算器２２１〜２３６の演算結
果の加算に用いられる。２８１は、同じく並列積和演算
器部１０１の一部を構成するキャリールックアヘッド回
路（ＣＬＡ）であって、加算結果を２進数に変換するは
たらきを持つ。加算器２６１〜２７５の各々は、ＣＬＡ
２８１を介さずにデータバス１１０を通じて演算結果を
入出力レジスタ部１０３に直接書き込むことも可能な構
成となっている。
【００１９】以上の構成を備えた本実施例のＴＶ受像機
の概略動作を、図３及び図４を用いて説明する。図３は
メインルーチンのフローチャート図であり、図４は割り
込み処理ルーチンのフローチャート図である。
の概略動作を、図３及び図４を用いて説明する。図３は
メインルーチンのフローチャート図であり、図４は割り
込み処理ルーチンのフローチャート図である。
【００２０】図３に示すように、スイッチのパワーオン
時にプロセッサ１００にリセットがかかり（ステップ１
０００）、プロセッサ１００はプログラムメモリ１２２
のイニシャルアドレスからプログラムを実行する。これ
により、プロセッサ１００の内部に設けられた並列積和
演算器部１０１、比較器１０２、入出力レジスタ部１０
３、積和係数レジスタ部１０４、中央演算処理装置１０
５、命令キャッシュ１０６、データメモリ１０７、バス
コントローラ１０８、割り込み制御部１１２及びＤＭＡ
コントローラ１１３が各々初期化される（ステップ１０
０１）。プログラムを構成する各命令は、プログラムメ
モリ１２２よりバスコントローラ１０８及び命令バス１
０９を介して中央演算処理装置１０５に取り込まれると
同時に、命令キャッシュ１０６にも格納される。これに
より、２回目からの命令の読み出しが高速化されるの
で、高速映像処理が可能となる。
時にプロセッサ１００にリセットがかかり（ステップ１
０００）、プロセッサ１００はプログラムメモリ１２２
のイニシャルアドレスからプログラムを実行する。これ
により、プロセッサ１００の内部に設けられた並列積和
演算器部１０１、比較器１０２、入出力レジスタ部１０
３、積和係数レジスタ部１０４、中央演算処理装置１０
５、命令キャッシュ１０６、データメモリ１０７、バス
コントローラ１０８、割り込み制御部１１２及びＤＭＡ
コントローラ１１３が各々初期化される（ステップ１０
０１）。プログラムを構成する各命令は、プログラムメ
モリ１２２よりバスコントローラ１０８及び命令バス１
０９を介して中央演算処理装置１０５に取り込まれると
同時に、命令キャッシュ１０６にも格納される。これに
より、２回目からの命令の読み出しが高速化されるの
で、高速映像処理が可能となる。
【００２１】次に、初期化時に設定されたチャネルに応
じて放送方式が検出され（ステップ１００２）、放送方
式判別（ステップ１００３）の結果に応じてＭＵＳＥ処
理（ステップ１００５）又はＮＴＳＣ処理（ステップ１
００４）へ分岐する。その後は無限ループとなってお
り、割り込み信号が入力されるまで各々の映像処理が行
なわれる。
じて放送方式が検出され（ステップ１００２）、放送方
式判別（ステップ１００３）の結果に応じてＭＵＳＥ処
理（ステップ１００５）又はＮＴＳＣ処理（ステップ１
００４）へ分岐する。その後は無限ループとなってお
り、割り込み信号が入力されるまで各々の映像処理が行
なわれる。
【００２２】ＭＵＳＥ処理（ステップ１００５）中にチ
ャネル変更要求が発生すると、制御信号入力部１２１に
制御信号が供給され、該制御信号入力部１２１の内部レ
ジスタにチャネル番号が設定される。これによって制御
信号入力部１２１からプロセッサ１００内の割り込み制
御部１１２に割り込み信号が出力され、割り込み制御部
１１２から初期化時に設定された割り込みレベルの信号
が中央演算処理装置１０５に出力されて割り込みが発生
し（ステップ１０１５）、図４の割り込み処理ルーチン
（ステップ１００６）へ分岐する。ＮＴＳＣ処理（ステ
ップ１００４）中にチャネル変更要求が発生した場合も
同様に割り込みが発生し（ステップ１０１４）、同割り
込み処理ルーチン（ステップ１００６）へ分岐する。
ャネル変更要求が発生すると、制御信号入力部１２１に
制御信号が供給され、該制御信号入力部１２１の内部レ
ジスタにチャネル番号が設定される。これによって制御
信号入力部１２１からプロセッサ１００内の割り込み制
御部１１２に割り込み信号が出力され、割り込み制御部
１１２から初期化時に設定された割り込みレベルの信号
が中央演算処理装置１０５に出力されて割り込みが発生
し（ステップ１０１５）、図４の割り込み処理ルーチン
（ステップ１００６）へ分岐する。ＮＴＳＣ処理（ステ
ップ１００４）中にチャネル変更要求が発生した場合も
同様に割り込みが発生し（ステップ１０１４）、同割り
込み処理ルーチン（ステップ１００６）へ分岐する。
【００２３】図４に示す割り込み処理ルーチンでは、音
量設定などのシステム制御処理（ステップ１００７）を
経て、割り込み要因がチャネルの設定変更であるか否か
をチェックするｃｈ切替ルーチン（ステップ１００８）
から前記放送方式検出ルーチン（ステップ１００２）へ
分岐する。分岐先の放送方式検出ルーチン（ステップ１
００２）では、制御信号入力部１２１の内部レジスタに
設定されたチャネル番号に応じて放送方式が検出され
る。そして、放送方式判別（ステップ１００３）の結果
に応じてＭＵＳＥ処理（ステップ１００５）又はＮＴＳ
Ｃ処理（ステップ１００４）へ分岐する。前記のとおり
ＭＵＳＥ処理及びＮＴＳＣ処理の各ルーチン（ステップ
１００５，１００４）はそれぞれ無限ループとなってい
るので、次の割り込みが入るまで同じ処理ルーチンを実
行する。
量設定などのシステム制御処理（ステップ１００７）を
経て、割り込み要因がチャネルの設定変更であるか否か
をチェックするｃｈ切替ルーチン（ステップ１００８）
から前記放送方式検出ルーチン（ステップ１００２）へ
分岐する。分岐先の放送方式検出ルーチン（ステップ１
００２）では、制御信号入力部１２１の内部レジスタに
設定されたチャネル番号に応じて放送方式が検出され
る。そして、放送方式判別（ステップ１００３）の結果
に応じてＭＵＳＥ処理（ステップ１００５）又はＮＴＳ
Ｃ処理（ステップ１００４）へ分岐する。前記のとおり
ＭＵＳＥ処理及びＮＴＳＣ処理の各ルーチン（ステップ
１００５，１００４）はそれぞれ無限ループとなってい
るので、次の割り込みが入るまで同じ処理ルーチンを実
行する。
【００２４】ＭＵＳＥ又はＮＴＳＣの処理（ステップ１
００５，１００４）中に音量変更要求が発生すると、同
様に割り込みが発生し（ステップ１０１５，１０１
４）、割り込み処理ルーチン（ステップ１００６）へ分
岐する。割り込み処理ルーチンでは、システム制御処理
（ステップ１００７）により音声処理部１２３に音量設
定信号が与えられる。この場合チャネルの切り替えと異
なり、割り込み発生時点の処理（ステップ１００５，１
００４）を続ける必要があるため、ステップ１０１０の
ＲＥＴＵＲＮ（リターン）命令が実行される。割り込み
要因がスイッチオフである場合には、図４の割り込み処
理ルーチンにおいて、ＳＷオフチェック（ステップ１０
０９）を経て、エンド処理（ステップ１０１１）を実行
して処理を終える。
００５，１００４）中に音量変更要求が発生すると、同
様に割り込みが発生し（ステップ１０１５，１０１
４）、割り込み処理ルーチン（ステップ１００６）へ分
岐する。割り込み処理ルーチンでは、システム制御処理
（ステップ１００７）により音声処理部１２３に音量設
定信号が与えられる。この場合チャネルの切り替えと異
なり、割り込み発生時点の処理（ステップ１００５，１
００４）を続ける必要があるため、ステップ１０１０の
ＲＥＴＵＲＮ（リターン）命令が実行される。割り込み
要因がスイッチオフである場合には、図４の割り込み処
理ルーチンにおいて、ＳＷオフチェック（ステップ１０
０９）を経て、エンド処理（ステップ１０１１）を実行
して処理を終える。
【００２５】以上、割り込み処理方式の場合のＴＶ受像
機の概略動作を説明したが、図５に示すポーリング方式
を採用することも可能である。図５において、ステップ
１２０１，１２００は制御信号判別ルーチンである。ポ
ーリング方式によれば、ＭＵＳＥ処理（ステップ１００
５）又はＮＴＳＣ処理（ステップ１００４）の後に制御
信号入力部１２１の内部レジスタを中央演算処理装置１
０５が読み出し、制御信号が入力されていないか（チャ
ネル切り替えの有無等）を確認しながら（ステップ１２
０１，１２００）、処理を進める。制御信号入力部１２
１の内部レジスタの読み出しは、システムバス１１９を
介して行なわれる。例えばＭＵＳＥ処理（ステップ１０
０５）中に制御信号入力部１２１に制御信号が入った場
合には、制御信号判別ルーチン（ステップ１２０１）か
らシステム制御処理（ステップ１００７）へ分岐する。
これにより、前記割り込み処理方式の場合と同様の機能
が実現される。
機の概略動作を説明したが、図５に示すポーリング方式
を採用することも可能である。図５において、ステップ
１２０１，１２００は制御信号判別ルーチンである。ポ
ーリング方式によれば、ＭＵＳＥ処理（ステップ１００
５）又はＮＴＳＣ処理（ステップ１００４）の後に制御
信号入力部１２１の内部レジスタを中央演算処理装置１
０５が読み出し、制御信号が入力されていないか（チャ
ネル切り替えの有無等）を確認しながら（ステップ１２
０１，１２００）、処理を進める。制御信号入力部１２
１の内部レジスタの読み出しは、システムバス１１９を
介して行なわれる。例えばＭＵＳＥ処理（ステップ１０
０５）中に制御信号入力部１２１に制御信号が入った場
合には、制御信号判別ルーチン（ステップ１２０１）か
らシステム制御処理（ステップ１００７）へ分岐する。
これにより、前記割り込み処理方式の場合と同様の機能
が実現される。
【００２６】以下、ＭＵＳＥ処理（ステップ１００５）
及びＮＴＳＣ処理（ステップ１００４）に関するプロセ
ッサ１００の内部詳細動作を説明する。ただし、ＭＵＳ
Ｅ処理についてはフィールド内内挿と折り返し歪除去と
を、ＮＴＳＣ処理についてはＹ／Ｃ分離を各々例として
説明する。
及びＮＴＳＣ処理（ステップ１００４）に関するプロセ
ッサ１００の内部詳細動作を説明する。ただし、ＭＵＳ
Ｅ処理についてはフィールド内内挿と折り返し歪除去と
を、ＮＴＳＣ処理についてはＹ／Ｃ分離を各々例として
説明する。
【００２７】まず、図６〜図１２を用いてＮＴＳＣ方式
に関するＹ／Ｃ分離の動作を説明する。図６はＮＴＳＣ
方式の入力画素データの構成図であり、図７及び図８は
Ｙ／Ｃ分離のための積和係数の構成図である。ただし、
各画素は４ｆsc（色副搬送波周波数の４倍、すなわち１
４．３ＭＨｚ）の周波数でサンプリングされたものとす
る。
に関するＹ／Ｃ分離の動作を説明する。図６はＮＴＳＣ
方式の入力画素データの構成図であり、図７及び図８は
Ｙ／Ｃ分離のための積和係数の構成図である。ただし、
各画素は４ｆsc（色副搬送波周波数の４倍、すなわち１
４．３ＭＨｚ）の周波数でサンプリングされたものとす
る。
【００２８】図６において、ｐ１〜ｐ１５は５画素×３
走査線分の画素を示す。これらの画素それぞれに対し、
所定の係数を掛けて足し合わせることによってＹ／Ｃ分
離を実現する。中央の画素ｐ８を演算対象画素とした場
合の輝度信号Ｙの分離のための積和係数の値を、図７に
示す。空白の画素の積和係数は０である。この積和演算
を書き下すと、 ｐ１＋２＊ｐ３＋ｐ５＋２＊Ｐ６＋４＊ｐ８＋２＊ｐ１０＋ｐ１１＋２＊ ｐ１３＋ｐ１５ （１） となる。この積和演算によってＹ信号が分離される。ま
た、図８に色信号Ｃの分離のための積和係数の値を示
す。同図の積和演算を書き下すと、 ｐ１−２＊ｐ３＋ｐ５−２＊Ｐ６＋４＊ｐ８−２＊ｐ１０＋ｐ１１−２＊ ｐ１３＋ｐ１５ （２） となり、この処理によってＣ信号が分離される。演算対
象画素ｐ８に隣接する８個の画素のデータが両積和演算
（１），（２）に含まれているのは、演算対象画素と隣
の画素との連続性を考慮したものである。
走査線分の画素を示す。これらの画素それぞれに対し、
所定の係数を掛けて足し合わせることによってＹ／Ｃ分
離を実現する。中央の画素ｐ８を演算対象画素とした場
合の輝度信号Ｙの分離のための積和係数の値を、図７に
示す。空白の画素の積和係数は０である。この積和演算
を書き下すと、 ｐ１＋２＊ｐ３＋ｐ５＋２＊Ｐ６＋４＊ｐ８＋２＊ｐ１０＋ｐ１１＋２＊ ｐ１３＋ｐ１５ （１） となる。この積和演算によってＹ信号が分離される。ま
た、図８に色信号Ｃの分離のための積和係数の値を示
す。同図の積和演算を書き下すと、 ｐ１−２＊ｐ３＋ｐ５−２＊Ｐ６＋４＊ｐ８−２＊ｐ１０＋ｐ１１−２＊ ｐ１３＋ｐ１５ （２） となり、この処理によってＣ信号が分離される。演算対
象画素ｐ８に隣接する８個の画素のデータが両積和演算
（１），（２）に含まれているのは、演算対象画素と隣
の画素との連続性を考慮したものである。
【００２９】Ｙ分離のための積和演算（１）を実行する
際のデータ設定を図９に示す。１５個の入力レジスタ２
０１〜２１５には図６の画素データｐ１〜ｐ１５が、同
じく１５個の係数レジスタ２４１〜２５５には図７の積
和係数が各々格納される。ただし、画素ｐ２，ｐ４，ｐ
７，ｐ９，ｐ１２，ｐ１４に対応する積和係数は０であ
る。また、１６番目の入力レジスタ２１６は使われない
ので、これに対応する係数レジスタ２５６には０を設定
している。Ｃ分離のための積和演算（２）の実行時に
は、図１０に示すように、係数レジスタ２４１〜２５５
の内容が図８の積和係数に書き替えられる。
際のデータ設定を図９に示す。１５個の入力レジスタ２
０１〜２１５には図６の画素データｐ１〜ｐ１５が、同
じく１５個の係数レジスタ２４１〜２５５には図７の積
和係数が各々格納される。ただし、画素ｐ２，ｐ４，ｐ
７，ｐ９，ｐ１２，ｐ１４に対応する積和係数は０であ
る。また、１６番目の入力レジスタ２１６は使われない
ので、これに対応する係数レジスタ２５６には０を設定
している。Ｃ分離のための積和演算（２）の実行時に
は、図１０に示すように、係数レジスタ２４１〜２５５
の内容が図８の積和係数に書き替えられる。
【００３０】図１１に、プロセッサ１００によるＮＴＳ
Ｃ処理（図３中のステップ１００４）の詳細手順をＰＡ
Ｄ（Problem Analysis Diagram）の形式で示す。中央演
算処理装置１０５は、３走査線分の画素データを入力側
のフレームメモリ（外部メモリ）１１６からバスコント
ローラ１０８を介してデータメモリ（内部メモリ）１０
７へＤＭＡ転送するように、転送開始アドレスと転送デ
ータ数とをＤＭＡコントローラ１１３の命令レジスタに
設定する。これにより、後の処理のためにデータメモリ
１０７が初期化される。データ転送の終了は、ＤＭＡコ
ントローラ１１３からの割り込み信号によって、割り込
み制御部１１２を介して中央演算処理装置１０５に通知
される。
Ｃ処理（図３中のステップ１００４）の詳細手順をＰＡ
Ｄ（Problem Analysis Diagram）の形式で示す。中央演
算処理装置１０５は、３走査線分の画素データを入力側
のフレームメモリ（外部メモリ）１１６からバスコント
ローラ１０８を介してデータメモリ（内部メモリ）１０
７へＤＭＡ転送するように、転送開始アドレスと転送デ
ータ数とをＤＭＡコントローラ１１３の命令レジスタに
設定する。これにより、後の処理のためにデータメモリ
１０７が初期化される。データ転送の終了は、ＤＭＡコ
ントローラ１１３からの割り込み信号によって、割り込
み制御部１１２を介して中央演算処理装置１０５に通知
される。
【００３１】つづいて、更に１走査線分の画素データを
入力側のフレームメモリ１１６からデータメモリ１０７
へＤＭＡ転送するように、ＤＭＡコントローラ１１３に
指示する。次に、中央演算処理装置１０５は、Ｙ／Ｃ分
離のための演算を実行するように並列積和演算器部１０
１を起動する。すなわち、入出力レジスタ部１０３の入
力レジスタ２０１〜２１５に画素データが、積和係数レ
ジスタ部１０４の係数レジスタ２４１〜２５６に積和係
数が各々設定されたうえ（図９参照）、並列積和演算器
部１０１は、Ｙ分離のための積和演算を実行する。続い
て、積和係数の設定が変えられたうえ（図１０参照）、
並列積和演算器部１０１はＣ分離のための積和演算を実
行する。各々の演算結果は、入出力レジスタ部１０３か
ら読み出されてデータメモリ１０７に格納される（図１
１中の“Ａ”の処理）。この処理“Ａ”は、１走査線分
の各画素について繰り返し実行される。１走査線分のＹ
／Ｃ分離処理が完了すると、中央演算処理装置１０５
は、１走査線分の演算結果をデータメモリ１０７から出
力側のフレームメモリ（外部メモリ）１１７へＤＭＡ転
送するように、ＤＭＡコントローラ１１３に指示する。
以上の処理は、１画面分の各走査線について繰り返し実
行される。
入力側のフレームメモリ１１６からデータメモリ１０７
へＤＭＡ転送するように、ＤＭＡコントローラ１１３に
指示する。次に、中央演算処理装置１０５は、Ｙ／Ｃ分
離のための演算を実行するように並列積和演算器部１０
１を起動する。すなわち、入出力レジスタ部１０３の入
力レジスタ２０１〜２１５に画素データが、積和係数レ
ジスタ部１０４の係数レジスタ２４１〜２５６に積和係
数が各々設定されたうえ（図９参照）、並列積和演算器
部１０１は、Ｙ分離のための積和演算を実行する。続い
て、積和係数の設定が変えられたうえ（図１０参照）、
並列積和演算器部１０１はＣ分離のための積和演算を実
行する。各々の演算結果は、入出力レジスタ部１０３か
ら読み出されてデータメモリ１０７に格納される（図１
１中の“Ａ”の処理）。この処理“Ａ”は、１走査線分
の各画素について繰り返し実行される。１走査線分のＹ
／Ｃ分離処理が完了すると、中央演算処理装置１０５
は、１走査線分の演算結果をデータメモリ１０７から出
力側のフレームメモリ（外部メモリ）１１７へＤＭＡ転
送するように、ＤＭＡコントローラ１１３に指示する。
以上の処理は、１画面分の各走査線について繰り返し実
行される。
【００３２】図１２は、図１１中の“Ａ”の処理に関す
る中央演算処理装置１０５及び並列積和演算器部１０１
のタイミング図である。ＣＯexe （コプロセッサ起動）
命令が実行されると、並列積和演算器部１０１が起動さ
れ、データメモリ１０７から入力レジスタ２０１〜２１
５へ画素データが格納される。次のサイクルではＹ分離
のための演算が、その次のサイクルではＣ分離のための
演算が各々並列積和演算器部１０１によって実行され
る。並列積和演算器部１０１がＹ／Ｃ分離のための演算
を行なっている間、中央演算処理装置１０５は、ＡＤＤ
（加算）命令によってアドレスのインクリメントを行な
い、ＢＮＥ（条件分岐）命令によって１走査線分の画素
処理が終ったかどうか判断している。Ｙ／Ｃ分離のため
の演算が終了すると、中央演算処理装置１０５は、ＳＴ
（ストア）命令によって演算結果をデータメモリ１０７
へ格納する。以上のような動作の繰り返しにより、ＮＴ
ＳＣ方式のＹ／Ｃ分離を高速に処理することができる。
る中央演算処理装置１０５及び並列積和演算器部１０１
のタイミング図である。ＣＯexe （コプロセッサ起動）
命令が実行されると、並列積和演算器部１０１が起動さ
れ、データメモリ１０７から入力レジスタ２０１〜２１
５へ画素データが格納される。次のサイクルではＹ分離
のための演算が、その次のサイクルではＣ分離のための
演算が各々並列積和演算器部１０１によって実行され
る。並列積和演算器部１０１がＹ／Ｃ分離のための演算
を行なっている間、中央演算処理装置１０５は、ＡＤＤ
（加算）命令によってアドレスのインクリメントを行な
い、ＢＮＥ（条件分岐）命令によって１走査線分の画素
処理が終ったかどうか判断している。Ｙ／Ｃ分離のため
の演算が終了すると、中央演算処理装置１０５は、ＳＴ
（ストア）命令によって演算結果をデータメモリ１０７
へ格納する。以上のような動作の繰り返しにより、ＮＴ
ＳＣ方式のＹ／Ｃ分離を高速に処理することができる。
【００３３】なお、本実施例のＹ／Ｃ分離は２次元であ
るが、フィールド内演算を行なう３次元Ｙ／Ｃ分離にも
本発明は適用可能である。
るが、フィールド内演算を行なう３次元Ｙ／Ｃ分離にも
本発明は適用可能である。
【００３４】次に、図１３〜図１８を用いてＭＵＳＥ方
式の場合の輝度信号Ｙの処理を詳細に説明する。
式の場合の輝度信号Ｙの処理を詳細に説明する。
【００３５】図１３は、ＭＵＳＥ方式の画像処理の流れ
を示す図である。処理を簡略化するため、入力ＭＵＳＥ
信号には、動画／静止画の区別なくフィールド内内挿処
理６０１が施される。この際に静止画については折り返
し歪が発生するので、折り返し歪除去処理６０２が次に
実行される。この折り返し歪除去処理６０２と並行し
て、入力画像が動画、静止画のいずれであるかを判別す
るために動き検出６０３が行なわれる。動き検出６０３
の結果、動画であればフィールド内内挿処理６０１の結
果が合成処理６０４の段階で選択される。静止画であれ
ば、折り返し歪除去処理６０２の結果が選択される。
を示す図である。処理を簡略化するため、入力ＭＵＳＥ
信号には、動画／静止画の区別なくフィールド内内挿処
理６０１が施される。この際に静止画については折り返
し歪が発生するので、折り返し歪除去処理６０２が次に
実行される。この折り返し歪除去処理６０２と並行し
て、入力画像が動画、静止画のいずれであるかを判別す
るために動き検出６０３が行なわれる。動き検出６０３
の結果、動画であればフィールド内内挿処理６０１の結
果が合成処理６０４の段階で選択される。静止画であれ
ば、折り返し歪除去処理６０２の結果が選択される。
【００３６】フィールド内内挿処理６０１及び動き検出
６０３のためのデータ設定と、演算結果の格納の様子と
を図１４に示す。ここでは、１６個の入力レジスタ２０
１〜２１６のうちの８個のみに画素データが設定され
る。ｐ０は、ｐ８と同じ位置の２フレーム前の画素であ
る。実行される積和演算は、 ｑ１＝ｐ１＋２＊ｐ２＋ｐ３ （３） ｑ４＝ｐ７＋２＊ｐ８＋ｐ９ （４） ｍ＝ｐ０−ｐ８ （５） である。これらの演算結果ｑ１，ｑ４，ｍは、入出力レ
ジスタ部１０３の一部を構成する３個の出力レジスタ２
８３〜２８５に格納される。ｑ１，ｑ４はフィールド内
内挿処理の結果であり、ｍは動き検出データである。
６０３のためのデータ設定と、演算結果の格納の様子と
を図１４に示す。ここでは、１６個の入力レジスタ２０
１〜２１６のうちの８個のみに画素データが設定され
る。ｐ０は、ｐ８と同じ位置の２フレーム前の画素であ
る。実行される積和演算は、 ｑ１＝ｐ１＋２＊ｐ２＋ｐ３ （３） ｑ４＝ｐ７＋２＊ｐ８＋ｐ９ （４） ｍ＝ｐ０−ｐ８ （５） である。これらの演算結果ｑ１，ｑ４，ｍは、入出力レ
ジスタ部１０３の一部を構成する３個の出力レジスタ２
８３〜２８５に格納される。ｑ１，ｑ４はフィールド内
内挿処理の結果であり、ｍは動き検出データである。
【００３７】動画／静止画の判別の様子を図１５に示
す。２つのレジスタ２８５，２８６からそれぞれ供給さ
れるｍの値と閾値ｍ０との各々の絶対値を比較器１０２
で比較することにより、動画か静止画かを判断する。
す。２つのレジスタ２８５，２８６からそれぞれ供給さ
れるｍの値と閾値ｍ０との各々の絶対値を比較器１０２
で比較することにより、動画か静止画かを判断する。
【００３８】折り返し歪除去処理６０２及び折り返し歪
成分の抽出のためのデータ設定と、演算結果の格納の様
子とを図１６に示す。ここでは、１６個の入力レジスタ
２０１〜２１６のうちの１０個のみにフィールド内内挿
処理６０１の結果を含むデータが設定される。実行され
る積和演算は、 ｒ１＝ｑ１＋２＊ｑ４＋ｐ５ （６） ｒ２＝ｑ１＋ｑ４ （７） ｓ１＝−ｑ１＋２＊ｑ４−ｐ５ （８） ｓ２＝−ｑ１＋ｑ４ （９） である。これらの演算結果ｒ１，ｒ２，ｓ１，ｓ２は、
入出力レジスタ部１０３の一部を構成する４個の出力レ
ジスタ２８７〜２９０に格納される。ｒ１，ｒ２は折り
返し歪（フレーム間，フィールド間）の除去処理の結果
であり、ｓ１，ｓ２は抽出された折り返し歪成分（フレ
ーム間，フィールド間）である。
成分の抽出のためのデータ設定と、演算結果の格納の様
子とを図１６に示す。ここでは、１６個の入力レジスタ
２０１〜２１６のうちの１０個のみにフィールド内内挿
処理６０１の結果を含むデータが設定される。実行され
る積和演算は、 ｒ１＝ｑ１＋２＊ｑ４＋ｐ５ （６） ｒ２＝ｑ１＋ｑ４ （７） ｓ１＝−ｑ１＋２＊ｑ４−ｐ５ （８） ｓ２＝−ｑ１＋ｑ４ （９） である。これらの演算結果ｒ１，ｒ２，ｓ１，ｓ２は、
入出力レジスタ部１０３の一部を構成する４個の出力レ
ジスタ２８７〜２９０に格納される。ｒ１，ｒ２は折り
返し歪（フレーム間，フィールド間）の除去処理の結果
であり、ｓ１，ｓ２は抽出された折り返し歪成分（フレ
ーム間，フィールド間）である。
【００３９】折り返し歪成分の大小判定の様子を図１７
に示す。図１６中の２つのレジスタ２８９，２９０から
それぞれ供給される折り返し歪成分ｓ１，ｓ２の各々の
絶対値を比較器１０２で比較することにより、フレーム
間折り返し歪成分とフィールド間折り返し歪成分とのい
ずれが大きいかを判定する。
に示す。図１６中の２つのレジスタ２８９，２９０から
それぞれ供給される折り返し歪成分ｓ１，ｓ２の各々の
絶対値を比較器１０２で比較することにより、フレーム
間折り返し歪成分とフィールド間折り返し歪成分とのい
ずれが大きいかを判定する。
【００４０】以上のＭＵＳＥ処理のためのプログラムを
アセンブリ言語で記述すると、 ＬＤ データ読み込み ＣＯexe1 フィールド内内挿 Ａ： ＣＯexe2 折り返し歪除去 ＣＯexe3 動画判定 ＢＬ 動画ならＣへ分岐 ＮＯＰ NO OPERATION ＣＯexe4 折り返し歪成分の大小判定 ＢＬ フレーム間折り返し歪成分よりフィールド間折り返し歪 成分の方が大きければＢへ分岐 ＬＤ データ読み込み ＳＴr2 フレーム間折り返し歪を除去したデータを格納 ＪＭＰ Ａへ分岐 ＣＯexe1 フィールド内内挿 Ｂ： ＳＴr1 フィールド間折り返し歪を除去したデータを格納 ＪＭＰ Ａへ分岐 ＣＯexe1 フィールド内内挿 Ｃ： ＬＤ データ読み込み ＳＴr5 内挿データの格納 ＪＭＰ Ａへ分岐 ＣＯexe1 フィールド内内挿 となる。ただし、ＪＭＰ（無条件分岐）命令の次の行に
記述されたＣＯexe1命令は、その分岐の際に実行され
る。
アセンブリ言語で記述すると、 ＬＤ データ読み込み ＣＯexe1 フィールド内内挿 Ａ： ＣＯexe2 折り返し歪除去 ＣＯexe3 動画判定 ＢＬ 動画ならＣへ分岐 ＮＯＰ NO OPERATION ＣＯexe4 折り返し歪成分の大小判定 ＢＬ フレーム間折り返し歪成分よりフィールド間折り返し歪 成分の方が大きければＢへ分岐 ＬＤ データ読み込み ＳＴr2 フレーム間折り返し歪を除去したデータを格納 ＪＭＰ Ａへ分岐 ＣＯexe1 フィールド内内挿 Ｂ： ＳＴr1 フィールド間折り返し歪を除去したデータを格納 ＪＭＰ Ａへ分岐 ＣＯexe1 フィールド内内挿 Ｃ： ＬＤ データ読み込み ＳＴr5 内挿データの格納 ＪＭＰ Ａへ分岐 ＣＯexe1 フィールド内内挿 となる。ただし、ＪＭＰ（無条件分岐）命令の次の行に
記述されたＣＯexe1命令は、その分岐の際に実行され
る。
【００４１】図１８は、このプログラムをフローチャー
ト形式で表した図である。中央演算処理装置１０５は、
まずＬＤ（ロード）命令によりデータを読み込む（ステ
ップ９０１）。次に、ＣＯexe1命令により図１４のフィ
ールド内内挿処理及び動き検出を行ない（ステップ９０
２，９０４）、ＣＯexe2命令により図１６の折り返し歪
除去処理及び歪成分の抽出を行ない（ステップ９０
３）、ＣＯexe3命令により図１５の動画判定を行なう
（ステップ９０５）。この動画判定の結果を用いて、Ｂ
Ｌ（条件分岐）命令で分岐制御を行なう（ステップ９０
６）。すなわち、動画であればステップ９０７へ、静止
画であればステップ９１０へそれぞれ進む。
ト形式で表した図である。中央演算処理装置１０５は、
まずＬＤ（ロード）命令によりデータを読み込む（ステ
ップ９０１）。次に、ＣＯexe1命令により図１４のフィ
ールド内内挿処理及び動き検出を行ない（ステップ９０
２，９０４）、ＣＯexe2命令により図１６の折り返し歪
除去処理及び歪成分の抽出を行ない（ステップ９０
３）、ＣＯexe3命令により図１５の動画判定を行なう
（ステップ９０５）。この動画判定の結果を用いて、Ｂ
Ｌ（条件分岐）命令で分岐制御を行なう（ステップ９０
６）。すなわち、動画であればステップ９０７へ、静止
画であればステップ９１０へそれぞれ進む。
【００４２】動画であれば、ＬＤ命令により次データの
読み込みを行ない（ステップ９０７）、ＳＴ命令により
図１４の演算結果のうちの内挿データをデータメモリ１
０７へ書き込む（ステップ９０８）。そして、ＪＭＰ命
令の実行により、フィールド内内挿（ステップ９０９）
を実行したあと、ステップ９０３へ戻る。
読み込みを行ない（ステップ９０７）、ＳＴ命令により
図１４の演算結果のうちの内挿データをデータメモリ１
０７へ書き込む（ステップ９０８）。そして、ＪＭＰ命
令の実行により、フィールド内内挿（ステップ９０９）
を実行したあと、ステップ９０３へ戻る。
【００４３】静止画であれば、ＣＯexe4命令により、図
１７に示すフレーム間折り返し歪成分とフィールド間折
り返し歪成分との大小判定を行なう（ステップ９１
０）。この歪判定の結果を用いて、ＢＬ命令で分岐制御
を行なう（ステップ９１１）。すなわち、フィールド間
折り返し歪成分の方が大きければステップ９１２へ、フ
レーム間折り返し歪成分の方が大きければステップ９１
５へそれぞれ進む。
１７に示すフレーム間折り返し歪成分とフィールド間折
り返し歪成分との大小判定を行なう（ステップ９１
０）。この歪判定の結果を用いて、ＢＬ命令で分岐制御
を行なう（ステップ９１１）。すなわち、フィールド間
折り返し歪成分の方が大きければステップ９１２へ、フ
レーム間折り返し歪成分の方が大きければステップ９１
５へそれぞれ進む。
【００４４】フィールド間折り返し歪成分の方が大きい
場合は、ディレイスロットにあるＬＤ命令の実行により
次データが読み込まれた後（ステップ９１２）、ＳＴ命
令により、フィールド間折り返し歪を除去したデータを
データメモリ１０７へ書き込む（ステップ９１３）。そ
して、ＪＭＰ命令の実行により、フィールド内内挿（ス
テップ９１４）を実行したあと、ステップ９０３へ戻
る。
場合は、ディレイスロットにあるＬＤ命令の実行により
次データが読み込まれた後（ステップ９１２）、ＳＴ命
令により、フィールド間折り返し歪を除去したデータを
データメモリ１０７へ書き込む（ステップ９１３）。そ
して、ＪＭＰ命令の実行により、フィールド内内挿（ス
テップ９１４）を実行したあと、ステップ９０３へ戻
る。
【００４５】フレーム間折り返し歪成分の方が大きい場
合は、ＬＤ命令の実行により次データを読み込んだ後
（ステップ９１５）、ＳＴ命令により、フレーム間折り
返し歪を除去したデータをデータメモリ１０７へ書き込
む（ステップ９１６）。そして、ＪＭＰ命令の実行によ
り、フィールド内内挿（ステップ９１７）を実行したあ
と、ステップ９０３へ戻る。
合は、ＬＤ命令の実行により次データを読み込んだ後
（ステップ９１５）、ＳＴ命令により、フレーム間折り
返し歪を除去したデータをデータメモリ１０７へ書き込
む（ステップ９１６）。そして、ＪＭＰ命令の実行によ
り、フィールド内内挿（ステップ９１７）を実行したあ
と、ステップ９０３へ戻る。
【００４６】以上のような動作の繰り返しにより、ＭＵ
ＳＥ方式の画像処理を高速に処理することができる。
ＳＥ方式の画像処理を高速に処理することができる。
【００４７】なお、本実施例では１本のシステムバス１
１９を介して命令及びデータの転送を実行することとし
たが、プロセッサ１００に２つのポートを設け、プログ
ラムメモリ１２２から中央演算処理装置１０５への命令
及びデータの転送などのためのバスと、２つのフレーム
メモリ１１６，１１７とデータメモリ１０７との間のデ
ータのＤＭＡ転送のためのバスとを分離すれば、相互の
干渉がなくなり、より高速な制御が可能となる。ＤＭＡ
コントローラ１１３を設けずに、両フレームメモリ１１
６，１１７とデータメモリ１０７との間のデータ転送を
中央演算処理装置１０５が直接行なってもよい。両フレ
ームメモリ１１６，１１７に代えて、ラインメモリ、Ｆ
ＩＦＯメモリなどを採用してもよい。
１９を介して命令及びデータの転送を実行することとし
たが、プロセッサ１００に２つのポートを設け、プログ
ラムメモリ１２２から中央演算処理装置１０５への命令
及びデータの転送などのためのバスと、２つのフレーム
メモリ１１６，１１７とデータメモリ１０７との間のデ
ータのＤＭＡ転送のためのバスとを分離すれば、相互の
干渉がなくなり、より高速な制御が可能となる。ＤＭＡ
コントローラ１１３を設けずに、両フレームメモリ１１
６，１１７とデータメモリ１０７との間のデータ転送を
中央演算処理装置１０５が直接行なってもよい。両フレ
ームメモリ１１６，１１７に代えて、ラインメモリ、Ｆ
ＩＦＯメモリなどを採用してもよい。
【００４８】ＭＵＳＥ同期回路１１４又はＮＴＳＣ同期
回路１１５と入力側のフレームメモリ１１６との間に、
ゴーストキャンセラや波形等化回路などを配置すること
もできる。プロセッサ１００と出力側のフレームメモリ
１１７との間には、フィルタ処理回路などを配置しても
よい。
回路１１５と入力側のフレームメモリ１１６との間に、
ゴーストキャンセラや波形等化回路などを配置すること
もできる。プロセッサ１００と出力側のフレームメモリ
１１７との間には、フィルタ処理回路などを配置しても
よい。
【００４９】また、上記のように１つのプロセッサ１０
０によりＹ分離処理とＣ分離処理とをシーケンシャルに
実行するのではなく、両処理を複数のプロセッサで並列
に実行するようにしてもよい。上記ＮＴＳＣ方式に関す
るＹ／Ｃ分離の手順は、ＥＤＴＶ方式、ＥＤＴＶ II 方
式などのＹ／Ｃ分離を必要とする他の放送方式にも適用
可能である。ＰＡＬ（Phase Alternation Line）方式の
映像信号についても、プログラムを変更し、積和係数を
切り替えることによって処理可能である。
０によりＹ分離処理とＣ分離処理とをシーケンシャルに
実行するのではなく、両処理を複数のプロセッサで並列
に実行するようにしてもよい。上記ＮＴＳＣ方式に関す
るＹ／Ｃ分離の手順は、ＥＤＴＶ方式、ＥＤＴＶ II 方
式などのＹ／Ｃ分離を必要とする他の放送方式にも適用
可能である。ＰＡＬ（Phase Alternation Line）方式の
映像信号についても、プログラムを変更し、積和係数を
切り替えることによって処理可能である。
【００５０】更に、本発明は、ＴＶ受像機に限らず、Ｖ
ＴＲなどの他の映像信号処理装置にも適用可能である。
並列積和演算器部１０１は、音声処理のためのフィルタ
としても利用可能である。積和係数レジスタ部１０４へ
の係数設定を変更すれば、可変特性の音声フィルタを実
現できる。更に、システムバス１１９にデジタルＴＶあ
るいはＶＴＲ、ＣＤ−ＲＯＭなどの他のメディアからの
デジタル信号を入力すれば、上記映像信号の場合と同様
にこれらの信号に対するマルチメディア処理が可能とな
る。なお、並列積和演算器部１０１中のツリー構造の加
算器２６１〜２７５に代えて、リップルキャリー方式の
加算器なども使用可能である。入力レジスタ２０１〜２
１６及び係数レジスタ２４１〜２５６の各々のビット構
成は、前記の構成（８ビット、４ビット）に限らない。
ＴＲなどの他の映像信号処理装置にも適用可能である。
並列積和演算器部１０１は、音声処理のためのフィルタ
としても利用可能である。積和係数レジスタ部１０４へ
の係数設定を変更すれば、可変特性の音声フィルタを実
現できる。更に、システムバス１１９にデジタルＴＶあ
るいはＶＴＲ、ＣＤ−ＲＯＭなどの他のメディアからの
デジタル信号を入力すれば、上記映像信号の場合と同様
にこれらの信号に対するマルチメディア処理が可能とな
る。なお、並列積和演算器部１０１中のツリー構造の加
算器２６１〜２７５に代えて、リップルキャリー方式の
加算器なども使用可能である。入力レジスタ２０１〜２
１６及び係数レジスタ２４１〜２５６の各々のビット構
成は、前記の構成（８ビット、４ビット）に限らない。
【００５１】
【発明の効果】以上説明してきたとおり、本発明によれ
ば、チャネル制御などのための処理手段により並列積和
演算手段をプログラム動作させる構成を採用したので、
異なる放送方式に対してハードウェアが共通化される。
つまり、ソフトウェアで処理の切り替えを行なうことが
可能となり、その効果は絶大なるものがある。
ば、チャネル制御などのための処理手段により並列積和
演算手段をプログラム動作させる構成を採用したので、
異なる放送方式に対してハードウェアが共通化される。
つまり、ソフトウェアで処理の切り替えを行なうことが
可能となり、その効果は絶大なるものがある。
【図１】本発明の実施例に係るＭＵＳＥ／ＮＴＳＣ対応
のＴＶ受像機の構成を示すブロック図である。
のＴＶ受像機の構成を示すブロック図である。
【図２】図１中の並列積和演算器部、入出力レジスタ部
及び積和係数レジスタ部の各々の内部構成を示すブロッ
ク図である。
及び積和係数レジスタ部の各々の内部構成を示すブロッ
ク図である。
【図３】図１のＴＶ受像機の概略動作を表わしたメイン
ルーチンのフローチャート図である。
ルーチンのフローチャート図である。
【図４】図１のＴＶ受像機の概略動作を表わした割り込
み処理ルーチンのフローチャート図である。
み処理ルーチンのフローチャート図である。
【図５】ポーリング方式を採用した場合の図１のＴＶ受
像機の概略動作を表わしたフローチャート図である。
像機の概略動作を表わしたフローチャート図である。
【図６】図１のＴＶ受像機におけるＮＴＳＣ方式の入力
画素データの構成図である。
画素データの構成図である。
【図７】図１のＴＶ受像機におけるＮＴＳＣ方式のＹ分
離のための積和係数の構成図である。
離のための積和係数の構成図である。
【図８】図１のＴＶ受像機におけるＮＴＳＣ方式のＣ分
離のための積和係数の構成図である。
離のための積和係数の構成図である。
【図９】図１のＴＶ受像機においてＮＴＳＣ方式のＹ分
離のための積和演算を実行する際の入出力レジスタ部及
び積和係数レジスタ部へのデータ設定を示す説明図であ
る。
離のための積和演算を実行する際の入出力レジスタ部及
び積和係数レジスタ部へのデータ設定を示す説明図であ
る。
【図１０】Ｃ分離のための積和演算を実行する際の図９
と同様の図である。
と同様の図である。
【図１１】図１のＴＶ受像機におけるＮＴＳＣ方式のＹ
／Ｃ分離処理の詳細手順を示す図である。
／Ｃ分離処理の詳細手順を示す図である。
【図１２】図１１中の“Ａ”の処理に関する中央演算処
理装置及び並列積和演算器部のタイミング図である。
理装置及び並列積和演算器部のタイミング図である。
【図１３】図１のＴＶ受像機におけるＭＵＳＥ方式の画
像処理の流れを示す図である。
像処理の流れを示す図である。
【図１４】図１３中のフィールド内内挿処理及び動き検
出のための入出力レジスタ部及び積和係数レジスタ部へ
のデータ設定と、演算結果の格納の様子とを示す説明図
である。
出のための入出力レジスタ部及び積和係数レジスタ部へ
のデータ設定と、演算結果の格納の様子とを示す説明図
である。
【図１５】図１４の動き検出結果にしたがって動画判定
を実行する様子を示す説明図である。
を実行する様子を示す説明図である。
【図１６】図１３中の折り返し歪除去処理と折り返し歪
成分の抽出とを実行する際の図１４と同様の図である。
成分の抽出とを実行する際の図１４と同様の図である。
【図１７】図１６の演算結果にしたがってフレーム間折
り返し歪成分とフィールド間折り返し歪成分との大小判
定を実行する様子を示す説明図である。
り返し歪成分とフィールド間折り返し歪成分との大小判
定を実行する様子を示す説明図である。
【図１８】図１のＴＶ受像機におけるＭＵＳＥ方式の画
像処理の詳細手順を示すフローチャート図である。
像処理の詳細手順を示すフローチャート図である。
【図１９】従来のＭＵＳＥ／ＮＴＳＣ対応のＴＶ受像機
の構成を示すブロック図である。
の構成を示すブロック図である。
１００ プロセッサ
１０１ 並列積和演算器部（並列積和演算手段）
１０２ 比較器
１０３ 入出力レジスタ部（データレジスタ）
１０４ 積和係数レジスタ部（積和係数レジスタ）
１０５ 中央演算処理装置（処理手段）
１０６ 命令キャッシュ
１０７ データメモリ
１０８ バスコントローラ（データ転送手段）
１０９ 命令バス
１１０ データバス
１１２ 割り込み制御部
１１３ ＤＭＡコントローラ（データ転送手段）
１１４ ＭＵＳＥ同期回路（同期手段）
１１５ ＮＴＳＣ同期回路（同期手段）
１１６，１１７ フレームメモリ（第１及び第２の記憶
手段） １１８ ＣＲＴ表示制御部（表示制御手段） １１９ システムバス １２０ 切替え装置（選択手段） １２１ 制御信号入力部（制御信号入力手段） １２２ プログラムメモリ（プログラム記憶手段） １２３ 音声処理部 １３１ ＣＲＴ（表示手段） １３２ スピーカ
手段） １１８ ＣＲＴ表示制御部（表示制御手段） １１９ システムバス １２０ 切替え装置（選択手段） １２１ 制御信号入力部（制御信号入力手段） １２２ プログラムメモリ（プログラム記憶手段） １２３ 音声処理部 １３１ ＣＲＴ（表示手段） １３２ スピーカ
フロントページの続き
(56)参考文献 特開 平４−68888（ＪＰ，Ａ)
特開 昭62−237879（ＪＰ，Ａ)
特開 平３−191690（ＪＰ，Ａ)
特開 平５−41878（ＪＰ，Ａ)
特開 平５−14424（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04N 5/38 - 5/46
H04N 9/00
Claims (27)
- 【請求項１】 外部から与えられた制御信号を保持する
ための制御信号入力手段と、 画像を表示するための表示手段と、 各々異なる放送方式で入力された映像信号に同期をとっ
て所望の放送信号を出力するための複数の同期手段と、 前記複数の同期手段の各々から出力される放送信号のう
ちの１つを選択出力するための選択手段と、 前記選択手段から選択出力された放送信号に基づく画素
データを格納するための第１の記憶手段と、 前記第１の記憶手段から読み出した画素データで構成さ
れるデータベクトルｐ＝（ｐ０，ｐ１，…，ｐｎ）と該
データベクトルｐに基づく積和演算結果とを格納するた
めのデータレジスタと、 積和係数ベクトルａ＝（ａ０，ａ１，…，ａｎ）を格納
するための積和係数レジスタと、複数の乗算手段と複数の加算手段とを含み、 前記データ
レジスタに格納されたデータベクトルｐと前記積和係数
レジスタに格納された積和係数ベクトルａとの内積ｐ・
ａ＝ａ０＊ｐ０＋ａ１＊ｐ１＋…＋ａｎ＊ｐｎを算出す
るように積和演算を実行し、かつ該積和演算の結果を前
記データレジスタに書き込むための並列積和演算手段
と、 前記制御信号入力手段に保持された制御信号に応じて、
前記複数の同期手段及び選択手段の動作を制御し、かつ
前記データレジスタへのデータベクトルｐの設定、前記
積和係数レジスタへの積和係数ベクトルａの設定、及
び、前記並列積和演算手段の積和演算の制御を各々実行
するための処理手段と、 前記処理手段により実行されるべき処理の内容を記述し
たプログラムを格納するためのプログラム記憶手段と、 前記データレジスタから読み出した積和演算結果を画素
データとして格納するための第２の記憶手段と、 前記第２の記憶手段から読み出した画素データに基づい
て前記表示手段に画像を表示させるための表示制御手段
とを備えたことを特徴とする映像信号処理装置。 - 【請求項２】 請求項１記載の映像信号処理装置におい
て、 前記データレジスタ、積和係数レジスタ及び並列積和演
算手段を複数組備えたことを特徴とする映像信号処理装
置。 - 【請求項３】 請求項１又は２に記載の映像信号処理装
置において、 前記データレジスタから読み出した積和演算結果あるい
は閾値を入力し、前記積和演算結果間あるいは前記積和
演算結果と前記閾値との比較演算を実行するための比較
器を更に備えたことを特徴とする映像信号処理装置。 - 【請求項４】 請求項１〜３のいずれか１項に記載の映
像信号処理装置において、 前記第１の記憶手段に格納された画素データと前記第２
の記憶手段に格納すべき画素データとを一時的に保持す
るためのデータメモリと、 前記データメモリと前記第１及び第２の記憶手段との間
のデータ転送の制御を司るデータ転送手段とを更に備え
たことを特徴とする映像信号処理装置。 - 【請求項５】 請求項１〜３のいずれか１項に記載の映
像信号処理装置において、 前記第１の記憶手段に格納された画素データと前記第２
の記憶手段に格納すべき画素データとを一時的に保持す
るための複数ポートを有するデータメモリと、 前記データメモリの複数ポートのうちの少なくとも１つ
を他のポートとは独立に用いることにより前記データメ
モリと前記第１及び第２の記憶手段との間のデータ転送
の制御を司るデータ転送手段とを更に備えたことを特徴
とする映像信号処理装置。 - 【請求項６】 請求項１〜５のいずれか１項に記載の映
像信号処理装置において、 前記制御信号入力手段は、外部から与えられた制御信号
に応じて状態が変化する内部レジスタを備え、 前記処理手段は、前記制御信号入力手段の内部レジスタ
の状態を検出したうえ、該検出の結果に応じて前記各動
作を実行する機能を備えたことを特徴とする映像信号処
理装置。 - 【請求項７】 請求項１〜６のいずれか１項に記載の映
像信号処理装置において、 前記複数の同期手段への入力映像信号のうちの少なくと
も１つはＭＵＳＥ方式であることを特徴とする映像信号
処理装置。 - 【請求項８】 請求項１〜６のいずれか１項に記載の映
像信号処理装置において、 前記複数の同期手段への入力映像信号のうちの少なくと
も１つはＮＴＳＣ方式であることを特徴とする映像信号
処理装置。 - 【請求項９】 入力信号を表わすデータベクトルｐ＝
（ｐ０，ｐ１，…，ｐｎ）と該データベクトルｐに基づ
く積和演算結果とを格納するためのデータレジスタと、 積和係数ベクトルａ＝（ａ０，ａ１，…，ａｎ）を格納
するための積和係数レジスタと、複数の乗算手段と複数の加算手段とを含み、 前記データ
レジスタに格納されたデータベクトルｐと前記積和係数
レジスタに格納された積和係数ベクトルａとの内積ｐ・
ａ＝ａ０＊ｐ０＋ａ１＊ｐ１＋…＋ａｎ＊ｐｎを算出す
るように積和演算を実行し、かつ該積和演算の結果を前
記データレジスタに書き込むための並列積和演算手段
と、 前記データレジスタから読み出した積和演算結果あるい
は閾値を入力し、前記積和演算結果間あるいは前記積和
演算結果と前記閾値との比較演算を実行するための比較
器と、 前記データレジスタの入出力データを一時的に保持する
ための複数ポートを有するデータメモリと、 前記データメモリの複数ポートのうちの少なくとも１つ
を他のポートとは独立に用いることにより前記データメ
モリと外部との間のデータ転送の制御を司るデータ転送
手段と、 前記データメモリから前記データレジスタへのデータベ
クトルｐの転送、前記並列積和演算手段の積和演算の制
御、前記比較器の比較演算の制御、及び、前記データレ
ジスタから前記データメモリへの積和演算結果の転送を
各々実行することにより、前記入力信号に処理を施すた
めの処理手段と、 前記処理手段により実行されるべき処理の内容を記述し
たプログラムを格納するためのプログラム記憶手段とを
備えたことを特徴とする信号処理装置。 - 【請求項１０】 請求項９記載の信号処理装置におい
て、 前記処理手段は、前記積和係数レジスタへの積和係数ベ
クトルａの設定を変更する機能を更に備えたことを特徴
とする信号処理装置。 - 【請求項１１】 請求項９又は１０に記載の信号処理装
置において、 前記処理手段は、２つのデータの差分を算出するように
前記並列積和演算手段に積和演算を実行させる機能を更
に備えたことを特徴とする信号処理装置。 - 【請求項１２】 メモリ又は外部デバイスから少なくと
も１走査線分の画素データを入力する入力ステップと、 前記入力された少なくとも１走査線分の画素データのう
ち、各走査線について１走査線より少ない一部の画素デ
ータを入力し、各々並列に各画素データに対して積和演
算を行い信号処理を施す処理ステップと、 前記信号処理が施された少なくとも１走査線分の画素デ
ータをメモリ又は外部デバイスへ出力する出力ステップ
とを備え、 前記入力、処理及び出力の各ステップは、１画面分の画
素データに対して繰り返し実行されることを特徴とする
信号処理方法。 - 【請求項１３】 請求項１２記載の信号処理方法におい
て、 前記処理ステップは、１画素毎に信号処理を施す画素処
理ステップの繰り返しにより実行されることを特徴とす
る信号処理方法。 - 【請求項１４】 請求項１２又は１３に記載の信号処理
方法において、 前記処理ステップは、前記入力された少なくとも１走査
線分の画素データの各々と少なくとも１フィールド前の
走査線の画素データとの比較処理により動画判定を実行
するステップを備えたことを特徴とする信号処理方法。 - 【請求項１５】 請求項１４記載の信号処理方法におい
て、 前記処理ステップは、前記動画判定の結果に応じてフィ
ールド内処理とフィールド間処理とのうちのいずれか一
方を選択するステップを更に備えたことを特徴とする信
号処理方法。 - 【請求項１６】 １本あるいは複数本の走査線の画素デ
ータの一部を入力し、各々並列に各画素データに対して
積和演算を行う少なくとも１つの並列積和演算器を含む
信号処理装置による信号処理方法であって、 入力信号の信号方式を検出する検出ステップと、 前記検出された信号方式が予め設定された信号方式であ
るかどうかを判定する判定ステップと、 前記検出された信号方式が予め設定された信号方式であ
る場合には、該信号方式に応じた信号処理を前記入力信
号に施すように、積和係数ベクトルａ＝（ａ０，ａ１，
…，ａｎ）を設定し、かつ前記入力信号を表わすデータ
ベクトルｐ＝（ｐ０，ｐ１，…，ｐｎ）と前記積和係数
ベクトルａとの内積ｐ・ａ＝ａ０＊ｐ０＋ａ１＊ｐ１＋
…＋ａｎ＊ｐｎを算出するための積和演算を実行する処
理ステップとを備えたことを特徴とする信号処理方法。 - 【請求項１７】 請求項１６記載の信号処理方法におい
て、 前記検出、判定及び処理の各ステップは、ある信号方式
について無限ループ状に繰り返し実行され、かつ割り込
みによって他の信号方式の処理へ移行することを特徴と
する信号処理方法。 - 【請求項１８】 請求項１６記載の信号処理方法におい
て、 前記検出、判定及び処理の各ステップは、ある信号方式
について無限ループ状に繰り返し実行され、かつ外部か
ら与えられた制御信号に応じて設定される内部レジスタ
の状態変化を検出した際に他の信号方式の処理へ移行す
ることを特徴とする信号処理方法。 - 【請求項１９】 外部から与えられた制御信号を保持す
るための制御信号入力手段と、 画像を表示するための表示手段と、 各々異なる放送方式で入力された映像信号に同期をとっ
て所望の放送信号を出力するための複数の同期手段と、 前記複数の同期手段の各々から出力される放送信号のう
ちの１つを選択出力するための選択手段と、 前記選択手段から選択出力された放送信号に基づく画素
データを格納するための第１の記憶手段と、 前記第１の記憶手段から読み出した画素データで構成さ
れるデータベクトルｐ＝（ｐ０，ｐ１，…，ｐｎ）と該
データベクトルｐに基づく積和演算結果とを格納するた
めのデータレジスタと、 積和係数ベクトルａ＝（ａ０，ａ１，…，ａｎ）を格納
するための積和係数レジスタと、複数の乗算手段と複数の加算手段とを含み、 前記データ
レジスタに格納されたデータベクトルｐと前記積和係数
レジスタに格納された積和係数ベクトルａとの内積ｐ・
ａ＝ａ０＊ｐ０＋ａ１＊ｐ１＋…＋ａｎ＊ｐｎを算出す
るように積和演算を実行し、かつ該積和演算の結果を前
記データレジスタに書き込むための並列積和演算手段
と、 前記制御信号入力手段に保持された制御信号に応じて、
前記複数の同期手段及び選択手段の動作を制御し、かつ
前記データレジスタへのデータベクトルｐの設定、前記
積和係数レジスタへの積和係数ベクトルａの設定、及
び、前記並列積和演算手段の積和演算の制御を各々実行
するための処理手段と、 前記処理手段により実行されるべき処理の内容を記述し
たプログラムを格納するためのプログラム記憶手段と、 前記データレジスタから読み出した積和演算結果を画素
データとして格納するための第２の記憶手段と、 前記第２の記憶手段から読み出した画素データに基づい
て前記表示手段に画像を表示させるための表示制御手段
とを備え、 前記処理手段は、 前記第１の記憶手段から少なくとも１走査線分の画素デ
ータを入力し、 前記入力された少なくとも１走査線分の画素データに信
号処理を施すように前記並列積和演算手段を動作させ、
かつ 前記信号処理が施された少なくとも１走査線分の画素デ
ータを前記第２の記憶手段へ出力する機能を備えたこと
を特徴とする映像信号処理装置。 - 【請求項２０】 請求項１９記載の映像信号処理装置に
おいて、 前記処理手段の動作は、ある放送方式について無限ルー
プ状に繰り返し実行され、かつ前記制御信号入力手段か
らの割り込み信号によって他の放送方式の処理へ移行す
ることを特徴とする映像信号処理装置。 - 【請求項２１】 請求項１９記載の映像信号処理装置に
おいて、 前記制御信号入力手段は、外部から与えられた制御信号
に応じて状態が変化する内部レジスタを備え、 前記処理手段の動作は、ある放送方式について無限ルー
プ状に繰り返し実行され、かつ前記制御信号入力手段の
内部レジスタの状態変化を検出した際に他の放送方式の
処理へ移行することを特徴とする映像信号処理装置。 - 【請求項２２】 外部から与えられた制御信号を保持す
るための制御信号入力手段と、 画像を表示するための表示手段と、 各々異なる放送方式でかつ少なくとも１つはＭＵＳＥ方
式で入力された映像信号に同期をとって所望の放送信号
を出力するための複数の同期手段と、 前記複数の同期手段の各々から出力される放送信号のう
ちの１つを選択出力するための選択手段と、 前記選択手段から選択出力された放送信号に基づく画素
データを格納するための第１の記憶手段と、 前記第１の記憶手段から読み出した画素データで構成さ
れるデータベクトルｐ＝（ｐ０，ｐ１，…，ｐｎ）と該
データベクトルｐに基づく積和演算結果とを格納するた
めのデータレジスタと、 積和係数ベクトルａ＝（ａ０，ａ１，…，ａｎ）を格納
するための積和係数レジスタと、複数の乗算手段と複数の加算手段とを含み、 前記データ
レジスタに格納されたデータベクトルｐと前記積和係数
レジスタに格納された積和係数ベクトルａとの内積ｐ・
ａ＝ａ０＊ｐ０＋ａ１＊ｐ１＋…＋ａｎ＊ｐｎを算出す
るように積和演算を実行し、かつ該積和演算の結果を前
記データレジスタに書き込むための並列積和演算手段
と、 前記データレジスタから読み出した積和演算結果あるい
は閾値を入力し、前記積和演算結果間あるいは前記積和
演算結果と前記閾値との比較演算を実行するための比較
器と、 前記制御信号入力手段に保持された制御信号に応じて、
前記複数の同期手段及び選択手段の動作を制御し、かつ
前記データレジスタへのデータベクトルｐの設定、前記
積和係数レジスタへの積和係数ベクトルａの設定、前記
並列積和演算手段の積和演算の制御、及び、前記比較器
の比較演算の制御を各々実行するための処理手段と、 前記処理手段により実行されるべき処理の内容を記述し
たプログラムを格納するためのプログラム記憶手段と、 前記データレジスタから読み出した積和演算結果を画素
データとして格納するための第２の記憶手段と、 前記第２の記憶手段から読み出した画素データに基づい
て前記表示手段に画像を表示させるための表示制御手段
とを備え、 前記処理手段は、 前記第１の記憶手段から少なくとも３走査線分の画素デ
ータを入力し、 前記入力された少なくとも３走査線分の画素データを用
いてフィールド内内挿及び動き検出を行なうように前記
並列積和演算手段を動作させ、 前記動き検出の結果を用いて前記比較器に動画判定を行
なわせ、かつ 前記フィールド内内挿の結果を前記第２の記憶手段へ出
力すべきか否かを前記動画判定の結果に応じて選択する
機能を備えたことを特徴とする映像信号処理装置。 - 【請求項２３】 請求項２２記載の映像信号処理装置に
おいて、 前記処理手段は、 折り返し歪除去を行なうように前記並列積和演算手段を
動作させ、 前記動画判定の結果に応じて、静止画であれば、フレー
ム間折り返し歪成分に比べてフィールド間折り返し歪成
分の方が大きい場合にはフィールド間折り返し歪除去デ
ータを出力し、フィールド間折り返し歪成分に比べてフ
レーム間折り返し歪成分の方が大きい場合にはフレーム
間折り返し歪除去データを出力し、動画あれば前記フィ
ールド内内挿の結果を出力する機能を更に備えたことを
特徴とする映像信号処理装置。 - 【請求項２４】 外部から与えられた制御信号を保持す
るための制御信号入力手段と、 画像を表示するための表示手段と、 各々異なる放送方式でかつ少なくとも１つはＮＴＳＣ方
式で入力された映像信号に同期をとって所望の放送信号
を出力するための複数の同期手段と、 前記複数の同期手段の各々から出力される放送信号のう
ちの１つを選択出力するための選択手段と、 前記選択手段から選択出力された放送信号に基づく画素
データを格納するための第１の記憶手段と、 前記第１の記憶手段から読み出した画素データで構成さ
れるデータベクトルｐ＝（ｐ０，ｐ１，…，ｐｎ）と該
データベクトルｐに基づく積和演算結果とを格納するた
めのデータレジスタと、 積和係数ベクトルａ＝（ａ０，ａ１，…，ａｎ）を格納
するための積和係数レジスタと、複数の乗算手段と複数の加算手段とを含み、 前記データ
レジスタに格納されたデータベクトルｐと前記積和係数
レジスタに格納された積和係数ベクトルａとの内積ｐ・
ａ＝ａ０＊ｐ０＋ａ１＊ｐ１＋…＋ａｎ＊ｐｎを算出す
るように積和演算を実行し、かつ該積和演算の結果を前
記データレジスタに書き込むための並列積和演算手段
と、 前記制御信号入力手段に保持された制御信号に応じて、
前記複数の同期手段及び選択手段の動作を制御し、かつ
前記データレジスタへのデータベクトルｐの設定、前記
積和係数レジスタへの積和係数ベクトルａの設定、及
び、前記並列積和演算手段の積和演算の制御を各々実行
するための処理手段と、 前記処理手段により実行されるべき処理の内容を記述し
たプログラムを格納するためのプログラム記憶手段と、 前記データレジスタから読み出した積和演算結果を画素
データとして格納するための第２の記憶手段と、 前記第２の記憶手段から読み出した画素データに基づい
て前記表示手段に画像を表示させるための表示制御手段
とを備え、 前記処理手段は、 前記第１の記憶手段から少なくとも１走査線分の画素デ
ータを入力し、 前記入力された少なくとも１走査線分の画素データにＹ
／Ｃ分離処理を施すように前記並列積和演算手段を動作
させ、かつ 前記Ｙ／Ｃ分離処理の結果により得られた少なくとも１
走査線分の画素データを前記第２の記憶手段へ出力する
機能を備えたことを特徴とする映像信号処理装置。 - 【請求項２５】 請求項２４記載の映像信号処理装置に
おいて、 前記処理手段は、前記走査線毎の処理を１画面分の画素
データに対して繰り返し実行する機能を備えたことを特
徴とする映像信号処理装置。 - 【請求項２６】 外部から与えられた制御信号を保持す
るための制御信号入力手段と、 画像を表示するための表示手段と、 各々異なる放送方式でかつ少なくとも１つはＭＵＳＥ方
式で他の１つはＮＴＳＣ方式で入力された映像信号に同
期をとって所望の放送信号を出力するための複数の同期
手段と、 前記複数の同期手段の各々から出力される放送信号のう
ちの１つを選択出力するための選択手段と、 前記選択手段から選択出力された放送信号に基づく画素
データを格納するための第１の記憶手段と、 前記第１の記憶手段から読み出した画素データで構成さ
れるデータベクトルｐ＝（ｐ０，ｐ１，…，ｐｎ）と該
データベクトルｐに基づく積和演算結果とを格納するた
めのデータレジスタと、 積和係数ベクトルａ＝（ａ０，ａ１，…，ａｎ）を格納
するための積和係数レジスタと、複数の乗算手段と複数の加算手段とを含み、 前記データ
レジスタに格納されたデータベクトルｐと前記積和係数
レジスタに格納された積和係数ベクトルａとの内積ｐ・
ａ＝ａ０＊ｐ０＋ａ１＊ｐ１＋…＋ａｎ＊ｐｎを算出す
るように積和演算を実行し、かつ該積和演算の結果を前
記データレジスタに書き込むための並列積和演算手段
と、 前記データレジスタから読み出した積和演算結果あるい
は閾値を入力し、前記積和演算結果間あるいは前記積和
演算結果と前記閾値との比較演算を実行するための比較
器と、 前記制御信号入力手段に保持された制御信号に応じて、
前記複数の同期手段及び選択手段の動作を制御し、かつ
前記データレジスタへのデータベクトルｐの設定、前記
積和係数レジスタへの積和係数ベクトルａの設定、前記
並列積和演算手段の積和演算の制御、及び、前記比較器
の比較演算の制御を各々実行するための処理手段と、 前記処理手段により実行されるべき処理の内容を記述し
たプログラムを格納するためのプログラム記憶手段と、 前記データレジスタから読み出した積和演算結果を画素
データとして格納するための第２の記憶手段と、 前記第２の記憶手段から読み出した画素データに基づい
て前記表示手段に画像を表示させるための表示制御手段
とを備え、 前記処理手段は、 ＭＵＳＥ方式の映像信号が入力された同期手段の出力を
処理する場合には、 前記第１の記憶手段から少なくとも３走査線分の画素デ
ータを入力し、 前記入力された少なくとも３走査線分の画素データを用
いてフィールド内内挿及び動き検出を行なうように前記
並列積和演算手段を動作させ、 前記動き検出の結果を用いて前記比較器に動画判定を行
なわせ、かつ 前記フィールド内内挿の結果を前記第２の記憶手段へ出
力すべきか否かを前記動画判定の結果に応じて選択し、 ＮＴＳＣ方式の映像信号が入力された同期手段の出力を
処理する場合には、 前記第１の記憶手段から少なくとも１走査線分の画素デ
ータを入力し、 前記入力された少なくとも１走査線分の画素データにＹ
／Ｃ分離処理を施すように前記並列積和演算手段を動作
させ、かつ 前記Ｙ／Ｃ分離処理の結果により得られた少なくとも１
走査線分の画素データを前記第２の記憶手段へ出力する
機能を備えたことを特徴とする映像信号処理装置。 - 【請求項２７】 外部から与えられた制御信号を保持す
るための制御信号入力手段と、 各々映像信号又は音声信号に同期をとって所望の被処理
信号を出力するための複数の同期手段と、 前記複数の同期手段の各々から出力される被処理信号の
うちの１つを選択出力するための選択手段と、 前記選択手段から選択出力された被処理信号に基づくデ
ータを格納するための第１の記憶手段と、 前記第１の記憶手段から読み出したデータで構成される
データベクトルｐ＝（ｐ０，ｐ１，…，ｐｎ）と該デー
タベクトルｐに基づく積和演算結果とを格納するための
データレジスタと、 積和係数ベクトルａ＝（ａ０，ａ１，…，ａｎ）を格納
するための積和係数レジスタと、複数の乗算手段と複数の加算手段とを含み、 前記データ
レジスタに格納されたデータベクトルｐと前記積和係数
レジスタに格納された積和係数ベクトルａとの内積ｐ・
ａ＝ａ０＊ｐ０＋ａ１＊ｐ１＋…＋ａｎ＊ｐｎを算出す
るように積和演算を実行し、かつ該積和演算の結果を前
記データレジスタに書き込むための並列積和演算手段
と、 前記制御信号入力手段に保持された制御信号に応じて、
前記複数の同期手段及び選択手段の動作を制御し、かつ
前記データレジスタへのデータベクトルｐの設定、前記
積和係数レジスタへの積和係数ベクトルａの設定、及
び、前記並列積和演算手段の積和演算の制御を各々実行
するための処理手段と、 前記処理手段により実行されるべき処理の内容を記述し
たプログラムを格納するためのプログラム記憶手段と、 前記データレジスタから読み出した積和演算結果を出力
データとして格納するための第２の記憶手段と、 前記第２の記憶手段から読み出したデータに基づいて画
像又は音声を出力するための出力手段とを備えたことを
特徴とする信号処理装置。
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