JP3719676B2 - 映像信号処理装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、ＴＶ受像機などの映像信号処理装置に関するものである。
【０００２】
【従来の技術】
近年、テレビ映像の高画質化の要求からＥＤＴＶ（Extended Definiton TV 、いわゆるクリアビジョン）と呼ばれる放送方式が実用化されている。また、ＨＤＴＶ（High Definition TV、いわゆるハイビジョン）方式の一種であるＭＵＳＥ（Multiple Sub-nyquist Sampling Encoding）方式などの新たな高画質放送が提案され、一部実用化されている。今後、ＥＤＴＶ II （第２世代ＥＤＴＶ）、デジタル放送などが実施される予定である。これに伴い、テレビジョン受像機（以下、ＴＶ受像機という。）やビデオテープレコーダ（以下、ＶＴＲという。）などの映像信号処理装置では、現行のＮＴＳＣ（National Television System Committee）方式を含む複数の放送方式に対応する必要が生じている。例えば従来のＴＶ受像機では、佐藤寿親ほか「走査線変換用ＬＳＩの開発」テレビジョン学会技術報告 vol.16,No.71,pp.19-24,BCS'92-41(1992) に背景技術として示されるように、各々１放送方式に対応した複数のボードを内蔵し、受信すべき信号に応じて使用ボードを切り替えるようにしていた。
【０００３】
図１３に従来のＴＶ受像機のハードウェア構成を示す。この受像機は、ＭＵＳＥ信号を処理するためのＭＵＳＥ処理ボード１１００と、ＮＴＳＣ信号を処理するためのＮＴＳＣ処理ボード１１０１とを備えている。なお、ＭＵＳＥ方式の標準仕様ではサンプリング周波数１６．２ＭＨｚ、１走査線の画素数４８０、走査線数１１２５であり、ＮＴＳＣ方式の標準仕様ではサンプリング周波数１４．３ＭＨｚ、１走査線の画素数９１０、走査線数５２５である。
【０００４】
ＭＵＳＥ処理ボード１１００は、同期回路１１０４、ＭＵＳＥ信号処理部１１０５、メモリ１１０６及び出力回路１１０７を備えている。同期回路１１０４は、受信ＭＵＳＥ信号の同調と、１６．２ＭＨｚの同期クロックの生成とを司るものである。ＭＵＳＥ信号処理部１１０５は、帯域圧縮された画素データの復元処理などのＭＵＳＥ信号に固有の処理を行なう。メモリ１１０６は、フィールド間処理などに必要なものである。ＭＵＳＥ放送は画面のアスペクト比が１６：９であり、現行ＮＴＳＣ受像機の４：３と異なる。そこで、出力回路１１０７ではアスペクト変換などを行なう。
【０００５】
ＮＴＳＣ処理ボード１１０１は、同期回路１１０８、ＮＴＳＣ信号処理部１１０９、メモリ１１１０及び出力回路１１１１を備えている。同期回路１１０８は、受信ＮＴＳＣ信号の同調と、１４．３ＭＨｚの同期クロックの生成とを司るものである。ＮＴＳＣ信号処理部１１０９は、Ｙ／Ｃ分離処理などのＮＴＳＣ信号の復調に必要な処理を行なう。メモリ１１１０は、フィールド間処理などに必要なものである。出力回路１１１１は、出力映像の倍速変換などを司る。
【０００６】
１１０３は、ＭＵＳＥ処理ボード１１００の出力とＮＴＳＣ処理ボード１１０２の出力とのいずれかを選択するための出力選択部である。１１１２は、ＭＵＳＥ処理ボード１１００の１６．２ＭＨｚレート出力とＮＴＳＣ処理ボード１１０１の１４．３ＭＨｚレート出力とを調整してＣＲＴ１１３１に画像を映し出すためのＣＲＴ表示制御部である。１１１３は音声制御部、１１３２はスピーカである。１１０２は、選択されたチャネル番号などを示す外部からの制御信号と各同期回路１１０４，１１０８からの放送方式認識信号とに基づいて出力選択部１１０３や音声制御部１１１３を切り替えるための制御信号入力部である。
【０００７】
さて、ＣＲＴ１１３１へ出画する際に水平及び垂直同期信号が必要である。そこで、従来は図１３に示すように、ＭＵＳＥ方式では１６．２ＭＨｚ、ＮＴＳＣ方式では１４．３ＭＨｚのクロックでシステム全体を動作させていた。
【０００８】
上記ＭＵＳＥ信号処理部１１０５の一部やＮＴＳＣ信号処理部１１０９の一部を構成するハードウェアとしてデジタルフィルタを挙げることができる。合志清一ほか「ＭＵＳＥ方式の色差信号処理に関する検討」テレビジョン学会技術報告 vol.16,No.32,pp.13-18,ICS'92-40(1992)には、１つの水平フィルタ部の出力を１つの垂直フィルタ部へ供給する基本構成を備えたＴＶ受像機のためのデジタルフィルタの技術が示されている。水平フィルタ部と垂直フィルタ部との間に３走査線分のラインメモリを介在させることもあった。前段の水平フィルタ部から３ラインの画素データが出力され、該画素データがラインメモリを満たした時点で後段の垂直フィルタ部を起動するのである。
【０００９】
【発明が解決しようとする課題】
上記従来のＴＶ受像機では、ＣＲＴへ出画する際の水平及び垂直同期を実現するために、ＭＵＳＥ方式では１６．２ＭＨｚ、ＮＴＳＣ方式では１４．３ＭＨｚという具合に、入力映像信号の違いに応じた異なる周波数のシステムクロックでＴＶ受像機全体を動作させる必要があった。また、高速映像処理を実現しようとしても、位相を合わせるためサンプリングクロックによって処理していることが障害となり、システムクロックの周波数（すなわち処理周波数）を上げることができなかった。システムクロックの周波数を上げずに処理を高速化する方法として並列処理が考えられるが、ハードウェア量が増大するという問題があった。
【００１０】
また、上記従来のデジタルフィルタは、水平フィルタ部の出力を垂直フィルタ部に供給する構成であったため、複数ラインの画素データを保持するためのラインメモリを必要としていた。したがって、デジタルフィルタのハードウェアが大きくなるという問題点を有していた。
【００１１】
本発明の目的は、入出力間の同期を維持しながら映像信号のサンプリング周波数より高い周波数での映像信号の処理を可能にすることにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の映像信号処理装置は、画素データを格納するための記憶手段と、映像信号をサンプリングして得られた画素データが水平同期信号に同期して前記記憶手段に順次書き込まれるように前記記憶手段の書き込みアドレスを生成するための書き込みアドレス生成手段と、前記記憶手段からの画素データの読み出しと、前記読み出した画素データの処理とをそれぞれ前記映像信号のサンプリング周波数より高い動作周波数で実行するための処理手段とを備え、前記書き込みアドレス生成手段は、前記 映像信号の中から水平同期信号を検出したときに、前記処理手段に対して、１走査線分の画素データが前記記憶手段に格納されたことを通知するための割り込み信号を出力する機能と、前記水平同期信号を検出しない間は少なくとも１走査線分の画素データが前記記憶手段に順次書き込まれるように前記記憶手段の書き込みアドレスのうち所定の下位ビット側のデータを０以外の整数ｎずつ増加した値に更新し、前記水平同期信号を検出したときには前記更新された所定の下位ビット側のデータを０にするとともに、書き込みアドレスのうち前記更新された所定の下位ビット側のデータを除く上位ビット側のデータを０以外の整数ｍ（ｍ≧ｎ）だけ増加した値に更新する機能とを備えたものである。
【００１３】
また、本発明の第２の映像信号処理装置は、画素データを格納するための記憶手段と、映像信号をサンプリングして得られた画素データが前記記憶手段に順次書き込まれるように前記記憶手段の書き込みアドレスを生成する書き込みアドレス生成手段と、前記記憶手段からの画素データの読み出しを行う読み出しアドレス生成手段と、前記読み出した画素データの処理を前記映像信号のサンプリング周波数より高い動作周波数で実行するための処理手段とを備え、前記書き込みアドレス生成手段は、垂直同期信号を検出しない間は画素データが前記記憶手段に順次書き込まれるように前記記憶手段の書き込みアドレスのうち所定の下位ビット側のデータを０以外の整数ｎずつ増加した値に更新し、前記垂直同期信号を検出したときには前記更新された所定の下位ビット側のデータを０にするとともに、書き込みアドレスのうち前記更新された所定の下位ビット側のデータを除く上位ビット側のデータを０以外の整数ｍだけ増加した値に更新する機能と、前記映像信号の中から水平同期信号を検出したときに、前記処理手段に対して、１走査線分の画素データが前記記憶手段に格納されたことを通知するための割り込み信号を出力する機能とを備え、前記読み出しアドレス生成手段は、走査線番号ｉの１走査線分の画素データの先頭データを読み出すとき、前記所定の下位ビット側のデータが０であるアドレスに前記映像信号の１走査線分のサンプル数をｉ本分だけ加算した読み出しアドレスを生成することとしたものである。
【００１４】
【作用】
上記本発明の第１及び第２の映像信号処理装置によれば、例えばメモリ中の１走査線の先頭画素データをアドレスによって認識することができ、同期信号に関わりなく画素位置の同期を取りながら処理を行なうことが可能となる。したがって、入力映像信号のサンプリング周波数より高い動作周波数で処理を行なえる。
【００１５】
【実施例】
以下、本発明の実施例に係るＴＶ受像機について、図面を参照しながら説明する。
【００１６】
（実施例１）
図１は、本発明の第１の実施例に係るＭＵＳＥ／ＮＴＳＣ対応のＴＶ受像機の構成図である。ここで、ＮＴＳＣ信号は、ＥＤＴＶ、ＥＤＴＶ II などのＹ／Ｃ分離が必要な信号を包含している。図１において、１はＭＵＳＥ同期回路、２は３ポートを有する入力側のフレームメモリ、３はストアード・プログラム方式のプロセッサ、４は２ポートを有する出力側のフレームメモリ、６はＮＴＳＣ同期回路、１０は入力側のメモリコントローラ、１１はプロセッサ３のプログラムを格納するためのＲＯＭ、１２はプロセッサ３から出力側フレームメモリ４へ供給される書き込みアドレス、１３は出力側のメモリコントローラ、１４はメモリコントローラ１０から入力側フレームメモリ２へ供給される書き込みアドレス、１５はメモリコントローラ１３から出力側フレームメモリ４へ供給される読み出しアドレス、１６は入力側メモリコントローラ１０から出力側メモリコントローラ１３へ供給されるタイミング信号、１７はプロセッサ３から入力側フレームメモリ２へ供給される読み出しアドレス、１８は出力側メモリコントローラ１３から出力されるＣＲＴ同期信号、１９はプロセッサ３からＲＯＭ１１へ供給される読み出しアドレス、２０はデータ線、２１はＮＴＳＣ前処理装置、２２はＭＵＳＥ前処理装置、２３は後処理装置、２４はＣＲＴ同期信号１８を受け取る表示制御部、２５はＣＲＴである。
【００１７】
外部からの入力信号（ＭＵＳＥ信号及びＮＴＳＣ信号）には各々同期信号と映像信号が含まれる。同期信号には水平同期信号と垂直同期信号があり、水平同期信号は１走査線ごとに、垂直同期信号は１フィールドごとに挿入されている。ＴＶ受像機では入力した放送信号をチューナによって同調をとり、選択したチャネルの信号を取り出す必要があるが、本実施例ではＭＵＳＥ同期回路１とＮＴＳＣ同期回路６で行なっている。チャネルの指定は外部からの制御信号によって行なう。
【００１８】
ＭＵＳＥ信号は、入力側メモリコントローラ１０及びＭＵＳＥ同期回路１に入力される。ＮＴＳＣ信号は、入力側メモリコントローラ１０及びＮＴＳＣ同期回路６に入力される。ＭＵＳＥ同期回路１の出力はＭＵＳＥ前処理装置２２を介して入力側フレームメモリ２に接続され、ＮＴＳＣ同期回路６の出力はＮＴＳＣ前処理装置２１を介して入力側フレームメモリ２に接続される。ＭＵＳＥ前処理装置２２は波形等化回路あるいはディエンファシスフィルタ、ＮＴＳＣ前処理装置２１はゴーストキャンセラであり、これらは画質改善を行なうために使われている。入力側フレームメモリ２は、プロセッサ３と更に接続される。このプロセッサ３にはデータ線２０を介してＲＯＭ１１、入力側メモリコントローラ１０及び出力側メモリコントローラ１３が接続される。プロセッサ３の出力は、垂直フィルタなどの後処理装置２３を介して出力側フレームメモリ４に接続される。出力側フレームメモリ４の出力は、ＣＲＴ２５に接続された表示制御部２４に与えられる。
【００１９】
外部から入力されたＭＵＳＥ信号はＭＵＳＥ同期回路１によって１６．２ＭＨｚでサンプリングされ、前処理装置２２を介して入力側フレームメモリ２に格納される。また、外部から入力されたＮＴＳＣ信号はＮＴＳＣ同期回路６によって１４．３ＭＨｚでサンプリングされ、前処理装置２１を介して入力側フレームメモリ２に格納される。このとき、各信号の画素データは入力側フレームメモリ２の異なる領域に書き込まれ、読み出し時にアドレスによってＭＵＳＥ画素又はＮＴＳＣ画素が選択される。
【００２０】
ＭＵＳＥ信号及びＮＴＳＣ信号は各々入力側メモリコントローラ１０にも入力され、該メモリコントローラ１０は同期信号の検出を行なう。入力側メモリコントローラ１０は水平同期信号を検出すると、入力側フレームメモリ２の書き込みアドレス１４を設定する。この処理について図２を用いて説明する。
【００２１】
図２は、入力側フレームメモリ２のアドレスマッピングの一例を示したものである。ａ0からａ3ffは１走査線分の画素格納領域を示す。０〜３ｆｆは１６進数であり、１０ビットで表せる範囲である。この例では、水平同期信号が入力すると入力側フレームメモリ２の書き込みアドレス１４の下位１０ビットを０に設定し、かつその上位ビットをインクリメントする処理を行なう。
【００２２】
例えばＮＴＳＣ信号の場合には、水平サンプリング数は１４．３ＭＨｚのサンプリング周波数では９１０サンプルとなる。これは１６進数で表せば０〜３８ｄとなる。よって、上位及び下位アドレスを０に設定した後、１画素ずつアドレスをインクリメントしながら書き込めば、１走査線分の９１０個の画素データがａ0〜ａ38dに格納される。次に水平同期信号が入力されると書き込みアドレスの下位１０ビットは０とされ、また上位ビットはインクリメントされる。その結果次の走査線はｂ0〜ｂ38dに格納される。このような処理を続ければ、メモリアドレスの下位１０ビットで１走査線中の画素位置を示し、上位ビットで走査線番号を示す状態で画素が格納される。
【００２３】
このような状態で画素データが入力側フレームメモリ２に書き込まれていれば、プロセッサ３は入力映像信号内の同期信号を入力しなくても、読み出しアドレス１７の下位１０ビットが０のアドレスが１走査線分の画素データの先頭データであることが認識でき、従来のように入力信号のサンプリング周波数と等しくかつ位相を合わせたシステムクロックを用いて同期した映像処理を行なわずに、非同期にかつプロセッサ処理の特徴を生かした高速処理を行なうことが可能となる。また任意のアドレスから、必要数の画素を入力側フレームメモリ２より取り出し映像処理することも可能となる。例えば１走査線の画素データの一部であるａ5〜ａ100など任意の部分を抜き出して処理することも可能となる。これによりアスペクト変換あるいは画面拡大などの処理を容易に実現できる。
【００２４】
図３は、入力側メモリコントローラ１０の概略動作をフローチャートの形式で表わしたものである。入力側メモリコントローラ１０は、ステップ４０１で水平同期信号の検出を行なう。そして、検出結果を判別する（ステップ４０２）。水平同期信号を検出すれば、ステップ４０５で入力側フレームメモリ２への書き込みアドレス１４の下位アドレス１０ビットを０にし、かつ上位ビットをインクリメントする。またプロセッサ３に１走査線格納終了を通知するために割り込みを発生させる（ステップ４０６）。この割り込みは、プロセッサ３の処理が入力側フレームメモリ２への書き込み動作よりも高速であり、入力済の画素を越えて処理することを防ぐため、１走査線格納終了をプロセッサ３に通知するものである。割り込み信号は、データ線２０を介してプロセッサ３に通知される。プロセッサ３は、割り込みを受け付けてから１走査線分の９１０画素を処理した後に待機状態に入る。水平同期信号を検出していない間は、書き込みアドレス１４の下位アドレスをインクリメントしながら（ステップ４０３）、入力側フレームメモリ２に画素データを順に書き込んでいく（ステップ４０４）。出力側メモリコントローラ１３によるフレームメモリ４の読み出し動作は、入力側メモリコントローラ１０からのタイミング信号１６に基づく点を除いて図３と同様である。なお、割り込み（ステップ４０６）の代わりにフラグを設定してプロセッサ３に通知することも可能である。
【００２５】
さて、プロセッサ３は、データ線２０を介して入力側メモリコントローラ１０と出力側メモリコントローラ１３の制御を行なう。入力側メモリコントローラ１０及び出力側メモリコントローラ１３の同期信号を検出した場合のアドレスの設定は、プロセッサ３によって予め設定されたアドレス設定レジスタの内容を用いて行なわれる。また、プロセッサ３は、入力側フレームメモリ２に格納された画素データを１走査線分入力し、各放送方式に必要な処理を行なう。後に詳細に説明するように、プロセッサ３に内蔵された信号処理部には映像処理に必要な水平フィルタ、垂直フィルタ、比較器などが含まれており、これらのハードウェアの接続をバススイッチによって切り換える構成となっている。これらのハードウェアはＲＯＭ１１のプログラムによって動作する制御部によって制御され、ＭＵＳＥ／ＮＴＳＣの信号処理をそれぞれ行なう。プロセッサ３が処理した結果は、図２に示したものと同様のメモリマッピングで出力側フレームメモリ４に出力される。
【００２６】
出力側メモリコントローラ１３は、入力側メモリコントローラ１０からのタイミング信号１６を用いて、出力側フレームメモリ４からの画素データの読み出しアドレス１５を出力する。つまり、出力側メモリコントローラ１３は、タイミング信号１６を入力すると入力側メモリコントローラ１０と同様に読み出しの下位アドレス１０ビットを０にする。出力側フレームメモリ４から読み出された画素データは、表示制御部２４に出力される。また出力側メモリコントローラ１３は、表示制御部２４に対しＣＲＴ２５における水平及び垂直同期のためのＣＲＴ同期信号１８を出力する。これによってＣＲＴ２５に与えられる画素データとＣＲＴ同期信号１８との関係が正しく保たれる。
【００２７】
図４は、以上のＴＶ受像機の動作を総括したタイミング図である。入力映像信号には同期信号が含まれており、水平同期信号を検出して前記のように入力側フレームメモリ２の書き込みアドレス１４の下位アドレスを０にする。このような動作により以降は１画素ごとにアドレスをインクリメントして入力側フレームメモリ２に書き込んでいく。次の水平同期信号を入力した時点で１走査線分の画素データが入力側フレームメモリ２に格納されたので、プロセッサ３へ割り込みにより通知する。プロセッサ３は割り込みによって処理を行なう。図４に示す例では、プロセッサ３は、ＮＴＳＣサンプリング周波数１４．３ＭＨｚの約４倍の周波数（６０ＭＨｚ）のシステムクロックで動作している。処理結果は出力側フレームメモリ４に書き込まれる。出力側フレームメモリ４からの読み出しは、入力側フレームメモリ２への書き込みと同じ周波数である。抽出した同期信号によって下位アドレスを０にすること、及び表示制御部２４へＣＲＴ同期信号１８を出力することにより、同期を維持している。
【００２８】
以上のとおり、本実施例は、入力側メモリコントローラ１０による入力側フレームメモリ２への書き込みとプロセッサ３によるその読み出しとが非同期に行なえ、また出力側フレームメモリ４へのプロセッサ３からの書き込みと出力側メモリコントローラ１３によるその読み出しとが非同期に行なえることを特徴としている。なお、出力側メモリコントローラ１３へのタイミング信号１６はＣＲＴ２５への画素データの出力タイミングを発生させるためにのみ使用している。このタイミング信号１６は、ＣＲＴ２５の同期信号を内部で生成すると、放送局との周波数のずれによる誤動作が発生するので補正用に用いている。ただし、内部で正確にＣＲＴ同期信号１８を発生できれば、タイミング信号１６は生成しなくてもよい。例えば、プロセッサ３に供給するシステムクロックの周波数を、ＭＵＳＥ信号受信時１６．２ＭＨｚとＮＴＳＣ信号受信時１４．３ＭＨｚで例えば正確に各々３倍に設定すると、入力側メモリコントローラ１０から出力側メモリコントローラ１３へのタイミング信号１６は不要となる。ＭＵＳＥ受信時は４８．６ＭＨｚ、ＮＴＳＣ受信時は４２．９ＭＨｚと切り換えてもよい。プロセッサ３が公倍数の周波数で映像信号処理を実行する場合も同様である。
【００２９】
図５は、入力側フレームメモリ２のマッピング変形例を示す図である。図２では、ＮＴＳＣ信号に用いた場合サンプル数が１走査線で９１０しかないため、下位アドレス３８ｄ（１６進数）以降のメモリは使用されない。これに対して図５はメモリを効率的に用いる方法であり、メモリ上に順に画素を格納する方法である。ただし垂直同期信号を検出したときに下位アドレスを０に初期化する。水平方向のサンプリング数が決まっていれば、以降は読み出し時にアドレスを１走査線分のサンプル数だけ加算していけば、それぞれの画素の位置をアドレスによって認識できる。このような方法によりプロセッサ３は、アドレスのみによって１走査線分の画素データを認識して処理ができ、映像処理をサンプリングと非同期にすることができる。なお、垂直同期信号による下位アドレスの０設定は数フィールドに１回の割合で行なってもよい。また、メモリ容量が１走査線のサンプル数の整数倍となっていれば、水平同期信号のみでも画素位置が決定できる。
【００３０】
なお、本実施例では同期信号を入力側メモリコントローラ１０で検出したが、外部で同期信号を検出してその結果を両メモリコントローラ１０，１３に入力してもよい。ＭＵＳＥ同期回路１及びＮＴＳＣ同期回路６での同期信号の検出結果を両メモリコントローラ１０，１３で利用する構成も可能である。入力側メモリコントローラ１０あるいは出力側メモリコントローラ１３をプロセッサ３で制御する場合、両メモリコントローラ１０，１３中の制御レジスタをプロセッサ３のメモリの一部としてアクセスすることも可能である。また、同期信号が入力されると下位アドレスを０としたが、他の値に設定してもよい。下位アドレス１０ビットを設定したが、他のビット数でも可能である。例えばＭＵＳＥ信号にのみ対応させるのであれば、入力の１走査線のサンプル数は４８０サンプルなので、９ビットでもよい。また、１走査線の画素データをメモリ上の複数の部分に分けて格納しても、各画素位置がアドレスによって認識できる方法であればよい。上位アドレスを設定し、下位アドレスをインクリメントする方法でも実現可能である。また、アドレスをデクリメントあるいは２以上離れたアドレスのインクリメント／デクリメントでも可能である。また同様に垂直同期信号についても、垂直同期信号が検出されると上位アドレスの下位ビットを０に設定することにより、同様にフィールド位置を認識させることが可能である。
【００３１】
また、本実施例ではプロセッサ３の処理を１走査線ごととしたが数走査線あるいは数フィールド単位で処理してもよい。前処理装置２１，２２及び後処理装置２３の機能はプロセッサ３で実現してもよい。ストアード・プログラム方式のプロセッサ３による映像処理を専用ハードウェアで実施しても、処理速度をサンプリング周波数よりも上げることが可能である。また、本実施例ではＭＵＳＥ、ＮＴＳＣで入力側フレームメモリ２へ格納するアドレスを別の領域にして入力側フレームメモリ２からの読み出しアドレスで切り替える構成としたが、前処理装置２１，２２と入力側フレームメモリ２との間にセレクタを置き、ＭＵＳＥ／ＮＴＳＣ画素を選択して入力側フレームメモリ２に入力する構成でもよい。また、出力はＣＲＴ表示としたが、他の映像処理装置、メディアなどへの接続・格納も可能である。
【００３２】
前記のとおり、１つの水平フィルタ部の出力を１つの垂直フィルタ部へ供給する基本構成を備えたＴＶ受像機のためのデジタルフィルタの技術は、良く知られている。水平フィルタ部と垂直フィルタ部との間に３走査線分のラインメモリを介在させ、水平フィルタ部から３ラインの画素データが出力され、該画素データがラインメモリを満たした時点で垂直フィルタ部を起動することも可能である。これに対して、フレームメモリから同時に読み出した３ラインの画素データを３つの水平フィルタ部に振り分け、該３つの水平フィルタ部の出力を１つの垂直フィルタ部へ供給する構成を採用すれば、ラインメモリを削減できる。後者の構成に好適なフレキシビリティを持ったプロセッサの構成を図８に示す。
【００３３】
図８は、図１中のプロセッサ３の内部構成例とその外部接続の概略とを表わしている。ただし、図１中の後処理装置２３は図８では図示が省略されている。
【００３４】
図８において、３１は入力メモリ部（フレームメモリ）２からデータを入力するための３入力を持つ入力ポート、３２は垂直フィルタ部、３３は水平フィルタ部、５１，５２は垂直フィルタ部３２及び水平フィルタ部３３の接続を切り替えるためのバススイッチ、５３は出力部である。プロセッサ３の信号処理部４２は、垂直フィルタ部３２、水平フィルタ部３３、バススイッチ５１，５２及び出力部５３によって構成される。５４は入力側の処理用メモリコントローラ、５５は中央演算処理装置（ＣＰＵ）、５６は出力側の処理用メモリコントローラである。プロセッサ３の制御部４３は、ＣＰＵ５５及び処理用メモリコントローラ５４，５６によって構成される。
【００３５】
プロセッサ３の入力ポート３１は、入力メモリ部２に接続されている。入力側のバススイッチ５１は、入力ポート３１及び出力側のバススイッチ５２からそれぞれデータの供給を受けられるようになっている。垂直フィルタ部３２及び水平フィルタ部３３は、各々入力側のバススイッチ５１から供給されたデータに処理を施し、その処理結果を出力側のバススイッチ５２に与えるものである。出力側バススイッチ５２は、入力側バススイッチ５１にデータをフィードバックするだけでなく、最終処理結果を出力部５３へ供給する。出力部５３の出力は、出力メモリ部（フレームメモリ）４に書き込まれる。
【００３６】
入力メモリ部２への読み出しアドレス１７の供給は入力側の処理用メモリコントローラ５４が、出力メモリ部４への書き込みアドレス１２の供給は出力側の処理用メモリコントローラ５６が各々司る。読み出しアドレス１７は、入力メモリ部２から３走査線分の画素データを同時に読み出せるように、３つのアドレス４４，４５，４６を含んでいる。ＣＰＵ５５は、プロセッサ外部のＲＯＭ（図１中の１１）に接続されるだけでなく、垂直フィルタ部３２、水平フィルタ部３３、バススイッチ５１，５２及び処理用メモリコントローラ５４，５６にも接続され、各ブロックを制御している。
【００３７】
垂直フィルタ部３２は、図９に示すように、係数レジスタ３０１、乗算器３０２及び加算器３０３から構成される。水平フィルタ部３３は、図１０にその３分の１を示すように、係数レジスタ３０１、乗算器３０２、加算器３０３及びラッチ３０４から構成されている。つまり、いずれのフィルタ部３２，３３も係数レジスタ３０１を設定することによりフィルタ特性の変更が可能となっている。特に垂直フィルタ部３２は図９に示すように係数レジスタ３０１を２セット備えており、係数切り替えの高速化が図られている。複数ラインの画素データを垂直フィルタ部３２に入力すればライン間処理が達成され、複数フィールドの画素データを同垂直フィルタ部３２に入力すればフィールド間処理すなわち時間フィルタ処理が達成される。垂直フィルタ部３２による任意の画素データ間の演算も可能である。水平フィルタ部３３にも複数セットの係数レジスタを設けてもよい。
【００３８】
図８のプロセッサ３によれば、入力メモリ部２から入力ポート３１を通じて取り込まれた３ラインの画素データが水平フィルタ部３３に供給され、水平フィルタ部３３の出力が垂直フィルタ部３２に入力され、かつ垂直フィルタ部３２の出力が出力部５３に入力されるように、入力側及び出力側のバススイッチ５１，５２を設定すれば、上記ラインメモリを削減した小さいハードウェア量のデジタルフィルタの構成を実現できる。
【００３９】
次に、図１１に示すフローチャートを参照しながら、プロセッサ３の他の動作を説明する。なお、図９及び図１０に示す垂直フィルタ部３２及び水平フィルタ部３３中の係数レジスタ３０１の設定は、図１１のプログラム実行前にＣＰＵ５５が他のプログラムを実行することにより行なわれているものとする。また、入力ポート３１を通じて取り込まれたデータが垂直フィルタ部３２に供給され、垂直フィルタ部３２の出力が水平フィルタ部３３に入力され、かつ水平フィルタ部３３の出力が出力部５３に入力されるように、入力側及び出力側のバススイッチ５１，５２がプログラム制御により予め設定されているものとする。
【００４０】
まずステップ５０１では、ＣＰＵ５５は、複数フィールドあるいは複数ラインのデータを入力するように入力側の処理用メモリコントローラ５４を設定し、入力メモリ部２から読み出しアドレス４４，４５，４６によって指定されるデータを入力ポート３１に取り込む。取り込まれたデータは、入力側バススイッチ５１を通じて垂直フィルタ部３２に供給される。ステップ５０２では、垂直フィルタ部３２がフィールド間又はライン間処理を行なう。ステップ５０３では、垂直フィルタ部３２の出力を受けた水平フィルタ部３３が更に信号処理を行なう。ステップ５０４では、水平フィルタ部３３の出力が出力部５３を介して出力メモリ部４に書き込まれる。このように、図８のプロセッサ３によれば、垂直フィルタ処理によって３ラインの画素データを１ライン化した後に水平フィルタ処理を行なうデジタルフィルタの構成をも実現できる。
【００４１】
図１２は係数切替えステップ５１０を付加したアルゴリズムを示しており、係数設定を変更して同一のハードウェアを繰り返し用いる例である。例えば水平フィルタ部３３を４ＭＨｚローパスフィルタに用い、次に係数を切り替えて同じ水平フィルタ部３３を８ＭＨｚローパスフィルタとして用いるなどの複数の異なる処理を行なうことが可能となる。係数切替えのタイミングは任意であって、ライン単位など複数の処理の後に係数を切り替えてもよい。
【００４２】
なお、水平フィルタ部３３に代えて入力データの比較処理のためのブロックを採用してもよい。また、垂直フィルタ処理と水平フィルタ処理とがいずれも積和演算によって実現できることから、垂直フィルタ部３２と水平フィルタ部３３とを同じハードウェア構成の積和演算手段とすることも可能である。１つの積和演算手段の出力を該積和演算手段自身にフィードバックさせて積和演算を繰り返し実行させる構成を採用すれば、垂直フィルタ部３２と水平フィルタ部３３とを１つの積和演算手段に統合することができ、ハードウェア量が更に削減される。もちろん、入力メモリ部２を複数のプロセッサで共用することも可能である。
【００４３】
（実施例２）
図６は、本発明の第２の実施例に係るＭＵＳＥ／ＮＴＳＣ対応のＴＶ受像機の構成図である。図６は、図１と比較して入力側メモリコントローラ１０と出力側メモリコントローラ１３との間でタイミング信号１６を伝送するための制御線がなく、クロック生成回路２７が加わっていることが異なっている。
【００４４】
クロック生成回路２７は、ＭＵＳＥ／ＮＴＳＣ信号を入力し、同期信号を検出して同期信号に位相の合ったクロックを生成し、これをＭＵＳＥ同期回路１とＮＴＳＣ同期回路６とにサンプリングクロックとして出力する。クロック生成回路２７は、更にプロセッサ３を動作させるためのシステムクロックを生成する。このシステムクロックは、同期信号に位相が合い、しかもその周波数はＭＵＳＥ同期回路１あるいはＮＴＳＣ同期回路６へのクロック周波数の整数倍に設定される。これによりプロセッサ３の処理をサンプリング周波数よりも高速に行ない、更に同期をとらずに処理することが可能となる。初めに画像データの入力タイミングを設定すれば、あとはプロセッサ３はアドレスカウンタによって画素の入力状況を認識できるので、割り込みによる１走査線入力の通知を省略することが可能となる。
【００４５】
なお、システムクロックの周波数は、ＭＵＳＥ信号受信時１６．２ＭＨｚとＮＴＳＣ信号受信時１４．３ＭＨｚで例えば３倍にすると、ＭＵＳＥ受信時は４８．６ＭＨｚ、ＮＴＳＣ受信時は４２．９ＭＨｚと切り換えてもよいし、公倍数となる１つの周波数で処理してもよい。
【００４６】
（実施例３）
図７は、本発明の第３の実施例に係るＭＵＳＥ／ＮＴＳＣ対応のＴＶ受像機の構成図である。図７は、図１と比較してプロセッサ３を２つ（３ａ，３ｂ）使用し、出力メモリ部５を３つのラインメモリ５ａ，５ｂ，５ｃで構成したことが異なっている。
【００４７】
ＣＲＴ２５への画像表示時には色信号と輝度信号が同時に必要である。ところが、図１の構成では色信号と輝度信号を時分割処理しているので、一方の信号を保持しておき、表示制御部２４への画素データの出力時に色信号と輝度信号とを同時に出力することが必要となる。このためフィールドメモリあるいはフレームメモリが必要となる。これに対して本実施例のように２つのプロセッサ３ａ，３ｂを用いれば、少なくとも色信号と輝度信号とを同時に処理できるため、信号を保持する必要がなくなり、ラインメモリ５ａ，５ｂ，５ｃ程度の小容量の記憶装置で済ますことができ、図１の出力側に設けられた高価なフレームメモリ４を削減できるという効果がある。なお、本実施例ではプロセッサを２つとしたが、３つ以上でもよい。
【００４８】
なお、上記第１〜第３の各実施例において、入力側メモリコントローラ１０と出力側メモリコントローラ１３とを１つのメモリコントローラブロックで構成してもよい。また、上記第２及び第３の実施例において、図８の内部構成を持ったプロセッサを採用することも可能である。
【００４９】
【発明の効果】
以上のように、本発明の映像信号処理装置によれば、同期信号によってアドレスの割当を行なうことにより、入出力間の同期を維持しながら映像信号のサンプリング周波数より高い周波数で映像信号処理を行なうことが可能となり、その効果は絶大なるものがある。
【図面の簡単な説明】
【図１】 本発明の第１の実施例に係るＭＵＳＥ／ＮＴＳＣ対応のＴＶ受像機の構成を示すブロック図である。
【図２】 図１中の入力側フレームメモリのアドレスマッピング図である。
【図３】 図１中の入力側メモリコントローラの概略動作を表わしたフローチャート図である。
【図４】 図１のＴＶ受像機の動作を示すタイミング図である。
【図５】 図１中の入力側フレームメモリのマッピング変形例を示す図である。
【図６】 本発明の第２の実施例に係るＭＵＳＥ／ＮＴＳＣ対応のＴＶ受像機の構成を示すブロック図である。
【図７】 本発明の第３の実施例に係るＭＵＳＥ／ＮＴＳＣ対応のＴＶ受像機の構成を示すブロック図である。
【図８】 図１中のプロセッサの内部構成を示すブロック図である。
【図９】 図８中の垂直フィルタ部の回路図である。
【図１０】 図８中の水平フィルタ部の一部の回路図である。
【図１１】 図８中のプロセッサの処理内容を示すフローチャート図である。
【図１２】 図８中のプロセッサの処理内容の変形例を示すフローチャート図である。
【図１３】 従来のＭＵＳＥ／ＮＴＳＣ対応のＴＶ受像機の構成を示すブロック図である。
【符号の説明】
１ ＭＵＳＥ同期回路
２ 入力側フレームメモリ（入力メモリ部，第１の記憶手段，保持手段）
３ プロセッサ（処理手段）
３ａ，３ｂ プロセッサ（複数の信号処理部）
４ 出力側フレームメモリ（第２の記憶手段）
５ 出力メモリ部（第２の記憶手段）
５ａ〜５ｃ ラインメモリ
６ ＮＴＳＣ同期回路
１０ 入力側メモリコントローラ（第１のアドレス生成回路）
１１ ＲＯＭ
１２ 書き込みアドレス
１３ 出力側メモリコントローラ（第２のアドレス生成回路）
１４ 書き込みアドレス
１５ 読み出しアドレス
１６ タイミング信号
１７ 読み出しアドレス
１８ ＣＲＴ同期信号
１９ 読み出しアドレス
２０ データ線
２４ 表示制御部
２５ ＣＲＴ
２６ メモリコントローラ（アドレス生成手段）
２７ クロック生成回路（クロック生成手段）
３２ 垂直フィルタ部（積和演算手段）
３３ 水平フィルタ部（信号処理手段）
５１，５２ バススイッチ（切替え手段）
５３ 出力部（出力手段）
５４ メモリコントローラ（アクセス手段）
５５ ＣＰＵ（制御手段）
３０１ 係数レジスタ
３０２ 乗算器
３０３ 加算器
３０４ ラッチ
【産業上の利用分野】
本発明は、ＴＶ受像機などの映像信号処理装置に関するものである。
【０００２】
【従来の技術】
近年、テレビ映像の高画質化の要求からＥＤＴＶ（Extended Definiton TV 、いわゆるクリアビジョン）と呼ばれる放送方式が実用化されている。また、ＨＤＴＶ（High Definition TV、いわゆるハイビジョン）方式の一種であるＭＵＳＥ（Multiple Sub-nyquist Sampling Encoding）方式などの新たな高画質放送が提案され、一部実用化されている。今後、ＥＤＴＶ II （第２世代ＥＤＴＶ）、デジタル放送などが実施される予定である。これに伴い、テレビジョン受像機（以下、ＴＶ受像機という。）やビデオテープレコーダ（以下、ＶＴＲという。）などの映像信号処理装置では、現行のＮＴＳＣ（National Television System Committee）方式を含む複数の放送方式に対応する必要が生じている。例えば従来のＴＶ受像機では、佐藤寿親ほか「走査線変換用ＬＳＩの開発」テレビジョン学会技術報告 vol.16,No.71,pp.19-24,BCS'92-41(1992) に背景技術として示されるように、各々１放送方式に対応した複数のボードを内蔵し、受信すべき信号に応じて使用ボードを切り替えるようにしていた。
【０００３】
図１３に従来のＴＶ受像機のハードウェア構成を示す。この受像機は、ＭＵＳＥ信号を処理するためのＭＵＳＥ処理ボード１１００と、ＮＴＳＣ信号を処理するためのＮＴＳＣ処理ボード１１０１とを備えている。なお、ＭＵＳＥ方式の標準仕様ではサンプリング周波数１６．２ＭＨｚ、１走査線の画素数４８０、走査線数１１２５であり、ＮＴＳＣ方式の標準仕様ではサンプリング周波数１４．３ＭＨｚ、１走査線の画素数９１０、走査線数５２５である。
【０００４】
ＭＵＳＥ処理ボード１１００は、同期回路１１０４、ＭＵＳＥ信号処理部１１０５、メモリ１１０６及び出力回路１１０７を備えている。同期回路１１０４は、受信ＭＵＳＥ信号の同調と、１６．２ＭＨｚの同期クロックの生成とを司るものである。ＭＵＳＥ信号処理部１１０５は、帯域圧縮された画素データの復元処理などのＭＵＳＥ信号に固有の処理を行なう。メモリ１１０６は、フィールド間処理などに必要なものである。ＭＵＳＥ放送は画面のアスペクト比が１６：９であり、現行ＮＴＳＣ受像機の４：３と異なる。そこで、出力回路１１０７ではアスペクト変換などを行なう。
【０００５】
ＮＴＳＣ処理ボード１１０１は、同期回路１１０８、ＮＴＳＣ信号処理部１１０９、メモリ１１１０及び出力回路１１１１を備えている。同期回路１１０８は、受信ＮＴＳＣ信号の同調と、１４．３ＭＨｚの同期クロックの生成とを司るものである。ＮＴＳＣ信号処理部１１０９は、Ｙ／Ｃ分離処理などのＮＴＳＣ信号の復調に必要な処理を行なう。メモリ１１１０は、フィールド間処理などに必要なものである。出力回路１１１１は、出力映像の倍速変換などを司る。
【０００６】
１１０３は、ＭＵＳＥ処理ボード１１００の出力とＮＴＳＣ処理ボード１１０２の出力とのいずれかを選択するための出力選択部である。１１１２は、ＭＵＳＥ処理ボード１１００の１６．２ＭＨｚレート出力とＮＴＳＣ処理ボード１１０１の１４．３ＭＨｚレート出力とを調整してＣＲＴ１１３１に画像を映し出すためのＣＲＴ表示制御部である。１１１３は音声制御部、１１３２はスピーカである。１１０２は、選択されたチャネル番号などを示す外部からの制御信号と各同期回路１１０４，１１０８からの放送方式認識信号とに基づいて出力選択部１１０３や音声制御部１１１３を切り替えるための制御信号入力部である。
【０００７】
さて、ＣＲＴ１１３１へ出画する際に水平及び垂直同期信号が必要である。そこで、従来は図１３に示すように、ＭＵＳＥ方式では１６．２ＭＨｚ、ＮＴＳＣ方式では１４．３ＭＨｚのクロックでシステム全体を動作させていた。
【０００８】
上記ＭＵＳＥ信号処理部１１０５の一部やＮＴＳＣ信号処理部１１０９の一部を構成するハードウェアとしてデジタルフィルタを挙げることができる。合志清一ほか「ＭＵＳＥ方式の色差信号処理に関する検討」テレビジョン学会技術報告 vol.16,No.32,pp.13-18,ICS'92-40(1992)には、１つの水平フィルタ部の出力を１つの垂直フィルタ部へ供給する基本構成を備えたＴＶ受像機のためのデジタルフィルタの技術が示されている。水平フィルタ部と垂直フィルタ部との間に３走査線分のラインメモリを介在させることもあった。前段の水平フィルタ部から３ラインの画素データが出力され、該画素データがラインメモリを満たした時点で後段の垂直フィルタ部を起動するのである。
【０００９】
【発明が解決しようとする課題】
上記従来のＴＶ受像機では、ＣＲＴへ出画する際の水平及び垂直同期を実現するために、ＭＵＳＥ方式では１６．２ＭＨｚ、ＮＴＳＣ方式では１４．３ＭＨｚという具合に、入力映像信号の違いに応じた異なる周波数のシステムクロックでＴＶ受像機全体を動作させる必要があった。また、高速映像処理を実現しようとしても、位相を合わせるためサンプリングクロックによって処理していることが障害となり、システムクロックの周波数（すなわち処理周波数）を上げることができなかった。システムクロックの周波数を上げずに処理を高速化する方法として並列処理が考えられるが、ハードウェア量が増大するという問題があった。
【００１０】
また、上記従来のデジタルフィルタは、水平フィルタ部の出力を垂直フィルタ部に供給する構成であったため、複数ラインの画素データを保持するためのラインメモリを必要としていた。したがって、デジタルフィルタのハードウェアが大きくなるという問題点を有していた。
【００１１】
本発明の目的は、入出力間の同期を維持しながら映像信号のサンプリング周波数より高い周波数での映像信号の処理を可能にすることにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の映像信号処理装置は、画素データを格納するための記憶手段と、映像信号をサンプリングして得られた画素データが水平同期信号に同期して前記記憶手段に順次書き込まれるように前記記憶手段の書き込みアドレスを生成するための書き込みアドレス生成手段と、前記記憶手段からの画素データの読み出しと、前記読み出した画素データの処理とをそれぞれ前記映像信号のサンプリング周波数より高い動作周波数で実行するための処理手段とを備え、前記書き込みアドレス生成手段は、前記 映像信号の中から水平同期信号を検出したときに、前記処理手段に対して、１走査線分の画素データが前記記憶手段に格納されたことを通知するための割り込み信号を出力する機能と、前記水平同期信号を検出しない間は少なくとも１走査線分の画素データが前記記憶手段に順次書き込まれるように前記記憶手段の書き込みアドレスのうち所定の下位ビット側のデータを０以外の整数ｎずつ増加した値に更新し、前記水平同期信号を検出したときには前記更新された所定の下位ビット側のデータを０にするとともに、書き込みアドレスのうち前記更新された所定の下位ビット側のデータを除く上位ビット側のデータを０以外の整数ｍ（ｍ≧ｎ）だけ増加した値に更新する機能とを備えたものである。
【００１３】
また、本発明の第２の映像信号処理装置は、画素データを格納するための記憶手段と、映像信号をサンプリングして得られた画素データが前記記憶手段に順次書き込まれるように前記記憶手段の書き込みアドレスを生成する書き込みアドレス生成手段と、前記記憶手段からの画素データの読み出しを行う読み出しアドレス生成手段と、前記読み出した画素データの処理を前記映像信号のサンプリング周波数より高い動作周波数で実行するための処理手段とを備え、前記書き込みアドレス生成手段は、垂直同期信号を検出しない間は画素データが前記記憶手段に順次書き込まれるように前記記憶手段の書き込みアドレスのうち所定の下位ビット側のデータを０以外の整数ｎずつ増加した値に更新し、前記垂直同期信号を検出したときには前記更新された所定の下位ビット側のデータを０にするとともに、書き込みアドレスのうち前記更新された所定の下位ビット側のデータを除く上位ビット側のデータを０以外の整数ｍだけ増加した値に更新する機能と、前記映像信号の中から水平同期信号を検出したときに、前記処理手段に対して、１走査線分の画素データが前記記憶手段に格納されたことを通知するための割り込み信号を出力する機能とを備え、前記読み出しアドレス生成手段は、走査線番号ｉの１走査線分の画素データの先頭データを読み出すとき、前記所定の下位ビット側のデータが０であるアドレスに前記映像信号の１走査線分のサンプル数をｉ本分だけ加算した読み出しアドレスを生成することとしたものである。
【００１４】
【作用】
上記本発明の第１及び第２の映像信号処理装置によれば、例えばメモリ中の１走査線の先頭画素データをアドレスによって認識することができ、同期信号に関わりなく画素位置の同期を取りながら処理を行なうことが可能となる。したがって、入力映像信号のサンプリング周波数より高い動作周波数で処理を行なえる。
【００１５】
【実施例】
以下、本発明の実施例に係るＴＶ受像機について、図面を参照しながら説明する。
【００１６】
（実施例１）
図１は、本発明の第１の実施例に係るＭＵＳＥ／ＮＴＳＣ対応のＴＶ受像機の構成図である。ここで、ＮＴＳＣ信号は、ＥＤＴＶ、ＥＤＴＶ II などのＹ／Ｃ分離が必要な信号を包含している。図１において、１はＭＵＳＥ同期回路、２は３ポートを有する入力側のフレームメモリ、３はストアード・プログラム方式のプロセッサ、４は２ポートを有する出力側のフレームメモリ、６はＮＴＳＣ同期回路、１０は入力側のメモリコントローラ、１１はプロセッサ３のプログラムを格納するためのＲＯＭ、１２はプロセッサ３から出力側フレームメモリ４へ供給される書き込みアドレス、１３は出力側のメモリコントローラ、１４はメモリコントローラ１０から入力側フレームメモリ２へ供給される書き込みアドレス、１５はメモリコントローラ１３から出力側フレームメモリ４へ供給される読み出しアドレス、１６は入力側メモリコントローラ１０から出力側メモリコントローラ１３へ供給されるタイミング信号、１７はプロセッサ３から入力側フレームメモリ２へ供給される読み出しアドレス、１８は出力側メモリコントローラ１３から出力されるＣＲＴ同期信号、１９はプロセッサ３からＲＯＭ１１へ供給される読み出しアドレス、２０はデータ線、２１はＮＴＳＣ前処理装置、２２はＭＵＳＥ前処理装置、２３は後処理装置、２４はＣＲＴ同期信号１８を受け取る表示制御部、２５はＣＲＴである。
【００１７】
外部からの入力信号（ＭＵＳＥ信号及びＮＴＳＣ信号）には各々同期信号と映像信号が含まれる。同期信号には水平同期信号と垂直同期信号があり、水平同期信号は１走査線ごとに、垂直同期信号は１フィールドごとに挿入されている。ＴＶ受像機では入力した放送信号をチューナによって同調をとり、選択したチャネルの信号を取り出す必要があるが、本実施例ではＭＵＳＥ同期回路１とＮＴＳＣ同期回路６で行なっている。チャネルの指定は外部からの制御信号によって行なう。
【００１８】
ＭＵＳＥ信号は、入力側メモリコントローラ１０及びＭＵＳＥ同期回路１に入力される。ＮＴＳＣ信号は、入力側メモリコントローラ１０及びＮＴＳＣ同期回路６に入力される。ＭＵＳＥ同期回路１の出力はＭＵＳＥ前処理装置２２を介して入力側フレームメモリ２に接続され、ＮＴＳＣ同期回路６の出力はＮＴＳＣ前処理装置２１を介して入力側フレームメモリ２に接続される。ＭＵＳＥ前処理装置２２は波形等化回路あるいはディエンファシスフィルタ、ＮＴＳＣ前処理装置２１はゴーストキャンセラであり、これらは画質改善を行なうために使われている。入力側フレームメモリ２は、プロセッサ３と更に接続される。このプロセッサ３にはデータ線２０を介してＲＯＭ１１、入力側メモリコントローラ１０及び出力側メモリコントローラ１３が接続される。プロセッサ３の出力は、垂直フィルタなどの後処理装置２３を介して出力側フレームメモリ４に接続される。出力側フレームメモリ４の出力は、ＣＲＴ２５に接続された表示制御部２４に与えられる。
【００１９】
外部から入力されたＭＵＳＥ信号はＭＵＳＥ同期回路１によって１６．２ＭＨｚでサンプリングされ、前処理装置２２を介して入力側フレームメモリ２に格納される。また、外部から入力されたＮＴＳＣ信号はＮＴＳＣ同期回路６によって１４．３ＭＨｚでサンプリングされ、前処理装置２１を介して入力側フレームメモリ２に格納される。このとき、各信号の画素データは入力側フレームメモリ２の異なる領域に書き込まれ、読み出し時にアドレスによってＭＵＳＥ画素又はＮＴＳＣ画素が選択される。
【００２０】
ＭＵＳＥ信号及びＮＴＳＣ信号は各々入力側メモリコントローラ１０にも入力され、該メモリコントローラ１０は同期信号の検出を行なう。入力側メモリコントローラ１０は水平同期信号を検出すると、入力側フレームメモリ２の書き込みアドレス１４を設定する。この処理について図２を用いて説明する。
【００２１】
図２は、入力側フレームメモリ２のアドレスマッピングの一例を示したものである。ａ0からａ3ffは１走査線分の画素格納領域を示す。０〜３ｆｆは１６進数であり、１０ビットで表せる範囲である。この例では、水平同期信号が入力すると入力側フレームメモリ２の書き込みアドレス１４の下位１０ビットを０に設定し、かつその上位ビットをインクリメントする処理を行なう。
【００２２】
例えばＮＴＳＣ信号の場合には、水平サンプリング数は１４．３ＭＨｚのサンプリング周波数では９１０サンプルとなる。これは１６進数で表せば０〜３８ｄとなる。よって、上位及び下位アドレスを０に設定した後、１画素ずつアドレスをインクリメントしながら書き込めば、１走査線分の９１０個の画素データがａ0〜ａ38dに格納される。次に水平同期信号が入力されると書き込みアドレスの下位１０ビットは０とされ、また上位ビットはインクリメントされる。その結果次の走査線はｂ0〜ｂ38dに格納される。このような処理を続ければ、メモリアドレスの下位１０ビットで１走査線中の画素位置を示し、上位ビットで走査線番号を示す状態で画素が格納される。
【００２３】
このような状態で画素データが入力側フレームメモリ２に書き込まれていれば、プロセッサ３は入力映像信号内の同期信号を入力しなくても、読み出しアドレス１７の下位１０ビットが０のアドレスが１走査線分の画素データの先頭データであることが認識でき、従来のように入力信号のサンプリング周波数と等しくかつ位相を合わせたシステムクロックを用いて同期した映像処理を行なわずに、非同期にかつプロセッサ処理の特徴を生かした高速処理を行なうことが可能となる。また任意のアドレスから、必要数の画素を入力側フレームメモリ２より取り出し映像処理することも可能となる。例えば１走査線の画素データの一部であるａ5〜ａ100など任意の部分を抜き出して処理することも可能となる。これによりアスペクト変換あるいは画面拡大などの処理を容易に実現できる。
【００２４】
図３は、入力側メモリコントローラ１０の概略動作をフローチャートの形式で表わしたものである。入力側メモリコントローラ１０は、ステップ４０１で水平同期信号の検出を行なう。そして、検出結果を判別する（ステップ４０２）。水平同期信号を検出すれば、ステップ４０５で入力側フレームメモリ２への書き込みアドレス１４の下位アドレス１０ビットを０にし、かつ上位ビットをインクリメントする。またプロセッサ３に１走査線格納終了を通知するために割り込みを発生させる（ステップ４０６）。この割り込みは、プロセッサ３の処理が入力側フレームメモリ２への書き込み動作よりも高速であり、入力済の画素を越えて処理することを防ぐため、１走査線格納終了をプロセッサ３に通知するものである。割り込み信号は、データ線２０を介してプロセッサ３に通知される。プロセッサ３は、割り込みを受け付けてから１走査線分の９１０画素を処理した後に待機状態に入る。水平同期信号を検出していない間は、書き込みアドレス１４の下位アドレスをインクリメントしながら（ステップ４０３）、入力側フレームメモリ２に画素データを順に書き込んでいく（ステップ４０４）。出力側メモリコントローラ１３によるフレームメモリ４の読み出し動作は、入力側メモリコントローラ１０からのタイミング信号１６に基づく点を除いて図３と同様である。なお、割り込み（ステップ４０６）の代わりにフラグを設定してプロセッサ３に通知することも可能である。
【００２５】
さて、プロセッサ３は、データ線２０を介して入力側メモリコントローラ１０と出力側メモリコントローラ１３の制御を行なう。入力側メモリコントローラ１０及び出力側メモリコントローラ１３の同期信号を検出した場合のアドレスの設定は、プロセッサ３によって予め設定されたアドレス設定レジスタの内容を用いて行なわれる。また、プロセッサ３は、入力側フレームメモリ２に格納された画素データを１走査線分入力し、各放送方式に必要な処理を行なう。後に詳細に説明するように、プロセッサ３に内蔵された信号処理部には映像処理に必要な水平フィルタ、垂直フィルタ、比較器などが含まれており、これらのハードウェアの接続をバススイッチによって切り換える構成となっている。これらのハードウェアはＲＯＭ１１のプログラムによって動作する制御部によって制御され、ＭＵＳＥ／ＮＴＳＣの信号処理をそれぞれ行なう。プロセッサ３が処理した結果は、図２に示したものと同様のメモリマッピングで出力側フレームメモリ４に出力される。
【００２６】
出力側メモリコントローラ１３は、入力側メモリコントローラ１０からのタイミング信号１６を用いて、出力側フレームメモリ４からの画素データの読み出しアドレス１５を出力する。つまり、出力側メモリコントローラ１３は、タイミング信号１６を入力すると入力側メモリコントローラ１０と同様に読み出しの下位アドレス１０ビットを０にする。出力側フレームメモリ４から読み出された画素データは、表示制御部２４に出力される。また出力側メモリコントローラ１３は、表示制御部２４に対しＣＲＴ２５における水平及び垂直同期のためのＣＲＴ同期信号１８を出力する。これによってＣＲＴ２５に与えられる画素データとＣＲＴ同期信号１８との関係が正しく保たれる。
【００２７】
図４は、以上のＴＶ受像機の動作を総括したタイミング図である。入力映像信号には同期信号が含まれており、水平同期信号を検出して前記のように入力側フレームメモリ２の書き込みアドレス１４の下位アドレスを０にする。このような動作により以降は１画素ごとにアドレスをインクリメントして入力側フレームメモリ２に書き込んでいく。次の水平同期信号を入力した時点で１走査線分の画素データが入力側フレームメモリ２に格納されたので、プロセッサ３へ割り込みにより通知する。プロセッサ３は割り込みによって処理を行なう。図４に示す例では、プロセッサ３は、ＮＴＳＣサンプリング周波数１４．３ＭＨｚの約４倍の周波数（６０ＭＨｚ）のシステムクロックで動作している。処理結果は出力側フレームメモリ４に書き込まれる。出力側フレームメモリ４からの読み出しは、入力側フレームメモリ２への書き込みと同じ周波数である。抽出した同期信号によって下位アドレスを０にすること、及び表示制御部２４へＣＲＴ同期信号１８を出力することにより、同期を維持している。
【００２８】
以上のとおり、本実施例は、入力側メモリコントローラ１０による入力側フレームメモリ２への書き込みとプロセッサ３によるその読み出しとが非同期に行なえ、また出力側フレームメモリ４へのプロセッサ３からの書き込みと出力側メモリコントローラ１３によるその読み出しとが非同期に行なえることを特徴としている。なお、出力側メモリコントローラ１３へのタイミング信号１６はＣＲＴ２５への画素データの出力タイミングを発生させるためにのみ使用している。このタイミング信号１６は、ＣＲＴ２５の同期信号を内部で生成すると、放送局との周波数のずれによる誤動作が発生するので補正用に用いている。ただし、内部で正確にＣＲＴ同期信号１８を発生できれば、タイミング信号１６は生成しなくてもよい。例えば、プロセッサ３に供給するシステムクロックの周波数を、ＭＵＳＥ信号受信時１６．２ＭＨｚとＮＴＳＣ信号受信時１４．３ＭＨｚで例えば正確に各々３倍に設定すると、入力側メモリコントローラ１０から出力側メモリコントローラ１３へのタイミング信号１６は不要となる。ＭＵＳＥ受信時は４８．６ＭＨｚ、ＮＴＳＣ受信時は４２．９ＭＨｚと切り換えてもよい。プロセッサ３が公倍数の周波数で映像信号処理を実行する場合も同様である。
【００２９】
図５は、入力側フレームメモリ２のマッピング変形例を示す図である。図２では、ＮＴＳＣ信号に用いた場合サンプル数が１走査線で９１０しかないため、下位アドレス３８ｄ（１６進数）以降のメモリは使用されない。これに対して図５はメモリを効率的に用いる方法であり、メモリ上に順に画素を格納する方法である。ただし垂直同期信号を検出したときに下位アドレスを０に初期化する。水平方向のサンプリング数が決まっていれば、以降は読み出し時にアドレスを１走査線分のサンプル数だけ加算していけば、それぞれの画素の位置をアドレスによって認識できる。このような方法によりプロセッサ３は、アドレスのみによって１走査線分の画素データを認識して処理ができ、映像処理をサンプリングと非同期にすることができる。なお、垂直同期信号による下位アドレスの０設定は数フィールドに１回の割合で行なってもよい。また、メモリ容量が１走査線のサンプル数の整数倍となっていれば、水平同期信号のみでも画素位置が決定できる。
【００３０】
なお、本実施例では同期信号を入力側メモリコントローラ１０で検出したが、外部で同期信号を検出してその結果を両メモリコントローラ１０，１３に入力してもよい。ＭＵＳＥ同期回路１及びＮＴＳＣ同期回路６での同期信号の検出結果を両メモリコントローラ１０，１３で利用する構成も可能である。入力側メモリコントローラ１０あるいは出力側メモリコントローラ１３をプロセッサ３で制御する場合、両メモリコントローラ１０，１３中の制御レジスタをプロセッサ３のメモリの一部としてアクセスすることも可能である。また、同期信号が入力されると下位アドレスを０としたが、他の値に設定してもよい。下位アドレス１０ビットを設定したが、他のビット数でも可能である。例えばＭＵＳＥ信号にのみ対応させるのであれば、入力の１走査線のサンプル数は４８０サンプルなので、９ビットでもよい。また、１走査線の画素データをメモリ上の複数の部分に分けて格納しても、各画素位置がアドレスによって認識できる方法であればよい。上位アドレスを設定し、下位アドレスをインクリメントする方法でも実現可能である。また、アドレスをデクリメントあるいは２以上離れたアドレスのインクリメント／デクリメントでも可能である。また同様に垂直同期信号についても、垂直同期信号が検出されると上位アドレスの下位ビットを０に設定することにより、同様にフィールド位置を認識させることが可能である。
【００３１】
また、本実施例ではプロセッサ３の処理を１走査線ごととしたが数走査線あるいは数フィールド単位で処理してもよい。前処理装置２１，２２及び後処理装置２３の機能はプロセッサ３で実現してもよい。ストアード・プログラム方式のプロセッサ３による映像処理を専用ハードウェアで実施しても、処理速度をサンプリング周波数よりも上げることが可能である。また、本実施例ではＭＵＳＥ、ＮＴＳＣで入力側フレームメモリ２へ格納するアドレスを別の領域にして入力側フレームメモリ２からの読み出しアドレスで切り替える構成としたが、前処理装置２１，２２と入力側フレームメモリ２との間にセレクタを置き、ＭＵＳＥ／ＮＴＳＣ画素を選択して入力側フレームメモリ２に入力する構成でもよい。また、出力はＣＲＴ表示としたが、他の映像処理装置、メディアなどへの接続・格納も可能である。
【００３２】
前記のとおり、１つの水平フィルタ部の出力を１つの垂直フィルタ部へ供給する基本構成を備えたＴＶ受像機のためのデジタルフィルタの技術は、良く知られている。水平フィルタ部と垂直フィルタ部との間に３走査線分のラインメモリを介在させ、水平フィルタ部から３ラインの画素データが出力され、該画素データがラインメモリを満たした時点で垂直フィルタ部を起動することも可能である。これに対して、フレームメモリから同時に読み出した３ラインの画素データを３つの水平フィルタ部に振り分け、該３つの水平フィルタ部の出力を１つの垂直フィルタ部へ供給する構成を採用すれば、ラインメモリを削減できる。後者の構成に好適なフレキシビリティを持ったプロセッサの構成を図８に示す。
【００３３】
図８は、図１中のプロセッサ３の内部構成例とその外部接続の概略とを表わしている。ただし、図１中の後処理装置２３は図８では図示が省略されている。
【００３４】
図８において、３１は入力メモリ部（フレームメモリ）２からデータを入力するための３入力を持つ入力ポート、３２は垂直フィルタ部、３３は水平フィルタ部、５１，５２は垂直フィルタ部３２及び水平フィルタ部３３の接続を切り替えるためのバススイッチ、５３は出力部である。プロセッサ３の信号処理部４２は、垂直フィルタ部３２、水平フィルタ部３３、バススイッチ５１，５２及び出力部５３によって構成される。５４は入力側の処理用メモリコントローラ、５５は中央演算処理装置（ＣＰＵ）、５６は出力側の処理用メモリコントローラである。プロセッサ３の制御部４３は、ＣＰＵ５５及び処理用メモリコントローラ５４，５６によって構成される。
【００３５】
プロセッサ３の入力ポート３１は、入力メモリ部２に接続されている。入力側のバススイッチ５１は、入力ポート３１及び出力側のバススイッチ５２からそれぞれデータの供給を受けられるようになっている。垂直フィルタ部３２及び水平フィルタ部３３は、各々入力側のバススイッチ５１から供給されたデータに処理を施し、その処理結果を出力側のバススイッチ５２に与えるものである。出力側バススイッチ５２は、入力側バススイッチ５１にデータをフィードバックするだけでなく、最終処理結果を出力部５３へ供給する。出力部５３の出力は、出力メモリ部（フレームメモリ）４に書き込まれる。
【００３６】
入力メモリ部２への読み出しアドレス１７の供給は入力側の処理用メモリコントローラ５４が、出力メモリ部４への書き込みアドレス１２の供給は出力側の処理用メモリコントローラ５６が各々司る。読み出しアドレス１７は、入力メモリ部２から３走査線分の画素データを同時に読み出せるように、３つのアドレス４４，４５，４６を含んでいる。ＣＰＵ５５は、プロセッサ外部のＲＯＭ（図１中の１１）に接続されるだけでなく、垂直フィルタ部３２、水平フィルタ部３３、バススイッチ５１，５２及び処理用メモリコントローラ５４，５６にも接続され、各ブロックを制御している。
【００３７】
垂直フィルタ部３２は、図９に示すように、係数レジスタ３０１、乗算器３０２及び加算器３０３から構成される。水平フィルタ部３３は、図１０にその３分の１を示すように、係数レジスタ３０１、乗算器３０２、加算器３０３及びラッチ３０４から構成されている。つまり、いずれのフィルタ部３２，３３も係数レジスタ３０１を設定することによりフィルタ特性の変更が可能となっている。特に垂直フィルタ部３２は図９に示すように係数レジスタ３０１を２セット備えており、係数切り替えの高速化が図られている。複数ラインの画素データを垂直フィルタ部３２に入力すればライン間処理が達成され、複数フィールドの画素データを同垂直フィルタ部３２に入力すればフィールド間処理すなわち時間フィルタ処理が達成される。垂直フィルタ部３２による任意の画素データ間の演算も可能である。水平フィルタ部３３にも複数セットの係数レジスタを設けてもよい。
【００３８】
図８のプロセッサ３によれば、入力メモリ部２から入力ポート３１を通じて取り込まれた３ラインの画素データが水平フィルタ部３３に供給され、水平フィルタ部３３の出力が垂直フィルタ部３２に入力され、かつ垂直フィルタ部３２の出力が出力部５３に入力されるように、入力側及び出力側のバススイッチ５１，５２を設定すれば、上記ラインメモリを削減した小さいハードウェア量のデジタルフィルタの構成を実現できる。
【００３９】
次に、図１１に示すフローチャートを参照しながら、プロセッサ３の他の動作を説明する。なお、図９及び図１０に示す垂直フィルタ部３２及び水平フィルタ部３３中の係数レジスタ３０１の設定は、図１１のプログラム実行前にＣＰＵ５５が他のプログラムを実行することにより行なわれているものとする。また、入力ポート３１を通じて取り込まれたデータが垂直フィルタ部３２に供給され、垂直フィルタ部３２の出力が水平フィルタ部３３に入力され、かつ水平フィルタ部３３の出力が出力部５３に入力されるように、入力側及び出力側のバススイッチ５１，５２がプログラム制御により予め設定されているものとする。
【００４０】
まずステップ５０１では、ＣＰＵ５５は、複数フィールドあるいは複数ラインのデータを入力するように入力側の処理用メモリコントローラ５４を設定し、入力メモリ部２から読み出しアドレス４４，４５，４６によって指定されるデータを入力ポート３１に取り込む。取り込まれたデータは、入力側バススイッチ５１を通じて垂直フィルタ部３２に供給される。ステップ５０２では、垂直フィルタ部３２がフィールド間又はライン間処理を行なう。ステップ５０３では、垂直フィルタ部３２の出力を受けた水平フィルタ部３３が更に信号処理を行なう。ステップ５０４では、水平フィルタ部３３の出力が出力部５３を介して出力メモリ部４に書き込まれる。このように、図８のプロセッサ３によれば、垂直フィルタ処理によって３ラインの画素データを１ライン化した後に水平フィルタ処理を行なうデジタルフィルタの構成をも実現できる。
【００４１】
図１２は係数切替えステップ５１０を付加したアルゴリズムを示しており、係数設定を変更して同一のハードウェアを繰り返し用いる例である。例えば水平フィルタ部３３を４ＭＨｚローパスフィルタに用い、次に係数を切り替えて同じ水平フィルタ部３３を８ＭＨｚローパスフィルタとして用いるなどの複数の異なる処理を行なうことが可能となる。係数切替えのタイミングは任意であって、ライン単位など複数の処理の後に係数を切り替えてもよい。
【００４２】
なお、水平フィルタ部３３に代えて入力データの比較処理のためのブロックを採用してもよい。また、垂直フィルタ処理と水平フィルタ処理とがいずれも積和演算によって実現できることから、垂直フィルタ部３２と水平フィルタ部３３とを同じハードウェア構成の積和演算手段とすることも可能である。１つの積和演算手段の出力を該積和演算手段自身にフィードバックさせて積和演算を繰り返し実行させる構成を採用すれば、垂直フィルタ部３２と水平フィルタ部３３とを１つの積和演算手段に統合することができ、ハードウェア量が更に削減される。もちろん、入力メモリ部２を複数のプロセッサで共用することも可能である。
【００４３】
（実施例２）
図６は、本発明の第２の実施例に係るＭＵＳＥ／ＮＴＳＣ対応のＴＶ受像機の構成図である。図６は、図１と比較して入力側メモリコントローラ１０と出力側メモリコントローラ１３との間でタイミング信号１６を伝送するための制御線がなく、クロック生成回路２７が加わっていることが異なっている。
【００４４】
クロック生成回路２７は、ＭＵＳＥ／ＮＴＳＣ信号を入力し、同期信号を検出して同期信号に位相の合ったクロックを生成し、これをＭＵＳＥ同期回路１とＮＴＳＣ同期回路６とにサンプリングクロックとして出力する。クロック生成回路２７は、更にプロセッサ３を動作させるためのシステムクロックを生成する。このシステムクロックは、同期信号に位相が合い、しかもその周波数はＭＵＳＥ同期回路１あるいはＮＴＳＣ同期回路６へのクロック周波数の整数倍に設定される。これによりプロセッサ３の処理をサンプリング周波数よりも高速に行ない、更に同期をとらずに処理することが可能となる。初めに画像データの入力タイミングを設定すれば、あとはプロセッサ３はアドレスカウンタによって画素の入力状況を認識できるので、割り込みによる１走査線入力の通知を省略することが可能となる。
【００４５】
なお、システムクロックの周波数は、ＭＵＳＥ信号受信時１６．２ＭＨｚとＮＴＳＣ信号受信時１４．３ＭＨｚで例えば３倍にすると、ＭＵＳＥ受信時は４８．６ＭＨｚ、ＮＴＳＣ受信時は４２．９ＭＨｚと切り換えてもよいし、公倍数となる１つの周波数で処理してもよい。
【００４６】
（実施例３）
図７は、本発明の第３の実施例に係るＭＵＳＥ／ＮＴＳＣ対応のＴＶ受像機の構成図である。図７は、図１と比較してプロセッサ３を２つ（３ａ，３ｂ）使用し、出力メモリ部５を３つのラインメモリ５ａ，５ｂ，５ｃで構成したことが異なっている。
【００４７】
ＣＲＴ２５への画像表示時には色信号と輝度信号が同時に必要である。ところが、図１の構成では色信号と輝度信号を時分割処理しているので、一方の信号を保持しておき、表示制御部２４への画素データの出力時に色信号と輝度信号とを同時に出力することが必要となる。このためフィールドメモリあるいはフレームメモリが必要となる。これに対して本実施例のように２つのプロセッサ３ａ，３ｂを用いれば、少なくとも色信号と輝度信号とを同時に処理できるため、信号を保持する必要がなくなり、ラインメモリ５ａ，５ｂ，５ｃ程度の小容量の記憶装置で済ますことができ、図１の出力側に設けられた高価なフレームメモリ４を削減できるという効果がある。なお、本実施例ではプロセッサを２つとしたが、３つ以上でもよい。
【００４８】
なお、上記第１〜第３の各実施例において、入力側メモリコントローラ１０と出力側メモリコントローラ１３とを１つのメモリコントローラブロックで構成してもよい。また、上記第２及び第３の実施例において、図８の内部構成を持ったプロセッサを採用することも可能である。
【００４９】
【発明の効果】
以上のように、本発明の映像信号処理装置によれば、同期信号によってアドレスの割当を行なうことにより、入出力間の同期を維持しながら映像信号のサンプリング周波数より高い周波数で映像信号処理を行なうことが可能となり、その効果は絶大なるものがある。
【図面の簡単な説明】
【図１】 本発明の第１の実施例に係るＭＵＳＥ／ＮＴＳＣ対応のＴＶ受像機の構成を示すブロック図である。
【図２】 図１中の入力側フレームメモリのアドレスマッピング図である。
【図３】 図１中の入力側メモリコントローラの概略動作を表わしたフローチャート図である。
【図４】 図１のＴＶ受像機の動作を示すタイミング図である。
【図５】 図１中の入力側フレームメモリのマッピング変形例を示す図である。
【図６】 本発明の第２の実施例に係るＭＵＳＥ／ＮＴＳＣ対応のＴＶ受像機の構成を示すブロック図である。
【図７】 本発明の第３の実施例に係るＭＵＳＥ／ＮＴＳＣ対応のＴＶ受像機の構成を示すブロック図である。
【図８】 図１中のプロセッサの内部構成を示すブロック図である。
【図９】 図８中の垂直フィルタ部の回路図である。
【図１０】 図８中の水平フィルタ部の一部の回路図である。
【図１１】 図８中のプロセッサの処理内容を示すフローチャート図である。
【図１２】 図８中のプロセッサの処理内容の変形例を示すフローチャート図である。
【図１３】 従来のＭＵＳＥ／ＮＴＳＣ対応のＴＶ受像機の構成を示すブロック図である。
【符号の説明】
１ ＭＵＳＥ同期回路
２ 入力側フレームメモリ（入力メモリ部，第１の記憶手段，保持手段）
３ プロセッサ（処理手段）
３ａ，３ｂ プロセッサ（複数の信号処理部）
４ 出力側フレームメモリ（第２の記憶手段）
５ 出力メモリ部（第２の記憶手段）
５ａ〜５ｃ ラインメモリ
６ ＮＴＳＣ同期回路
１０ 入力側メモリコントローラ（第１のアドレス生成回路）
１１ ＲＯＭ
１２ 書き込みアドレス
１３ 出力側メモリコントローラ（第２のアドレス生成回路）
１４ 書き込みアドレス
１５ 読み出しアドレス
１６ タイミング信号
１７ 読み出しアドレス
１８ ＣＲＴ同期信号
１９ 読み出しアドレス
２０ データ線
２４ 表示制御部
２５ ＣＲＴ
２６ メモリコントローラ（アドレス生成手段）
２７ クロック生成回路（クロック生成手段）
３２ 垂直フィルタ部（積和演算手段）
３３ 水平フィルタ部（信号処理手段）
５１，５２ バススイッチ（切替え手段）
５３ 出力部（出力手段）
５４ メモリコントローラ（アクセス手段）
５５ ＣＰＵ（制御手段）
３０１ 係数レジスタ
３０２ 乗算器
３０３ 加算器
３０４ ラッチ
Claims (6)
- 画素データを格納するための記憶手段と、
映像信号をサンプリングして得られた画素データが水平同期信号に同期して前記記憶手段に順次書き込まれるように前記記憶手段の書き込みアドレスを生成するための書き込みアドレス生成手段と、
前記記憶手段からの画素データの読み出しと、前記読み出した画素データの処理とをそれぞれ前記映像信号のサンプリング周波数より高い動作周波数で実行するための処理手段とを備えた映像信号処理装置であって、
前記書き込みアドレス生成手段は、
前記映像信号の中から水平同期信号を検出したときに、前記処理手段に対して、１走査線分の画素データが前記記憶手段に格納されたことを通知するための割り込み信号を出力する機能と、
前記水平同期信号を検出しない間は少なくとも１走査線分の画素データが前記記憶手段に順次書き込まれるように前記記憶手段の書き込みアドレスのうち所定の下位ビット側のデータを０以外の整数ｎずつ増加した値に更新し、前記水平同期信号を検出したときには前記更新された所定の下位ビット側のデータを０にするとともに、書き込みアドレスのうち前記更新された所定の下位ビット側のデータを除く上位ビット側のデータを０以外の整数ｍ（ｍ≧ｎ）だけ増加した値に更新する機能とを備えたことを特徴とする映像信号処理装置。 - 請求項１に記載の映像信号処理装置であって、
前記記憶手段の読み出しアドレスを生成するための読み出しアドレス生成手段を更に備え、
前記読み出しアドレス生成手段は、１走査線分の画素データの先頭データを読み出すとき、前記下位ビット側のデータが０である読み出しアドレスを生成することを特徴とする映像信号処理装置。 - 請求項１に記載の映像信号処理装置であって、
前記下位ビット側のデータが１走査線中の画素位置を示し、前記上位ビット側のデータが走査線番号を示すことを特徴とする映像信号処理装置。 - 画素データを格納するための記憶手段と、
映像信号をサンプリングして得られた画素データが前記記憶手段に順次書き込まれるように前記記憶手段の書き込みアドレスを生成する書き込みアドレス生成手段と、
前記記憶手段からの画素データの読み出しを行う読み出しアドレス生成手段と、
前記読み出した画素データの処理を前記映像信号のサンプリング周波数より高い動作周波数で実行するための処理手段とを備えた映像信号処理装置であって、
前記書き込みアドレス生成手段は、
垂直同期信号を検出しない間は画素データが前記記憶手段に順次書き込まれるように前記記憶手段の書き込みアドレスのうち所定の下位ビット側のデータを０以外の整数ｎずつ増加した値に更新し、前記垂直同期信号を検出したときには前記更新された所定の下位ビット側のデータを０にするとともに、書き込みアドレスのうち前記更新された所定の下位ビット側のデータを除く上位ビット側のデータを０以外の整数ｍだけ増加した値に更新する機能と、
前記映像信号の中から水平同期信号を検出したときに、前記処理手段に対して、１走査線分の画素データが前記記憶手段に格納されたことを通知するための割り込み信号を出力する機能とを備え、
前記読み出しアドレス生成手段は、走査線番号ｉの１走査線分の画素データの先頭データを読み出すとき、前記所定の下位ビット側のデータが０であるアドレスに前記映像信号の１走査線分のサンプル数をｉ本分だけ加算した読み出しアドレスを生成することを特徴とする映像信号処理装置。 - 請求項４に記載の映像信号処理装置であって、
前記１走査線分のサンプル数は、前記映像信号がＭＵＳＥ方式で送信される場合には４８０に設定し、ＮＴＳＣ方式で送信される場合には９１０に設定することを特徴とする映像信号処理装置。 - 請求項１に記載の映像信号処理装置であって、
前記記憶手段の画素データと同じアドレスに前記処理手段で処理された画素データを記憶する処理データ記憶手段と、
前記処理データ記憶手段から読み出すアドレスを生成するための処理データ読み出しアドレス生成手段とを更に備え、
前記処理データ読み出しアドレス生成手段は、処理データ読み出しアドレスの所定の下位ビット側のデータに対応するビットが０のときには、映像表示手段に対して水平同期信号を出力することを特徴とする映像信号処理装置。
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