KR100449116B1

KR100449116B1 - 영상신호처리장치

Info

Publication number: KR100449116B1
Application number: KR1019970010766A
Authority: KR
Inventors: 다카시 야마구치; 유타카 니오; 도시아키 기타하라
Original assignee: 마쯔시다덴기산교 가부시키가이샤
Priority date: 1996-05-07
Filing date: 1997-03-27
Publication date: 2005-06-16
Also published as: DE69735034D1; DE69735034T2; US6441860B1; KR970078508A; EP0806867B1; MY121608A; EP0806867A2; CN1164796A; TW376642B; US20020085120A1; EP0806867A3; CN1174610C

Abstract

다양한 신호에 대해, 영상 신호의 처리 프로그램의 변경만으로, 유연하게 대응할 수 있는 영상 신호 처리 장치를 공급하는 것으로, 프로그래머블(programmable) 연산 회로(4)와 입력 동기 신호 재생 회로(8) 및 프로그래머블 연산회로(6)와 출력 동기 펄스 발생 회로(9)를 구비함으로써, 입력 및 출력에 상이한 시스템 클럭 신호를 공급하고, 영상 신호의 처리는, 프로그래머블 연산 회로의 신호 처리 프로그램을 변경하는 것만으로, 유연하게 대응한다. 또한, 메모리(5)를 통해, 입력측의 시스템 클럭 신호로 처리한 신호를, 출력측의 시스템 클럭 신호로 처리함으로써, 다수의 상이한 신호 규격의 영상 신호를 처리할 수 있으며, 회로의 고안에 의해 대폭적인 비용 절감과 생산 공정 수 삭감을 도모하는 것이 가능해진다.

Description

영상 신호 처리 장치{VIDEO SIGNAL PROCESSING APPARATUS}

본 발명은 프로그래머블 연산 수단(programmable signa1 processor)을 사용하여 영상 신호를 재생 처리하는 영상 신호 처리 장치에 관한 것이다.

최근 텔레비전 신호의 방송 방식이 다양해지고 있으며, 현재에는 지상파(terrestrial radio wave)를 사용한 NTSC 방식에 의한 현행 텔레비전 방송(이하 NTSC 방식 TV 방송으로 약칭함)뿐만 아니라, 방송 위성이나 통신 위성을 사용한 NTSC 방식 방송이나 고화질 텔레비전 방송, 디지탈 텔레비전 방송이 실현되고 있다.

이와 같이 방송 방식의 다양화에 따라, 텔레비전 수신기에는 각종 방송 방식에 의해 방송되는 텔레비전 신호를 수신할 수 있는 기능을 구비할 것이 요구되고 있다. 또한, 퍼스널 컴퓨터 등의 정보 기기의 보급에 의해, 가정의 텔레비전 수신기에 소위 VGA(Video Graphics Array)급의 해상도 표시 능력을 갖게 하는 것도 요구되고 있다.

종래, 상이한 방송 방식의 텔레비전 신호의 수신 처리도, 필드 주파수, 해상도, 수평 주사선의 수 등을 방식마다 전환하고 있었기 때문에, 회로 규모가 커지게 되어 복잡하게 되어 있었다.

예를 들어, NTSC 방식 텔레비전 영상 신호와 MUSE 방식 텔레비전 신호를 수신하는 텔레비전 수신기의 블럭도를 도 6에 도시한다.

우선, NTSC 방식 텔레비전 영상 신호의 수신에 관해 설명한다. NTSC 방식 텔레비전 영상 신호는 튜너로 선국되어, VIF(Video Intermediate Frequency) 증폭 회로에서 증폭되고, 검파 회로에서 검파되어, 베이스밴드(baseband)의 NTSC 방식 텔레비전 영상 신호로 된다. 베이스밴드의 NTSC 방식 텔레비전 영상 신호는, 도 6의 입력 단자(72)에 입력되고, 클램프 회로(82)에서는, 베이스밴드의 NTSC 방식 텔레비전 영상 신호의 직류 레벨을 적당한 레벨로 조정하고, A/D 변환기(83)는, 베이스밴드의 NTSC 방식 텔레비전 영상 신호를 양자화하여, 디지탈 신호로 변환한다. 또, 양자화 주파수는 색부 반송파에 위상 동기된 색부 반송파의 4 배의 주파수(이하 4f_sc로 기재함), 즉 약 14 ㎒를 사용한다. 디지탈화된 베이스밴드의 NTSC 방식 텔레비젼 영상 신호는 NTSC 방식 영상 신호 디코드 회로(76N)에 공급된다.

한편, NTSC 방식 복합 영상 신호의 동기 신호 재생 회로(75)에서는, 양자화된 디지탈 NTSC 방식 복합 영상 신호로부터, 수정 공진자(102)를 포함하는 공진 회로를 사용하여, 색부 반송파에 위상 동기된 클럭 신호 φ₈₁를 재생한다. 또한, 동기 신호 재생 회로(75)에서는, 클럭 신호 φ₈₁를 사용하여 양자화한 디지탈 NTSC 방식 복합 영상 신호의 동기 신호 성분도 검출하여, 수평 동기 신호, 수직 동기 신호를 재생하고, 입력의 수평 동기 신호에 위상 동기된 클럭 신호 φ₈₁, 클램프 펄스 등에 필요한 펄스 신호를 발생한다. NTSC 방식 복합 영상 신호의 디코드 회로(76N)에서는, 휘도 신호 처리, 색 신호 처리를 클럭 신호 φ₈₁, 클럭 신호 φ₈₂및 수평 동기 신호 등을 사용하여, NTSC 방식 복합 영상 신호를 디코딩한다.

ED2 방식(the 2nd phase extended definition television standard)(이하 ED2라 칭함) 복합 영상 신호의 디코드 회로(76E)에서는, 상기 NTSC 방식 복합 영상 신호의 디코드 회로(76N)에서의 처리에 덧붙여, ED2 방식 복합 영상 신호에 대해, 수평 고역 보강 신호 재생 처리를 클럭 신호 φ₈₁ 및 φ₈₁과 위상 동기된 클럭 신호, 동기 신호를 사용하여 행한다. 이상의 처리를 행한 영상 신호를 출력계의 수평, 수직 동기 펄스에 동기된 클럭 신호 φ₈₃을 사용하여 샘플링하여, 출력계의 수평, 수직 동기 펄스에 동기시킨다. 또, 클럭 신호 φ₈₃은 수정(103)을 포함하는 공진 회로에서 형성되며, 출력계의 수평, 수직 동기 펄스에 동기되고 있다. 상기 처리기의 영상 신호에 대해, ED2 방식 영상 신호의 경우는, 수직 보강 신호 재생 처리가, 클럭 신호 φ₈₃ 및 φ₈₃과 위상 동기된 클럭 신호를 사용하여 행해진다.

또, NTSC 방식 복합 영상 신호의 디코드 회로(76N)의 휘도 신호 처리와 ED2 방식 복합 영상 신호의 디코드 회로(76E)의 휘도 신호 처리를 공통의 회로로 행하는 것과, NTSC 방식 복합 영상 신호의 디코드 회로(76N)의 색 신호 처리와 ED2 방식 복합 영상 신호의 디코드 회로(76E)의 색 신호 처리를 공통의 회로로 행하는 것도 가능하다.

다음에, MUSE 방식 텔레비전 영상 신호의 디코드 처리에 대해 기술한다. 튜너로 선국되고, VIF 회로에서 증폭되어, 검파 회로에서 검파된 베이스밴드의 MUSE 방식 텔레비전 영상 신호는, 입력 단자(71)로 공급된다. 입력된 MUSE 방식 텔레비전 영상 신호의 직류 레벨은 클램프 회로(92)에서 조정되어, A/D 변환기(93)에서 양자화되며, 디지탈 복합 영상 신호로 변환된다. 또, 양자화 주파수는 수평 위상 기준 신호에 동기된 약 16.2 ㎒의 클럭 신호를 사용한다. 디지탈화된 MUSE 방식 복합 영상 신호는 MUSE 방식 복합 영상 신호 디코더(74)로 공급된다. 디코더(74)는 필드내 내삽(infield interepolation), 프레임내 내삽(inframe interepolation), 혹은 프레임간 내삽(interframe interpolation)을 사용하여, 전송되지 않은 표본점 정보(signal of sampling point)를 근사적으로 보간함으로써, 광대역인 고화질 영상 신호를 재생한다.

한편, MUSE 방식 복합 영상 신호의 동기 신호 재생 회로(73)에서는, MUSE 방식 복합 영상 신호로부터, 수평 위상 기준 신호, 수평 동기 신호, 수평 위상 기준 신호, 수직 위상 기준 신호, 수직 동기 신호를 재생함과 동시에, MUSE 방식 복합 영상 신호의 디코드 처리 회로를 동작시키기 위해 필요한 클럭 신호 φ₉₁을 수정 공진자(100)를 포함하는 공진 회로로부터 재생하여, 각종 입력 처리 제어 신호를 발생한다. 또한, MUSE 방식 복합 영상 신호에서는, 수평 주사 기간내의 영상 신호를 11/12로 압축하여 송신하고 있으며, 디코드측에서 신장할 필요가 있어, 표시 장치의 수평 주사 기간 펄스에 위상 동기되는 약 44 ㎒의 클럭 신호 φ₉₃을 수정 공진자(101)를 포함하는 공진 회로로부터 발생시킨다. 디코드된 영상 신호는 MUSE 방식 복합 영상 신호의 디코드 처리 회로의 최종단에서, 약 44 ㎒의 클럭 신호 φ₉₃에 의해 샘플링되어, 수평 주사 주기 펄스에 동기된다. NTSC 방식 복합 영상 신호 디코드 회로(76N), ED2 방식 복합 영상 신호 디코드 회로(76E), MUSE 방식 텔레비전 영상 신호 디코드 회로(74)의 출력은, 각각 D/A 변환기(87, 97)에 의해 아날로그 신호로 변환되고, 스위치 회로(80)에서, 어느 하나의 신호가 선택되어 출력된다. 또한, 마찬가지로 동기 신호도 스위치 회로(79)에서 선택되어 출력된다.

본 발명은 프로그래머블 연산 수단을 사용하여, 영상 신호를 재생 처리하는 영상 신호 처리 장치에 관한 것이다.

일반적으로, 다수의 상이한 포맷의 텔레비전 영상 신호 입력을, 디코드 처리하기 위해서는, 입력 신호 포맷의 종류에 대응하여, 다수의 전용 디코드 회로와 동기 재생 회로 및 클럭 발생 소자가 필요하게 되어, 회로 규모가 증대함과 동시에, 코스트, 생산성면에서도 불리하게 되는 과제를 가지고 있었다.

상기 과제를 해결하기 위해서,

본 발명의 영상 신호 처리 장치는, 입력된 텔레비전 영상 신호의 동기 신호를 분리, 추출하여 처리하는 동기 신호 처리 수단과, 상기 영상 신호에 포함되는 수평 위상 기준 신호에 위상 동기된 클럭 신호를 발생하는 클럭 신호 발생 수단과, 상기 영상 신호의 디코드 처리를 행하는 제 1 프로그래머블 연산 수단과, 상기 제 1 프로그래머블 연산 수단의 출력 신호를 입력하여 기억하는 기억 수단과, 영상 신호를 표시 장치상에 표시하기 위한 동기 펄스를 발생시켜 처리하는 출력 동기 펄스 처리 수단과, 상기 기억 수단의 출력 신호를 입력하여 상기 제 1 프로그래머블 연산 수단에서 행해지는 제 1 디코드 처리 이후의 영상 신호 처리를 실행하기 위한 다수의 프로그램이 저장된 메모리와, 입력된 텔레비전 영상 신호의 방식에 대응하여, 상기 다수의 프로그램이 저장된 메모리로부터 선택적으로 프로그램을 판독하는 제어 수단을 구비한 것을 특징으로 한다.

본 발명에 의하면, 연산 회로를 동작시키는 프로그램을 바꿈으로써 다수의 상이한 신호 포맷의 입력 텔레비전 신호에 대해, 동일한 하드웨어로 프로그래머블하게 대응가능하며, 코스트면, 생산성면에서 우수한 영상 신호 처리 장치를 제공할 수 있다.

본 발명의 영상 신호 처리 장치는, 입력된 텔레비전 영상 신호를 분리, 추출하는 동기 신호 재생 수단과, 상기 영상 신호에 포함되는 수평 위상 기준 신호에 위상 기준에 위상 동기된 클럭 신호를 발생하는 클럭 신호 발생 수단과, 상기 영상 신호의 디코드 처리를 행하는 제 1 프로그래머블 연산 수단과, 상기 제 1 프로그래머블 연산 수단의 출력 신호를 입력하여 기억하는 기억 수단과, 영상 신호를 표시 장치상에 표시하기 위한 출력 동기 펄스를 발생시켜 처리하는 동기 펄스 처리 수단과, 상기 기억 수단의 출력 신호를 입력하여 상기 제 1 프로그래머블 연산 수단에서 행해지는 제 1 디코드 처리 이후의 영상 신호 처리와 메모리로부터 선택적으로 프로그램을 판독하는 제어 수단을 구비한 것을 특징으로 한다.

본 발명은 프로그래머블 연산 수단과 클럭 신호 발생 수단을 입력 영상 신호의 종류에 따라 프로그래머블하게 전환함으로써 다수의 상이한 신호 포맷의 입력 영상 신호를 동일한 하드웨어로 처리할 수 있다.

본 발명의 영상 신호 처리 장치는, 제 1 복합 영상 신호 입력의 동기 신호와는 동기하고 있지 않는 외부 입력 동기 신호에 위상 동기된 클럭 신호를 발생하고, 표시 장치에 영상을 표시하기 위한 동기 펄스 φ₂₁(수평 동기 펄스 φ₃₅ 및 수직 동기 펄스 φ₃₆으로 구성되어 있음)에 상기 클럭 신호의 위상을 동기시키는 제 1 클럭 신호 발생 수단을 갖는 것을 특징으로 하며, 서로 상이한 신호 포맷의 입력 복합 영상 신호를 동일한 화면에 표시하는 경우에, 한쪽, 즉 제 1 입력 복합 영상 신호로부터 제 1 동기 신호를 분리, 추출하고, 다른쪽, 즉 제 2 복합 영상 신호를 표시하기 위한 표시 펄스 발생을 위해 동기 신호는 외부로부터 공급하며, 제 2 클럭 신호를 발생하여, 영상 메모리를 거쳐 메모리에 기억되어 있는 제 1, 제 2 영상 신호를 동일한 클럭 신호, 즉 표시 장치에 영상을 표시하기 위한 표시 동기 펄스에 위상 동기된 클럭 신호에 의해, 판독 표시함으로써, 서로 비동기이며, 신호 포맷이 상이한 2 종류의 영상 신호의 전부 또는 일부를 동일 화면에 표시할 수 있게 된다.

본 발명의 영상 신호 처리 장치는, 입력된 복합 영상 신호의 수평 위상 기준 신호에 위상 동기된 클럭 신호를 발생하는 클럭 신호 발생 수단과, 영상 신호를 표시 장치상에 표시하기 위해, 표시 장치를 구동하는 표시 동기 펄스에 위상 동기된 클럭 신호를 발생시키는 클럭 신호 발생 수단은, 각각 다수의 주파수의 클럭 신호를 출력하는 것이 가능한 VCO 회로의 구성을 갖는 것을 특징으로 한다. VCO(전압 제어 발진기)를 사용함으로써, 다수의 신호 포맷의 입력 영상 신호에 대응하여, 광범위한 발진 주파수를 출력하는 것이 가능하다.

본 발명의 영상 신호 처리 장치는 텔레비전 영상 신호 표시 장치가 CRT이며, 텔레비전 영상 신호를 디코딩한 신호를 표시하기 위한 동기 펄스 발생 수단으로부터 획득된 동기 신호를 기준으로 하여, 텔레비전 영상 신호를 기억하고 있는 메모리로부터의 판독 처리를 행하는 상기 제 2 프로그래머블 연산 수단과, 제 2 프로그래머블 연산 수단을 제어하는 다수의 프로그램이 저장된 메모리와, 입력된 텔레비전 영상 신호의 포맷에 따라 선택적으로 상기 메모리에 저장되어 있는 프로그램을 판독하여, 프로그래머블 연산 수단이 없는 메모리에 기입 제어 수단을 구비한 것으로 특징으로 하며, 영상 신호 표시용 동기 펄스를 기준으로 하여, 표시하는 영상 신호의 포맷에 대응한 편향계의 처리를 프로그래머블 연산 수단에 의해 임의로 선택하여, 다수의 출력 표시 형식에 대응시키는 것이 가능하다.

도 1은 본 발명의 영상 신호 처리 장치의 구성을 도시한 블럭도이다. 입력되는 영상 신호는, 예를 들면 MUSE 방식 복합 영상 신호, NTSC 방식 복합 영상 신호, 고화질 베이스밴드 신호 등 많은 종류의 복합 영상 신호(동기 신호를 포함)를 상정하고 있다.

우선, 선택 회로(1)에 있어서, 1 개의 영상 신호가 선택되어, 클램프 회로(2)에서 직류 레벨이 조정되며, A/D 변환기(3)에서, 디지탈 영상 신호로 변환된다. 디지탈 영상 신호는 제 1 프로그래머블 연산 수단(4)과, 입력 동기 신호 처리 회로(8)에 공급된다. 입력 동기 신호 처리 회로(8)는, 입력된 영상 신호로부터 동기 신호를 분리, 재생하는 기능과, 입력된 영상 신호의 수평 위상 기준 신호에 위상 동기된 클럭 신호를 발생하는 기능을 구비하고 있다.

도 2는 입력 동기 신호 처리 회로(8)의 구성을 도시한 블럭도이다. 입력 동기 신호 처리 회로(8)는 다수의 복합 영상 신호 입력에 대응하기 위해, 프로그래머블 카운터를 포함하는 구성으로 되어 있지만, 다수의 입력 복합 영상 신호에 대응하여, 상기 회로를 구성하는 각 블럭의 기능 및 동작을 전환하는 구성으로 하는 것도 가능하다. 우선, 동기 신호 검출기(20)에 있어서, 디지탈 영상 신호내의 수평 동기 신호 성분 및, 수직 동기 신호 성분을 분리, 추출한다. 예를 들면, NTSC 방식 복합 영상 신호의 경우에는 동기 신호가, 영상 신호의 흑 레벨보다도 낮은 레벨로 규정되어 있으므로, 동기 신호 분리 회로의 슬라이스 레벨을 적당한 값으로 설정하여, 슬라이스 후의 출력을 적분함으로써, 수평 동기 신호 성분 및 수직 동기 신호 성분을 분리, 추출할 수 있다. 또한, MUSE 방식 텔레비전 신호의 경우는 수직 동기 신호 성분인 프레임 동기 펄스를 시간적인 자기 상관을 행함으로써 검출한다. 수평 동기 신호는 상기 프레임 펄스에 의해 기동되는 카운터에 의해 발생가능하다.

디지탈 복합 영상 신호는 동기 기준 신호 수신 메모리(25)에 입력된다. 동기 기준 신호 수신 메모리(25)는, MUSE 방식 복합 영상 신호의 경우에는 혼합되어 있는 수평 위상 기준 신호의 파형을 추출하고, NTSC 방식 복합 영상 신호의 경우는 색부 반송파를 재생하기 위한 컬러 버스트(color burst) 신호를 추출한다. 추출한 디지탈 신호 파형을 CPU(12)에 전송하고, CPU(12)에서 루프 필터 연산을 행하는 VCO(11a)의 제어 전압 단자(28)에 인가하는 제어 전압 V₂₈을 산출하고, VCO(11a)에 공급하여 피드백 루프를 형성한다.

VCO(11a)는, 전압 제어형의 광대역 주파수 가변 클럭 펄스 발생기에서, 예를 들면 정궤환형 발진기(positive feedback oscillator)를 발진원으로 하여, MUSE 방식 복합 영상 신호용의 약 32 ㎒의 클럭 펄스, 또는 NTSC 방식 복합 영상 신호용의 약 28 ㎒의 클럭 펄스, 혹은 VGA 신호용의 약 50 ㎒의 클럭 펄스 등 넓은 주파수 범위의 클럭 펄스를 발생하여 획득하는 것을 사용한다.

VCO(11a)의 출력의 클럭 펄스 φ₂₉는, A/D 변환기(3), 프로그래머블 연산 회로(4), 입력 동기 신호 처리 회로(8)에 공급되어 시스템 클럭 펄스로서 사용된다.

동기 신호 검출기(20)로부터 출력되는 수평 동기 펄스는, VTR의 재생 출력 신호와 같은 비표준 NTSC 방식 복합 영상 신호 등을 처리하기 위해, 그대로 사용하지 않고, 루프 필터를 사용하여 안정화할 필요가 있다. 수평 위상 검출기(21a)에서는, 발생시킨 수평 동기 펄스와, 수평 위상 검출기(21a)에서 검출된 수평 동기 신호의 위상 오차를 검출한다. 검출 결과는, CPU(12)에 전송되어, 위상 오차를 제거한 수평 프로그래머블 카운터(23a)의 분주비를 연산하고, 그 연산 결과를 수평 프로그래머블 카운터(23a)에 설정하여, 피드백 루프를 형성한다. 여기서, 상기 연산 결과는 1 수평 주사 기간내의 입력 시스템 클럭 펄스의 갯수를 나타내고 있다. 수평 프로그래머블 카운터(23a)의 분주 출력은 메모리(5)의 기입 어드레스 신호로서, 메모리(5)로 출력된다. 시스템 클럭 반복 주기 이하의 위상 오차는 수평 스큐량으로서 CPU(12)에서 검출가능하며, 프로그래머블 연산 회로(4)에서, 스큐 량을 제거하는 것과 같은 위상 보정을 행함으로써 위상 오차를 흡수한다.

또한, 수평 프로그래머블 카운터(23a)의 분주 출력을, 펄스 생성 카운터(24a)를 사용하여 임의의 위상, 펄스 폭으로 조정하고, 검출 수평 동기 펄스 φ₃₁로서 출력 동기 펄스 처리 회로(9)에 공급한다. 도 2의 동기 신호 검출기(20)에 의해 검출된 수직 동기 신호도 펄스 생성 카운터(24a)에서 임의의 위상, 펄스 폭으로 조정하여, 검출 수직 동기 펄스 φ₃₂로서 출력한다.

한편, 프로그래머블 연산 회로(4)에 입력된 디지탈 영상 신호는 입력 영상 신호의 종류에 대응하여 각종 필요한 디코드 처리가 실시된다. 도 5에 프로그래머블 연산 회로의 구성예를 도시한다. MIMD(Multiple Instruction Data stream) 방식에서, 연산 소자(50)를 매트릭스 형태로 배치하고, 각 연산 소자는 격자 형태로 연결한 네트워크 배선에 의해 결합된다. 연산 소자(50)는 수식 연산 유닛 ALU와, ALU를 제어하는 명령 레지스터, 및 수치 입력용 데이타 레지스터로 구성되어 있다. 각종 레지스터는, 전용 배선을 통해 CPU(12)와 접속되어 있으며, 각종 입력 영상 신호 또는, 각종 디코드 모드에 대응하여 바꾸는 것이 가능하게 되어, 동적으로 신호 처리 내용을 변경할 수 있다.

표 1은 영상 신호 방식과 프로그래머블 연산 회로의 신호 처리 내용의 대비표이다.

표 1에 도시된 바와 같이, NTSC 방식 텔레비전 신호를 디코딩하는 경우에는, 프로그래머블 연산 회로(4)가 YC 분리 처리, 색 신호 복조 처리, ACC 처리 등을 행하고, ED2 방식 텔레비전 신호를 디코딩하는 경우에는, 연산 회로(4)가 YC 분리 처리, 색 신호 복조 처리, ACC 처리, 수평 보강 신호(HH) 처리 등을 행한다. 입력 시스템 클럭 펄스 φ₂₉를 사용하여 이들 처리를 행한다. 또한 MUSE 방식 텔레비전 신호 디코드 처리의 경우는, 연산 회로(4)가 정지 영역 내삽 처리, 동영역 내삽 처리, 움직임 검출 처리, 선순차 디코드 처리(progressive scanning process) 등을 행한다.

다음에, 연산 회로(4)에서 디코드 처리된 신호는, 표시계의 시스템 클럭 펄스에 동기시키기 위해, 메모리(5)에 기입된다. 비동기 처리, 동기 처리에 관계없이, 상이한 시스템 클럭으로 동작하는 회로 사이에서의 디지탈 신호의 송수신에는, 일반적으로 판독, 기입이 서로 행해지는(소위 read modified write) 메모리를 사용한다. 메모리(5)의 기입 어드레스는, 입력 동기 신호, 및 이에 동기된 각종 펄스를 발생하는 입력 동기 신호 처리 회로(8)에서 발생되는 입력 시스템 클럭 펄스 φ₂₉에 의해 형성된다.

다음에, 출력 동기 신호 처리 회로(9)에 대해 도 3을 이용하여 설명한다. 입력 동기 신호 처리 회로(8)에서 검출한 수평 동기 신호 φ₃₁, 수직 동기 신호 φ₃₂, 외부 동기 신호 φ₁₆을 사용하여 PLL 루프를 형성하고, 출력(표시)계의 시스템 클럭을 외부 동기 신호 φ₁₅에 동기시킨다.

외부 동기 신호 φ₁₆은, 예를 들면 2 화면 표시 텔레비전의 경우에, 표시 동기 펄스의 기준을 주화면에 표시되는 영상 신호의 동기 신호로 하고, 부화면에 표시되는 영상 신호의 기입시의 메모리(5)의 어드레스 형성에 사용된다. 도 2, 도 3에서는 외부 동기 신호 입력시의 신호 처리를 생략하고 있지만, 메모리(5)를 외부 동기 신호에 동기시키는 경우는, 기입 어드레스를 전환하면 된다. 외부 동기 입력시에는 필드 단위로 기입 어드레스 회로를 동작시켜, 프레임 주파수의 차를 흡수한다. 내부 입력 동기 신호시에는 프레임 단위로 기입 어드레스 회로를 동작시킨다. 외부 동기 신호 φ₁₆과 φ₁₆에 동기된 입력 시스템 클럭 펄스 φ₆₉와 내부 입력 시스템 클럭 펄스 φ₂₉를 사용하여, 메모리(5)에 비동기의 2 종류의 디지탈 영상 신호를 기입하고, 동일한 표시계의 시스템 클럭을 사용하여, 메모리(5)로부터 디지탈 영상 신호를 판독함으로써, 표시 장치상에 소위 2 화면 표시를 행할 수 있다.

NTSC 방식 영상 신호의 경우는, 수평 주사선 보간 처리 등의 라인 단위의 영상 신호 처리를 행하기 위해, 라인 단위로 클럭 펄스의 수를 표시폭(화소수)에 정합시킬 필요가 있으며, 라인 주파수(수평 주사 주파수)에 위상 동기된 클럭 펄스를 발생할 필요가 있다. 수평 위상 검출부(21b)에서는, 약 28 ㎒의 클럭을 1/1820으로 분주하는 수평 프로그래머블 카운터(23b)에 의해 형성된 수평 동기 펄스 φ₃₄와, 검출 수평 동기 펄스 φ₃₁의 위상 오차를 검출하여, 검출 결과를 CPU(12)에서 연산하고, 그 연산 결과를 전압값으로 변환시켜, 단자(28)에 의해 V₂₈로서 출력하여, VCO(11b)의 발진 주파수를 제어한다. VCO(11b)로부터 표시 장치의 수평 주사 주파수에 동기한 출력 시스템 클럭 φ₃₃이 수평 프로그래머블 카운터(23b)에 인가되어 있기 때문에, 피드백 루프가 형성된다. 또, 출력 동기 생성 회로(9)는 모두 출력 시스템 클럭 φ₃₃을 기준 클럭으로 하여 동작한다. 통상, 루프 필터의 시정수는 매우 크게 설정하고, 입력의 라인 주파수에 동기하고, 입력 수평 동기 신호의 지터(jitter)의 영향을 받지 않고 안정한 출력 시스템 클럭을 생성한다.

수평 동기 펄스로 제어되는 프로그래머블 카운터(23b)의 수평 주기 펄스 출력을 펄스 생성 카운터(24b)에 의해 임의의 위상, 펄스 폭으로 조정하여, 출력계의 수평 동기 펄스 φ₃₅로서 출력한다. 마찬가지로, 검출한 수직 동기 펄스도 위상과 펄스 폭의 조정이 펄스 생성 카운터(24b)에 의해 행해지며, 수직 동기 펄스 φ₃₅로서 출력된다.

또한, MUSE 방식 복합 영상 신호의 경우는, 출력계의 시스템 클럭 φ₃₃의 주파수는 약 44 ㎒이며, 수평 동기 펄스로 제어되는 프로그래머블 카운터(23b)의 분주비는 1/1320으로 된다.

또, VCO(11a), VCO(11b)는 광범위한 출력 신호 주파수에 대응하기 위해, 약 10 ㎒∼약 50 ㎒ 정도까지의 광범위한 주파수 가변 범위를 갖는 발진기이다.

메모리(5)의 판독 어드레스는, 출력 동기 처리 회로(9)에서 형성된다. NTSC 방식 복합 영상 신호나 MUSE 방식 복합 영상 신호의 경우는, 라인 메모리를 사용하며, 영상 신호는 라인 단위로 처리되어 출력 시스템 클럭 φ₃₃에 의해 판독되어 위상 및 주파수의 변환이 행해진다.

프로그래머블 연산 회로(6)에서는, 출력 시스템 클럭 φ₃₃과, 출력 동기 펄스를 사용하여 영상 신호의 디코드 처리를 행한다. 표 1에 도시된 바와 같이, 예를 들면 NTSC 방식 텔레비전 신호의 디코드 처리의 경우에는, 주사선 보간 처리, 자막 삽입 처리, 화질 보정 처리 등을 행한다. ED2 신호의 디코드 처리의 경우에는, 주사선 보간 처리, VT(Vertical temporal-emphasis processing signal)/VH (Vertical high-emphasis processing signal) 재생 처리, 자막 삽입 처리, 화질 보정 처리 등을 행한다. NTSC 방식 복합 영상 신호의 디코드 처리의 경우에는, 주사선 보간 처리, 자막 삽입 처리, 화질 보정 처리 등을 행한다. ED2 방식 복합 영상 신호의 디코드 처리의 경우에는, 주사선 보간 처리, VT/VH 재생 처리, 자막 삽입 처리, 화질 보정 처리 등을 행한다. CPU(12)는, 다수의 신호 처리 프로그램이 기억되어 있는 ROM으로부터, 영상 신호를 처리하기 위해 필요한 프로그램을, 프로그래머블 연산 회로의 명령 레지스터에 로드함으로써 각종 입력 영상 신호에 대응한다. 디코드 처리가 종료된 영상 신호는 D/A 변환기(7)에서 아날로그 신호로 변환되어, 영상 신호 출력으로서 출력된다. 또한, 출력 동기 펄스 발생 회로(9)로부터, 펄스 파형에 정형된 동기 펄스 φ₁₈가 획득된다.

다음에, 도 4를 이용하여 편향 출력 생성 회로(10)에 대해 설명한다. 영상 출력 표시 장치가 CRT인 경우는, CRT 고유의 수평 편향계의 특성 안정화를 위해, 수평 편향 드라이브 펄스를 수평 위상 검출기(21c)로 피드백하여, 수평 루프 필터(PLL 회로)를 형성한다. 출력 수평 동기 펄스 φ₃₅와 편향계로부터의 수평 편향 드라이브 펄스 φ₄₁의 주파수 오차, 위상 오차를 수평 위상차 검출 회로(21c)에서 검출한다. 검출 결과가 CPU(12)에 의해 구성되어 있는 수평 동기 루프 필터 연산 회로로 입력되어, 위상차가 계산되며, 계산된 위상 오차를 보상한 값을 수평 프로그래머블 카운터(23c)의 분주비로 설정한다. 다음에, 수평 프로그래머블 카운터(23c)의 출력은 펄스 발생 카운터(24c)에 의해, 위상, 펄스 폭이 조정된다. 이상의 처리는, 출력계의 시스템 클럭 단위로 행해지기 때문에, 출력계의 시스템 클럭 φ₃₃의 클럭 레이트 이하의 위상차는 무시된다(환언하면, 위상차에는 대응하지 않음). 클럭 스큐 보정 회로(40)에서는, CPU(12)의 수평 동기 루프 필터 연산 회로에서, 위상차가 계산되며, 계산된 위상 오차를 아날로그적으로 보상하고, 획득된 수평 동기의 펄스 파형을 증폭하여, 수평 편향 출력 펄스 φ₄₂로서 출력한다. 수직 동기 출력 펄스 φ₃₆은 펄스 생성 카운터(24c)에서 파형 정형되어 수직 편향 출력 펄스 φ₄₃으로서 출력된다. 수평 편향 출력 펄스 φ₄₂와 수직 편향 출력 펄스 φ₄₃에 기초하여, 표시하는 영상 신호에 대응한 편향계의 처리를 프로그래머블하게 전환함으로써, 다수의 출력 형식에 대응할 수 있다.

이와 같이, 메모리의 입력단과 출력단에 프로그래머블 연산 회로를 접속하는 구성에 의해, 동기 신호 주파수, 필드 주파수, 샘플링(양자화) 주파수 등이 상이한 여러 종류의 방송 방식의 영상 신호 또는 복합 동기 신호를 포함하는 양자화 주파수가 상이한 데이타 신호를, 동일한 신호 처리 회로로 처리하는 것이 가능하게 된다.

도 1은 본 발명의 영상 신호 처리 장치의 구성을 도시한 블럭도,

도 2는 도 1에 도시된 영상 신호 처리 장치중 입력 동기 신호 처리 회로의 구성을 도시한 블럭도,

도 3은 도 1에 도시된 영상 신호 처리 장치중 출력 동기 신호 처리 회로의 구성을 도시한 블럭도,

도 4는 도 1에 도시된 영상 신호 처리 장치중 편향 출력 생성 회로의 구성을 도시한 블럭도,

도 5는 도 1에 도시된 영상 신호 처리 장치중 프로그래머블 연산 회로의 구성을 도시한 블럭도,

도 6은 종래의 NTSC 방식 텔레비전 영상 신호와 MUSE 방식 텔레비전 영상 신호를 수신하여 처리하는 영상 신호 처리 장치의 구성을 도시한 블럭도.

도면의 주요 부분에 대한 부호의 설명

2 : 클램프 회로 3 : A/D 변환기

4 : 프로그래머블 연산 회로 5 : 메모리

6 : 프로그래머블 연산 회로 7 : D/A 변환기

8 : 입력 동기 신호 처리 회로 9 : 출력 동기 생성 회로

10 : 편향 출력 생성 회로

Claims

다수의 상이한 방식의 동기 신호 성분을 갖는 입력 영상 신호에 대응하여, 신호 처리 내용을 설정할 수 있는 2 개 이상의 프로그래머블 연산 수단과, 1 개 이상의 기억 수단과, 각 프로그래머블 연산 수단에 상이한 클럭 신호를 공급하는 수단을 구성 요소로 하는 영상 신호 처리 장치에 있어서,

적어도 1 개 이상의 상기 기억 수단(5)의 입력측에, 적어도 1 개 이상의 제 1 프로그래머블 연산 수단을 접속하고, 상기 기억 수단(5)의 출력측에 적어도 1 개 이상의 제 2 프로그래머블 연산 수단을 접속하며, 입력 영상 신호의 방식에 대응한 신호 처리 프로그램을 상기 제 1 및 제 2 프로그래머블 연산 수단에 입력하여 신호 처리하는 것을 특징으로 하는 영상 신호 처리 장치.
다수의 상이한 방식의 입력 영상 신호에 포함되어 있는 동기 신호 성분을 분리하는 동기 신호 분리·재생 수단과,

상기 영상 신호의 동기 위상을 나타내는 위상 기준 신호에 위상 동기된 클럭 신호를 발생하는 클럭 신호 발생 수단과,

상기 입력 영상 신호의 디코드 처리를 행하는 제 1 프로그래머블 연산 수단과,

상기 제 1 프로그래머블 연산 수단의 출력을 입력하여 기억하는 기억 수단과,

영상 신호를 표시 장치상에 표시하기 위한 동기 펄스를 발생시키고, 상기 동기 펄스에 위상 동기된 출력 시스템 클럭 신호를 발생하는 출력 시스템 클럭 신호 발생 수단과,

상기 기억 수단의 출력 신호를 입력하여, 상기 제 1 프로그래머블 연산 수단에 있어서의 디코드 처리 이후의 영상 신호 디코드 처리 및 영상 신호 출력 처리를 행하는 제 2 프로그래머블 연산 수단과,

영상 신호 디코드 처리 또는 영상 신호 출력 처리와 클럭 신호 발생 등의 영상 신호 처리를 실행하기 위한 복수의 프로그램이 저장된 메모리와,

입력된 영상 신호에 따라 선택적으로 상기 메모리에 기억되어 있는 프로그램을 대응시키는 제어 수단

을 구비하는 것을 특징으로 하는 영상 신호 처리 장치.
제 2 항에 있어서,

출력 시스템 클럭 신호 발생 수단은, 입력된 영상 신호의 동기 신호와는 비동기인 외부 동기 신호에 위상 동기된 클럭 신호를 발생하는 것을 특징으로 하는 영상 신호 처리 장치.
제 2 항에 있어서,

입력된 영상 신호의 위상 기준 신호에 위상 동기된 클럭 신호를 발생하는 클럭 신호 발생 수단은, 각각 복수의 주파수의 클럭 신호를 출력하는 것이 가능한 VCO(전압 제어 발진기)를 포함하는 것을 특징으로 하는 영상 신호 처리 장치.
제 2 항에 있어서,

영상 신호 표시 장치가 음극선관이며, 영상 디코드 신호를 표시 장치상에 표시하기 위한 표시 클럭 신호 발생 수단으로부터 획득되는 표시 클럭 신호를 기준으로 하여, 편향 출력 처리를 행하는 프로그래머블 연산 수단과, 복수의 프로그램이 저장된 메모리와, 입력된 영상 신호에 따라 선택적으로 상기 메모리에 기억되어 있는 프로그램을 대응짓는 제어 수단을 구비한 것을 특징으로 하는 영상 신호 처리 장치.
제 2 항에 있어서,

제 1 프로그래머블 연산 수단으로 처리하는 영상 신호의 동기 신호 주파수의 2배의 주파수로 처리하는 제 2 프로그래머블 연산 수단을 구비한 것을 특징으로 하는 영상 신호 처리 장치.
제 2 항에 있어서,

제 1 프로그래머블 연산 수단으로 처리하는 영상 신호의 동기 신호의 주파수를 f₁로 할 때, 외부로부터 입력되는 주파수가 f₂(f₁≠f₂)의 동기 신호에 위상 동기된 출력 시스템 클럭에 의해, 동기 신호의 주파수가 f₁과 f₂인 2개의 영상 신호를 동일한 표시 장치상에 분할 표시, 또는 콘볼루션 표시하는 것을 특징으로 하는 영상 신호 처리 장치.