KR100600428B1 - 압축된 비디오 신호 처리 장치 - Google Patents

압축된 비디오 신호 처리 장치 Download PDF

Info

Publication number
KR100600428B1
KR100600428B1 KR1020040047459A KR20040047459A KR100600428B1 KR 100600428 B1 KR100600428 B1 KR 100600428B1 KR 1020040047459 A KR1020040047459 A KR 1020040047459A KR 20040047459 A KR20040047459 A KR 20040047459A KR 100600428 B1 KR100600428 B1 KR 100600428B1
Authority
KR
South Korea
Prior art keywords
signal
system clock
counter
video signal
synchronization
Prior art date
Application number
KR1020040047459A
Other languages
English (en)
Inventor
캔필드바쓰앨런
블랫터해럴드
Original Assignee
톰슨 콘슈머 일렉트로닉스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 톰슨 콘슈머 일렉트로닉스, 인코포레이티드 filed Critical 톰슨 콘슈머 일렉트로닉스, 인코포레이티드
Application granted granted Critical
Publication of KR100600428B1 publication Critical patent/KR100600428B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
    • H04N21/20—Servers specifically adapted for the distribution of content, e.g. VOD servers; Operations thereof
    • H04N21/23—Processing of content or additional data; Elementary server operations; Server middleware
    • H04N21/242—Synchronization processes, e.g. processing of PCR [Program Clock References]
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/04—Synchronising
    • H04N5/06—Generation of synchronising signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
    • H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
    • H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
    • H04N21/4302—Content synchronisation processes, e.g. decoder synchronisation
    • H04N21/4307—Synchronising the rendering of multiple content streams or additional data on devices, e.g. synchronisation of audio on a mobile phone with the video output on the TV screen
    • H04N21/43072—Synchronising the rendering of multiple content streams or additional data on devices, e.g. synchronisation of audio on a mobile phone with the video output on the TV screen of multiple content streams on the same device
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
    • H04N21/20—Servers specifically adapted for the distribution of content, e.g. VOD servers; Operations thereof
    • H04N21/23—Processing of content or additional data; Elementary server operations; Server middleware
    • H04N21/234—Processing of video elementary streams, e.g. splicing of video streams or manipulating encoded video stream scene graphs
    • H04N21/2343—Processing of video elementary streams, e.g. splicing of video streams or manipulating encoded video stream scene graphs involving reformatting operations of video signals for distribution or compliance with end-user requests or end-user device requirements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
    • H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
    • H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
    • H04N21/4302—Content synchronisation processes, e.g. decoder synchronisation
    • H04N21/4305—Synchronising client clock from received content stream, e.g. locking decoder clock with encoder clock, extraction of the PCR packets

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Synchronizing For Television (AREA)
  • Compression Or Coding Systems Of Tv Signals (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)
  • Dc Digital Transmission (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

비디오 신호 압축해제 시스템과 통합하여, 서로 다른 속도들로 동기화 신호들을 선택적으로 제공하기 위한 프로그램가능 동기화 시스템은 발진기(401) 및 프로그램가능 카운터(405)를 포함한다. 프로그램가능 카운터는 미리 결정된 시퀀스들로 교호(alternate) 모듈에 의해 발진기로부터의 펄스들을 카운트하도록 조절되어, 동기화 신호들을 발생시킨다. 원하는 동기화 속도는, 유효하게는 교호 모듈에 의한 카운트로부터 얻어진 카운터 출력의 평균이다.
시스템 클럭 기준, 동기화 신호, 교호 제수, 약수, 모듈로 카운터

Description

압축된 비디오 신호 처리 장치{Compressed video signal processing apparatus}
도 1은 본 발명을 실시한 MPEG 호환가능 비디오 신호 수신기의 블록도.
도 2는 도 1의 수신기용 수신기 시스템 클럭 발생기의 블록도.
도 3은 본 발명을 실시한 비디오 신호 디스플레이 동기화 신호들을 제공하기 위한 블록도.
도 4, 도 7 및 도 8은 본 발명을 실시한 비디오 신호 디스플레이 동기화 신호들을 제공하기 위한 대안의 프로그램가능 동기 발생기의 블록도.
도 5 및 도 6은 도 4의 장치에서 구현될 수 있는 대안의 프로그램가능 분할기들의 블록도.
도 9는 도 8의 장치에서 수직 동기화 신호들을 발생시키기 위한 프로그램가능 카운터의 프로그래밍을 도시한 흐름도.
<도면의 주요부분에 대한 부호의 설명>
10:안테나 11:동조기-복조기
12:포워드 에러 정정 회로 13:반전 트랜스포트 처리기
14:비디오 신호 압축해제기 15:오디오 신호 압축해제기
16:시스템 제어기
본 발명은 서로 다른 주파수들을 갖는 동기화 신호들의 발생에 관한 것으로, 그것의 특정예는 MPEG 압축된 형태로 이송된 비디오 신호의 서로 다른 모드들의 디스플레이를 위해 서로 다른 프레임 동기화 속도들을 제공한다. 본원에서의 MPEG는 국제 표준화 기구(International Standardization Organization) 또는 ISO의 모션 픽처 엑스퍼츠 그룹(Motion Picture Experts Group)에 의해 지원된 압축 표준들이다.
본 발명은 MPEG 비디오 신호 수신기의 환경에서 설명될 것이나, 비디오 신호들로서의 사용 또는 MPEG 신호 처리 시스템들에 제한되지는 않는다.
압축된 비디오 신호용 MPEG 표준들은 서로 다른 디스플레이 모드들을 갖는 비디오 신호들이 압축되어 전송될 수 있다는 점에서 극히 유동적이다. 예를 들어, 서로 다른 각 프레임 속도들의 소스 신호들은 압축될 수 있고, 호환가능 수신기들은 적당한 프레임 속도로 각각의 신호를 재생 및 디스플레이할 수 있을 것으로 기대된다. 특히, FCC에 의해 현재 심사중인 총괄적인 제휴 고선명 텔레비전 시스템(Grand Alliance High Definition Television system)은 29.97002997... Hz 또는 30.000000 Hz의 프레임 속도들을 갖는 MPEG 압축된 비디오 신호들을 수용한다. 압축된 신호는 수신된 신호의 프레임 속도를 나타내는 데이타 필드를 포함하고, 총괄적인 제휴 순응 수신기들(Grand Alliance compliant receivers)은 이 데이타 필드에 응답하여, 표시된 프레임 속도로 수신된 신호를 디스플레이하도록 적응적으로 재구성된다.
시스템 레벨 MPEG 압축된 신호는 시간 스탬프들(time stamps)의 형태로 동기화 신호들을 포함한다. 이들 시간 스탬프들은 27 MHz의 비디오 신호 압축기 시스템 클럭 신호라 언급된다. 프리젠테이션 시간 스탬프(Presentation Time Stamp) 또는 PTS로 지정된 이들 시간 스탬프들 중 한 스탬프는 압축된 신호의 비디오 레벨에서 발생하고, 압축되는 소스 신호의 프레임들의 발생과 동기화되며, 압축해제(decompressed)된 프레임이 각각의 수신기들에 의해 디스플레이되는 정확한 시간을 결정한다. 시스템 클럭 기준(System Clock Reference) 또는 SCR로 지정된 제 2 시간 스탬프는 압축된 신호의 시스템 레벨에 포함된다. 시스템 레벨에서, 압축된 비디오 신호는 분별(discreet) 패킷들로 세그먼트화 된다. SCR's가 이들 패킷들 중의 패킷들에 포함되는데, SCR's는 관련된 패킷이 형성/전송되는 정확한 시간을 나타낸다. SCR's는 각각의 수신기들에 의해 사용되어 수신기 내의 시스템 클럭을 압축 장치의 시스템 클럭에 동기화시킨다.
압축 장치 시스템 클럭에의 수신기 시스템 클럭의 동기화는 수신된 신호를 버퍼링하는 비율을 조정하여 각각의 수신기들에서 요구된 메모리양을 최소화한다. 시스템 클럭은 통상 압축된 신호를 디코딩하기 위한 압축해제기에 의해 사용된다. 수신기 시스템 클럭들이, PTS's가 기준이 되는 압축 장치 시스템 클럭과 동기하기 때문에, 디코드된 신호들의 디스플레이는 또한 수신기 시스템 클럭을 통해서도 시기를 맞출 수 있다. 그러나 방송 신호 수신기들에서 신호 클럭 기준들을 사용하는데 있어 단점들이 있다. 예를 들어, 가끔 전송된 데이타가 소실 또는 손상(corrupt)될 수 있고, 에러 은닉(error concealment) 처리들이 압축해제된 신호로 수행된다. 이들 처리들은 디코드된 데이타의 정상 흐름을 붕괴시키고, 어쩌면 관련된 PTS's에 따른 프레임들의 정상적인 디스플레이를 방해하는 경향이 있다. 또한, 동결 프레임(freeze frame)과 같이, 시스템 클럭과의 PTS's의 적절한 관련을 붕괴하는 다양한 디스플레이 특징들이 구현될 수 있다.
본 발명은 서로 다른 속도들로 동기화 신호들을 선택적으로 제공하기 위한 프로그램가능 동기화 시스템을 포함한다. 특정 실시예에서, 프로그램가능 동기화 시스템은, 시스템 클럭 신호를 전개하기 위한 제 1 동기화 시스템 및 비디오 신호 디스플레이 동기화 신호들을 제공하기 위한 제 2 동기화 시스템을 구비하기 위한 비디오 신호 압축해제 시스템에 포함된다. 특정 실시예에서, 서로 다른 속도들로 동기화 신호들을 선택가능하게 제공하기 위한 동기화 시스템은 발진기 및 프로그램가능 카운터를 포함한다. 프로그램가능 카운터는 동기화 신호들을 발생시키기 위해 발진기로부터의 펄스들을 제 1 및 제 2 제수들(divisors)에 의해 교호식으로 카운트하도록 조절된다. 원하는 동기화 속도는 유효하게는 교호 제수들에 의해 카운트로부터 얻어진 카운터 출력의 평균이다.
도 1을 참조하면, 예를 들어 MPEG 호환가능 신호인 전송된 압축된 비디오 신호가 안테나(10)에서 검출되고, 동조기-복조기(tuner-demodulator: 11)에 인가된다. 동조기-복조기(11)는 균등화 회로 및 아날로그-디지탈 변환기를 포함할 수 있다. 시스템 제어기(16)의 제어 하에서, 동조기-복조기는 원하는 채널에 동조하며, 원하는 주파수 반송파를 검출하고 복조하며 기저대역 디지탈 신호를 포워드 에러 정정 회로(forward error correction circuit; 12)에 제공한다. 회로(12)는 수신된 신호 내의 전송 유도 에러들을 정정하기 위한 리드-솔로몬(Reed-Solomon) 에러 정정 및 트렐리스(trellis) 디코딩 회로를 포함할 수 있다. 에러 정정 신호는 반전 트랜스포트 처리기(13)에 인가된다.
반전 트랜스포트 처리기는 시간 다중화된 패킷 스트림으로부터 원하는 압축된 신호 패킷들을 분리하고, 선택된 패킷들로부터 패킷 페이로드들(payloads)을 추출하고, 암호화된 신호 페이로드들을 해독하고, 선택된 신호들을 속도 버퍼링하고, 수신기 시스템 클럭을 발생시키는 것을 포함하는 다수의 기능들을 수행한다. 예시적인 반전 트랜스포트 처리기 회로의 상세한 설명은 미국 특허 제 5,459,789 호에서 찾아질 수 있다. 분리된 압축된 오디오 신호는 오디오 신호 압축해제기(15)에 인가되고, 분리된 압축된 비디오 신호는 비디오 신호 압축해제기(14)에 인가되고, 프로그램 가이드와 같은 분리 데이타 신호는 마이크로프로세서를 포함할 수 있은 시스템 제어기(16)에 인가된다.
비디오 신호 압축해제기는 수신된 비디오 신호를 압축해제하기 위해 압축해제 메모리(17)와 협력하는 회로를 포함할 수 있다. 압축해제된 비디오 신호는 적당한 프레임 속도로 디스플레이하는데 유용한 메모리(17)의 일부에 로드된다. 이 예에서, 압축해제기(14)는 또한 본 발명에 따른 디스플레이 클럭 발생기를 포함한다. 디스플레이 클럭 발생기는 픽셀 속도, 수평 라인 속도 및 필드/프레임 속도 신호들을 제공한다. 픽셀 속도 신호들은 적어도 디스플레이 메모리로부터 압축해제된 신호를 판독하는데 사용되고, 초당 압축해제 처리에 사용될 수 있다. 라인 및 필드/프레임 속도 신호들은 디스플레이 장치(도시되지 않음)에의 적용을 위한 신호들을 발생하는 편향 회로(20)에 인가된다.
메모리(17)로부터의 압축해제된 비디오 신호는 디스플레이를 위해 신호를 재포맷하기 위한 회로를 포함하는 신호 자동중계기(translator)(18)에 인가된다. 예를 들어, 자동중계기는 4:2:0 포맷 비디오 신호를 4:2:2 포맷으로 변환시키고 난-인터레이스 신호(non-interlaced signal)를 비월 신호 등으로 변환시키기 위한 장치를 포함할 수 있다.
소자(18)로부터 제공된 자동 중계된 신호는 Y, R-Y 및 B-Y 포맷으로 존재한다. 이들 신호들은 디지탈 R, G 및 B 신호들을 발생시키고 콘트라스트, 휘도 및 칼라 정정 제어들을 포함할 수 있은 칼라 매트릭스(19)에 인가된다. 디지탈 R, G 및 B 신호들은 디스플레이 구동기 회로(도시되지 않음)에 적용하기 위해 각각의 R, G 및 B 신호들을 아날로그 형태로 변환시키는 디지탈-아날로그 회로(21)에 인가된다.
도 2는 예시적인 수신기 시스템 클럭 발생기(25)를 도시한다. 실시예에서, 포워드 에러 정정 회로(12)로부터의 데이타는 반전 트랜스포트 처리기(32) 및 SCR 패킷 검출기(31)에 결합된다. 반전 트랜스포트 처리기(32)는 트랜스포트 패킷 헤더 데이타를 각각의 트랜스포트 패킷 페이로드로부터 분리시킨다. 트랜스포트 패킷 헤더 데이타에 응답하여, 반전 트랜스포트 처리기(32)는 비디오 신호 페이로드들(본원에선 서비스 데이타 1로서 지정된)을 예를 들어, 비디오 압축해제기(14)에 인가하고, 보조 데이타(서비스 데이타 2로서 지정된)를 예를 들어, 시스템 제어기(16)와 같은 적당한 보조 데이타 처리 소자들에 인가한다. 통상 보조 데이타에 포함된 SCR's는 메모리 소자(34)로 라우트(route)되어 저장된다.
트랜스포트 패킷 헤더들 내의 적당한 플래그들을 인식하도록 배치된 정합된 필터일 수 있은 SCR 패킷 검출기(31)는 SCR을 포함하는 트랜스포트 패킷들의 발생 시에 제어 펄스를 발생한다. 제어 펄스는 제어 펄스에 응답하여, 국부 카운터(36)에 의해 현재 표시된 카운트 값을 저장하는 래치(35)에 인가된다. 국부 카운터(36)는 예를 들어, 전압 제어 발진기(37)에 의해 제공된 펄스들을 카운트하도록 배치된다. 카운터(36)는 트랜스포트 패킷에 포함된 SCR을 발생시키는 신호 엔코더 장치(도시되지 않은)에서 대응 카운터와 동일한 수의 모듈을 카운트하도록 배치된다.
전압 제어 발진기(37)는 통상 27 MHz인 수신기 시스템 클럭 신호를 발생시킨다. 이 발진기는 클럭 제어기(39)에 의해 제공된 저역통과 필터 에러 신호에 의해 제어된다. 에러 신호는 아래의 방식으로 발생될 수 있다. 시간 n에 도달하는 SCR을 SCRn으로서 지정하고 래치(35)에 동시에 저장된 카운트 값을 Ln으로서 지정한다. 클럭 제어기는 SCR's 및 L's의 연속한 값들을 판독하고 그 차들에 비례하는 에러 신호 E를 형성한다.
E ⇒ ｜SCRn - SCRn-1｜ - ｜Ln - Ln-1｜
에러 신호 E는 에러 신호 E를 무효화시키는 경향이 있는 주파수를 나타내도록 전압 제어 발진기(37)를 조절하는데 사용된다. 클럭 제어기(39)에 의해 발생된 에러 신호는 펄스 폭 변조 신호의 형태로 존재할 수 있고, 저역 통과 필터(38)는 아날로그 성분들로 실현될 수 있다.
대안의 장치에서, 카운터(36)는 스타트 업 시에, 제 1 검출된 SCR 과 동등한 카운트 값을 나타내도록 초기화될 수 있다. 이후, 에러 신호는 차들(SCRn - Ln)에 비례하게 발생될 수 있다. 그러나 제1 수신된 SCR을 카운터에 인가시키기 위해 라우팅(routing) 회로 외에도 보다 현저히 복잡한 카운터 회로를 필요로 한다.
두 장치들 중 어느 장치에 대해서도, 전압 제어 발진기의 프리 러닝 주파수(free running frequency)는 엔코더/압축기에서의 시스템 클럭의 주파수에 아주 밀접해야 한다.
도 2에서, 제 2 클럭 발생기(26)가 포함된다. 제 2 클럭 발생기(26)는 도 4에 도시된 바와 같은 VCXO 와 협력하여 픽셀 디스플레이 클럭을 발생시킨다. 클럭 발생기(26)의 동작은 클럭 발생기(25)의 동작과 유사하므로 그 동작은 상세히 설명되지는 않을 것이다.
비디오 압축해제기(14)에 포함된 디스플레이 클럭 발생기의 제 1 예를 도시하는 도 3을 참조하자. 디스플레이 클럭 발생기가 시스템 클럭으로부터 분리되어짐에도 불구하고, 디스플레이 클럭 발생기가 시스템 클럭과 동기화되는 것이 이롭다. 이는 디스플레이 클럭을 27 MHz 수신기 시스템 클럭으로 위상 동기(phase locking)함으로써 도 3에서 달성된다.
도 3에서, 서로 다른 동기화(프레임) 속도들은 서로 다른 인수들(factors)에 의해 디스플레이 클럭 발생기에 위상 동기된 시스템 클럭을 분할함으로써 생성된다. 이 분할은 압축해제기의 제어 하에서 제어기가 시스템 클럭을 값 N으로 분할하는, 프로그램가능 분할기(301)에 의해 달성된다. 값 N은 원하는 프레임 속도에 따라 선택된다. 예를 들어, 원하는 디스플레이 프레임 속도가 30.000000Hz이면, 선택된 값 N은 1000이다. 대안으로, 원하는 디스플레이 프레임 속도가 29.97002997...Hz이면, 선택된 값 N은 1001이다.
분할된 시스템 클럭 신호는 루프 필터(303), 전압 제어 발진기(304) 및 M 분할 회로(divide by M circuit; 305)로 구성된 위상 동기된 루프에 포함된 위상 비교기(302)의 제 1 입력 단자에 인가된다. 위상 동기된 루프는 종래의 설계이고 신호 처리 기술 분야에 숙련된 자는 그 동작을 이해할 것이다. VCO(304)의 출력 주파수 및 M 분할 회로(305)의 인수 M의 값은 원하는 픽셀 클럭 주파수에 의해 결정될 것이다. 예를 들어, 픽셀 클럭 주파수가 74.25MHz로 선택되면, 값 M은 2750 일 것이다.
적당한 프레임 동기화 신호를 발생시키기 위해, 픽셀 클럭 주파수는 회로(306)의 다른 분할기에 인가된다. 라인당 2200 픽셀들을 가정하면, 74.25MHz 클럭이 2200으로 분할되어 33.750KHz 라인 속도 신호를 발생한다. 최종으로, 프레임당 1125 라인들을 가정하면, 라인 속도 신호는 회로(306)의 제 2 카운트 다운 회로에 인가되어 프레임 속도 신호를 발생하기 위해 라인 속도 신호를 1125로 분할하므로 프레임 속도 신호를 분할한다.
도 3의 회로는 수용가능한 픽셀 클럭 및 선택가능한 프레임 속도 신호들을 발생한다. 그러나 위상 검출기(302)-루프 필터(303) 조합은 픽셀 클럭 주파수에 비해 상대적으로 낮은 주파수 에러 신호들에 대하여 불필요하게 동작한다. 이 단점을 극복하는 양호한 실시예가 도 4에 도시된다.
도 4의 시스템은 상당한 VCO 에러 신호들을 격지 않는 픽셀 클럭 신호를 발생한다. 도 4에서, 픽셀 클럭은 전압 제어 수정 발진기(voltage controlled crystal oscillator, VCXO; 401)에 의해 발생된다. VCXO(81MHz로서 예시적으로 도시됨)의 출력 주파수는 81MHz, 74.25MHz, 27MHz 등일 수 있고 시스템 적용 결정(system application decision)이다. 발진기가 수정을 근거로 하기 때문에, 픽셀 클럭 주파수는 매우 안정하고 주파수 일탈이 상당히 작다. 예를 들어, 총괄적 제휴 수신기의 시스템 조건은 프레임 속도가 29.97002997...Hz 또는 30.00Hz인지에 관계없이, 픽셀 클럭 주파수가 단지 1000 분의 1 만큼 변한다는 것이다. 이 안정성은 VCXO(401)과 같은 VCXO에 의해 쉽게 만족된다.
도 4의 장치에서, 디스플레이 클럭들은 시스템 클럭에 간접적으로 위상 동기된다. 즉, VCXO(401)의 출력은 압축기 시스템 클럭에 위상 동기하기 위한 수신기 시스템 클럭 장치와 유사한 방식으로 SCR's를 통해 엔코더 또는 압축기 시스템 클럭에 위상 동기된다. 이는 3 분할 회로(divide by three circuit; 403) 및 SCR 처리기(26; 도 2)를 포함하는 루프에서 달성된다.
VCXO(401)에 의해 출력된 픽셀 속도 클럭은 분할 회로(404)에 결합된다. 라인당 1920 액티브 픽셀들 또는 라인당 총 2400 픽셀들이라 가정하면, 분할기(404)가 픽셀 속도 클럭을 1200으로 분할하도록 배치되어 2배 시간 라인 속도 신호를 제공한다. 이 신호는 2 분할 회로에 인가되어 수평 동기화 신호를 발생한다.
2배 시간 라인 속도 신호는 또한 프로그램가능 분할기(405)에 결합된다. 프레임당 1125 라인들을 가정하면, 프로그램가능 분할기(405)는 2배 시간 라인 속도 신호를 예를 들어 1125로 분할하도록 조절되어 60Hz 수직 또는 필드 속도 신호를 발생한다. 분할기(405)의 출력은 2 분할 회로(407)에 결합되어 프레임 속도 동기화 신호를 발생한다.
59.94005994...Hz 수직 신호에 대응하는 29.97002997...Hz의 프레임 속도 신호를 발생하기 위해 2배 시간 라인 속도 신호(또는 라인 속도 신호)를 전체 수로 분할하는 것은 불가능하다. 59.94005994...Hz 수직 속도 신호를 발생시키기 위해, 프로그램가능 분할기(405)에 인가된 분할 인수는 프레임당 1125 와 1127 라인간을 주기적으로 변화한다. 제수 1125가 "0"으로 표시되고 제수 1127이 "1"로 표시되고 프로그램가능 분할기(405)에 인가된 제수들이 패턴 0000000111111111에 따른 반복하는 16 프레임 시퀀스로 발생하면, 평균 필드 속도(수직 속도)는 정확히 59.94005994...Hz 일 것이다. 반복하는 16 프레임 시퀀스는 유효한 순간적인 59.94005994...Hz 수직 속도를 발생시키기 위해 패턴 1010101101010101,즉, 1010101101010101.1010101101010101.1010101101010101(여기서 "."은 시퀀스들간의 구분을 표시하기 위해서만 포함됨)에 따라 재배치될 수 있다. 교호하는 제수 패턴이 카운터(405)에 인가되면, 2 분할 회로(407)는 29.97002997...Hz 프레임 속도 동기화 신호를 제공한다.
비월 신호들(interlaced signals)이 발생되려면, 수직 또는 필드 속도 신호들이 요구되는데, 그 신호들은 전술된 바와 같이 발생된다. 설명에서, 분할기(405)에 인가된 제수들은 프레임 속도로 토글(toggle)되지, 필드 속도로 토글되지는 않는다. 제수들은 1127에 의한 분할에 의해 발생된 프레임들에서 발생하는 여분의 라인들이 우수 및 기수 필드들 양자간에 분할되는 것을 보장하기 위해 프레임 속도로 토글된다.
각각의 압축해제기가 난-인터레이스 신호만을 출력하도록 배치되면, 분할기(404)는 1200 보다는 오히려 2400에 의해 카운트 다운하도록 조절될 수 있다. 이 예에서, 2 분할 회로들(406 및 407) 둘 다가 필요치 않다. 프로그램가능 분할기(405)가 프레임 속도 신호들을 직접 제공할 것이다.
도 5는 다양한 제수들간에 토글될 수 있은 전형적인 프로그램가능 분할기 회로를 도시한다. 2 진 카운터(501)는 2 개의 시간 수평 속도 신호에 의해 클럭되고 프레임 속도 신호에 의해 리셋된다. (단순화를 위해, 도 5 모든 회로들은 에지3 트리거(trigger)된다고 가정된다.) 2 진 카운터에 의해 제공된 병렬 출력 신호들이 다수의 디코더들(502 내지 504)에 인가된다. 카운터(501)가 각각의 디코더와 관련된 각각의 제수에 대응하는 카운트 값에 도달할 때 각각의 디코더들은 출력 펄스를 제공한다. 예를 들어, 디코더는 1125에 의한 분할에 대응할 수 있다. 이 예에서, 디코더(1)는 2H 클럭 신호의 1125 펄스들의 발생을 나타내는 1125의 카운트 값을 출력하는 카운터(501)의 발생시에 펄스를 출력할 것이다. 각각의 디코더들(502 내지 504)의 출력들은 멀티플렉서(505)의 각 입력 단자들에 인가된다. 멀티플렉서(505)의 출력은 수직 속도 신호이다.
멀티플렉서(505)는 디코더들 중 상이한 디코더를 제수 토글 패턴에 따른 출력에 결합되도록 조절된다. 토글 패턴은 다른 멀티플렉서(507)를 제어함으로써 압축해제 제어기(또는 시스템 제어기)에 의해 선택된다.
다수의 토글 패턴들은 각각이 배타적 패턴을 포함하는 다수의 시프트 레지스트들(508 내지 510)에서 로드된다. 각 시프트 레지스터들 내의 토글 패턴들은 멀티플렉서(505)를 제어하기 위한 제어 신호들의 시퀀스이다. 이들 제어 신호들은 출력 프레임 속도 신호에 의해 선택된 시프트 레지스터의 외부에서 시프트되고 멀티플렉서(507)의 각 입력 단자들에 인가된다. 이들 패턴들은 피드백 접속을 통해 각각의 레지스터들에서 재순환되어 각각의 토글 패턴들을 형성한다. 멀티플렉서(507)는 원하는 프레임 속도(토글 패턴)에 따라 하나의 시프트 레지스터를 선택한다. 토글 패턴은 멀티플렉서(507) 제어 신호를 제공할 수 있어 하나의 디코더를 멀티플렉서(505)의 출력에 연속해서 결합시키거나, 2 개 이상의 디코더 출력 접속들을 멀티플렉서(505) 출력에 순차적으로(프레임 속도로) 결합시킨다. 도 4 와 관련하여 설명된 시스템에 대하여, 도 5의 장치는 2 개의 디코더, 즉, 제수 1125를 나타내는 디코더 및 제수 1127을 나타내는 디코더로 감소된 다수의 디코더들을 기질 수 있다. 게다가, 단일 토글 패턴 레지스터만이 요구된다.
도 5에 도시된 형태의 프로그램가능 카운터들은 다양한 제수 및 다양한 토글 패턴들이 요구되면 다루기 어렵게 된다. 도 6은 보다 다용도인 프로그램가능 카운터의 다른 형태를 도시한다. 도 6에서, 프로그램가능 다운 카운터(606)는 멀티플렉서(604)를 통해 각각의 제수들에 대응하는 값들로 프로그램된다. 멀티플렉서(604)는 토글 레지스터(605)에서 로드된 토글 패턴에 의해 프레임 속도로 토글된다. 각각의 프로그래밍 값은 멀티플렉서(604)에 결합된 각각의 출력 접속들을 갖는 각각의 래치들(601 내지 603)에 포함된다. 원하는 프로그래밍 값들 및 토글 패턴들은 시스템 또는 압축해제 제어기에 의해 래치들(601 내지 603) 및 레지스터(605)에서 로드된다. 압축해제 제어기는 압축된 비디오 신호에 응답하여, 현재의 비디오 신호의 프레임 속도를 검출할 것이다. 검출된 프레임 속도에 응답하여, 시스템은 시스템 메모리(도시되지 않음)에 저장된 적당한 토글 패턴 및 제수들을 선택할 것이고 선택된 것을 적당한 래치(601 내지 603) 및 레지스터(605)에 인가한다. 그 후에 레지스터는 멀티플렉스를 동작시키기 위해 활성화되어 원하는 교호 제수 시퀀스에 따라 카운트하기 위해 카운트(606)를 조절한다.
도 7은 도 3 및 도 4의 회로들의 하이브리드(hybrid)인 프로그램가능 동기화 신호 발생기이다. 이 회로는 도 4의 회로에서와 같이 간접적이기보다는 27MHz 수신기 시스템 클럭에 직접적으로 동기화되는 VCXO를 포함한다. 도 7의 실시예의 잔여부의 동작은 도 4의 회로에서 동일 번호들로 지정된 소자들의 동작과 유사하다.
교호 카운트 값들 또는 제수들의 개념은 전체 번호 분할에 의해 만들 수 없는 다른 프레임 속도를 제공하도록 확장될 수 있다. 그러나 비디오 신호 비월 프레임 동기화 신호들을 발생시키기 위해서, 제수들은 비월 프레임당 라인의 기수 때문에 바람직하게는 기수들일 것이다. 제수 1125 및 1127 간의 토글링 대신에, 제수 1121 및 1131 간의 토글링이 사용될 수 있다. 30.107Hz 및 29.84Hz 간의 임의의 프레임 속도는 제수들간의 적당한 토글링에 의해 지지될 수 있다.
프레임 시퀀스에 대한 대다수의 제수들간의 토글링은 대다수의 프레임 속도들을 발생시키는 것이 가능하다. 교호 제수들의 서로 다른 시퀀스들은 서로 다른 프레임 속도들을 발생시키는데 사용될 수 있다. 게다가, 마이크로프로세서와 같은 제어기는 반복하는 시퀀스들에서 상이한 제수들을 적당히 인가하지 못하도록 프로그램될 수 있다. 예를 들어, 프레임 동기화 신호를 제공하는 비- 표준 동기화 소스를 추적하는 프레임 동기화 신호들을 발생시키는 것이 요구됨을 고려해 보자. 이러한 시스템이 도 8에 도시된다.
도 8에서, 픽셀 클럭은 다른 실시예에서 도시된 바와 같은 위상 또는 주파수 동기 루프의 프리 러닝 수정 발진기 또는 제어 발진기일 수 있은 발진기(800)에 의해 발생된다. 픽셀 클럭 신호는 제 1 프로그램가능 카운터(804)에 인가된다. 이 경우, 카운터(804)는 시스템(도 1의 시스템과 같음)이 라인 포맷들당 다양한 픽셀을 수용할 수 있도록 프로그램가능 하다. 카운터(804)는 마이크로프로세서 시스템 제어기일 수 있은 처리기(816)에 의해 픽셀 클럭 신호를 적당한 인수로 분할하도록 조절되어 원하는 수평 속도 또는 2 배의 수평 속도(2 H) 신호를 제공한다. 즉, 시스템의 초기화시 처리기(816)는 제수에 대응하는 값을 래치(802)에 인가하는데, 그 후에 그 값은 처리기(816)에 의해 또한 제공되는 잼 펄스(jam pulse; Jp)에 응답하는 카운터(804)에 로드된다. 카운터(804)는 2 H 신호에 대한 총 수평 라인의 픽셀 주기들의 1/2과 동등한(만약 그렇게 프로그램되면 1H 신호에 대한 전체 수평 라인의 픽셀 주기들과 동등한) 다수의 픽셀 클럭 펄스들의 발생 시에 출력 펄스를 제공한다. 카운터(804)는 출력된 각각의 펄스에 의해 리셋되어 모듈 W를 유효하게 카운트하는데, 여기서 W는 래치(802)에 세트된 값에 의해 설정된다.
2 H 신호는 분할기(806)에서 2로 다운 분할되어 수평 동기화 신호를 제공한다. 2 H 신호는 또한 클럭으로서 제 2 프로그램가능 카운터(810)에 인가된다. 카운터(810)는 래치(808)에 세트된 값들에 의해 2 H 신호를 분할하도록 조절되어 수직 속도 신호를 제공한다. 수직 속도 신호는 회로(812)에서 2로 분할되어 프레임 동기화 신호를 발생시킨다. 프레임 동기화 신호는 카운터(810)의 입력 제어 단자 Jp에 인가되어, 각각의 프레임 주기에 카운터(810)의 JAM INPUT 포트에 원하는 제수에 대응하는 값을 인가한다. 원하는 제수에 대응하는 값은 일정할 수도 있고 또는 변화할 수도 있다.
프레임 동기화 신호는 이 경우엔 위상 검출기로서 도시된 비교기(814)의 한 입력에 인가된다. 기준 프레임 속도 신호(reference frame rate signal; REF SYNC)는 비교기의 제 2 입력에 인가된다. 비교기로부터의 출력은 처리기(816)에 인가된다. 처리기는 비교기에 의해 제공된 값들에 응답하여, 필요한 제수 또는 제수들에 응답하는 값들을 발생시키고, 그 값을 래치(808)에 인가한다. 새로운 제수들이 전체 프레임 카운트 이후에만 카운터(810)에 인가된다는 것에 주의하자. 즉, 카운터(810)는 프레임 주기 동안 중단되지 않고 새롭게 계산된 제수 값을 갱신한다. 각각의 프레임 주기 동안 제수에 대응하는 값을 갱신하는 것이 허용되지 않기 때문에, 각각의 프레임 주기들 동안, 거의 가장 느린 처리기들은 래치(808)에 제수 값들의 필요한 시퀀스를 발생시키고 인가하기 위해 상당한 시간을 갖는다.
제수 값들(또는 제수 값들에 대응하는 값들)의 시퀀스를 발생시키기 위한 전형적인 알고리즘은 도 9의 흐름도에 의해 설명된다. 이 알고리즘은 6 개의 상이한 제수들에 대응하는 6 개의 서로 다른 값들(N1 내지 N6) 중 한 값을 각각의 프레임 주기 동안 래치(808)에 인가한다. 원하는 프레임 속도보다 프레임 속도가 더 빠르거나/느릴수록, 인가된 값도 커지거나/작아져 보다 빠른 동작 개시 시간을 초래한다. 81MHz의 픽셀 클럭 및 프레임당 대략 1125 라인들을 가정하면, 전형적인 값들(N1 내지 N6)은 N1 = 1121; N2 = 1123; N3 = 1125; N4 = 1127; N5 = 1129; N6 = 1131 일 수 있다. 이 알고리즘은 위상차 값들 Φ이 위상 검출기(814)로부터 제어기(816)로 인가되는 도 8 과 유사한 시스템이라고 가정한다. 처리기에서, 현재의 위상차 값 Φ이 단계(900)에서 샘플링되고 단계(901)에서 테스트된다. 만약 위상차 값 Φ이 제 1 임계값(TH1)(REF SYNC으로부터의 약간의 일탈을 지시하는)보다 적으면, 단계(902)에서 극성에 대해 테스트된다. 만약 극성이 정극성이면, 제수 N3에 대응하는 값은 단계(904)에서 처리기 메모리로부터 액세스되고 래치(808)에 인가되며, 그렇지 않다면, 제수 N4에 대응하는 값이 단계(903)에서 래치(808)에 인가된다. 그후에, 시스템은 단계(904)로 리턴되어 그 다음의 위상차 신호를 대기한다.
단계(901)에서 Φ가 제 1 임계값보다 더 크면, 단계(901)에서 제 2 임계값 TH2에 대해 또한 테스트된다. 만약 Φ가 제 2 임계값(TH2; REF SYNC으로부터의 약간 큰 일탈을 나타냄)보다 더 작으면, 상기는 단계(906)에서 극성에 대해 테스트된다. 만약 극성이 정극성이면, 제수 N2에 대응하는 값이 단계(908)에서 처리기 메모리로부터 액세스되고 래치(808)에 인가되며, 만약 그렇지 않다면, 제수 N5에 대응하는 값이 단계(907)에서 래치(808)에 인가된다. 그후에, 시스템은 단계(900)로 리턴되어 그 다음의 위상차 신호를 대기한다.
단계(905)에서 Φ가 제 2 임계값(TH2)(REF SYNC로부터의 일탈을 나타냄)보다 크면, 단계(909)에서 극성에 대해 테스트된다. 극성이 정극성이면, 제수 N1에 대응하는 값이 단계(911)에서 처리기 메모리로부터 액세스되고, 래치(808)에 인가되며, 만약 그렇지 않다면, 제수 N6에 대응하는 값이 단계(910)에서 래치(808)에 인가된다. 그 후에 시스템은 단계(900)로 리턴하여 다음의 위상차 신호를 대기한다.
이 알고리즘의 변형들은 쉽게 도출될 수 있다. 예를 들어, 위상차 신호는 다양한 임계값들에 대한 테스트 전에 필터되거나 통합될 수 있다. 게다가, 래치에 인가된 값들의 시퀀스에 제한들을 둘 수 있다. 예를 들어, 더 큰 값들 N1(N6)의 적용은 연속한 프레임들에서 2 배로 발생하지 않도록 제한될 수 있다, 다른 대안으로서, 일단 시스템이 실제로 동기화되면, 그 값들(N1 내지 N3) 중의 값들이 값들(N4 내지 N5) 중의 값들로 교대되도록 강제될 수 있다. 다른 변형은 우수 및 기수 제수들의 사용을 포함할 수 있다.
도 8의 실시예는 비디오 신호 처리 시스템의 환경에서 설명되었지만, 회로 기술분야의 숙련자는 위상 또는 주파수 트랙킹 동기화 신호들의 발생을 필요로 하는 아주 다양한 시스템들에서 구현될 수 있음을 이해할 것이다.
본 발명은 서로 다른 속도들로 동기화 신호들을 선택적으로 제공하기 위한 프로그램가능 동기화 시스템을 제공한다.

Claims (3)

  1. 압축된 비디오 신호 처리 장치에 있어서,
    압축된 비디오 신호의 소스(11)와;
    상기 압축된 비디오 신호에 포함된 시간 스탬프들(time stamps)과 동기화된 시스템 클럭을 제공하기 위한 시스템 클럭 발생기를 포함하는 반전 트랜스포트 처리기(inverse transport processor; 13)로서, 상기 시스템 클럭 발생기는 상기 반전 트랜스포트 처리기를 적어도 부분적으로 활성화시키도록 결합되는, 상기 반전 트랜스포트 처리기(13)와;
    상기 반전 트랜스포트 처리기에 결합된 압축해제기(14)로서, 상기 시스템 클럭 발생기로부터 분리되고 상기 압축해제기를 적어도 부분적으로 활성화시키도록 결합된 픽셀 클럭 발생기를 포함하는, 상기 압축해제기(14)와;
    상기 픽셀 클럭 발생기에 결합되고 상기 압축해제기에 응답하며, 다수의 디스플레이 속도들간에 압축해제된 비디오 신호 디스플레이의 속도를 제어하기 위한 동기화 신호들을 선택적으로 발생시키는, 동기화 신호 회로(14, 16, 20)를 포함하는 것을 특징으로 하는, 압축된 비디오 신호 처리 장치.
  2. 제 1 항에 있어서, 상기 픽셀 클럭 신호를 상기 시스템 클럭 신호에 위상 동기화시키기 위한 회로를 더 포함하는 것을 특징으로 하는, 압축된 비디오 신호 처리 장치.
  3. 제 2 항에 있어서, 상기 픽셀 클럭 신호를 상기 시스템 클럭 신호에 위상 동기화시키기 위한 상기 회로는:
    상기 픽셀 클럭 신호를 제공하기 위한 제어 발진기와;
    전송된 데이타 패킷들의 소스로서, 상기 전송된 데이타 패킷들 중의 패킷들은 시스템 클럭 기준들(SCR's)을 포함하는, 상기 전송된 데이타 패킷들의 소스와;
    상기 데이타 패킷들로부터 상기 시스템 클럭 기준들을 추출하기 위한 회로와;
    상기 픽셀 클럭 신호의 펄스들 또는 그것의 약수를 카운트하기 위한 모듈로 카운터와;
    국부 클럭 기준들을 발생시키기 위해, 미리 결정된 순간들에서 상기 모듈로 카운터에 의해 제공된 카운트 값들을 저장하기 위한 저장 수단과;
    상기 제어 발진기를 제어하기 위해, 제어 신호를 발생시키는 상기 시스템 클럭 기준들 및 상기 국부 클럭 기준들에 응답하는 제어 회로와;
    상기 시스템 클럭 신호를 제공하기 위한 다른 제어 발진기(further modulo counter)와;
    상기 시스템 클럭 신호의 펄스들 또는 그것의 약수를 카운트하기 위한 다른 모듈로 카운터와;
    다른 국부 클럭 기준들을 발생시키기 위해, 미리 결정된 순간들에서 상기 다른 모듈로 카운터에 의해 제공된 카운트 값들을 저장하기 위한 저장 수단과;
    상기 다른 제어 발진기를 제어하기 위해, 제어 신호를 발생시키는 상기 시스템 클럭 기준들 및 상기 다른 국부 클럭 기준들에 응답하는 제어 회로를 포함하는 것을 특징으로 하는, 압축된 비디오 신호 처리 장치.
KR1020040047459A 1995-12-12 2004-06-24 압축된 비디오 신호 처리 장치 KR100600428B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US08/571,040 US6310922B1 (en) 1995-12-12 1995-12-12 Method and apparatus for generating variable rate synchronization signals
US571,040 1995-12-12
KR1019960064294A KR100474789B1 (ko) 1995-12-12 1996-12-11 동기화신호발생회로및압축된비디오신호처리장치

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1019960064294A Division KR100474789B1 (ko) 1995-12-12 1996-12-11 동기화신호발생회로및압축된비디오신호처리장치

Publications (1)

Publication Number Publication Date
KR100600428B1 true KR100600428B1 (ko) 2006-07-13

Family

ID=24282080

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1019960064294A KR100474789B1 (ko) 1995-12-12 1996-12-11 동기화신호발생회로및압축된비디오신호처리장치
KR1020040047459A KR100600428B1 (ko) 1995-12-12 2004-06-24 압축된 비디오 신호 처리 장치

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1019960064294A KR100474789B1 (ko) 1995-12-12 1996-12-11 동기화신호발생회로및압축된비디오신호처리장치

Country Status (8)

Country Link
US (1) US6310922B1 (ko)
EP (1) EP0779741B1 (ko)
JP (1) JP3924031B2 (ko)
KR (2) KR100474789B1 (ko)
CN (2) CN1106108C (ko)
CA (2) CA2189812C (ko)
DE (1) DE69636429T2 (ko)
MY (1) MY120680A (ko)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3775461B2 (ja) * 1998-12-03 2006-05-17 セイコーエプソン株式会社 印字装置、その印字方法及び記録媒体
KR100281885B1 (ko) * 1998-12-28 2001-02-15 윤종용 디지털 신호 수신장치의 클럭 주파수 변환장치
US6522363B1 (en) 1999-07-30 2003-02-18 Thomson Licensing S.A. Display frame rate adaptation
KR100311477B1 (ko) * 1999-08-21 2001-10-18 구자홍 디지털 티브이(Ｄｉｇｉｔａｌ ＴＶ)의 동기신호 발생장치
US7366961B1 (en) 2000-01-24 2008-04-29 Ati Technologies, Inc. Method and system for handling errors
US6999424B1 (en) 2000-01-24 2006-02-14 Ati Technologies, Inc. Method for displaying data
US6988238B1 (en) 2000-01-24 2006-01-17 Ati Technologies, Inc. Method and system for handling errors and a system for receiving packet stream data
US8284845B1 (en) 2000-01-24 2012-10-09 Ati Technologies Ulc Method and system for handling data
US6785336B1 (en) 2000-01-24 2004-08-31 Ati Technologies, Inc. Method and system for retrieving adaptation field data associated with a transport packet
US6804266B1 (en) 2000-01-24 2004-10-12 Ati Technologies, Inc. Method and apparatus for handling private data from transport stream packets
US6885680B1 (en) 2000-01-24 2005-04-26 Ati International Srl Method for synchronizing to a data stream
US6778533B1 (en) 2000-01-24 2004-08-17 Ati Technologies, Inc. Method and system for accessing packetized elementary stream data
US6763390B1 (en) * 2000-01-24 2004-07-13 Ati Technologies, Inc. Method and system for receiving and framing packetized data
US6754839B1 (en) * 2000-03-17 2004-06-22 Exar Corporation UART clock wake-up sequence
US6573944B1 (en) * 2000-05-02 2003-06-03 Thomson Licensing S.A. Horizontal synchronization for digital television receiver
US6674805B1 (en) * 2000-05-02 2004-01-06 Ati Technologies, Inc. System for controlling a clock signal for synchronizing a counter to a received value and method thereof
US7095945B1 (en) 2000-11-06 2006-08-22 Ati Technologies, Inc. System for digital time shifting and method thereof
WO2002071639A1 (en) * 2001-03-05 2002-09-12 Intervideo, Inc. Systems and methods for error resilient encoding
JP2003037485A (ja) * 2001-07-24 2003-02-07 Mitsubishi Electric Corp クロック発生回路
US7091762B2 (en) * 2001-10-09 2006-08-15 Gallitzin Allegheny Llc Systems and methods for minimizing harmonic interference
US7071996B2 (en) * 2002-07-19 2006-07-04 Sun Microsystems, Inc. Synchronizing video formats with dissimilar timing
KR100580177B1 (ko) * 2003-09-22 2006-05-15 삼성전자주식회사 디지털 방송 수신 시스템에서 디스플레이 동기 신호 생성 장치 및 디코더와 그 방법
US8442123B2 (en) * 2003-11-26 2013-05-14 Sanyo Electric Co., Ltd. Device, signal generation/decoding device, video transmission device, video reception device, and video transmission/reception system
KR100622351B1 (ko) * 2005-01-07 2006-09-19 삼성전자주식회사 비디오 화소 클록 생성방법 및 이를 이용한 비디오 화소클록 생성장치
US7844762B2 (en) * 2006-02-24 2010-11-30 Silicon Image, Inc. Parallel interface bus to communicate video data encoded for serial data links
KR100744135B1 (ko) * 2006-02-28 2007-08-01 삼성전자주식회사 오실레이터 클럭 신호를 이용하여 시스템 클럭 신호를생성하는 디스플레이용 구동 집적회로 및 디스플레이용구동 집적회로의 시스템 클럭 신호 생성 방법
KR100790984B1 (ko) * 2006-03-03 2008-01-02 삼성전자주식회사 Ｄｏｔ 클럭 신호의 주파수에 관계없이 일정한 주파수의시스템 클럭 신호를 생성하는 디스플레이용 구동 집적회로및 시스템 클럭 신호 생성 방법
US9747656B2 (en) 2015-01-22 2017-08-29 Digimarc Corporation Differential modulation for robust signaling and synchronization
CN104725279B (zh) * 2015-02-12 2018-03-02 威海迪素制药有限公司 一种N‑Boc‑联苯丙氨酸衍生物的制备方法
CN110085157A (zh) * 2019-04-23 2019-08-02 北京集创北方科技股份有限公司 时钟信号发生电路、驱动芯片、显示装置及时钟信号发生方法
CN116648741A (zh) * 2021-12-24 2023-08-25 京东方科技集团股份有限公司 背光控制芯片、驱动方法及背光控制系统、近眼显示装置

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3581011A (en) * 1967-10-23 1971-05-25 Telemation Television broadcast synchronizing apparatus and method
US4169659A (en) * 1977-05-30 1979-10-02 Rca Corporation Multiple standard television sync generator
JPS5912224B2 (ja) * 1978-02-25 1984-03-21 日本ビクター株式会社 カラ−テレビジョン方式における信号発生回路
JPS6033031B2 (ja) * 1978-12-22 1985-07-31 ソニー株式会社 Ｐａｌ方式の同期信号発生器
JPS5871784A (ja) * 1981-10-26 1983-04-28 Hitachi Ltd 固体カラ−ビデオカメラの同期信号発生回路
US4500909A (en) * 1982-01-21 1985-02-19 Victor Company Of Japan, Ltd. Synchronizing signal generating apparatus
JPS58191573A (ja) * 1982-05-06 1983-11-08 Victor Co Of Japan Ltd 水平走査周波数逓倍回路
US4679005A (en) * 1985-01-23 1987-07-07 Sony Corporation Phase locked loop with frequency offset
DE3705629A1 (de) 1987-02-21 1988-09-01 Thomson Brandt Gmbh Programmierbarer frequenzteiler sowie verfahren zur erzeugung eines niederfrequenten signals aus einem hochfrequenten signal
US4847875A (en) * 1987-02-26 1989-07-11 American Telephone And Telegraph Company Timing circuit including jitter compensation
EP0385181B1 (en) * 1989-02-17 1995-07-05 Matsushita Electric Industrial Co., Ltd. Tuner station selecting apparatus
EP0491064A1 (de) * 1990-12-17 1992-06-24 Siemens Aktiengesellschaft Verfahren und Anordnung zum Teilen der Frequenz einer Wechselspannung mit einem nicht ganzzahligen Teilungsfaktor
JP2745869B2 (ja) * 1991-07-11 1998-04-28 日本電気株式会社 可変クロック分周回路
FR2680058B1 (fr) * 1991-07-30 1994-01-28 Sgs Thomson Microelectronics Sa Procede et dispositif de synchronisation d'un signal.
JP3496725B2 (ja) * 1992-10-16 2004-02-16 ソニー株式会社 多重化データ分離装置
US5506932A (en) 1993-04-16 1996-04-09 Data Translation, Inc. Synchronizing digital audio to digital video
US5381181A (en) 1993-05-13 1995-01-10 Thomson Consumer Electronics, Inc. Clock recovery apparatus as for a compressed video signal
US5486864A (en) 1993-05-13 1996-01-23 Rca Thomson Licensing Corporation Differential time code method and apparatus as for a compressed video signal
US5459789A (en) 1994-04-22 1995-10-17 Thomson Consumer Electronics Packet TV program component detector
US5502502A (en) * 1995-03-06 1996-03-26 Honeywell Inc. PLL-based method and apparatus for generating video drive signals from various sync formats
US5721514A (en) * 1995-11-22 1998-02-24 Efratom Time And Frequency Products, Inc. Digital frequency generation in atomic frequency standards using digital phase shifting
KR0152226B1 (ko) * 1995-12-11 1998-11-02 양승택 시스템 클럭 발생기
KR100199960B1 (ko) * 1996-11-30 1999-06-15 김영환 동기 클럭 생성 및 재생장치
US5742799A (en) * 1997-02-18 1998-04-21 Motorola, Inc. Method and apparatus for synchronizing multiple clocks

Also Published As

Publication number Publication date
CA2189812C (en) 2004-06-08
MY120680A (en) 2005-11-30
CN1440188A (zh) 2003-09-03
JPH09238130A (ja) 1997-09-09
US6310922B1 (en) 2001-10-30
EP0779741B1 (en) 2006-08-09
KR100474789B1 (ko) 2005-06-22
CA2425870A1 (en) 1997-06-13
JP3924031B2 (ja) 2007-06-06
MX9606433A (es) 1997-10-31
EP0779741A3 (en) 1999-02-24
CA2189812A1 (en) 1997-06-13
DE69636429D1 (de) 2006-09-21
DE69636429T2 (de) 2007-02-01
KR970057940A (ko) 1997-07-31
CN1191708C (zh) 2005-03-02
CA2425870C (en) 2004-03-30
CN1106108C (zh) 2003-04-16
EP0779741A2 (en) 1997-06-18
CN1155211A (zh) 1997-07-23

Similar Documents

Publication Publication Date Title
KR100600428B1 (ko) 압축된 비디오 신호 처리 장치
KR100449116B1 (ko) 영상신호처리장치
KR100291492B1 (ko) 압축비디오신호용동기화장치
KR100338222B1 (ko) 압축된비디오신호용클록장치
US8295365B2 (en) Wireless receiver
KR19990063287A (ko) 디지털 화상 복호 방법 및 장치
US20160366431A1 (en) Video decoding device and video decoding method
JP3815854B2 (ja) ディジタルｐｌｌ回路およびｍｐｅｇデコーダ
US20050057690A1 (en) Display synchronization signal generator in digital broadcast receiver
MXPA96006433A (en) A method and apparatus for generating variable speed synchronization signals
US20070110166A1 (en) Method and device for determining the position of at least one point of reflection of an obstacle
US6624852B1 (en) Sync signal correcting apparatus for DTV receiver
KR0157496B1 (ko) 주파수조절장치
JPH1028245A (ja) 映像信号処理装置
JP2006042250A (ja) 無線映像送信装置及び無線映像受信装置及び無線映像送受信システム
JP2008010912A (ja) 動画像復号装置

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130618

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140630

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150617

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160616

Year of fee payment: 11

EXPY Expiration of term