CN1191708C - 压缩视频信号处理装置 - Google Patents

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Abstract

一种压缩视频信号处理装置，包括用于有选择地提供不同频率同步信号的可编程同步系统，该处理装置包括：压缩视频信号源(11)；反向传输处理器(13)，包括用于提供与包含在压缩视频信号中的时间标记同步的系统时钟的系统时钟产生器；解压缩装置(14)，所述解压缩装置连接到反向传输处理器；并包括与所述系统时钟产生器分开的象素时钟产生器，用于提供象素时钟；同步信号电路(18，19，20)，连接到所述象素时钟产生器，并响应所述解压缩装置而有选择地产生同步信号以在多个显示频率之间控制一个解压缩视频信号显示频率。

Description

压缩视频信号处理装置
本申请是申请日为1996年12月12日，申请号为96121603.4，发明名称为“用于产生可变频率同步信号的方法和装置”的发明专利申请的分案申请。
技术领域
本发明涉及一种压缩视频信号处理装置，包括用于有选择地提供不同频率的同步信号的可编程同步系统，其中的一个特定实例是为显示以MPEG压缩形式传送的不同模式的视频信号而提供不同的帧同步频率。在本文中，MPEG是指由国际标准化组织(ISO)的动态图象专家组(Motion PictureExperts Group)发起的压缩标准。
背景技术
这里将在MPEG视频信号接收机的环境中描述本发明，但是不应当认为本发明局限于视频信号的使用场合或局限于MPEG信号处理系统。
压缩的视频信号的MPEG标准的非常灵活之处在于可以压缩和传输具有不同显示模式的视频信号。例如，可以压缩帧频各不相同的源信号，而兼容的接收机可望有能力以适宜的帧频再现和显示相应的信号。特别要提及，当前正在由FCC(美国联邦通信委员会)进行审查中的“大联盟高清晰度电视系统”(the Grand Alliance High Definition Television system)接纳了具有29.97002997...Hz或30.000000Hz帧频的MPEG压缩视频信号。该压缩的信号含有指示出接收信号帧频的数据字段，根据这个数据字段，服从大联盟系统的接收机自适应地重新配置以便以所指示的帧频来显示该收到的信号。
系统级别的MPEG压缩信号含有时间标记形式的同步信号。这些时间标记以27MHz的视频信号压缩系统时钟信号为基准。这些时间标记中的一个称作显现时间标记(Presentation Time Stamp)或PTS，它出现在压缩信号的视频级别中、与进行压缩的源信号的帧的出现相同步、并且对于将要由各个接收机显示解压缩帧的精确时间起决定性作用。第二个称作系统时钟基准(System Clock Reference)或SCR的时间标记包含在压缩信号的系统级别之中。在该系统级别内，将压缩的视频信号分割成一些精确设计的数据包。上述那些SCR就包含在这些数据包中，这些SCR表示出有关数据包形成/发送的精确时间。各个接收机利用这些SCR来使接收机中的系统时钟同步到压缩装置中的系统时钟。
将接收机系统时钟同步到压缩装置系统时钟，使得各个接收机分类缓存所接收的信号所需的存贮器容量为最小。接收机系统时钟作为一种标准被解压缩装置利用来对压缩信号进行解码。因为接收机系统时钟与各PTS被作为基准的压缩装置系统时钟同步，所以解码后信号的显示也可以通过该接收机系统时钟来定时。然而，在广播信号接收机中使用信号时钟基准则有一些缺点。例如，发送次数不多的数据常常可能被丢失或不可靠，必须对解压缩信号作差错掩盖处理。这些处理势必打断解码数据的正常流动，并且可能妨碍与有关的PTS相应的帧的正常显示。还有，可能产生各种显示特点，例如停格(freeze frame)，这也打断了各PTS与系统时钟的适当联系。
发明内容
为克服现有技术的上述缺点，本发明的目的在于提供一种压缩视频信号处理装置，包括用于有选择地提供不同频率的同步信号的可编程同步系统。
本发明的压缩视频信号处理装置包括：压缩视频信号源(11)；反向传输处理器(13)，包括用于提供与包含在压缩视频信号中的时间标记同步的系统时钟的系统时钟产生器；解压缩装置(14)，所述解压缩装置连接到反向传输处理器；并包括与所述系统时钟产生器分开的象素时钟产生器，用于提供象素时钟；以及同步信号电路(18，19，20)，所述同步信号电路连接到所述象素时钟产生器，并响应所述解压缩装置而有选择地产生同步信号以在多个显示频率之间控制一个解压缩视频信号显示频率。
附图说明
图1是实施本发明的兼容MPEG的视频信号接收机的方框图；
图2是图1接收机的接收机系统时钟产生器的方框图；
图3是实施本发明的用于提供视频信号显示同步信号的可编程同步信号产生器的方框图；
图4、7和8是实施本发明的用于提供视频信号显示同步信号的其他形式的可编程同步信号产生器的方框图；
图5和6是可在图4装置中实现的另外两种可编程分频器的方框图；
图9是表示用于在图8装置中产生垂直同步信号的可编程计数器编程的流程图。
具体实施方式
参照图1，发送的压缩视频信号，例如MPEG兼容的信号，在天线10被检测到并且被施加到调谐器-解调制器11。调谐器-解调制器11可包含均衡电路和模数变换器。在系统控制器16的控制下，调谐器-解调制器调谐到需要的频道，检测和解调制所需频率的载波并且将基带数字信号提供到前向纠错(FEC)电路12。电路12可包括用于纠正在接收信号中由发送引起的差错的里德-索洛蒙(Reed-Solomon)纠错和网格(trellis)解码电路。纠错后的信号加到反向传输处理器13。
反向传输处理器执行多种功能，包括：从时分复用的数据包流中分离出需要的压缩信号数据包、从选出的数据包中提取数据包中的有效数据(payload)、对加密的信号有效数据进行解码、分类缓存选出的信号以及产生接收机系统时钟。一个示范性的反向传输处理器电路可以在美国专利第5,459,789号中找到。分离后的压缩音频信号加到音频信号解压缩器15，分离后的压缩视频信号加到视频信号解压缩器14，分离后的数据信号例如节目指南加到可包含微处理器的系统控制器16。
视频信号解压缩器含有与解压缩存贮器17配合的电路以对接收的视频信号进行解压缩。解压缩的视频信号装入存贮器17的一部分，可用于以适当的帧频的显示。在本例中解压缩器14还包括根据本发明的显示器时钟产生器。显示器时钟产生器提供象素频率、水平行频和场/帧频信号。象素频率信号用于至少从显示存贮器读出解压缩的信号，也可用于解压缩处理自身。行频和场/帧频信号加到偏转电路20以产生施加到显示装置(未示出)的信号。
来自存贮器17的解压缩视频信号加到信号变换器18，该信号变换器含有对信号重新格式化以便显示的电路。例如，信号变换器可以包括将4:2:0格式的视频信号变换成4:2:2格式的装置和将非隔行显示的信号变换成隔行显示信号的装置等等。
从单元18提供的变换后信号的格式是Y、R-Y和B-Y。这些信号加到色矩阵19去产生数字的R、G和B信号，这些信号还可包括对比度、亮度和颜色校正控制。数字R、G和B信号加到数模转换电路21，以将R、G和B信号各自变换成适用于显示器驱动器电路(未示出)的模拟形式。
图2表示举例的接收机系统时钟产生器25。在本实施例中，从前向纠错电路12来的数据耦合到反向传输处理器32和SCR数据包检测器31。反向传输处理器32从各个传输数据包有效数据中分离出传输数据包头标数据。反向传输处理器32响应该传输头标数据将视频信号有效数据(这里称为服务数据1)加到例如视频解压缩装置14，并将辅助数据(这里称为服务数据2)加到适当的诸如系统控制器16之类的辅助数据处理单元。典型地包含在辅助数据中的各个SCR经路经选择存贮到存贮器单元34。
SCR数据包检测器31可以是安排来识别传输数据包头标中适当标帜的匹配滤波器，该SCR数据包检测器在出现含有一SCR的传输数据包时产生一控制脉冲。该控制脉冲加到锁存器35，锁存器35响应控制脉冲而存贮由本地计数器36当前表示出来的计数值。本地计数器36设置成对由例如电压控制振荡器(VCO)37提供的脉冲进行计数。计数器36安排成与对应计数器对同一数目的模(modulo)计数，该对应计数器位于信号编码器装置(未示出)中，该信号编码器装置产生包含在传输数据包内的SCR。
电压控制振荡器37产生典型值为27MHz的接收机系统时钟信号。由时钟控制器39提供的经低通滤波的误差信号控制该电压控制振荡器37。该误差信号可以按以下方法产生。将时刻n来到的SCR称作SCRn，将同时存贮在锁存器35中的计数值称作Ln。时钟控制器读出相继的SCR和L值，形成与下列差值成比例关系的误差信号：
E｜SCRn-SCRn-1｜-｜Ln-Ln-1｜
误差信号E被利用来调节电压控制振荡器37使其表现的频率趋向于消除该误差信号E。由时钟控制器39产生的误差信号的形式可以是脉冲宽度调制的信号，低通滤波器38可以用模拟元件实现。
在另一种配置的装置中，计数器36可以在启动时进行初始化，以表示与第一次检测的SCR相等的计数值。此后可以产生与差值(SCRn-Ln)成比例的误差信号。然而这种装置要求有复杂得多的计数器电路和将第一次接收的SCR加到计数器的路由电路。
以上两种装置中，电压控制振荡器的自由振荡频率必须相当接近编码器/压缩器中系统时钟的频率。
在图2中，有第二时钟产生器26。该时钟产生器26与图4装置中所示的VCXO相结合以产生象素显示时钟。时钟产生器26的工作与时钟产生器25的工作相似，因此不予细述。
参照图3，该图表示包括在视频解压缩器14中的显示时钟产生器的第一个实例。虽然显示时钟产生器和系统时钟是分开的，但是最好是将显示时钟同步到系统时钟上。在图3中，同步是通过将显示时钟与27MHz的接收机系统时钟锁相来实现的。
在图3中，通过将显示时钟产生器锁相到其上的系统时钟除以不同的因子来产生不同的同步(帧)频率。用可编程分频器301来实现这一除法，可编程分频器301在解压缩器控制器的控制下将系统时钟除以数值N。数值N根据需要的帧频来选择。例如，如果需要的显示帧频为30.000000Hz，则选择的数值N为1000。另外，如果需要的显示帧频为29.97002997...Hz，则选择的数值为1001。
倍除后的系统时钟信号加到包含在锁相环中的相位比较器302的第一输入端，该锁相环由环路滤波器303、压控振荡器(VCO)304和M倍除电路305组成。该锁相环属于常规设计，信号处理领域的技术人员能够理解它的操作。VCO304的输出频率和M倍除电路305中因子M的数值要由所希望的象素时钟频率来决定。例如，如果象素时钟频率选择在74.25MHz，则值M必须是2750。
为了产生合适的帧同步信号，象素时钟频率加到电路306中另外的分频器。假定每行有2200个象素，则74.25MHz时钟用2200来除以便产生33.750KHz的行频信号。最后，假定每帧有1125行，则行频信号加到在电路306中的第二个分频电路，将行频信号除1125以产生帧频信号。
图3的电路产生出可接受的象素时钟和可选择的帧频信号。然而，相位检测器302-环路滤波器303的组合却用比象素时钟频率相对低的频率的误差信号，这是所不希望的。克服这一缺点的更好的实施例示于图4中。
图4的系统产生不受显著的VCO误差信号支配的象素时钟信号。在图4中，象素时钟由压控晶体振荡器VCXO401产生。VCXO的输出频率(在图中未出为81MHz)可以是81MHz、74.25MHz、27MHz等等，这取决于系统的应用场合。由于振荡器的基础是晶体，所以象素时钟频率十分稳定，频率偏差相当地小。例如，“大联盟”接收机对系统的要求是象素时钟频率的变化不超过千分之一，不管帧频是29.97002997...Hz还是30.00Hz。这样的稳定度用例如VCXO401的VCXO就可轻易达到。
在图4装置中，显示时钟是间接锁相到系统时钟。即，VCXO401的输出通过SCR锁相到编码器或压缩器的系统时钟，其方式与接收机系统时钟装置锁相到压缩器系统时钟相类似。在包括3倍除电路403和(图2的)SCR处理器26的环路中实现所述的锁相。
VCXO401的象素频率时钟输出耦合到倍除电路404。假定每行的有效象素是1920个或每行的总象素是2400个，则安排倍除器404使得将象素频率时钟除以1200以提供二倍行频的信号。此信号加到2倍除电路406以产生水平同步信号。
二倍行频信号也耦合到可编程除法器405。假定每帧有1125行，为了产生60Hz的垂直频率即场频信号，可编程除法器405调整到将二倍行频信号除以例如1125。除法器405的输出耦合到2倍除电路407以产生帧频同步信号。
不可能将二倍行频信号(或行频信号)除以整数来产生对应于59.94005994…Hz垂直频率信号的29.97002997…Hz帧频信号。为了产生59.94005994…Hz垂直频率信号，加到可编程除法器405的除法因子周期性地在每帧1125行和1127行之间变换。假若除数1125用“0”表示，除数1127用“1”表示，并且加到可编程除法器405的除数按照0000000111111111的模式以16帧序列反复出现，则平均场频(垂直频率)将刚好是59.95005994…Hz。可以按照模式1010101101010101来安排反复的16帧序列，即，1010101101010101.1010101101010101.1010101101010101(其中加入“.”仅仅是为了指示序列之间的分界)以产生有效的瞬时59.94005994...Hz垂直频率。当该交替的除数模式加到计数器405时，二倍除电路407就提供29.97002997...Hz的帧频同步信号。
如要产生隔行扫描信号，就需要上述产生的垂直或场频信号。注意，在以上说明中，加到除法器405的除数是以帧频而不是以场频选接(toggle)的。以帧频选接除数保证了除以1127时在帧中出现的额外行被分配到奇数场和偶数场这两种场中。
如果安排相应的解压缩器仅输出逐行扫描信号，则可以将除法器404调节到以2400分频而不是以1200分频。这时，两个二倍除电路406和407都不必要了。可编程除法器405将直接提供帧频信号。
图5表示可以选接不同除数的示范性可编程分频器电路。二进制计数器501以二倍行频信号为时钟，并用帧频信号复位。(为简单起见，假定图5的所有电路均由边沿触发。)由二进制计数器提供的并行输出信号加到多个解码器502-504。当计数器501到达相应的与有关解码器有关的除数的计数值时，有关的解码器就提供一输出脉冲。例如，解码器1可以响应于除1125，此时，在计数器501输出表示出现了1125个2H时钟信号脉冲的计数值1125的情况下，解码器1将输出一脉冲。有关的解码器502-504的输出加到多路转换器(MUX)505的有关输入端。多路转换器505的输出就是垂直频率信号。
使多路转换器505调整得能按照除数选接模式一次将不同解码器中的一个连接到它的输出。选接模式由解压缩控制器(或系统控制器)通过另外的多路转换器507来选择。
多个选接模式被装入多个移位寄存器508-510中，其中的每个寄存器含有专用模式。有关移位寄存器中的选接模式是一用于控制多路转换器505的控制信号的序列。这些控制信号由输出的帧频信号从所选的移位寄存器中移出并加到多路转换器507的有关输入端。这些模式通过反馈连接在各自的寄存器中重复循环以产生重复的选接模式。多路转换器507根据需要的帧频(选接模式)选择一个移位寄存器。选接模式可以向多路转换器505提供控制信号以持续地将一个解码器连接到该多路转换器的输出上，或者顺序地(以帧频的速度)将二个或更多个解码器的输出端选接到多路转换器505的输出。对于用图4描述的系统，图5的装置可以将多个解码器减少到二个，其中一个表示除数1125，另一个表示除数1127。此外，只需一单个选接模式寄存器。
如果要求有大量的除数和大量的选接模式，图5所示形式的可编程计数器就变得不实用了。图6表示具有较多方面适应性的另一种形式的可编程计数器。在图6中，可编程分频计数器606通过多路转换器604用对应于各有关的除数的各种数值来编程。多路转换器604由装载在选接寄存器605中的选接模式以帧频的速度选接。各有关的编程数值包含在有关锁存器601-603中，这些有关的锁存器有连接到多路转换器604的有关输出接头。由系统控制器和解压缩控制器中的任一个控制器来将要求的编程数值和选接模式分别装入锁存器601-603和寄存器605中。解压缩控制器响应压缩视频信号而检测当前视频信号的帧频。系统响应检测的帧频而选取存贮在系统存贮器(未示出)中合适的选接模式和除数，然后将它们加到合适的锁存器601-603和寄存器605。接着，寄存器被激励以操作多路转换器604使计数器606调节到按照要求的交替除数顺序来计数的状态。
图7表示的可编程同步信号产生器是图3和图4电路的混合电路。该电路包括VCXO，该VCXO直接地而不是如图4电路那样间接地同步到27MHz接收机系统时钟上。图7实施例其余部分的操作与图4电路中相同标号的单元的操作相同。
交替计数值或交替除数的概念可以扩展，以提供其他不能用整数除法产生的帧频。然而为了产生隔行扫描帧同步信号的视频信号，由于每个隔行扫描的帧的行数为奇数，所以除数最好都是奇数。可以使用除数1121和1131之间的选接而不使用1125和1127之间的选接。通过除数之间适当的选接可以支持在30.107Hz和29.84Hz之间的任一帧频。
在整个帧的序列上在大量除数之间进行选接，使大量帧频的产生成为可能。可以应用不同序列的交替除数来产生不同的帧频。此外，可对诸如微处理器之类的控制器编程，以自适应地施加不以重复序列出现的不同除数。例如，设想有需要产生跟踪非标准来源信号的帧同步信号，而该来源信号提供一帧同步信号。这样的系统在图8中示出。
在图8中，象素时钟由振荡器800产生，该振荡器可以是自由振荡器的晶体振荡器或是在其他实施例表示的锁相或锁频环中的受控振荡器。象素时钟信号加到第一可编程计数器804。在这种情况下，计数器804是可编程的，使得系统(如图1那样的系统)能容纳许多种每行不同象素数的格式。可以是微处理器系统控制器的处理器816使计数器804处于这样的状态，即，将象素时钟信号除以适当的因子以提供所要求的水平频率或二倍水平频率(2H)信号。就是说，一旦系统进行了初始化，处理器816就给锁存器802加上对应于该除数的数值，于是该数值接着响应也是由处理器816提供的止动脉冲(jam pulse)JP，而被装入计数器804。当象素时钟脉冲数等于2H信号的全部水平行象素周期数的一半(或等于1H信号的全部水平行总象素周期数，如果是这样编程的话)时，计数器804就提供输出脉冲。计数器804被每个由此输出的各脉冲复位，于是有效地实现了对模W计数，其中W由设置在锁存器802中的数值来建立。
2H信号在除法器806中2倍除以提供水平频率信号。该2H信号也作为时钟加到第二可编程计数器810。计数器810由设置在锁存器808中的数值调节，以对2H信号分频而提供垂直频率信号。该垂直频率信号在电路812中2倍除以产生帧同步信号。该帧同步信号加到计数器810的输入控制端Jp以在每个帧周期将对应于所要求的除数的值加到计数器810的止动输入端(JAM INPUT)。对应于所要求的除数的值可以是常数或可以是变数。
帧同步信号加到比较器814的一个输入端，该比较器在本例中表示为相位检测器。基准帧频信号REF SYNC加到比较器的第二输入端。比较器的输出加到处理器816。该处理器响应由比较器提供的数值而产生对应于必需的一个或多个除数的数值，并将其加到锁存器808。注意，新除数只在完成整个帧计数之后才加到计数器810。即，计数器810在帧周期期间不被中断来更新新计算出来的除数值。应当理解，由于不允许在各帧周期期间更新与除数对应的数值，所以除了最慢的处理器几乎各种处理器都有足够的时间在各个帧周期期间产生必要的除数值序列并将其加到锁存器808。
图9的流程图来表示产生除数值(或与除数值对应的数值)序列的一示范性算法。在每个帧周期，该算法将对应于六个不同除数的六个不同数值N1-N6之一加到锁存器808。帧频数离所要求的帧频数越大/越小，所施加的值也越大/越小，以实现较快的作用时间。假定象素时钟为81MHz，每帧约为1125行，则示范性数值(N1-N6)可以是N1＝1121；N2＝1123；N3＝1125；N4＝1127；N5＝1129；N6＝1131。该算法假定系统与图8相类似，在图8中，相位差值Φ从相位检测器814加到控制器816。在本算法的过程中，对当前的相位差值Φ取样{900}，并测试{901}。如果Φ小于第一阀值THl(表示轻微偏离REF SYNC)，则测试其极性{902}。如果极性为正，则从处理器存贮器取出对应于除数N3的数值{904}并将其加到锁存器808，否则将对应于除数N4的数值加到锁存器808{903}。然后系统返回步骤{900}以等待下一个相位差信号。
如果在步骤{901}Φ大于第一阀值THl，则进一步对照第二个更大的阀值TH2对Φ进行测试{905}。如果Φ小于第二阀值TH2(表示偏离REFSYNC稍远)，则测试其极性{906}。如果极性为正，则从处理器存贮器取出对应于除数N2的数值{908}并将其加到锁存器808，否则将对应于除数N5的数值加到锁存器808{907}。然后系统返回步骤{900}以等待下一个相位差信号。
如果在步骤{905}Φ大于第二阀值TH2(表示偏离REF SYNC更远)，则测试其极性{909}。如果极性为正，则从处理器存贮器取出对应于除数Nl的数值{911}并将其加到锁存器808，否则将对应于除数N6的数值加到锁存器808{910}。然后系统返回步骤{900}以等待下一个相位差信号。
可以轻易地推导出该算法的各种变型。例如，相位差信号在对照各种阀值测试之前先进行滤波或积分。此外还可以对加到锁存器的数值序列设置一些约束。例如，较大值N1(N6)的施加可以限制为不会二次出现在连续的帧中。作为另一种情况，一旦系统已基本上同步，则可以强制使数值N1-N3中的一个数值与数值N4-N5中的一个数值交替，等等。另一种变型可以包括偶数和奇数除数的使用。
图8的实施例是在视频信号处理系统的环境下描述的，然而电路技术领域的技术人员能够理解，该实施例可以在需要产生相位或频率跟踪同步信号的种种系统中被实现。

Claims (2)

1、一种压缩视频信号处理装置，其特征在于：所述压缩视频信号处理装置包括：
压缩视频信号源(11)；
反向传输处理器(13)，包括用于提供与包含在压缩视频信号中的时间标记同步的系统时钟的系统时钟产生器；
解压缩装置(14)，所述解压缩装置连接到反向传输处理器，并包括与所述系统时钟产生器分开的象素时钟产生器，用于提供象素时钟；以及
同步信号电路(18，19，20)，所述同步信号电路连接到所述象素时钟产生器，并响应所述解压缩装置而有选择地产生同步信号以在多个显示频率之间控制一个解压缩视频信号显示频率。
2、如权利要求1所述的装置，其特征在于，所述装置还包括：
发送数据包源，所述发送数据包含有系统时钟基准；
系统时钟基准提取电路，用于从所述的数据包提取所述系统时钟基准；
其中，所述象素时钟产生器包括：
第一受控振荡器，用于提供所述象素时钟信号；
第一模计数器，用于对所述象素时钟信号脉冲或其约数进行计数；
第一存贮器装置，用于存贮由所述第一模计数器在预定阶段提供的计数值，以产生第一本地时钟基准；
象素时钟控制电路，用于响应所述系统时钟基准和所述第一本地时钟基准而产生控制信号以控制所述第一受控振荡器；
所述系统时钟产生器包括：
第二受控振荡器，用于提供所述系统时钟信号；
第二模计数器，用于对所述系统时钟信号脉冲或其约数进行计数；
第二存贮器装置，用于存贮由所述第二模计数器在预定阶段提供的计数值，以产生第二本地时钟基准；以及
系统时钟控制电路，用于响应所述系统时钟基准和所述第二本地时钟基准而产生控制信号以控制所述第二受控振荡器。
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