KR100580177B1 - 디지털 방송 수신 시스템에서 디스플레이 동기 신호 생성 장치 및 디코더와 그 방법 - Google Patents

디지털 방송 수신 시스템에서 디스플레이 동기 신호 생성 장치 및 디코더와 그 방법 Download PDF

Info

Publication number
KR100580177B1
KR100580177B1 KR1020030065532A KR20030065532A KR100580177B1 KR 100580177 B1 KR100580177 B1 KR 100580177B1 KR 1020030065532 A KR1020030065532 A KR 1020030065532A KR 20030065532 A KR20030065532 A KR 20030065532A KR 100580177 B1 KR100580177 B1 KR 100580177B1
Authority
KR
South Korea
Prior art keywords
clock
signal
image
synchronizing signal
generating
Prior art date
Application number
KR1020030065532A
Other languages
English (en)
Other versions
KR20050029763A (ko
Inventor
최용훈
김병진
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020030065532A priority Critical patent/KR100580177B1/ko
Priority to CNB2004800265628A priority patent/CN100527785C/zh
Priority to EP04774651A priority patent/EP1665775B1/en
Priority to PCT/KR2004/002392 priority patent/WO2005029845A1/en
Priority to US10/944,934 priority patent/US7365797B2/en
Publication of KR20050029763A publication Critical patent/KR20050029763A/ko
Application granted granted Critical
Publication of KR100580177B1 publication Critical patent/KR100580177B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/18—Timing circuits for raster scan displays
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/04—Synchronising
    • H04N5/06—Generation of synchronising signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
    • H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
    • H04N21/41—Structure of client; Structure of client peripherals
    • H04N21/426—Internal components of the client ; Characteristics thereof
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
    • H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
    • H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
    • H04N21/4302—Content synchronisation processes, e.g. decoder synchronisation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
    • H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
    • H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
    • H04N21/4302—Content synchronisation processes, e.g. decoder synchronisation
    • H04N21/4305—Synchronising client clock from received content stream, e.g. locking decoder clock with encoder clock, extraction of the PCR packets
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2360/00—Aspects of the architecture of display systems
    • G09G2360/02—Graphics controller able to handle multiple formats, e.g. input or output formats
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/04—Synchronising
    • H04N5/12—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising
    • H04N5/126—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising whereby the synchronisation signal indirectly commands a frequency generator

Abstract

본 발명은 디지털 방송 수신 시스템에서 디코딩 주기와 독립적으로 디스플레이 될 영상신호의 동기신호를 생성함으로써, 수신되는 디지털 방송신호의 전송속도가 변하여도 안정된 화면 출력을 가능하게 하는 디스플레이 동기신호 생성 장치 및 그에 적합한 디코더를 개시한다.
본 발명에 따른 디코더는 수신되는 방송신호의 전송속도에 따라 속도가 조절되는 기준 클록을 토대로 디코딩에 사용되는 복수개의 클록을 생성하는 클록 생성부; 기준 클록에 의존하지 않는 소정의 기본 클록을 토대로 디스플레이 픽셀 클록을 생성하는 픽셀 클록 생성부; 픽셀 클록 생성부에서 생성된 픽셀 클록에 연동되어 디스플레이 될 영상의 수평 동기신호와 수직 동기신호를 각각 생성하는 동기신호 생성부를 포함한다.

Description

디지털 방송 수신 시스템에서 디스플레이 동기 신호 생성 장치 및 디코더와 그 방법{Display synchronization signal generation apparatus in the digital receiver, decoder and method thereof}
도 1은 본 발명에 따른 디스플레이 동기신호 생성 장치를 포함한 디코더를 갖는 디지털 방송 수신 시스템의 기능 블록도이다.
도 2는 도 1에 도시된 디코더에 포함되어 있는 디스플레이 동기신호 생성 장치와 클록 생성부의 기능 블록도이다.
도 3은 도 2에 도시된 픽셀 클록 생성부의 상세도이다.
본 발명은 디지털 방송 수신 시스템에서 디스플레이 동기 신호 생성 장치에 관한 것으로, 특히 디지털 방송 수신 시스템에서 수신되는 방송신호의 전송속도가 변하여도 안정된 화면(display screen) 출력을 가능하게 하는 디스플레이 동기 신호 생성 장치 및 그에 적합한 디코더 및 방법에 관한 것이다.
디지털 방송의 주된 목적은 기존 아날로그 방송 대비 고품질의 화면 및 음성을 사용자에게 제공하고, 사용자와의 쌍방향 통신을 가능하게 하여 편리성을 높이 는데 있다. 이러한 디지털 방송은 MPEG(Motion Picture Experts Group, 이하 MPEG이라고 약함) 트랜스포트 스트림(Transport Stream, 이하 TS라고 약함) 데이터 형태를 갖고 지상파 또는 위성 또는 케이블과 같은 수단을 통해 디지털 방송 수신 시스템으로 전달된다.
상기 MPEG TS 데이터는 복수 프로그램의 비디오 및 오디오 정보와 방송에 필요한 부가 정보가 다중화 되어 있다. 따라서 디지털 방송 수신 시스템은 상기 MPEG TS 데이터가 수신되면, MPEG 디코딩하여 채널 및 프로그램을 선택하고, 선택된 프로그램의 음성 및 영상신호를 분리하여 출력한다. 이 때, MPEG TS 데이터의 전송속도와 MPEG 디코딩 시 이용되는 시스템 클록은 연동된다.
그러므로 MPEG TS 데이터의 전송속도가 변할 경우에 상기 MPEG 디코딩시 이용되는 시스템 클록도 변한다. 즉, MPEG TS 데이터의 전송속도가 느려지면 MPEG 디코딩 시 이용되는 시스템클록의 주파수도 낮아지고, MPEG TS 데이터의 전송속도가 빨라지면 MPEG 디코딩 시 이용되는 시스템 클록의 주파수도 높아진다. 상기 MPEG TS 데이터의 전송속도는 예를 들어 방송국, 프로그램, 카메라의 특성에 따라 변할 수 있다.
디지털 방송 수신 시스템에서 화면 출력은 그래픽 프로세서가 담당한다. 그래픽 프로세서의 기준 클록은 픽셀 클록(pixel clock)이다. 이 픽셀 클록은 디스플레이 픽셀 클록이라고도 한다. 이 픽셀 클록은 MPEG 디코딩 시 이용되는 시스템 클록에 연동된다. 따라서, MPEG TS 데이터의 전송속도가 변하면 MPEG 디코딩 시 사용되는 시스템 클록과 픽셀 클록의 주파수는 변한다. 픽셀 클록의 주파수가 변하면, 그래픽 프로세서에서 비디오 데이터를 출력하기 위해 이용되는 수평 동기신호의 주파수와 수직 동기신호의 주파수가 변한다.
그래픽 프로세서는 픽셀 클록에 의해 발생되는 수평 동기신호와 수직 동기신호를 이용하여 메모리에 저장되어 있는 비디오 데이터를 읽어 디스플레이 디바이스로 출력한다. 따라서 픽셀 클록에 의해 수평 동기신호의 주파수와 수직 동기신호의 주파수가 변할 경우에, 그래픽 프로세서로부터 디스플레이 디바이스로 출력되는 비디오 데이터의 수평 동기신호의 주파수와 수직 동기신호의 주파수는 변한다.
그러나 일반적으로 평판 디스플레이 장치와 같은 디스플레이 디바이스는 수평 동기신호의 주파수가 고정된 환경에서 동작하도록 설계되어 있다. 따라서 상술한 바와 같이 수평 동기신호의 주파수가 변경된 비디오 데이터가 제공되면, 화면에 수평 떨림이나 백 라이트(back light) 꺼짐 또는 칼라 흔들림 등과 같은 이상 현상이 발생되어 안정된 화면이 출력되지 않는다.
본 발명이 이루고자 하는 기술적 과제는 디지털 방송 수신 시스템에서 수신되는 디지털 방송신호의 전송속도가 변하여도 안정된 화면 출력을 가능하게 하는 디스플레이 동기신호 생성 장치 및 그에 적합한 디코더 및 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 디지털 방송 수신 시스템에서 디코딩 주기와 독립적으로 디스플레이 될 영상신호의 동기신호를 생성함으로써, 수신되는 디지털 방송신호의 전송속도가 변하여도 안정된 화면 출력을 가능하게 하는 디스플레이 동기신호 생성 장치 및 그에 적합한 디코더 및 방법을 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 디지털 방송 수신 시스템에서 디스플레이 될 영상신호의 수직 동기신호를 수평 동기신호의 주파수를 토대로 생성함으로써, 수신되는 디지털 방송신호의 전송속도가 변하여도 안정된 화면 출력을 가능하게 하는 디스플레이 동기신호 생성 장치 및 그에 적합한 디코더 및 방법을 제공하는데 있다.
상기 기술적 과제들을 달성하기 위하여 본 발명은, 소정의 기본 클록을 토대로 픽셀 클록을 생성하는 픽셀 클록 생성부; 픽셀 클록 생성부에서 생성된 픽셀 클록에 연동되어 디스플레이 될 영상의 수평 동기신호와 수직 동기신호를 각각 생성하는 동기신호 생성부를 포함하는 디스플레이 동기신호 생성장치를 제공한다.
상기 기술적 과제들을 달성하기 위하여 본 발명은, 수신되는 방송신호의 전송속도에 따라 속도가 조절되는 기준 클록을 토대로 디코딩에 사용되는 복수개의 클록을 생성하는 클록 생성부; 기준 클록에 의존하지 않는 소정의 기본 클록을 토대로 디스플레이 픽셀 클록을 생성하는 픽셀 클록 생성부; 픽셀 클록 생성부에서 생성된 픽셀 클록에 연동되어 디스플레이 될 영상의 수평 동기신호와 수직 동기신호를 각각 생성하는 동기신호 생성부를 포함하는 디코더를 제공한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예를 상세하게 설명하기로 한다.
도 1은 본 발명에 따른 디스플레이 동기신호 생성 장치를 포함한 디코더를 갖는 디지털 방송 수신 시스템의 기능 블록도이다. 도 1을 참조하면, 디지털 방송 수신 시스템은, VCXO(Voltage Control Xtal Oscillator)(101), 디코더(110), 시스템 제어부(120), 메모리(130) 및 디스플레이 디바이스(140)를 포함한다.
VCXO(101)는 수신되는 방송신호를 디코딩하기 위한 기준 클록(reference clock)을 발생한다. 일반적으로 상기 기준 클록은 27MHz이다. 그러나, VCXO(101)에서 발생되는 기준 클록의 속도는 디코더(110)에서 제공되는 클록 속도 조절 신호에 의해 변할 수 있다. VCXO(101)에서 발생되는 기준 클록은 디코더(110)로 제공된다.
트랜스포트 스트림(Transport Stream, 이하 TS라고 약함) 포맷으로 수신되는 방송신호가 입력되면, 디코더(110)는 수신되는 방송신호의 전송속도에 따라 상기 VCXO(101)에서 발생되는 기준 클록의 속도 조절 신호를 VCXO(101)로 제공하면서 VCXO(101)로부터 제공되는 기준 클록을 토대로 디코딩에 사용되는 복수개의 클록을 생성한다.
또한, 디코더(110)는 사전에 설정된 기본 클록을 토대로 고정된 주파수를 갖는 디스플레이 픽셀 클록을 생성하고, 생성된 디스플레이 픽셀 클록을 이용하여 디스플레이 될 영상의 수평 동기 신호 및 수직 동기신호를 각각 생성한다.
이를 위하여 디코더(110)는 도 2에 도시된 바와 같이 구성된다. 도 2를 참조하면, 디코더(110)는 클록 생성부(200), 픽셀 클록 생성부(210), 동기신호 생성부(220) 및 영상 출력부(230)를 포함한다.
클록 생성부(200)는 수신되는 방송신호의 전송속도에 따라 속도가 조절되는 기준 클록을 토대로 디코딩에 사용되는 복수개의 클록을 생성한다. 이를 위하여 클록 생성부(200)는 펄스폭 변조기(이하 PWM이라 약함, 201), 제 1 위상 동기 루프( 이하 PLL1이라 약함, 202), 제 1 분주기(203), 제 2 위상 동기 루프(이하 PLL2라 약함, 204), 제 2 분주기(205), 제 3 위상 동기 루프(이하 PLL3이라 약함, 206)로 구성된다.
PWM(201)은 입력되는 TS에 포함되어 있는 프로그램 클록 복원(Program Clock Recovery, 이하 PCR이라 약함) 비트로부터 MPEG 스트림의 속도를 입력받아 VCXO(101)로 클록 속도 조절 신호를 제공한다. 이에 따라 VCXO(101)로부터 출력되는 기준 클록의 속도(speed)는 입력되는 TS의 전송속도에 따라 변할 수 있다.
VCXO(101)로부터 기준 클록이 제공되면, 클록 생성부(200)는 입력되는 기준 클록을 제 1 클록 신호로 생성한다. 클록 생성부(200)는 PLL1(202)을 이용하여 입력되는 기본 클록을 스케일링 업 시킨 제 2 클록 신호를 생성한다. 클록 생성부(200)는 PLL1(202)과 제 1 분주기(203)를 이용하여 상기 제 2 클록 신호를 사전에 설정된 분주 계수에 의해 분주한 제 3 클록신호를 생성한다. 클록 생성부(200)는 PLL2(204), 제 2 분주기(205) 및 PLL3(206)을 이용하여 상기 기본 클록을 스케일링 다운시킨 제 4 클록신호를 생성한다.
제 1 클록 신호는 TS 디멀티플렉서(미 도시됨) 및 SDOUT(Standard Definition OUTput) 동작을 위해 제공될 수 있다. 제 2 클록 신호는 메모리(130)와의 데이터 통신을 위해 제공될 수 있다. 예를 들어 제 1 클록 신호가 27MHz이면 제 2 클록 신호는 135MHz일 수 있다. 제 3 클록 신호는 시스템 제어부(120), TS 디멀티플렉서(미 도시됨), 비디오 디코딩, DP/GP/GA(Display Processor/Graphic Processor/Graphic Accelerator) 동작을 위해 제공될 수 있다. 예를 들어 제 1 클 록 신호가 27MHz이면, 제 3 클록 신호는 67.5MHz일 수 있다. 제 4 클록 신호는 오디오 인터페이스를 위해 제공될 수 있다. 예를 들어 제 1 클록 신호가 27MHz이면, 제 4 클록신호는 24.5765MHz일 수 있다.
픽셀 클록 생성부(210)는 사전에 설정된 기본(basic) 클록을 토대로 디스플레이 픽셀 클록을 생성한다. 상기 기본 클록은 VCXO(101)에서 생성되는 기준 클록에 의존하지 않는다. 따라서 상기 기본 클록은 상기 기준 클록에 대해 독립적으로 생성되는 클록이다. 상기 디스플레이 픽셀 클록 신호는 출력될 화면을 디스플레이 할 디스플레이 장치(미 도시됨)의 동작 조건에 맞는 주파수를 갖는다.
픽셀 클록 생성부(210)는 원하는 주파수를 갖는 디스플레이 픽셀 클록을 생성하기 위하여 복수의 스케일링을 수행한다. 즉, 도 3에 도시된 바와 같이 프리 스케일러(301), 위상 동기 루프(310), 포스트 스케일러(320)로 구성되어 기본 클록에 대해 복수의 스케일링을 수행한다.
프리 스케일러(301)는 사전에 설정된 제 1 스케일링 계수(P)를 이용하여 입력되는 기본 클록을 스케일링한다. 프리 스케일러(301)는 분주기로 구성될 수 있다.
위상 동기 루프(310)는 프리 스케일러(301)로부터 출력되는 스케일링된 기본 클록과 제 2 스케일링 계수(M)에 의해 스케일링된 출력 주파수 사이의 위상 동기를 유지시킨다.
위상 동기 루프(310)는 위상 검출기(311), 루프 필터(312), 전압 제어 발진기(Votage Control Osillator, 이하 VCO라고 약함)(313), 스케일러(314)로 구성된 다. 위상 검출기(311)는 프리 스케일러(301)로부터 출력되는 스케일링된 기본 클록과 스케일러(314)에서 제 2 스케일링 계수에 의해 스케일링된 출력 주파수간의 위상차를 검출한다. 루프 필터(312)는 입력되는 위상차의 주파수 성분을 제한한 제어전압을 출력한다. VCO(313)는 루프 필터(312)에서 출력되는 제어 전압에 대응되는 주파수를 발진한다. VCO(313)에서 출력되는 신호는 프리 스케일러(301)에서 출력되는 신호에 동기가 맞게 된다. VCO(313)에서 발진된 주파수는 스케일러(314)로 제공된다. 스케일러(314)는 입력된 발진 주파수를 상기 제 2 스케일링 계수(M)에 의해 스케일링하여 출력한다.
포스트 스케일러(320)는 사전에 설정된 제 3 스케일링 계수(S)에 의해 위상 동기 루프(310)의 VCO(313)에서 출력되는 주파수를 스케일링하고, 스케일링 결과를 픽셀 클록으로서 출력한다.
상기 기본 클록, 제 1 스케일링 계수, 제 2 스케일링 계수 및 제 3 스케일링 계수는 프로그램 가능하게 설정될 수 있다. 또한 디스플레이 장치(미 도시됨)의 동작 조건에 맞는 주파수를 갖는 픽셀 클록을 정확하게 생성하기 위하여, 디스플레이 장치(미 도시됨)의 동작 조건을 고려하여 기본 클록, 제 1 내지 제 3 스케일링 계수는 설정될 수 있다.
동기신호 생성부(220)는 픽셀 클록 생성부(210)에서 생성된 픽셀 클록에 연동되어 디스플레이 될 영상의 수평 동기신호와 수직 동기신호를 각각 생성한다. 이를 위하여 동기신호 생성부(220)는 수평 동기 신호 생성기(221)와 수직 동기신호 생성기(222)를 포함한다.
수평 동기신호 생성기(221)는 사전에 설정된 수평 모드를 고려하여 입력되는 디스플레이 픽셀 클록에 연동되는 수평 동기신호를 생성한다. 생성되는 수평 동기신호는 디스플레이 될 영상의 수평 동기신호(H_sync)로서 생성한다. 상기 수평 모드는 H-total 픽셀(pixels)을 이용하여 설정될 수 있다. H-total 픽셀은 프레임당 총 픽셀 수로서, H addressable, H right border, H front porch, H sync, H back porch, H left border에 할당된 픽셀 수를 모두 포함한다. 또한, 상기 수평 모드는 디스플레이 디바이스의 동작 조건에 따라 프로그램 가능하게 설정된 것이다.
만약 수평 모드가 H-total 픽셀로 설정되면, 수평 동기신호 생성기(221)는 수학식 1에 의해 수평 주파수를 얻는다.
[수학식 1]
수평 주파수(H-freq) = 디스플레이 픽셀 클록(pixel clock)/H-total pixels
수평 동기신호 생성기(221)는 수학식 1에 의해 얻어진 수평 주파수에 의해 수평 동기신호를 생성한다.
수직 동기신호 생성기(222)는 사전에 설정된 수직 모드와 수평 동기신호 생성기(221)에서 출력되는 수평 동기신호의 수평 주파수를 이용하여 디스플레이 될 영상의 수직 동기신호를 생성한다.
수직 모드는 디스플레이 디바이스(140)의 동작 조건에 따라 프로그램 가능하게 설정된 것이다. 상기 수직 모드는 V-total 라인을 이용하여 설정될 수 있다. V-total 라인은 프레임 당 총 라인수로서, V addressable, V Bottom Border, V FP(Odd field), V sync, V BP(Odd field), V top Border에 할당된 라인 수를 모두 포함한 라인 수이다.
만약 수직 모드가 V-total 라인으로 설정되면, 수직 동기신호 생성기(222)는 수학식 2에 의해 수직 주파수를 얻는다.
[수학식 2]
수직 주파수(V-fre) = 수평 주파수(H-freq)/V-total lines
수직 동기신호 생성기(222)는 수학식 2에 의해 얻어진 수직 주파수에 의해 수직 동기신호(V_sync)를 생성한다.
영상 출력부(230)는 수직 동기신호 생성기(222)에서 출력되는 수직 동기신호와 수평 동기신호 생성기(221)에서 출력되는 수평 동기신호와 시스템 제어부(120)로부터 제공되는 수평, 수직 타이밍 신호들(V_back porch, V_sync width, V_front porch, H_back porch, H_sync width, H_front porch)에 의해 메모리(130)에 저장되어 있는 영상 데이터를 읽어 디스플레이 장치(140)로 출력한다.
상기 디코더(110)는 MPEG 디코딩 IC일 수 있다.
메모리(130)는 디코더(110)에 의해 디코딩 된 영상 데이터를 저장한다. 영상 출력부(230)의 요구에 의해 저장된 영상 데이터를 영상 출력부(230)로 제공한다.
디스플레이 디바이스(140)는 LCD(Liquid Crystal Display) 또는 PDP(Plasma Display Panel)와 같은 디바이스로서, 디코더(110)로부터 출력되는 디지털 RGB 신호를 디스플레이 한다.
상술한 바와 같이 본 발명은 수신되는 디지털 방송 신호를 디코딩하기 위하 여 이용되는 클록의 주파수와 독립적으로 픽셀 클록을 생성하고, 이 픽셀 클록에 의해 디스플레이 될 영상의 수평 및 수직 동기신호를 생성함으로써, 수신되는 디지털 방송신호의 전송속도 변화로 인하여 화면의 수평 떨림 현상을 개선하고, 백 라이트(back light) 꺼짐이나 칼라 틀어짐과 같은 디스플레이 장치의 이상 동작 발생을 줄여 디지털 방송 신호의 전송속도가 변하여도 안정된 화면을 출력할 수 있다.
그리고, 본 발명에 따른 디스플레이 동기신호 생성 장치를 디지털 방송 수신 시스템에 구비되어 있는 MPEG 디코딩 IC에 내장할 경우에, 디지털 방송 수신시 최적의 품질을 제공할 수 있다.
본 발명은 상술한 실시 예에 한정되지 않으며, 본 발명의 사상 내에서 당업자에 의한 변형이 가능함은 물론이다. 따라서, 본 발명에서 권리를 청구하는 범위는 상세한 설명의 범위 내로 정해지는 것이 아니라 후술하는 청구범위로 정해질 것이다.

Claims (18)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 디지털 방송 수신 시스템에서 수신되는 방송신호를 디코딩하는 디코더에 있어서,
    상기 수신되는 방송신호의 전송속도에 따라 속도가 조절되는 기준 클록을 토 대로 상기 디코딩에 사용되는 복수개의 클록을 생성하는 클록 생성부;
    상기 기준 클록에 의존하지 않는 소정의 기본 클록을 토대로 디스플레이 픽셀 클록을 생성하는 픽셀 클록 생성부;
    상기 픽셀 클록 생성부에서 생성된 픽셀 클록에 연동되어 디스플레이 될 영상의 수평 동기신호와 수직 동기신호를 각각 생성하는 동기신호 생성부를 포함하는 디코더.
  7. 제 6 항에 있어서, 동기신호 생성부는 상기 픽셀 클록과 소정의 수평 모드에 따라 상기 디스플레이 될 영상의 수평 동기신호를 생성하는 수평 동기신호 생성기;
    상기 수평 동기신호 생성기에서 생성되는 수평 동기신호의 주파수와 소정의 수직 모드에 따라 상기 디스플레이 될 영상의 수직 동기신호를 생성하는 수직 동기신호 생성기를 포함하는 디코더.
  8. 제 6 항 또는 제 7 항에 있어서, 상기 디코더는 상기 동기신호 생성부에서 생성되는 수평 동기신호와 수직 동기신호를 이용하여 상기 디스플레이될 영상을 출력하는 영상 출력부를 더 포함하는 디코더.
  9. 제 6 항 또는 제 7 항에 있어서, 상기 소정의 기본 클록은 상기 영상을 디스플레이 할 디바이스의 동작 조건에 따라 설정된 것을 특징으로 하는 디코더.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 디지털 방송 수신 시스템에서 수신되는 방송신호를 디코딩하는 방법에 있어서,
    상기 수신되는 방송신호의 전송속도에 따라 속도가 조절되는 기준 클록을 토대로 상기 디코딩에 사용되는 복수개의 클록 신호를 생성하는 단계;
    상기 기준 클록에 의존하지 않는 소정의 기본 클록을 토대로 디스플레이 픽셀 클록을 생성하는 단계; 및
    상기 픽셀 클록에 연동되어 디스플레이될 영상의 수평 동기신호와 수직 동기신호를 각각 생성하는 단계를 포함하는 디코딩 방법.
  16. 제 15 항에 있어서, 상기 디스플레이될 영상의 수평 동기신호는 상기 픽셀 클록과 소정의 수평 모드에 따라 생성되고,
    상기 디스플레이될 영상의 수직 동기신호는 상기 수평 동기신호의 주파수와 소정의 수직 모드에 따라 상기 디스플레이될 영상의 수직 동기신호를 생성하는 것을 특징으로 하는 디코딩 방법.
  17. 제 15 항 또는 제 16 항에 있어서, 상기 디코더 방법은, 상기 수평 동기신호와 수직 동기신호를 이용하여 상기 디스플레이될 영상을 출력하는 단계를 더 포함하는 디코딩 방법.
  18. 제 15 항 또는 제 16 항에 있어서, 상기 기본 클록은 상기 영상을 디스플레이할 디바이스의 동작 조건에 따라 설정된 것을 특징으로 하는 디코딩 방법.
KR1020030065532A 2003-09-22 2003-09-22 디지털 방송 수신 시스템에서 디스플레이 동기 신호 생성 장치 및 디코더와 그 방법 KR100580177B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020030065532A KR100580177B1 (ko) 2003-09-22 2003-09-22 디지털 방송 수신 시스템에서 디스플레이 동기 신호 생성 장치 및 디코더와 그 방법
CNB2004800265628A CN100527785C (zh) 2003-09-22 2004-09-17 数字广播接收机中的显示同步信号产生装置和解码器
EP04774651A EP1665775B1 (en) 2003-09-22 2004-09-17 Display synchronization signal generation apparatus in digital broadcast receiver and decoder
PCT/KR2004/002392 WO2005029845A1 (en) 2003-09-22 2004-09-17 Display synchronization signal generation apparatus in digital broadcast receiver and decoder
US10/944,934 US7365797B2 (en) 2003-09-22 2004-09-21 Display synchronization signal generation apparatus in digital broadcast receiver and decoder

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030065532A KR100580177B1 (ko) 2003-09-22 2003-09-22 디지털 방송 수신 시스템에서 디스플레이 동기 신호 생성 장치 및 디코더와 그 방법

Publications (2)

Publication Number Publication Date
KR20050029763A KR20050029763A (ko) 2005-03-28
KR100580177B1 true KR100580177B1 (ko) 2006-05-15

Family

ID=36242166

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030065532A KR100580177B1 (ko) 2003-09-22 2003-09-22 디지털 방송 수신 시스템에서 디스플레이 동기 신호 생성 장치 및 디코더와 그 방법

Country Status (5)

Country Link
US (1) US7365797B2 (ko)
EP (1) EP1665775B1 (ko)
KR (1) KR100580177B1 (ko)
CN (1) CN100527785C (ko)
WO (1) WO2005029845A1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006211424A (ja) * 2005-01-28 2006-08-10 Orion Denki Kk 自動プリセット機能を備えた放送受信装置
JP4612517B2 (ja) * 2005-09-29 2011-01-12 Ｎｅｃディスプレイソリューションズ株式会社 映像信号判定装置、映像表示装置、映像信号判定方法および映像表示方法
KR100747668B1 (ko) * 2005-10-31 2007-08-08 삼성전자주식회사 디스플레이 동기 신호 생성 장치를 포함하는 영상 신호수신장치 및 그 제어방법
KR100825837B1 (ko) * 2006-08-11 2008-04-28 엠텍비젼 주식회사 시모스 이미지 센서, 및 시모스 이미지 센서의 로우디코더와 그의 제어 방법
EP2263355B1 (en) * 2008-03-31 2012-09-12 Nxp B.V. High resolution digital modulator by switching between discrete PWM or PPM values
TWI411294B (zh) * 2008-05-26 2013-10-01 Realtek Semiconductor Corp 視訊系統及縮放器
KR20110024642A (ko) * 2009-09-02 2011-03-09 삼성전자주식회사 디스플레이장치 및 그 제어 방법
US8368436B1 (en) * 2010-10-29 2013-02-05 Maxim Integrated, Inc. Programmable frequency synthesizer with I/Q outputs
US9705669B2 (en) 2013-01-25 2017-07-11 Saturn Licensing Llc Signal processing device, signal processing method, and program
CN110286710B (zh) * 2019-07-01 2021-05-18 联想(北京)有限公司 一种控制方法、处理器及电子设备
CN111757036A (zh) * 2020-07-08 2020-10-09 深圳市洲明科技股份有限公司 一种基于fpga的水平镜像显示方法及装置

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0710033A3 (en) 1994-10-28 1999-06-09 Matsushita Electric Industrial Co., Ltd. MPEG video decoder having a high bandwidth memory
KR200165753Y1 (ko) * 1994-11-15 2000-01-15 구자홍 디지탈 영상디코더의 클럭복원회로
KR0161400B1 (ko) * 1995-03-20 1999-01-15 이대원 디지탈 영상 신호 처리용 안정된 영상 제어 신호 발생 장치
EP0741379A1 (en) * 1995-05-04 1996-11-06 Winbond Electronics Corporation Scaled video output overlaid onto a computer graphics output
CN1052127C (zh) 1995-05-31 2000-05-03 华邦电子股份有限公司 扫描时序产生器
US6310922B1 (en) * 1995-12-12 2001-10-30 Thomson Consumer Electronics, Inc. Method and apparatus for generating variable rate synchronization signals
KR0172904B1 (ko) * 1996-06-03 1999-03-20 구자홍 에이치디티브이의 범용클럭발생장치
US5943382A (en) * 1996-08-21 1999-08-24 Neomagic Corp. Dual-loop spread-spectrum clock generator with master PLL and slave voltage-modulation-locked loop
KR100212551B1 (ko) * 1996-12-16 1999-08-02 전주범 개선된 동기 클럭 발생장치
JPH11112982A (ja) 1997-10-08 1999-04-23 Fujitsu Ltd Ｍｐｅｇデータ受信装置
JP3314700B2 (ja) 1997-12-09 2002-08-12 日本電気株式会社 Ｍｐｅｇデータ転送制御回路
TW376629B (en) * 1997-12-19 1999-12-11 Toshiba Corp Digital image decoding method and device
US6927783B1 (en) * 1998-11-09 2005-08-09 Broadcom Corporation Graphics display system with anti-aliased text and graphics feature
TW417080B (en) * 1998-12-21 2001-01-01 Acer Comm & Multimedia Inc Display with automatic resolution adjustment
KR100306479B1 (ko) 1998-12-24 2001-11-30 서평원 에스티비의엠펙디코더제어방법
US6522363B1 (en) * 1999-07-30 2003-02-18 Thomson Licensing S.A. Display frame rate adaptation
DE60126165T2 (de) * 2000-02-03 2007-10-25 Sanyo Electric Co., Ltd., Moriguchi Bildelement-Taktgenerator für eine Anzeige
KR100724344B1 (ko) 2000-02-12 2007-06-04 엘지전자 주식회사 디지털 티브이의 엠펙 데이터 입/출력 장치
JP2001257664A (ja) * 2000-03-14 2001-09-21 Nec Corp ディジタル放送受信機におけるクロック周波数同期制御回路
JP2001305837A (ja) * 2000-04-18 2001-11-02 Canon Inc 画像形成装置及びプロセスカートリッジ
JP3846771B2 (ja) 2000-06-26 2006-11-15 三菱電機株式会社 デコーダおよび再生装置
JP4257478B2 (ja) * 2000-06-27 2009-04-22 ソニー株式会社 記録再生装置
US6316974B1 (en) * 2000-08-26 2001-11-13 Rgb Systems, Inc. Method and apparatus for vertically locking input and output signals
JP3611511B2 (ja) * 2000-09-27 2005-01-19 三菱電機株式会社 マトリクス型表示装置及び画像データ表示方法並びに携帯情報端末装置
AU2001213313A1 (en) * 2000-10-11 2002-04-22 Sony Electronics Inc. Adaptive synchronization mechanism for digital video decoder
US6943844B2 (en) * 2001-06-13 2005-09-13 Intel Corporation Adjusting pixel clock
US6791596B2 (en) * 2001-06-28 2004-09-14 Ricoh Company, Ltd. Method and apparatus for image forming capable of effectively generating pixel clock pulses
EP1444832A1 (en) * 2001-11-14 2004-08-11 Matsushita Electric Industrial Co., Ltd. Method for correcting clock frequency, receiving apparatus, reproducing apparatus, and program
KR100442286B1 (ko) * 2002-02-25 2004-07-30 엘지전자 주식회사 디지털 방송 수신기의 색재현 오차 보상 장치 및 방법
US7071996B2 (en) * 2002-07-19 2006-07-04 Sun Microsystems, Inc. Synchronizing video formats with dissimilar timing

Also Published As

Publication number Publication date
EP1665775B1 (en) 2012-10-24
KR20050029763A (ko) 2005-03-28
CN1853409A (zh) 2006-10-25
EP1665775A1 (en) 2006-06-07
US7365797B2 (en) 2008-04-29
EP1665775A4 (en) 2008-06-18
WO2005029845A1 (en) 2005-03-31
US20050063474A1 (en) 2005-03-24
CN100527785C (zh) 2009-08-12

Similar Documents

Publication Publication Date Title
KR0176806B1 (ko) 텔레비젼의 2화면 구성장치
KR100580177B1 (ko) 디지털 방송 수신 시스템에서 디스플레이 동기 신호 생성 장치 및 디코더와 그 방법
EP0913053A2 (en) Synchronization of multiple video and graphic sources with a display using a slow pll approach
JP4568469B2 (ja) ２つの異なるビデオプログラムを同時に記録及び表示するための方法及び装置
US6532042B1 (en) Clock supply device for use in digital video apparatus
US6175385B1 (en) Digital PLL circuit for MPED stream and MPEG decoder having the digital PLL circuit
US8447003B2 (en) Clock synchronization method for use in communication system for transmitting at least one of video data and audio data
US20120057804A1 (en) Quality adjusting apparatus and image quality adjusting method
KR20000043102A (ko) 디지털 신호 수신장치의 클럭 주파수 변환장치
KR100580176B1 (ko) 디지털 방송 수신 시스템에서 디스플레이 동기 신호 생성장치
FI109166B (fi) Menetelmä ja järjestely ruudulla näytettävien toimintojen synkronoimiseksi analogiavastaanoton aikana
KR20030070411A (ko) 디지털 방송 수신기 및 그의 색재현 오차 보상방법
KR100317289B1 (ko) 디지털 티브이의 동기신호 보정장치
US7432982B2 (en) OSD insert circuit
KR100617201B1 (ko) 신호동기를 이용한 영상출력 장치 및 방법
JP3638443B2 (ja) ディジタル放送用テレビジョン受信機
KR100831215B1 (ko) 디지털 티브이의 디지털/아날로그 통합 유저 인터페이스구현 장치
KR0165965B1 (ko) 해상도가 다른 두 그래픽을 오버레이하기 위한 장치
JP2003169229A (ja) テレビジョン映像表示装置及び表示方法
JPH05207395A (ja) 映像表示装置
KR20030061595A (ko) 디지털 티브이
JPH06284391A (ja) 基準パルス発生装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130429

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140429

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150429

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160428

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee