CN111757036A - 一种基于fpga的水平镜像显示方法及装置 - Google Patents

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刘世良
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Abstract

本文公开了一种基于FPGA的水平镜像显示方法及装置，属于LED技术领域，该方法包括：通过FPGA对输入信号进行解码，得到解码信号；当检测到解码信号中的行同步信号的上升沿时，状态机将所述解码信号中的像素信号写入PING RAM；从PONG RAM中同步倒叙读取所述像素信号，通过数据流输出控制器进行输出；通过状态机形成PING‑PONG操作的来回连续切换，实现视频数据流的水平镜像显示，提高了效率，降低了延迟，增强了显示屏的用户体验。

Description

一种基于FPGA的水平镜像显示方法及装置
技术领域
本文涉及显示技术领域，尤其涉及一种基于FPGA的水平镜像显示方法及装置。
背景技术
LED显示屏控制系统图像处理经常涉及到图像的几何变换，比如镜像、旋转等，但是这些基本的图像变换方法通常是通过控制系统的处理器软件编程实现，亦或者在FPGA(Field-Programmable Gate Array，现场可编程门阵列)器件中使用坐标换算零散取点的实现方法。现有的LED大屏显示图像镜像实现方法，未充分利用FPGA自身的RAM资源和并行高速的特点，特别是对LED显示屏控制系统对实时性要求比较高的情况下，无法满足4K和8K分辨率及高像素数据位宽需求。
发明内容
本文在于提供一种基于FPGA的水平镜像显示方法及装置,通过状态机形成PING-PONG操作的来回连续切换，实现视频数据流的水平镜像显示，提高了效率，降低了延迟，增强了显示屏的用户体验。
本文解决上述技术问题所采用的技术方案如下：
根据本文的一个方面，提供的一种基于FPGA的水平镜像显示方法，包括：
通过FPGA对输入信号进行解码，得到解码信号；
当检测到解码信号中的行同步信号的上升沿时，状态机将所述解码信号中的像素信号写入PING RAM；
从PONG RAM中同步倒叙读取所述像素信号，通过数据流输出控制器进行输出。
可选地，所述通过FPGA对输入信号进行解码，得到解码信号具体为：
高清多媒体接口信号经过高速收发器串并转换器输入到FPGA；
对所述高清多媒体接口信号进行解码，得到像素时钟信号、行同步信号、场同步信号、像素有效信号和像素数据。
可选地，所述当检测到解码信号中的行同步信号的上升沿时，状态机将所述解码信号中的像素信号写入PING RAM包括：
通过输入数据流控制器检测行同步信号的上升沿；
将所述上升沿信号传递给状态机；
状态机从空闲状态进入WRITE PING状态，将像素信号写入PING RAM。
可选地，所述PING RAM和PONG RAM之间设置有时钟缓存。
可选地，所述数据流输出控制器中设置有输出有效信号，所述输出有效信号与所述像素有效信号同步。
作为本发明的另一方面，提供的一种基于FPGA的水平镜像显示装置，包括：
解码模块，用于通过FPGA对输入信号进行解码，得到解码信号；
写入模块，用于当检测到解码信号中的行同步信号的上升沿时，状态机将所述解码信号中的像素信号写入PING RAM；
输出模块，用于从PONG RAM中同步倒叙读取所述像素信号，通过数据流输出控制器进行输出。
可选地，所述解码模块包括：
输入单元，用于高清多媒体接口信号经过高速收发器串并转换器输入到FPGA；
解码单元，用于对所述高清多媒体接口信号进行解码，得到像素时钟信号、行同步信号、场同步信号、像素有效信号和像素数据。
可选地，所述写入模块包括：
检测单元，用于通过输入数据流控制器检测行同步信号的上升沿；
传递单元，用于将所述上升沿信号传递给状态机；
写入单元，用于状态机从空闲状态进入WRITE PING状态，将像素信号写入PINGRAM。
可选地，所述PING RAM和PONG RAM之间设置有时钟缓存。
可选地，所述数据流输出控制器中设置有输出有效信号，所述输出有效信号与所述像素有效信号同步。
本发明实施例的一种基于FPGA的水平镜像显示方法及装置，该方法包括：通过FPGA对输入信号进行解码，得到解码信号；当检测到解码信号中的行同步信号的上升沿时，状态机将所述解码信号中的像素信号写入PING RAM；从PONG RAM中同步倒叙读取所述像素信号，通过数据流输出控制器进行输出；通过状态机形成PING-PONG操作的来回连续切换，实现视频数据流的水平镜像显示，提高了效率，降低了延迟，增强了显示屏的用户体验。
附图说明
图1为本发明实施例一提供的一种基于FPGA的水平镜像显示方法流程图；
图2为本发明实施例一提供的一种解码信号时序图；
图3为本发明实施例一提供的一种解码信号与图像分辨率的关系图；
图4为图1中步骤S20的另一种方法流程图；
图5为本发明实施例一提供的一种状态机的状态转移图；
图6为本发明实施例一提供的一种倒序读取示意图；
图7为本发明实施例二提供的一种基于FPGA的水平镜像显示装置的示范性结构框图；
图8为图7中解码模块的一种示范性结构框图；
图9为图7中写入模块的一种示范性结构框图。
本文目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
为了使本文所要解决的技术问题、技术方案及有益效果更加清楚、明白，以下结合附图和实施例，对本文进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本文，并不用于限定本文。
实施例一
如图1所示，在本实施例中，一种基于FPGA的水平镜像显示方法，包括：
S10、通过FPGA对输入信号进行解码，得到解码信号；
S20、当检测到解码信号中的行同步信号的上升沿时，状态机将所述解码信号中的像素信号写入PING RAM；
S30、从PONG RAM中同步倒叙读取所述像素信号，通过数据流输出控制器进行输出。
在本实施例中，通过状态机形成PING-PONG操作的来回连续切换，实现视频数据流的水平镜像显示，提高了效率，降低了延迟，增强了显示屏的用户体验。
在本实施例中，所述输入信号为视频数据流，经由高清多媒体接口HDMI输入。
在本实施例中，所述步骤S10具体为：
高清多媒体接口信号经过高速收发器串并转换器SerDes输入到FPGA；
对所述高清多媒体接口信号进行解码，得到像素时钟信号Pixel Clock、行同步信号Horizon Sync、场同步信号Vertical Sync、像素有效信号Pixel Valid和像素数据PixelData。
在本实施例中，解码信号的时序图如图2所示，解码信号的取值由图像分辨率决定。其关系图如图3所示，分辨率越大，Pixel Clock就越大，Pixel Data在单个Pixel Clock传输的像素数就越多。以8K@60Hz为例，Pixel clock为297MHz，每个时钟传输4个像素数据，相当于把一个Pixel Line 4等分(每一个就是1920Pixels)。
如图4所示，在本实施例中，所述步骤S20包括：
S21、通过输入数据流控制器检测行同步信号的上升沿；
S22、将所述上升沿信号传递给状态机；
S23、状态机从空闲状态进入WRITE PING状态，将像素信号写入PINGRAM。
在本实施例中，状态机的状态转移图如图5所示，启动复位后，状态机进入空闲(IDLE)状态。当接到Vertical Sync的上升沿时，状态机状态转移到WRITE PING，在WRITEPING状态下，输入数据流控制器会把Pixel Data在Pixel Valid＝1的时候，写入PING RAM，其中PING RAM使用FPGA内部BLOCK RAM例化，面积和速度都可以得到保证。这样的PING RAM共有4个，刚好对应8K@60Hz分辨率图像的每个时钟的4个Pixels。
在本实施例中，整个模块全同步于Pixel Clock操作，4个PING RAM在Pixel clock下严格同步，在Pixel clock和Pixel valid＝1同步作用下4个PINGRAM整体写入一整行，在数据流写入PING RAM的同时，数据流输出控制器会同步进行PONG RAM的读取，PING RAM和PONG RAM存储容量都是和数据位宽都是16bits，4个PONG RAM也是在Pixel clock下严格同步，所以写PING RAM和读PONG RAM同步进行，这样就可以在4个PING RAM同步写满的同时，数据流输出控制器也同步读空4个PONG RAM，但是为了实现水平镜像，其实也就是一整行像素水平镜像，本实施例采用倒序读取，读写地址都是由状态机产生，如图6所示为倒序读取示意图。
在本实施例中，所述PING RAM和PONG RAM之间设置有时钟缓存以防产生时钟抖动。
在本实施例中，所述数据流输出控制器中设置有输出有效信号，所述输出有效信号与所述像素有效信号同步。在Pixel clock和output valid＝1同步作用下从4个PONGRAM整体读出一整行，同样的PING RAM FULL和PONG RAMEMPTY会同时有效，这样根据状态转移图，状态机就会转移到WRITE PONG状态，同样的操作只是PING RAM和PONG RAM调换下读写，也就形成了PING-PONG操作，这对数据流的水平镜像处理和传输形成流水操作，高效且低延迟。状态机就这样连续在PING WRITE和PONG WRITE状态来回连续切换,视频流源源不断的输入和输出。
实施例二
如图7所示，在本实施例中，一种基于FPGA的水平镜像显示装置，包括：
解码模块10，用于通过FPGA对输入信号进行解码，得到解码信号；
写入模块20，用于当检测到解码信号中的行同步信号的上升沿时，状态机将所述解码信号中的像素信号写入PING RAM；
输出模块30，用于从PONG RAM中同步倒叙读取所述像素信号，通过数据流输出控制器进行输出。
在本实施例中，通过状态机形成PING-PONG操作的来回连续切换，实现视频数据流的水平镜像显示，提高了效率，降低了延迟，增强了显示屏的用户体验。
在本实施例中，所述输入信号为视频数据流，经由高清多媒体接口HDMI输入。
如图8所示，在本实施例中，所述解码模块包括：
输入单元11，用于高清多媒体接口信号经过高速收发器串并转换器输入到FPGA；
解码单元12，用于对所述高清多媒体接口信号进行解码，得到像素时钟信号PixelClock、行同步信号Horizon Sync、场同步信号Vertical Sync、像素有效信号Pixel Valid和像素数据Pixel Data。
在本实施例中，解码信号的时序图如图2所示，解码信号的取值由图像分辨率决定。其关系图如图3所示，分辨率越大，Pixel Clock就越大，Pixel Data在单个Pixel Clock传输的像素数就越多。以8K@60Hz为例，Pixel clock为297MHz，每个时钟传输4个像素数据，相当于把一个Pixel Line 4等分(每一个就是1920Pixels)。
如图9所示，在本实施例中，所述写入模块包括：
检测单元21，用于通过输入数据流控制器检测行同步信号的上升沿；
传递单元22，用于将所述上升沿信号传递给状态机；
写入单元23，用于状态机从空闲状态进入WRITE PING状态，将像素信号写入PINGRAM。
在本实施例中，状态机的状态转移图如图5所示，启动复位后，状态机进入空闲(IDLE)状态。当接到Vertical Sync的上升沿时，状态机状态转移到WRITE PING，在WRITEPING状态下，输入数据流控制器会把Pixel Data在Pixel Valid＝1的时候，写入PING RAM，其中PING RAM使用FPGA内部BLOCK RAM例化，面积和速度都可以得到保证。这样的PING RAM共有4个，刚好对应8K@60Hz分辨率图像的每个时钟的4个Pixels。
在本实施例中，整个模块全同步于Pixel Clock操作，4个PING RAM在Pixel clock下严格同步，在Pixel clock和Pixel valid＝1同步作用下4个PINGRAM整体写入一整行，在数据流写入PING RAM的同时，数据流输出控制器会同步进行PONG RAM的读取，PING RAM和PONG RAM存储容量都是和数据位宽都是16bits，4个PONG RAM也是在Pixel clock下严格同步，所以写PING RAM和读PONG RAM同步进行，这样就可以在4个PING RAM同步写满的同时，数据流输出控制器也同步读空4个PONG RAM，但是为了实现水平镜像，其实也就是一整行像素水平镜像，本实施例采用倒序读取，读写地址都是由状态机产生，如图6所示为倒序读取示意图。
在本实施例中，所述PING RAM和PONG RAM之间设置有时钟缓存以防产生时钟抖动。
在本实施例中，所述数据流输出控制器中设置有输出有效信号，所述输出有效信号与所述像素有效信号同步。在Pixel clock和output valid＝1同步作用下从4个PONGRAM整体读出一整行，同样的PING RAM FULL和PONG RAMEMPTY会同时有效，这样根据状态转移图，状态机就会转移到WRITE PONG状态，同样的操作只是PING RAM和PONG RAM调换下读写，也就形成了PING-PONG操作，这对数据流的水平镜像处理和传输形成流水操作，高效且低延迟。状态机就这样连续在PING WRITE和PONG WRITE状态来回连续切换,视频流源源不断的输入和输出。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到上述实施例方法可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件来实现，但很多情况下前者是更佳的实施方式。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质(如ROM/RAM、磁碟、光盘)中，包括若干指令用以使得一台终端设备(可以是手机，计算机，服务器，空调器，或者网络设备等)执行本发明各个实施例的方法。
以上参照附图说明了本发明的优选实施例，并非因此局限本发明的权利范围。本领域技术人员不脱离本发明的范围和实质内所作的任何修改、等同替换和改进，均应在本发明的权利范围之内。

Claims (10)

1.一种基于FPGA的水平镜像显示方法，其特征在于，包括：
通过FPGA对输入信号进行解码，得到解码信号；
当检测到解码信号中的行同步信号的上升沿时，状态机将所述解码信号中的像素信号写入PING RAM；
从PONG RAM中同步倒叙读取所述像素信号，通过数据流输出控制器进行输出。
2.根据权利要求1所述的一种基于FPGA的水平镜像显示方法，其特征在于，所述通过FPGA对输入信号进行解码，得到解码信号具体为：
高清多媒体接口信号经过高速收发器串并转换器输入到FPGA；
对所述高清多媒体接口信号进行解码，得到像素时钟信号、行同步信号、场同步信号、像素有效信号和像素数据。
3.根据权利要求1所述的一种基于FPGA的水平镜像显示方法，其特征在于，所述当检测到解码信号中的行同步信号的上升沿时，状态机将所述解码信号中的像素信号写入PINGRAM包括：
通过输入数据流控制器检测行同步信号的上升沿；
将所述上升沿信号传递给状态机；
状态机从空闲状态进入WRITE PING状态，将像素信号写入PING RAM。
4.根据权利要求1所述的一种基于FPGA的水平镜像显示方法，其特征在于，所述PINGRAM和PONG RAM之间设置有时钟缓存。
5.根据权利要求2所述的一种基于FPGA的水平镜像显示方法，其特征在于，所述数据流输出控制器中设置有输出有效信号，所述输出有效信号与所述像素有效信号同步。
6.一种基于FPGA的水平镜像显示装置，其特征在于，包括：
解码模块，用于通过FPGA对输入信号进行解码，得到解码信号；
写入模块，用于当检测到解码信号中的行同步信号的上升沿时，状态机将所述解码信号中的像素信号写入PING RAM；
输出模块，用于从PONG RAM中同步倒叙读取所述像素信号，通过数据流输出控制器进行输出。
7.根据权利要求6所述的一种基于FPGA的水平镜像显示装置，其特征在于，所述解码模块包括：
输入单元，用于高清多媒体接口信号经过高速收发器串并转换器输入到FPGA；
解码单元，用于对所述高清多媒体接口信号进行解码，得到像素时钟信号、行同步信号、场同步信号、像素有效信号和像素数据。
8.根据权利要求6所述的一种基于FPGA的水平镜像显示装置，其特征在于，所述写入模块包括：
检测单元，用于通过输入数据流控制器检测行同步信号的上升沿；
传递单元，用于将所述上升沿信号传递给状态机；
写入单元，用于状态机从空闲状态进入WRITE PING状态，将像素信号写入PING RAM。
9.根据权利要求6所述的一种基于FPGA的水平镜像显示装置，其特征在于，所述PINGRAM和PONG RAM之间设置有时钟缓存。
10.根据权利要求7所述的一种基于FPGA的水平镜像显示装置，其特征在于，所述数据流输出控制器中设置有输出有效信号，所述输出有效信号与所述像素有效信号同步。
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