CN101431602B - 信号处理设备 - Google Patents

Abstract

本发明涉及一种信号处理设备。实数计数器在如果计数值RC等于或者大于0的情况下减去正整数C，或者在如果计数值RC是负的情况下加上(正整数B-C)并且输出进位。用于产生第一时钟f1的第一整数计数器计算(计数值IC1+进位+正整数A)。用于产生第二时钟f2(f2＝f1*G)的第二整数计数器在每个输入时钟计算(计数值IC2+进位+正整数A+偏置值)。校正电路输出偏置值，以便相对于具有第一时钟f1和第二时钟f2的同步循环长度的每个循环D第二整数计数器比第一整数计数器多计数“最大计数值*(f2/f1-1)*D”次。

Description

信号处理设备

技术领域

本发明涉及信号处理，具体上涉及用于产生多个同步时钟所需要的信号处理的技术。 

背景技术

在应用到广播和通信系统以及存储媒体等的MPEG(运动图像编码专家组)系统内，使用被称为STC(系统时钟)的时钟，因为必须彼此同步地重放视频和声音。例如，在MPEG-2系统内，将STC的频率限定为27MHz。因此，符合MPEG-2系统的接收设备和重放设备与27 MHz STC同步地进行视频信号处理和音频信号处理。作为用于实现同步的技术，接收端根据参考时钟产生用于视频信号处理的时钟和用于音频信号处理的时钟，并且分别向视频信号处理电路和音频信号处理单元提供所述时钟(参见日本未审查专利申请公布第2003-87229号)。 

另一方面，在实际广播内组合地操作各种标准。例如，在作为在美国的数字广播系统的ATSC(高级电视系统委员会)内，MPEG-2 TS(传送流)、MPEG-2视频、AC-3(音频代码编号3)分别被用作复用系统、视频压缩系统和音频压缩系统。而且，从传统的NTSC(国家电视标准委员会)系统到HDTV(高清晰度电视)系统的大量的视频系统被限定为视频系统，并且指定与NTSC系统兼容的两种场速率59.94Hz和60Hz，并且组合地操作它们(参见日本未审查专利申请公布第2006-180005号)。 

图9示出了ATSC系统的几个示例。作为59.94Hz系统的示例，在其中广播信号是在图9内所示的“分辨率：640x480，扫描模式：逐行，帧速率：60/1.001(其在附图内被示出为59.94)Hz”的情况下，每一秒显示视频的大约59.94个帧，每个帧内640x480个像素。但是，实际上，因 为视频信号处理电路执行包括被称为消隐周期的、未在屏幕上显示的部分的处理，因此包括消隐周期的水平像素的数量是858并且总的行数是525。因此，视频信号处理电路对于每个像素执行上述的处理所需要的频率(点时钟)是27MHz，如在下面的表达式(1)内所示： 

表达式(1)          858x525x60/1.001＝27MHz 

而且，在图9内所示的其中广播信号是“分辨率：640x480，扫描模式：逐行，帧速率：60Hz”的情况下的60Hz系统的示例的情况下，必要的点时钟是27x1.001MHz，如下面的表达式(2)内所示： 

表达式(2)          858x525x60＝27x1.001MHz 

在接收具有不同的点时钟的广播信号的接收设备内，必须产生用于与STC同步的所述广播信号的点时钟，以便处理任何所述的广播信号。 

用于产生点时钟的一般方法是使用PLL(锁相环)电路来乘以和除以参考时钟的频率。在旨在产生与STC同步的时钟的系统内，参考时钟一般是27MHz。而且，在日本未审查专利申请公布第2000-350119中公开了一种通过串联两个PLL电路而产生期望的时钟的技术。 

在接收如上所述的59.94Hz和60Hz的广播信号的接收设备内的各种时钟的产生如下。 

图10示出了接收设备的示例。接收设备1包括：时钟产生器10，其产生参考时钟；系统电路22；视频信号处理电路24；音频信号处理电路26；STC计数器30；PLL电路A，其产生要由系统电路22使用的时钟；PLL电路B，其产生要由视频信号处理电路24使用的时钟(点时钟)；以及，PLL电路C，其产生要由音频信号处理电路26使用的时钟(音频时 钟)。 

如上所述，在广播信号内包含的视频信号的点时钟可以具有多个不同的值。在图10内所示的接收设备1内，为了处理四种点时钟：1：74.25MHz、2：74.25/1.001MHz、3：27MHz和4：27x1.001MHz，产生点时钟的PLL电路B需要产生四种点时钟。 

图11示出了当PLL电路B根据参考时钟27MHz而产生上述四种点时钟时的频率乘数和频率除数。如其中所示，对于PLL电路B根据参考时钟27MHz来产生点时钟74.25MHz所需要的频率乘数和频率除数分别是44和16。以下将频率乘数和频率除数表达为“频率乘数/频率除数”。对于PLL电路B产生74.25/1.001MHz、27MHz和27x1.001MHz的点时钟所需要的“频率乘数/频率除数”分别是“250/91”、“2/2”和“1001/1000”。 

在图像处理的领域内，存在用于高速绘制线形的、被称为DDA(数字微分分析)的技术。所述技术适用于以相等的间隔来产生脉冲(参见日本未审查专利申请公布第9-130636号)。 

发明内容

本发明人已经发现了下述的问题。首先考虑在图10内所示的接收设备1内的PLL电路B。如上所述，对于PLL电路B根据参考时钟产生27x1.001MHz的点时钟所需要的“频率乘数/频率除数”是“1001/1000”。因此，PLL电路B需要将参考时钟乘以1001，并且将其除以1000。能够将执行1001倍的高倍乘法(high multiplication)的PLL电路是高性能电路，其需要用于制造的高技术，并且其制造成本大，甚至难于制造。 

现在将在日本未审查专利申请公布第2000-350119号内公开的技术应用到在图10内所示的接收设备1。图12示意地示出了在这种情况下的接收设备2。

在图12内所示的接收设备2的元件与在图10内所示的接收设备1的等同物相同，除了PLL电路B1和PLL电路B2替换在图10内所示的接收设备1内的PLL电路B，并且增加了选择器40。因此，下面主要说明PLL电路B1和PLL电路B2。 

参见图12，PLL电路B1产生四种点时钟：1：74.25MHz、2：74.25/1.001MHz、3：27MHz和4a：43.875MHz。点时钟1-3与由在图10内所示的PLL电路B产生的点时钟1-3相同。如图12内所示，对于PLL电路B1产生43.875MHz的时钟所需要的“频率乘数/频率除数”是“13/8”。 

PLL电路B1向PLL电路B2输出所产生的时钟4a。使用时钟4a，PLL电路B2产生27x1.001MHz的时钟4，其对应于在图10内所示的接收设备1内的PLL电路B内产生的时钟4。如图12内所示，对于PLL电路B2根据43.875MHz的时钟而产生27x1.001MHz的时钟所需要的“频率乘数/频率除数”是“77/125”。 

以这种方式，为了在接收设备2内根据27MHz的参考时钟而产生27x1.001MHz的点时钟，将PLL电路B1和PLL电路B2串联连接，PLL电路B1根据27MHz的参考时钟而产生43.875MHz的时钟，然后PLL电路B2根据43.875MHz的时钟而产生27x1.001MHz的时钟。由此，有可能不使用能够执行乘以1001的乘法的高性能PLL电路而产生期望的点时钟。选择器40按照所接收的信号从由PLL电路B1产生的时钟1-3和由PLL电路B2产生的时钟4中选择一个，并且向视频信号处理电路24输出所选择的时钟。 

按照接收设备2的技术，需要两个PLL电路来产生点时钟1-4。因为PLL电路是模拟电路，因此增加PLL电路提高了接收设备2的电路规模，引起集成电路的大小的增加。

另一种技术是根据用于系统电路的时钟而不是根据27MHz的参考时钟来产生点时钟。图13示意地示出了在这种情况下的接收设备3。接收设备3的元件与接收设备1的等同物相同，除了产生要由系统电路22使用的时钟的PLL电路A1产生351MHz的时钟，并且产生点时钟的PLL电路B3与在图10内所示的接收表示1内的PLL电路B不同。 

参见图13，PLL电路A1将参考时钟乘以13，以产生要由系统电路22使用的351MHz的时钟。所述时钟被输出到系统电路22，并且也被输出到PLL电路B3。 

一般，所述系统电路包括CPU等，并且以比所述视频信号处理电路等更高的频率来工作。利用这一点，PLL电路B3使用351MHz的输入时钟来产生上述的四种时钟1-4。在这种情况下，对于PLL电路B3所需要的“频率乘数/频率除数”是“44/(13x16)”、“250/(13x91)”、“1/(13x1)”和“77/1000”。 

对于PLL电路B3产生27x1.001MHz的时钟所需要的“频率乘数/频率除数”是“77/1000”，因此不要求高倍乘法。 

但是，在接收设备3内，对于系统电路22的输入频率被固定到351MHz。这对于在所述系统电路内的使用频率施加了限制，如果包括CPU等的系统电路22被加速，则难于使用与351MHz的整数倍数不同的频率来进行改变，因此不能灵活地处理所述修改。 

基于这一点，为了产生27x1.001MHz的点时钟，可行的是，提供与27MHz的参考时钟不同的参考时钟(27x1.001MHz)。图14示意地示出了在这种情况下的接收设备4。在图14内所示的接收设备4的元件与在图10内所示的接收设备1内的等同物相同，除了增加了时钟产生器12和选择器50，并且PLL电路B4与PLL电路B不同。

在接收设备4内，时钟产生器12产生27x1.001MHz的时钟，并且将其输出到选择器50。选择器50向PLL电路B4选择性地输出由时钟产生器10产生的时钟或者由时钟产生器12产生的时钟。在这种构造内，PLL电路B4可以使用来自时钟产生器10的参考时钟(27MHz)利用“44/16”、“250/19”和“1/1”的“频率乘数/频率除数”来产生上述的点时钟1-3，并且使用来自时钟产生器12的参考时钟(27x1.001MHz)利用“1/1”的“频率乘数/频率除数”来产生上述的点时钟4。 

按照这种技术，虽然PLL电路B4不必须是高倍乘法PLL，但是必须增加产生27x1.001MHz的时钟的时钟产生器12。而且，如果由于在用于产生时钟的寄存器的设置内的时滞而导致在时钟产生器10和时钟产生器12之间的用于产生时钟的定时上出现差别，或者甚至如果时钟产生器10和时钟产生器12的任何一个或者两者的精度略微变差，则由时钟产生器10和时钟产生器12产生的时钟可能不能彼此同步。总体而论，这对接收设备产生不利影响。 

本发明的实施例的第一示例方面是信号处理设备。所述信号处理设备包括存储部、实数计数器、第一整数计数器、第一脉冲产生电路、校正电路、第二整数计数器和第二脉冲产生电路。 

所述存储部存储预设的正整数A、B和C、k个偏置值Fi(i＝1到k)以及每个偏置值Fi的相加次数Ei。 

实数计数器是整数加法环计数器，并且在每个输入时钟，如果计数值等于或者大于0则其减去正整数C，并且如果所述计数值为负则其加上正整数B和正整数C的差并且输出进位。 

第一整数计数器也是整数加法环计数器，在每个输入时钟，其将其计数值IC1、从实数计数器输出的进位和在存储部内存储的正整数A相加。

第一脉冲产生电路产生第一时钟用于按照计数值IC1来返回到其初始状态，所述第一时钟具有对应于第一整数计数器的周期的一个循环。 

校正电路在具有与第一时钟的循环D(D是正整数)相同长度的每个校正周期内、在每个输出中输出所述偏置值Fi中的仅仅一个的条件下、与所述输入时钟同步地将存储部内存储的偏置值Fi的每一个输出Ei次。 

第二整数计数器也是整数加法环计数器，并且在每个输入时钟，其将其计数值IC2、从实数计数器输出的进位、正整数A和从校正电路输出的偏置值相加。 

第二脉冲产生电路产生第二时钟用于按照计数值IC2来返回到其初始状态，所述第二时钟具有对应于第二整数计数器的周期的一个循环。 

第二时钟的频率是第一时钟的频率的G倍(G＞0)，并且正整数D是用于指示第一时钟和第二时钟的同步循环长度的第一时钟的循环的数量。而且，正整数A、B和C被设置来满足下面的表达式(3)，并且偏置值Fi和相加次数Ei被设置为满足下面的表达式(4)和(5)： 

表达式(3) 

f1＝f0*(A+(C/B))/(第一整数计数器的分辨率) 

其中，f0是输入时钟的频率， 

f1是第一时钟的频率，并且 

A、B和C是正整数 

表达式(4) 

(G-1)*D＝M 

其中，D是由第一时钟的循环的数量表示的第一时钟和第二时钟的同步循环长度(正整数)，并且 

M是整数 

表达式(5) 

∑[i＝1^K](Ei*Fi)＝(最大计数值)*(G-1)*D 

其中，D是同步循环长度(正整数) 

      Fi是偏置值(整数) 

      Ei是偏置值Fi的相加次数(正整数)，并且 

      K是偏置值Fi的数量(正整数)。 

作为方法或者系统的上述设备的实现方式作为本发明的实施例的示例方面也是有效的。 

根据本发明的技术，有可能使用小的电路规模来产生彼此不同步的多个时钟，并且灵活地处理系统规格的修改。 

附图说明

通过下面结合附图的特定的示例实施例的说明，上述和其他示例方面、优点和特征将更清楚，其中： 

图1是是示出了根据本发明的示例实施例的时钟产生电路的示意图； 

图2是用于描述在图1内所示的时钟产生电路内的实数计数器的视图； 

图3是示出了由在图1内所示的时钟产生电路内的实数计数器和第一整数计数器执行的处理的C语言描述的示例的视图；

图4是示出了在图1内所示的时钟产生电路内，在第一整数计数器的计数值、根据所述计数值产生的第一时钟和输入时钟之间的关系的视图； 

图5是用于描述在图1内所示的时钟产生电路内的校正电路的视图； 

图6是示出了在图1内所示的时钟产生电路的具体电路示例的视图； 

图7是示出了根据本发明的示例实施例的另一个时钟产生电路的示意图； 

图8是示出了根据本发明的示例实施例的信号处理设备的视图； 

图9是示出了ATSC系统的示例的视图； 

图10是示出了接收设备的示例的视图； 

图11是示出了在图10内所示的接收设备内PLL电路中的频率乘数/频率除数的示例的视图； 

图12是示出了接收设备的另一个示例的视图； 

图13是示出了接收设备的另一个示例的视图；以及 

图14是示出了接收设备的另一个示例的视图。 

具体实施方式

在描述本发明的示例实施例之前，将说明本发明的原理。 

本发明人进行了用于解决上述问题的深入细致的研究，并且建立了一种技术，用于根据输入时钟来产生两个时钟，使得在不使用PLL电路的情况下，所述两个时钟与输入时钟同步，并且一个时钟的频率不是另一个时钟的频率的整数倍。 

例如，如果在不使用PLL电路的情况下产生与输入时钟同步的两个时钟27MHz和27x1.001MHz，则有可能不仅产生上述的点时钟1-3(74.25MHz、74.25/1.001MHz和27MHz)，而且可以使用低相乘PLL电路，根据所产生的时钟来产生点时钟4(27x1.001MHz)。以下通过例 示来说明下述情况：产生与输入时钟同步的两个时钟，以便一个时钟的频率是另一个时钟的频率的1.001倍。 

图1是示出了按照由本发明人建立的技术的时钟产生电路100的示意图。时钟产生电路100产生与输入时钟f0同步的第一时钟f1和第二时钟f2，并且所述第二时钟f2的频率是所述第一时钟f1的频率的1.001倍。在下面的说明内，将输入时钟f0、第一时钟f1和第二时钟f2的频率分别表达为f0、f1和f2。 

参见图1，时钟产生电路100包括寄存器110、实数计数器120、第一整数计数器130、第一脉冲产生电路140、第二整数计数器150、校正电路160和第二脉冲产生电路170。 

作为存储部的寄存器110包括寄存器A-F，其分别存储预设的正整数A、B、C、D、E和整数偏置值F。 

正整数A、B和C被设置为使得按照第一时钟f1和输入时钟f0的频率而满足上述的表达式(3)。 

整数计数器的分辨率表示整数计数器的位宽。例如，具有16位宽的整数计数器的分辨率是65536。 

时钟产生电路100使用DDA(数字微分分析)根据输入时钟f0来产生第一时钟f1和第二时钟f2。以下参考图2-5来说明时钟产生电路100的元件。实数计数器120、第一整数计数器130和第二整数计数器150的初始值是0。 

实数计数器120是整数加法环计数器。在每个输入时钟，如果实数计数器120的计数值RC等于或者大于0，则实数计数器120从计数值RC减去在寄存器C内存储的正整数C。另一方面，如果计数值RC是负的， 则实数计数器120将在正整数B和正整数C之间的差(B-C)加到计数值RC，并且输出具有值1的进位。 

图2示出了当作为示例的B＝20和C＝3时实数计数器120的计数值RC和进位。 

在开始操作后，RC立即是0，因此，实数计数器120从RC减去C。结果，计数值RC变为“-3”。此时不产生进位。 

在下一个输入时钟，因为RC是负值“-3”，因此实数计数器120向RC加上(B-C)。结果，计数值RC变为“14”，并且产生进位“1”。 

而且，在下一个输入时钟，因为RC是正值“14”，实数计数器120从RC减去C。结果，计数值RC变为“11”，并且不产生进位。 

实数计数器120在每个输入时钟重复这样的处理，由此，计数值RC改变，如图2内所示。实数计数器120基本上被配置为使得通过C的值来产生误差，并且当所述误差超过B的值时，产生进位。这样的配置仅仅通过加法和减法来在B次的循环内产生C次进位。 

第一整数计数器130是整数加法环计数器。在每个输入时钟，第一整数计数器130将从实数计数器120输出的进位和在寄存器A内存储的正整数A相加以获得计数值IC1，并且其当IC1达到最大计数值时复位所述计数值。 

图3是在C语言中对于由实数计数器120和第一整数计数器130进行的处理的描述。 

如果通过实数计数器120和第一整数计数器130的这样的操作来输出第一整数计数器130的计数值IC1的最高有效位，则可以获得满足上 述表达式(3)的第一时钟f1。 

第一脉冲产生电路140按照第一整数计数器130的计数值IC1来产生脉冲。具体上，第一脉冲产生电路140当IC1变为所述最大计数值的1/2时开始输出Hi，并且当IC1变为所述最大计数值并且第一整数计数器130复位所述计数值时将其切换为低输出。 

图4示出了在第一整数计数器130的计数值IC1、输入时钟f0和第一时钟f1之间的关系。参见图4，第一整数计数器130从0到所述最大计数值重复计数。每次其计数时，计数值以正整数A递增，并且通过在B次内从实数计数器120输出的C次的进位来进行计数值的误差校正。结果，在计数值IC1上的增大变得近似于具有斜率(A+(C/B))的直线。因此，如果第一脉冲产生电路140从当计数值IC1达到最大计数值的1/2时(在由在图4内所示的黑圆圈所示的时间点)的时间起输出Hi时钟，并且在当计数值IC1达到最大计数值时的时间将其转换为低输出，则可以获得第一时钟f1，所述第一时钟f1的一个循环对应于在其期间第一整数计数器130从0计数到最大计数值的周期，并且第一时钟f1与输入时钟f0同步。 

以下说明寄存器D-F、第二整数计数器150、校正电路160和第二脉冲产生电路170。那些元件块产生第二时钟f2，其具有第一时钟f1的频率的1.001倍的频率。 

如果第二时钟f2的频率被表达为第一时钟f1的G(G>0)倍，则由第一时钟f1的循环的数量表达的同步循环的长度(同步循环长度)D满足上述的表达式(4)，在所述同步循环长度期间，第一时钟f1和第二时钟f2彼此同步。 

在这个示例内，因为第二时钟f2的频率是第一时钟f1的频率的1.001倍，因此满足表达式(4)的同步循环长度D是1000个循环乘以m(m是1或者更大的整数)。虽然满足表达式(4)的任何值可以被选择为同步 循环长度D，但是优选的是，选择最小值。因此，选择1000来作为同步循环长度D。 

如上所述，第一时钟f1的一个循环对应于在其期间第一整数计数器130从0到最大计数值计数的周期。如果存在以第一整数计数器130的速度的1.001倍的速度来计数的计数器，则通过使用与第一脉冲产生电路140类似的脉冲产生电路而按照计数值产生脉冲，有可能产生具有与第一时钟f1的频率的1.001倍的频率的第二时钟f2。为了实现以第一整数计数器130的速度的1.001倍的速度来计数的计数器，在所述计数值的每个循环内向以与第一整数计数器130相同的方式来计数的计数器(以下被称为第二计数器)的计数值加上作为第一整数计数器130的最大计数值的1/1000的值。结果，第二计数器的计数值比第一整数计数器130的计数值IC1在每个循环领先1/1000个循环，并且因此其比计数值IC1在作为同步循环长度的每1000个循环领先1个循环。 

如果，例如第一整数计数器130的位宽是16比特，则第一整数计数器130在第一时钟f1的每个循环计数2¹⁶或者65536次。为了实现以第一整数计数器130的速度的1.001倍的速度来计数的第二整数计数器，必须在第一时钟f1的每个循环向第二整数计数器的计数值加上作为65536的1/1000的值65.536。但是，因为要加上的值不是整数，则不能将其加到作为整数加法环计数器的第二整数计数器。 

根据上述情况，本发明人发现了下述的技术，以便实现对于使用整数加法环计数器如上所述的第二整数计数器所期望的处理。 

k个偏置值Fi(i＝1到k)和每个偏置值Fi的相加次数Ei被预先设置，以便满足上述的表达式(5)，并且从在第一整数计数器130的复位之后紧跟的其输出的数量等于或者小于相加次数Ei的k个偏置值Fi中的一个在每个输入时钟被输出到第二整数计数器。以这种方式输出偏置值的电路以下被称为校正电路。如果等于第一时钟f1的循环D的周期被称为校 正周期，则所述校正电路在每个校正周期内执行上述的处理。 

第二整数计数器在每个输入时钟将其计数值IC2、从实数计数器120输出的进位、正整数A和从校正电路输出的偏置值相加。当在将每个偏置值Fi输出相加次数Ei后，没有来自校正电路的偏置值输出时，不将偏置值相加。 

然后，按照第二整数计数器的计数值IC2来产生其一个循环对应于在第二整数计数器的两个随后的复位之间的周期的时钟。所述时钟用作第二时钟f2。 

虽然以这种方式产生的第二时钟f2在每个循环内包含一些抖动，但是其在每个同步循环长度D内与第一时钟f1同步，并且具有作为第一时钟f1的频率的G倍的频率。 

只要满足表达式(5)，则可以设置任何偏置值Fi和任何相加次数Ei。但是，优选的是，设置两个偏置值为作为偏置值的偏置值F1和偏置值F2，所述偏置值F1是比最大计数值和同步循环长度D的商小的整数的最大值，所述偏置值F2是比所述商大的整数的最小值。而且，优选的是，设置偏置值F1的相加次数E1和偏置值F2的相加次数E2，以便那些值的和等于同步循环长度D。 

如果以这种方式来设置偏置值和相加次数，则要加到第二整数计数器的偏置值相对较小并且大致相等，由此减少第二时钟f2的抖动。 

将最大的可能值选择为同步循环长度D将允许最小化要加到第二整数计数器的偏置值。但是，如果同步循环长度D太长，则需要长时间来达到第一时钟f1和第二时钟f2同步。鉴于这一点，如上所述的将最小值设置为同步循环长度D并且一个接一个地相加相对较小的偏置值的技术是良好平衡的。

可以通过下面的表达式(6)来表示偏置值F1、偏置值F2、相加次数E1和相加次数E2之间的关系： 

表达式(6)F2＝F1+1 

         E2＝D-E1 

因此，可行的是，仅仅将偏置值F1设置为偏置值，并且当偏置值F2要被输出到第二整数计数器时，向偏置值F1加上1，并且将其输出。而且，可行的是，仅仅将相加次数E1设置为相加次数，并且在将偏置值F1输出E1次数时，输出“偏置值F1+1”，直到偏置值的输出的总数变为D。这减小了用于存储偏置值和相加次数的寄存器。 

以下使用上述的示例来提供进一步的说明。在上述的示例内，因为倍数G是1.001并且1000被选择为同步循环长度D，因此，最大计数值65536和同步循环长度D的商是65.536。因此，根据表达式(4)，获得下面的表达式(7)。具体上，分别地，65和66被获得作为偏置值F1和F2，并且464和536被获得作为相加次数E1和E2。 

表达式(7)   F1*E1+F2*E2＝65*464+66*536＝65536 

如果同步循环长度D(1000)、偏置值F1(65)、相加次数E1(464)被设置到寄存器中，并且在作为一个同步循环的每1000个循环中，“65”被向第二整数计数器输出464次，并且“65+1”被向第二整数计数器输出“1000-464”次，则在第一整数计数器130计数到最大计数值1000次的同时，第二整数计数器计数到最大计数值1001次。由此，有可能按照第二整数计数器的计数值IC2来产生具有作为第一时钟f1的频率的1.001倍的频率的第二时钟f2。 

在图1内所示的时钟产生电路100内的第二整数计数器150、校正电 路160和寄存器D-F实现上述的处理。 

寄存器D存储同步循环长度D(1000)。寄存器F存储偏置值F1(65)。寄存器E存储相加次数E1(464)。 

如果第一整数计数器130开始计数，则校正电路160计数第一整数计数器130的计数值IC1返回0的次数。如果计数值cnt等于或者小于在寄存器E内存储的相加次数E1(464)，则校正电路160向第二整数计数器150输出在寄存器F内存储的偏置值F1(65)。另一方面，如果计数值cnt超过相加次数E1(464)，则校正电路160向偏置值F1(65)加上1，并且将其输出到第二整数计数器150。当计数值cnt达到在寄存器D内存储的同步循环长度D(1000)时，校正电路160将计数值cnt复位为0，并且重复上述处理。 

在其间计数值cnt从0到D计数的周期具有作为一个校正周期的、对应于第一时钟f1的1000个循环的长度。 

第二整数计数器150将其计数值IC2、在寄存器A内存储的正整数A、从实数计数器120输出的进位和从校正电路160输出的偏置值相加。 

图5示出了在校正电路160的计数值cnt、输出到第二整数计数器150的偏置值和在第二整数计数器150内相加在一起的偏置值的总和之间的关系。 

参见图5，在当计数值cnt是从0到463时的周期期间，向第二整数计数器150输出偏置值F1(65)，并且在当所述计数值cnt是从464到999时的周期期间向第二整数计数器150输出“(偏置值F1+1)＝66”。作为第二整数计数器150累加所述偏置值的结果，当计数值cnt达到999时，被相加在一起的偏置值的总和变为65536。因此，在具有1000个循环的长度的每个校正周期内，第二整数计数器150比第一整数计数器130多计数 65536次。 

第二脉冲产生电路170以下述方式来产生第二时钟f2：在其期间第二整数计数器150从0到最大计数值计数的周期对应于第二时钟f2的一个循环。第二时钟f2具有作为第一时钟f1的频率的1.001倍的频率。 

图6是实现在图1内所示的时钟产生电路100的具体电路示例。在图6内，为了简化，未示出第一脉冲产生电路140和第二脉冲产生电路170。 

参见图6，实数计数器120包括加法器-减法器121、减法器122、选择器123、比较器124、进位产生单元125和寄存器126。 

加法器-减法器121在每个输入时钟对于在寄存器126内存储的计数值RC、在寄存器B内存储的正整数B和在寄存器C内存储的正整数C进行相加和相减(RC+(B-C))，并且向选择器123输出计算结果。 

减法器122在每个输入时钟进行计算(RC-C)，并且向选择器123输出计算结果。 

比较器124在每个输入时钟将从在寄存器126内存储的计数值RC与0相比较，并且向进位产生单元125和选择器123输出比较结果。 

如果作为比较器124的比较结果计数值RC等于或者大于0，则选择器123选择减法器122的计算结果，并且将其输出到寄存器126。另一方面，如果计数值RC是负的，则选择器123选择加法器-减法器121的计算结果，并且将其输出到寄存器126。 

而且，作为比较器124的比较结果，如果计数值RC是负的，则进位产生单元125产生进位“1”，并且将其输出到第一整数计数器130和第二整数计数器150。

每次选择器123输出任一个计算结果，则寄存器126将计数值RC更新为所述计算结果。 

第一整数计数器130包括加法器131和寄存器132。加法器131在每个输入时钟将在寄存器132内存储的计数值IC1和在寄存器A内存储的正整数A相加，并且当进位从在实数计数器120内的进位产生电路125输出时，进一步加上所述进位。 

寄存器132将加法器131的计算结果存储为新的计数值IC1。例如，寄存器132是16位寄存器，并且当计数值IC1达到最大值65535时，其将计数值IC1复位到0。 

校正电路160包括进位产生电路161、选择器162、加法器163、比较器164、寄存器165、比较器166、选择器167、加法器168和选择器169。 

每次第一整数计数器130的计数值IC1变为0时，进位产生电路161产生进位“1”，并且将其输出到选择器162。 

加法器163将“1”加到比较器164的输出，并且将其输出到选择器162。 

比较器164将在寄存器165内存储的计数值cnt与在寄存器D内存储的同步循环长度D相比较。如果计数值cnt小于同步循环长度D，则比较器164向选择器162和加法器163输出计数值cnt。另一方面，每次计数值cnt达到同步循环长度D时，比较器164向选择器162和加法器163输出“0”。 

当未从进位产生电路161输出进位时，选择器162输出来自比较器164的计数值cnt。另一方面，当从进位产生电路161输出所述进位时， 选择器162输出加法器163的相加结果，其是“计数值cnt+1”。 

寄存器165将选择器162的输出存储为新的计数值cnt。 

因为每次第一整数计数器130的计数值IC1达到最大值时进位产生电路161产生所述进位，因此每次计数值IC1达到最大值时递增在寄存器165内存储的计数值cnt。当计数值cnt达到同步循环长度D时，其被复位，因此，寄存器165重复地将0到同步循环长度D存储为计数值cnt。而且，在其期间第一整数计数器130从0计数到最大值的周期对应于根据第一整数计数器130的计数值IC1来产生的第一时钟f1的一个循环。因此，进位产生电路161、选择器162、加法器163、比较器164和寄存器165作为计数器，用于相对于每个同步循环D来计数第一时钟f1的循环。 

比较器166将在寄存器165内存储的计数值cnt与在寄存器E内存储的相加次数E1进行比较，并且向选择器167输出比较结果。 

加法器168向在寄存器F内存储的偏置值F1加1，并且向选择器167输出结果。 

如果作为比较器166的比较结果，计数值cnt小于E1，则选择器167向选择器169输出在寄存器F内存储的偏置值F1。另一方面，如果计数值cnt等于或者大于E1，则选择器167向选择器169输出来自加法器168的“偏置值F1+1”。 

选择器169根据来自校正电路160的进位产生电路161的进位的存在与否来选择选择器167的输出或者“0”。具体上，如果未从进位产生电路161输出进位，则选择器169向第二整数计数器150输出来自选择器167的所述偏置值F1或者“偏置值F1+1”。另一方面，如果从进位产生电路161输出进位，则选择器169向第二整数计数器150输出“0”。

第二整数计数器150包括加法器151和寄存器152。加法器151将在寄存器152内存储的计数值IC2、正整数A和选择器169的输出相加，并且当从进位在实数计数器120内的进位产生单元125输出时进一步加上所述进位。 

寄存器152将加法器151的计算结果存储为新的计数值IC2。寄存器152具有与在第一整数计数器130内的寄存器132相同的位宽度，并且当计数值IC2达到例如65535时，其将计数值IC2复位为0。 

在图6内所示的电路内，第一整数计数器130与输入时钟同步地从0到最大值重复地计数。根据第一整数计数器130的计数值IC1而产生的第一时钟f1的频率与输入时钟f0的频率满足由表达式(3)表示的关系，所述第一时钟f1的频率的一个循环对应于从0到最大值的第一整数计数器130的计数周期或者对应于在第一整数计数器130的两个随后的复位之间的周期。根据正整数A、B和C的值，第一时钟f1的频率可以是等于或者小于输入时钟f0的频率的1/2的任何值。 

虽然第二整数计数器150也与输入时钟同步地从0到最大值重复地计数，但是因为来自校正电路160的偏置值被加到其计数值中，因此，在第一整数计数器130从0到最大值计数D次的同时，第二整数计数器150从0到最大值计数(D+(G-1)*D)次。因此，第二整数计数器150从0到最大值计数的速度是第一整数计数器130的速度的G倍。 

因此，根据第二整数计数器150的计数值IC2而产生的第二时钟f2的频率是第一时钟f1的G倍，所述第二时钟f2的频率的一个循环对应于从0到最大值的第二整数计数器150的计数周期。 

倍数G可以是大于0的任何值(包括小数)。因此，由本发明人建立的技术使用三个整数计数器实现了:第一时钟f1，其与输入时钟f0同步，并且具有给定的频率，所述给定的频率等于或者小于输入时钟f0的频率 的1/2；以及，第二时钟f2，其也与输入时钟f0同步，并且具有作为第一时钟f1的频率的给定倍数G倍的频率。 

虽然在上述的说明书中，大于1的倍数G 1.001被用作具体示例，但是如果当倍数G小于1时或者当在表达式(5)内的(G-1)为负时，从校正电路160向第二整数计数器150提供负偏置F，则也可以产生具有频率小于第一时钟f1频率的第二时钟。 

而且，虽然为了容易明白本发明的原理而在上面描述了产生两个时钟(f1和f2)的电路，所述两个时钟(f1和f2)与输入时钟f0同步以便一个时钟的频率是另一个时钟的频率的实数倍数，但是本发明的技术可以被应用到与输入时钟f0同步的任何两个或者更多数量的时钟的产生。 

图7通过例示而示意地示出了产生与输入时钟f0同步的三个时钟f1、f2和f3的电路。在图7内，与在图1内所示的时钟产生电路100内的那些相同的元件通过相同的附图标号表示。 

在图7内所示的时钟产生电路内，寄存器Ea和Fa、第三整数计数器150a、校正电路160a和用于产生时钟f3的第三脉冲产生电路170a分别具有与寄存器E和F、第二整数计数器150、校正电路160和用于产生时钟f2的第二脉冲产生电路170基本上相同的功能。在这种构造内，可以按照寄存器Ea和Fa的值的设置来产生第三时钟f3，所述第三时钟f3与输入时钟f0同步，并且具有与第二时钟f2的频率不同并且是第一时钟f1的频率的实数倍数的频率。 

根据上述的说明，以下说明使用上述的时钟产生电路的示例实施例。 

图8示出了根据本发明的示例实施例的信号处理电路200。所述信号处理电路200是，例如，用于接收视频广播的接收设备，并且其包括 时钟产生器10、PLL电路210、时钟产生电路220、选择器230、PLL电路240、PLL电路250、系统电路22、视频信号处理电路24、音频信号处理电路26和STC计数器30。为了容易比较，在图8内，与在图10、12、13和14内所示的接收设备中的那些元件相同的元件用相同的附图标号表示。在信号处理电路200内，像每个如上所述的每个数据设备那样，视频信号处理电路24必须处理具有例如74.25MHz、74.25/1.001MHz、27MHz和27x1.001MHz的点时钟的视频信号。 

时钟产生器10产生27MHz的参考时钟。 

PLL电路210产生要由系统电路22使用的系统时钟，并且将其提供到系统电路22。例如，所述系统时钟是655.36MHz。 

时钟产生电路220、选择器230和PLL电路240产生要由视频信号处理电路24使用的点时钟。如上所述，它们需要能够产生74.25MHz、74.25/1.001MHz、27MHz和27x1.001MHz的所有点时钟。 

时钟产生电路220是将在图1内所示的时钟产生电路100应用到其上的电路，并且其产生与由PLL电路210产生的系统时钟同步的两个时钟，所述系统时钟是输入时钟f0。作为第一时钟f1的所述两个时钟之一的频率是27MHz，作为第二时钟f2的另一个时钟的频率是第一时钟f1的频率的1.001倍，其是27.027MHz。 

时钟产生电路220对应于参考图1-6所述的时钟产生电路100，因此在下面不详细说明它。时钟产生电路220产生分别作为第一时钟f1和第二时钟f2的27MHz和27x1.001MHz的时钟，并且倍数G因此大于1。因此，被提供到用于产生第二时钟f2的第二整数计数器的偏置值是正的，并且不必向所述偏置值加上符号位。或者，可行的是，产生作为第一时钟f1的27.027MHz的时钟，并且进一步产生具有第一时钟f1的频率的1/1.001倍数的第二时钟f2。在这种情况下，必须向被提供到第二整数计 数器的偏置值加上符号位。 

选择器230根据视频信号的种类选择由时钟产生电路220产生的第一时钟f1或者第二时钟f2，并且向PLL电路240输出所选择的时钟。 

当PLL电路240产生具有27x1.001MHz的频率的点时钟4时，其使用第二时钟f2。在这种情况下，PLL电路240的“频率乘数/频率除数”是“1/1”。另一方面，当PLL电路240产生点时钟1-3的任何一个时，其使用第一时钟f1。在这种情况下，各个点时钟的“频率乘数/频率除数”分别是“44/16”、“250/91”和“1/1”。 

PLL电路240向视频信号处理电路24提供所产生的点时钟。 

PLL电路250根据STC来产生要由音频信号处理电路26使用的音频时钟，并且向音频信号处理电路26提供所产生的音频时钟。 

如上所述，在按照所述示例实施例内的信号处理电路200中，时钟产生电路220产生27MHz的第一时钟f1和27x1.001MHz的第二时钟f2，并且选择器230选择性地向PLL电路240提供任一时钟。因此，当PLL电路240产生可能由视频信号处理电路24使用的所述四个点时钟的任何一个时，其不需要执行高倍乘法。而且，因为第一时钟f1和第二时钟f2与参考时钟同步，因此由PLL电路240产生的时钟也与所述系统时钟、音频时钟和STC同步。 

而且，因为时钟产生电路220包括整数计数器，而不是作为模拟电路的PLL，因此电路规模小。 

而且，虽然也作为时钟产生电路220的输入时钟的、由PLL电路210产生的系统时钟作为在上述的示例实施例内的示例具有655.36MHz的频率，但是时钟产生电路220可以通过调整在寄存器内存储的诸如上述 的正整数A、B和C的参数来产生具有等于或者小于输入时钟频率的1/2的任何频率的第一时钟。由此，有可能灵活地处理系统规格的修改，诸如提高在由系统电路22使用的时钟的速度。 

虽然已经使用几个示例实施例来说明了本发明，但是本领域内的技术人员可以认识到，在所附的权利要求的精神和范围内，可以对于本发明进行各种修改，并且本发明不限于如上所述的示例。 

而且，所述权利要求的范围不被如上所述的示例实施例限定。 

而且，注意到，申请人的意图是涵盖所有的权利要求元素的等同物，即使以后在申请期间被修改。

Claims (20)

1.一种信号处理设备，包括：

存储部，其用于存储预设的正整数A、B和C、k个偏置值Fi，其中i＝1到k，以及每个偏置值Fi的相加次数Ei；

实数计数器，其是整数加法环计数器，用于在每个输入时钟，在如果计数值等于或者大于0的情况下减去所述正整数C，以及在如果所述计数值为负的情况下加上所述正整数B和正整数C的差(B-C)，并且输出进位；

第一整数计数器，其是整数加法环计数器，用于在每个输入时钟，将该第一整数计数器的计数值IC1、从所述实数计数器输出的进位和在所述存储部内存储的正整数A相加；

第一脉冲产生电路，其用于根据所述计数值IC1产生第一时钟，所述第一时钟具有与用于返回其初始状态的所述第一整数计数器的周期相对应的一个循环；

校正电路，其用于在具有与所述第一时钟的循环D相同长度的每个校正周期内、在每个输出中输出所述偏置值Fi中的仅仅一个的条件下、与所述输入时钟同步地将所述存储部内存储的所述偏置值Fi的每一个输出Ei次，其中D是正整数；

第二整数计数器，其是整数加法环计数器，用于在每个输入时钟，将该第二整数计数器的计数值IC2、从所述实数计数器输出的进位、所述正整数A和从所述校正电路输出的偏置值相加，所述第二整数计数器和所述第一整数计数器具有相同的最大计数值；以及

第二脉冲产生电路，其用于根据所述计数值IC2产生第二时钟，所述第二时钟具有与用于返回其初始状态的所述第二整数计数器的周期相对应的一个循环，其中

所述第二时钟的频率是所述第一时钟的频率的G倍，其中G＞0，

所述正整数D是用于指示所述第一时钟和所述第二时钟的同步循环长度的所述第一时钟的循环的数量，

所述正整数A、B和C被设置以满足表达式1，并且

所述偏置值Fi和所述相加次数Ei被设置以满足表达式2和表达式3：

表达式1

f1＝f0*(A+(C/B))/(第一整数计数器的分辨率)

其中，f0是所述输入时钟的频率，

f1是所述第一时钟的频率，并且

A、B和C是正整数

表达式2

(G-1)*D＝M

其中，D是由所述第一时钟的循环的数量表示的所述第一时钟和所述第二时钟的同步循环长度，其为正整数，并且

M是整数

表达式3

其中，D是同步循环长度，其为正整数

Fi是偏置值，其为整数

Ei是所述偏置值Fi的相加次数，其为正整数，并且

K是所述偏置值Fi的数量，其为正整数。

2.根据权利要求1所述的信号处理设备，其中

所述正整数D是满足表达式2的D的最小值。

3.根据权利要求1所述的信号处理设备，其中

所述倍数G是实数，

所述存储部存储：两个偏置值Fi，其中i＝1，2，和所述两个偏置值Fi中的每一个的相加次数Ei，其中i＝1，2，所述偏置值F1是小于所述最大计数值和所述正整数D的商的整数的最大值，所述偏置值F2是大于所述商的整数的最小值，并且

所述偏置值F1的相加次数E1和所述偏置值F2的相加次数E2的和等于所述正整数D。

4.根据权利要求2所述的信号处理设备，其中

所述倍数G是实数，

所述存储部存储：两个偏置值Fi，其中i＝1，2，和所述两个偏置值Fi中的每一个的相加次数Ei，其中i＝1，2，所述偏置值F1是小于所述最大计数值和所述正整数D的商的整数的最大值，所述偏置值F2是大于所述商的整数的最小值，并且

所述偏置值F1的相加次数E1和所述偏置值F2的相加次数E2的和等于所述正整数D。

5.根据权利要求1所述的信号处理设备，其中

所述倍数G是实数，

所述存储部存储：所述正整数D；偏置值F1，其是小于所述最大计数值和所述正整数D的商的整数的最大值；以及，所述偏置值F1的相加次数E1，

所述相加次数Ei是小于所述正整数D的任何整数，并且

在每个校正周期内，所述校正电路将所述偏置值F1输出E1次，并且将“所述偏置值F1+1”输出“D-E1”次。

6.根据权利要求2所述的信号处理设备，其中

所述倍数G是实数，

所述存储部存储：所述正整数D；偏置值F1，其是小于所述最大计数值和所述正整数D的商的整数的最大值；以及，所述偏置值F1的相加次数E1，

所述相加次数Ei是小于所述正整数D的任何整数，并且

在每个校正周期内，所述校正电路将所述偏置值F1输出E1次，并且将“所述偏置值F1+1”输出“D-E1”次。

7.根据权利要求1所述的信号处理设备，还包括：

参考时钟产生电路，其用于产生参考时钟；

系统电路；以及

第一PLL电路，其利用由所述参考时钟产生电路产生的参考时钟来产生要由所述系统电路使用的系统时钟，其中

所述输入时钟是由所述第一PLL电路产生的系统时钟。

8.根据权利要求2所述的信号处理设备，还包括：

参考时钟产生电路，其用于产生参考时钟；

系统电路；以及

第一PLL电路，其利用由所述参考时钟产生电路产生的参考时钟来产生要由所述系统电路使用的系统时钟，其中

所述输入时钟是由所述第一PLL电路产生的系统时钟。

9.根据权利要求3所述的信号处理设备，还包括：

参考时钟产生电路，其用于产生参考时钟；

系统电路；以及

第一PLL电路，其利用由所述参考时钟产生电路产生的参考时钟来产生要由所述系统电路使用的系统时钟，其中

所述输入时钟是由所述第一PLL电路产生的系统时钟。

10.根据权利要求4所述的信号处理设备，还包括：

参考时钟产生电路，其用于产生参考时钟；

系统电路；以及

第一PLL电路，其利用由所述参考时钟产生电路产生的参考时钟来产生要由所述系统电路使用的系统时钟，其中

所述输入时钟是由所述第一PLL电路产生的系统时钟。

11.根据权利要求5所述的信号处理设备，还包括：

参考时钟产生电路，其用于产生参考时钟；

系统电路；以及

第一PLL电路，其利用由所述参考时钟产生电路产生的参考时钟来产生要由所述系统电路使用的系统时钟，其中

所述输入时钟是由所述第一PLL电路产生的系统时钟。

12.根据权利要求6所述的信号处理设备，还包括：

参考时钟产生电路，其用于产生参考时钟；

系统电路；以及

第一PLL电路，其利用由所述参考时钟产生电路产生的参考时钟来产生要由所述系统电路使用的系统时钟，其中

所述输入时钟是由所述第一PLL电路产生的系统时钟。

13.根据权利要求1所述的信号处理设备，还包括：

视频信号处理电路，其用于处理视频信号；

选择器，其用于选择性地输出所述第一时钟和所述第二时钟之一；以及

第二PLL电路，其利用从所述选择器输出的时钟来产生要由所述视频信号处理电路使用的点时钟。

14.根据权利要求2所述的信号处理设备，还包括：

视频信号处理电路，其用于处理视频信号；

选择器，其用于选择性地输出所述第一时钟和所述第二时钟之一；以及

第二PLL电路，其利用从所述选择器输出的时钟来产生要由所述视频信号处理电路使用的点时钟。

15.根据权利要求3所述的信号处理设备，还包括：

视频信号处理电路，其用于处理视频信号；

选择器，其用于选择性地输出所述第一时钟和所述第二时钟之一；以及

第二PLL电路，其利用从所述选择器输出的时钟来产生要由所述视频信号处理电路使用的点时钟。

16.根据权利要求4所述的信号处理设备，还包括：

视频信号处理电路，其用于处理视频信号；

选择器，其用于选择性地输出所述第一时钟和所述第二时钟之一；以及

第二PLL电路，其利用从所述选择器输出的时钟来产生要由所述视频信号处理电路使用的点时钟。

17.根据权利要求5所述的信号处理设备，还包括：

视频信号处理电路，其用于处理视频信号；

选择器，其用于选择性地输出所述第一时钟和所述第二时钟之一；以及

第二PLL电路，其利用从所述选择器输出的时钟来产生要由所述视频信号处理电路使用的点时钟。

18.根据权利要求6所述的信号处理设备，还包括：

视频信号处理电路，其用于处理视频信号；

选择器，其用于选择性地输出所述第一时钟和所述第二时钟之一；以及

第二PLL电路，其利用从所述选择器输出的时钟来产生要由所述视频信号处理电路使用的点时钟。

19.根据权利要求7所述的信号处理设备，还包括：

视频信号处理电路，其用于处理视频信号；

选择器，其用于选择性地输出所述第一时钟和所述第二时钟之一；以及

第二PLL电路，其利用从所述选择器输出的时钟来产生要由所述视频信号处理电路使用的点时钟。

20.根据权利要求8所述的信号处理设备，还包括：

视频信号处理电路，其用于处理视频信号；

选择器，其用于选择性地输出所述第一时钟和所述第二时钟之一；以及

第二PLL电路，其利用从所述选择器输出的时钟来产生要由所述视频信号处理电路使用的点时钟。

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