JP2005341487A

JP2005341487A - 映像表示装置

Info

Publication number: JP2005341487A
Application number: JP2004161039A
Authority: JP
Inventors: Kenji Dobashi; 健司土橋
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2004-05-31
Filing date: 2004-05-31
Publication date: 2005-12-08

Abstract

【課題】簡易な回路構成で高精度にスムーズな動画再生が行えるようにすることを目的とする。
【解決手段】入力信号の水平同期信号を基準クロックでカウントする計数回路１と、入力される水平同期信号を遅延させる第１の遅延回路３と、この第１の遅延回路３の出力と入力信号の水平同期信号の論理和を出力する第１の論理和回路４と、外部における演算結果を用いて入力される垂直同期信号を遅延させる第２の遅延回路５と、この第２の遅延回路５の出力と前記第１の論理和回路４からの水平同期信号の論理和を出力する第２の論理和回路６とを有する。
【選択図】図１

Description

本発明は、入力信号を表示装置に適した形式にフォーマット変換して表示する映像表示装置に関するものである。

従来、入力信号を表示装置に適した形式にフォーマット変換して表示する映像表示装置として、特許文献１に示すものが知られている。

このような入力信号を表示装置に適した形式にフォーマット変換して表示する映像表示装置において、フォーマット変換のための技術は、主に飛び越し走査系の画像信号を順次走査系の信号に変換する技術を意味し、飛び越し走査系（インターレス系）を順次走査系（プログレッシブ系）に変換することからＩＰ変換と称される。

以下に、ＮＴＳＣ方式のインターレス信号をＩＰ変換する場合の基本動作を例に挙げてＩＰ変換動作について説明する。ＮＴＳＣ方式は走査線数５２５本、１秒間に６０枚の画像について、１枚毎に奇数走査線のみの画像（第１フィールド：奇数フィールド）、偶数走査線のみの画像（第２フィールド：偶数フィールド）を交互に送り、互いに相手の走査線間に表示することで、見かけ上５２５本の走査線を表示する方式である。

ＣＲＴ方式の表示装置では、偏向回路を用いて管面上に電子線を走査させることで、映像を表示させる為回路の制約や、伝送機器の制約により、より伝送量の少ないインターレス方式が用いられているが、近年の表示技術の進歩により回路性能が向上するにつれ、前記制約が減少し、垂直走査線本数が増加する傾向にある。そのため、インターレス信号を垂直走査線本数が多い表示機器に適応させる方法として、プログレッシブ方式に変換（以下ＩＰ変換）して表示する要求が高まり、ＩＰ変換方法の技術が進歩してきている。

しかしながら、インターレス信号の基本は時系列で、偶数・奇数ラインを別々に送る方法であるため、前後の映像の関連性から、抜けているラインを補間しても本来あるべきデータにはならないため、インターレス信号ではなく、プログレッシブ信号で送る方法が確立されているが、単純に伝送量が倍になるため、同一伝送量で対応する方法として、考え出されたのが、垂直周波数を低くして伝送量を等価にする方法である。
特開２００２−１８２６１０号公報

しかし、このような映像を表示する場合、垂直同期周波数が低いため、フリッカが目立つことからフレームメモリを用いて、別の同期信号に乗せ換え、フリッカを低減する対応策がとられているが、乗せ変える同期信号は、入力同期信号との関連がないため、入出力間の同期周波数のズレ、あるいはクロックのズレにより、フィールド間で、追い越し、追い越されが発生する。その結果、同じ映像が２回続いたり、逆に必要な映像が読み出せないことで、途中の映像が抜ける現象が発生し、スムーズな再生画像が得られない課題がある。

本発明はこのような課題を解決し、簡易な回路構成で高精度にスムーズな動画再生が行えるようにすることを目的とするものである。

上記目的を達成するために本発明は、任意の映像信号を表示装置によって定められた周波数の垂直同期信号にフォーマット変換して表示する映像表示装置において、入力信号の水平同期信号を基準クロックでカウントする計数回路と、この計数回路の計数結果を処理する演算回路と、この演算回路の演算結果にて入力される水平同期信号を遅延させる第１の遅延回路と、この第１の遅延回路の出力と入力信号の水平同期信号の論理和を出力する第１の論理和回路と、外部における演算結果を用いて入力される垂直同期信号を遅延させる第２の遅延回路と、この第２の遅延回路の出力と前記第１の論理和回路からの水平同期信号の論理和を出力する第２の論理和回路とを有することを特徴とする。

本発明によれば、源信号の半分のレートで転送されてくるプログレッシブ信号に対して、入力垂直同期信号にロックした、倍レートの垂直同期信号に乗せ変える構成にしたことにより、フリッカを低減したうえで、送り側の映像タイミングを変化させることなく、正確に同一タイミングで、伝送映像を忠実に再現することができ、簡易な回路構成で高精度にスムーズな動画再生が行える映像表示装置を提供することができる。

以下、本発明の一実施の形態による映像表示装置について、図１、図２を用いて説明する。

図１に本発明の一実施の形態による映像表示装置における同期信号生成回路の一例を示し、図２に図１の回路にて同期信号が生成される遷移を説明するための信号波形図を示す。まず、本発明は、任意の映像信号を表示するために、映像信号をフレームメモリに取込み、その後表示装置によって定められた周波数の垂直同期信号にフォーマット変換して表示する映像表示装置において、入力同期信号を処理する同期信号処理回路の構成に特徴を有するものである。

図１に示すように、入力信号の水平同期期間を基準クロックでカウントする計数回路１と、この計数回路１の計数結果を処理する演算回路２と、この演算回路２の演算結果にて入力水平同期信号を遅延させる第１の遅延回路３と、この第１の遅延回路３の出力と入力信号の水平同期信号の論理和を出力する第１の論理和回路４と、外部における演算結果を用いて入力される垂直同期信号を遅延させる第２の遅延回路５と、この第２の遅延回路５の出力と前記第１の論理和回路４からの水平同期信号の論理和を出力する第２の論理和回路６とから構成されている。

この図１において、２倍レートの場合を例に動作を説明すると、まず、水平同期信号と、クロックが計数回路１に入力される。入力クロックは、入力同期信号に同期したクロック、または同期処理回路で使用する任意クロックでも良いが、入力信号由来のクロックを使用した方が、生成同期信号精度が向上する。

計数回路１では、入力水平同期信号をトリガーとして１水平期間のクロック数をカウントする。計数回路１でのカウント結果を受けて、演算回路２では、２分割する。演算回路２での演算結果を受けて第１の遅延回路３は、入力水平同期信号をトリガーにクロックをカウントし、前記演算結果分遅延後にパルスを発生させる。第１の論理和回路４は、入力される水平同期信号と、２分の１周期遅延させた第１の遅延回路３の出力の論理和をとることで、水平同期信号の倍レートの水平同期信号を出力する。

一方、外部の演算回路（図示せず）では、入力信号の水平・垂直同期周波数から１垂直期間の走査線本数を算出し、その外部演算結果を受けて外部の演算回路は、カウント結果を分周する。この場合は１分周となる。必要な数値は、第１の論理和回路４の出力の２分の１分周であり、この場合は、入力信号の走査線本数となる。また、第１の論理和回路４の３分周が必要な場合は、３分の２を乗算すればよい。

この外部演算回路での演算結果を受けて第２の遅延回路５は、垂直同期信号をトリガーに前記演算結果、および第１の論理和回路４からの水平同期信号をカウントした後にパルスを発生させる。第２の論理和回路６は、垂直同期信号と、２分の１周期遅延させた第２の遅延回路５の出力の論理和をとることで、入力される垂直同期信号の２倍レートの垂直同期信号を出力する。

以上のように入力される同期信号を用いて、整数倍レートの同期信号を得ることで、フレームメモリを用いてフォーマット変換する場合に、入出力映像間の追い越し、追い越されを発生させないように動作させることができる。

また、このような映像表示装置において、２４Ｈｚ、２５Ｈｚ等の源信号の半分の垂直同期信号で送られてくる信号を表示する場合、入力される同期信号を用いて、入力信号の垂直同期にロックした倍レートの垂直同期信号を自動生成することで、フレームメモリを介して入力信号を２回連続して読み出し、送り側の映像タイミングを変化させることなく、正確に同一タイミングの絵を忠実に再現することができる。

本発明によれば、源信号の半分のレートで転送されてくるプログレッシブ信号に対して、垂直同期信号にロックした倍レートの垂直同期信号に乗せ変える構成にしたことにより、フリッカを低減したうえで、送り側の映像タイミングを変化させることなく、正確に同一タイミングで、伝送映像を忠実に再現する映像表示装置を提供することができる。

本発明の一実施の形態による映像表示装置の主要部のブロック回路図２倍レートの垂直同期を得るときの波形図

符号の説明

１計数回路
２演算回路
３第１の遅延回路
４第１の論理和回路
５第２の遅延回路
６第２の論理和回路

Claims

任意の映像信号を表示装置によって定められた周波数の垂直同期信号にフォーマット変換して表示する映像表示装置において、入力信号の水平同期信号を基準クロックでカウントする計数回路と、この計数回路の計数結果を処理する演算回路と、この演算回路の演算結果にて入力される水平同期信号を遅延させる第１の遅延回路と、この第１の遅延回路の出力と入力信号の水平同期信号の論理和を出力する第１の論理和回路と、外部における演算結果を用いて入力される垂直同期信号を遅延させる第２の遅延回路と、この第２の遅延回路の出力と前記第１の論理和回路からの水平同期信号の論理和を出力する第２の論理和回路とを有することを特徴とする映像表示装置。