WO2011132246A1 - 映像処理装置 - Google Patents

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WO2011132246A1
WO2011132246A1 PCT/JP2010/007093 JP2010007093W WO2011132246A1 WO 2011132246 A1 WO2011132246 A1 WO 2011132246A1 JP 2010007093 W JP2010007093 W JP 2010007093W WO 2011132246 A1 WO2011132246 A1 WO 2011132246A1
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data
signal
delay
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control unit
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PCT/JP2010/007093
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西尾勇希
Original Assignee
パナソニック株式会社
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    • H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
    • H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
    • H04N21/4302—Content synchronisation processes, e.g. decoder synchronisation
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    • G09G2370/00—Aspects of data communication
    • G09G2370/12—Use of DVI or HDMI protocol in interfaces along the display data pipeline

Definitions

  • the present invention relates to a video processing apparatus, and more particularly to a video processing apparatus and a system to which the HDMI standard can be applied.
  • HDMI High Definition Multimedia Interface
  • CEA-861 Standard for uncompressed digital video.
  • an effective pixel area is defined in the horizontal and vertical directions.
  • pixels that do not satisfy the effective pixel area of the CEA-861 standard are filled with black and output. For example, when 714 pixel data is input for 720 pixels of the CEA-861 standard effective horizontal area, the left and right pixels are filled with black in the horizontal direction and output.
  • Patent Document 1 has a horizontal compression circuit in order to automatically determine 4: 3 (normal) or 16: 9 (wide) as an aspect ratio in a wide-screen television and to use the display portion as effectively as possible.
  • Patent Document 1 there is no disclosure of an invention that solves the problem when pixels that do not satisfy the effective pixel area of the CEA-861 standard are filled with black and output.
  • an object of the present invention is to provide a video processing apparatus that outputs video data that does not cause color inversion on the receiving side even if the pixel area of the input video data has a size different from a predetermined standard. .
  • original video data including color difference data in which first and second color difference signals are alternately arranged, an original synchronization signal indicating the synchronization timing of the original video data, and original data indicating an effective pixel area of the original video data
  • a new data valid area that receives a valid area signal from a video signal source, complements a portion of the original video data that is less than a predetermined effective pixel area, and has a predetermined effective pixel area and a predetermined effective pixel area
  • the video processing apparatus that outputs the signal determines that the first and second color difference signals included in the new video data are displayed by switching based on the original synchronization signal and the original data valid area signal, the original video data And delaying at least one of the original synchronization signal, the data position of the first and second color difference signals in the original video data, and the first position in the new video data.
  • the effective position regeneration control unit for combining the data position of the second color difference signals, and a control unit for controlling the operation of the effective position regeneration control unit.
  • the new video data having the predetermined effective pixel area obtained by complementing the portion of the original video data input from the video signal source that is less than the predetermined effective image area is the first and second color differences.
  • at least one of the original video data and the original synchronization signal is delayed, and the data positions of the first and second color difference signals in the original video data and the first and second color difference signals in the new video data are displayed.
  • the data position of the second color difference signal is matched.
  • a portion of the original video data that is less than the predetermined effective pixel area is complemented, and new video data in which the arrangement order of the first and second color difference signals is correctly recognized on the receiving side can be output.
  • the receiving side can correctly recognize the color difference signal in the video data output from the video processing device and display the video data without causing color inversion.
  • FIG. 1 is a diagram showing a configuration of a video equipment according to the present invention.
  • FIG. 2 is a diagram illustrating a configuration of an effective position regeneration control unit according to the first embodiment.
  • FIG. 3 is a data input / output timing chart of the input video control unit according to the present invention.
  • FIG. 4 is a diagram showing the configuration of the horizontal effective position detection unit according to the present invention.
  • FIG. 5 is a data input / output timing chart of the horizontal effective position detector according to the present invention.
  • FIG. 6 is a diagram showing a configuration of Modification 1 of the horizontal effective position detection unit according to the present invention.
  • FIG. 7 is a diagram showing a configuration of Modification 2 of the horizontal effective position detection unit according to the present invention.
  • FIG. 1 is a diagram showing a configuration of a video equipment according to the present invention.
  • FIG. 2 is a diagram illustrating a configuration of an effective position regeneration control unit according to the first embodiment.
  • FIG. 3 is a data input / output timing chart
  • FIG. 8 is a timing chart of clocks and synchronization signals in different repetitions.
  • FIG. 9 is a data input / output timing chart of the horizontal effective position detector according to the present invention.
  • FIG. 10 is a diagram showing a configuration of Modification 3 of the horizontal effective position detection unit according to the present invention.
  • FIG. 11 is a diagram illustrating a configuration of a first modification of the synchronization signal delay adjusting unit according to the first embodiment.
  • FIG. 12 is a diagram illustrating a configuration of a second modification of the synchronization signal delay adjustment unit according to the first embodiment.
  • FIG. 13 is a diagram illustrating a configuration of a third modification of the synchronization signal delay adjustment unit according to the first embodiment.
  • FIG. 14 is a diagram illustrating a configuration of an effective position regeneration control unit according to the second embodiment.
  • FIG. 15 is a diagram illustrating a configuration of a data delay adjustment unit according to the second embodiment.
  • FIG. 16 is a diagram illustrating a configuration of Modification 1 of the data delay adjustment unit according to the second embodiment.
  • FIG. 17 is a diagram illustrating a configuration of a second modification of the data delay adjustment unit according to the second embodiment.
  • FIG. 18 is a diagram illustrating a part of the configuration of the valid position regeneration control unit according to the third embodiment.
  • FIG. 19 is a diagram illustrating a configuration of an effective position regeneration control unit according to the fourth embodiment.
  • FIG. 20 is a diagram illustrating a configuration of an effective position regeneration control unit according to the fifth embodiment.
  • FIG. 21 is a diagram illustrating a configuration of an effective position regeneration control unit according to the sixth embodiment.
  • FIG. 22 is a diagram illustrating a configuration of an effective position regeneration control unit according to the seventh embodiment.
  • FIG. 23 is a diagram illustrating a configuration of an effective position regeneration control unit according to the eighth embodiment.
  • FIG. 24 is a diagram illustrating a configuration of an effective position regeneration control unit according to the ninth embodiment.
  • video data is sent from a video signal source 101 to an HDMI transmission unit 102 in a video machine 100 such as a game machine, a player such as Blu-ray, DVD, or a recorder, and the CPU 103 controls the video equipment 100 as a whole.
  • a video machine 100 such as a game machine, a player such as Blu-ray, DVD, or a recorder
  • the CPU 103 controls the video equipment 100 as a whole.
  • the effective pixel area of the video data may be dynamically changed with the intention of the game producer, and the game producer freely sets the effective pixel area.
  • the video data output from the HDMI transmission unit 102 is sent to the HDMI receiving side and displayed on the display device 104.
  • the HDMI transmission unit 102 includes an input video control unit 110 that performs input video data generation, data valid enable generation, and the like, a color space change unit 112 that changes a color space of the input video data, and audio data and control packets as video.
  • a packet mounting unit 113 mounted during a data blank period, and an encoding unit 114 that converts, for example, 8-bit data to 10-bit code for differential transmission and performs DC balance uniformization of the differential line for differential transmission.
  • the HDMI transmission unit 102 also includes a control unit 115 that controls an input video control unit 110, a color space changing unit 112, a packet mounting unit 113, and an encoding unit 114.
  • the CPU 103 controls the control unit 112. ing.
  • the HDMI transmission unit 102 is not particularly limited to this configuration.
  • Hsync horizontal synchronization signal
  • DE data valid area signal
  • the video data is filled horizontally with 2 pixels black on the left and 4 pixels black on the right. Is output.
  • the HDMI transmission unit 102 can transmit a video synchronization signal conforming to the CEA-861 standard without color inversion.
  • Vsync / Hsync / DE is input as a synchronization signal
  • Information may be mounted, and synchronization signal information may be mounted on a signal for identifying Cb / Cr and a blank area of data.
  • Vsync and Hsync are premised on conforming to the CEA-861 standard.
  • the input video control unit 110 is used for an input on which Vsync and Hsync do not conform to the CEA-861 standard.
  • the CEA-861 standard may be shaped before the effective position regeneration control unit 111 and input after conforming to the CEA-861 standard.
  • Vsync and Hsync are not limited to inputs that conform to the CEA-861 standard.
  • the configuration of the effective position regeneration control unit 111 of FIG. 1 in this embodiment is shown as an effective position regeneration control unit 200 in FIG.
  • the effective position regeneration control unit 200 includes a horizontal effective position control unit 201, and the horizontal effective position control unit 201 includes a horizontal effective position detection unit 202 and a synchronization signal delay adjustment unit 203.
  • the horizontal effective position detection unit 202 determines whether or not it is the timing at which color reversal occurs when pixels less than the effective pixel area of the CEA-861 standard are filled with black and output. .
  • the synchronization signal delay adjusting unit 203 delays Hsync / Vsync based on the determination result.
  • the DE generation unit 204 For the Sync output from the synchronization signal delay adjustment unit 203, the DE generation unit 204 generates a DE compliant with the CEA-861 standard and outputs it to the subsequent stage.
  • the DE generation unit 204 knows the format in which the HDMI transmission is performed by the CPU 103, and passes the DE generation information from the CPU 103 through the control unit 210, thereby generating a DE compliant with the CEA-861 standard. it can.
  • FIG. 3 shows the data input / output timing of the input video control unit of the video equipment of the present invention when 714 pixel data is input, which is 6 pixels smaller than the CEA-861 standard 720 pixels.
  • FIG. 3A shows the input timing of the input video control unit 110
  • FIG. 3B shows the output timing of the input video control unit 110.
  • Hsync and DE are input in synchronization with the pixel clock, and the horizontal effective area of the input data is 714 pixels with 3 pixels on the right and 3 pixels on the left. Since the horizontal effective area of the input data is 714 pixels, Y data is assumed to be Y_0 to Y_713.
  • the Y_0 data starts with a delay of 3 pixels to the left as compared with the CEA-861 standard, and ends with Y_713 data earlier by 3 pixels to the right.
  • the C data starts the color difference signal in the form of Cb_0, Cr_0, Cb_1, Cr_1,... Delayed by 3 pixels to the left compared to the CEA-861 standard, and the color difference signal ends at Cr_356 earlier by 3 pixels to the right. .
  • the horizontal effective position detection unit 202 in FIG. 2 determines whether or not the horizontal effective pixel region in which color inversion occurs based on Hsync and DE, and the determination result is synchronized as a delay control signal. This is transmitted to the signal delay adjustment unit 203.
  • the synchronization signal delay adjusting unit 203 receives the delay control signal and inserts a delay of one clock to Hsync and Vsync. Since DE is generated by the DE generation unit 204 for Hsync and Vsync shifted by one clock, the DE is output in a form shifted by one clock as compared with the case where the present invention is not applied.
  • Hsync solid line
  • the DE (solid line) output from the input video control unit 110 of the present invention is compared with the DE (dotted line) in a state not corresponding to the present invention. It is output in a form shifted by one clock.
  • the head data of the output Y and the output C is transmitted to the subsequent stage in a form shifted by 2 pixels to the left from the output DE. Therefore, since the head data Cb_0 of the output C is the position of the color difference signal Cb inherent to the HDMI standard, the Cb position of the HDMI standard matches the output Cb position, and color inversion can be avoided.
  • FIG. 4 is a diagram illustrating an example of the configuration of the horizontal effective position detection unit 202 included in the effective position regeneration control unit 200 of FIG. Hsync input to the horizontal effective position detection unit 400 is input to the falling edge detection unit 401 that detects a falling edge.
  • the falling edge detection unit 401 detects the falling edge of Hsync, it notifies the counter 402 of the detection result as a counter start signal.
  • the counter 402 clears the counter and counts up based on the pixel clock.
  • DE input to the horizontal effective position detection unit 400 is input to the rising edge detection unit 403 that detects the rising edge.
  • the detection result is input to the counter 402 as a counter stop signal, and the counter 402 stops counting.
  • the rising edge detection unit 403 detects the rising edge of DE, the rising edge detection unit 403 also inputs the detection result to the comparator 404 as a comparison timing signal, and outputs 1 as a delay control signal because color inversion occurs when the counter value is an odd number. If so, 0 is output as the delay control signal because the color inversion does not occur.
  • FIG. 5 shows an operation timing example of the horizontal effective position detection unit 400.
  • a section where Hsync is 0 is a
  • a section from the rise of Hsync to the rise of DE is b.
  • the sum of the counts in the section a and the section b is an even number.
  • the counter 402 starts counting and counts up every pixel clock. Next, the count in the counter 402 is stopped at the rising edge of DE, and at the same time, it is determined whether or not the value of the counter is an even number. Specifically, if the counter value a + b is an even number, it is determined that the color inversion does not occur and 0 is output.
  • the falling edge detector 401 in FIG. 4 is replaced with a rising edge detector, and the rising edge detector 403 is detected as a falling edge. It may be replaced with a part.
  • FIG. 6 in addition to the horizontal effective position detection unit 600, a control unit 610 is also illustrated.
  • the polarity of Hsync may change depending on the format input to the input video control unit 110, the specification of the video signal source 101, or the like, and therefore the polarity of Hsync is changed from the CPU 103.
  • the horizontal effective position detector can cope with both positive and negative polarities. It is assumed that the horizontal effective position detection unit knows in what polarity the video signal source 101 outputs Hsync.
  • the horizontal effective position detection unit 600 includes a synchronization signal edge detection unit 680.
  • the synchronization signal edge detection unit 680 has an edge detection unit 601 that can detect the rising and falling of the input Hsync, and the edge detection unit 601 outputs both the rising edge signal and the falling edge signal. Further, the synchronization signal edge detection unit 680 has an edge selector 602, and the edge selector 602 selects either the rising edge signal or the falling edge signal when the Hsync edge selection signal is set from the control unit 610. .
  • the edge selector 602 detects the rising edge or the falling edge of Hsync according to the rising edge signal or the falling edge signal set by the edge selection signal, the edge selector 602 notifies the counter 402 of the detection result as a counter start signal. . Upon receiving the notification, the counter 402 clears the counter and counts up based on the pixel clock.
  • the counter start signal can be correctly output to the counter 402 by appropriately setting the edge signal with respect to the polarity of the input Hsync.
  • FIG. 7 in addition to the horizontal effective position detection unit 700, a control unit 710 is also illustrated.
  • repetition Since the number of data repetitions (hereinafter referred to as repetition) may change depending on the format to be input, the specification of the video signal source 101, etc., the repetition information can be freely set from the CPU 103.
  • the horizontal effective position detection unit can cope with a change in the repetition of input data. It is assumed that the horizontal effective position detection unit knows at which repetition the video signal source 101 outputs data.
  • the comparison operation of the counter 402 is changed according to the repetition information by notifying the comparator 701 of the horizontal effective position detection unit 700 of the repetition information from the control unit 710. As a result, even if the repetition input to the input video control unit 110 changes, it is possible to reflect whether or not the color is accurately inverted.
  • the Hsync edge selection signal is input from the control unit 710.
  • the above effect can be obtained even when the Hsync edge selection signal is not input.
  • FIG. 8 (a) shows the relationship between data, clock and sync signal during no repetition (hereinafter referred to as repeat 0), and FIG. 8 (b) shows the relationship between data, clock and sync signal when repeat is 2. Show the relationship.
  • FIG. 9 shows the operation timing of the horizontal effective position detector when the repetition is 2.
  • the 0 interval of Hsync is c
  • the interval from the rise of Hsync to the rise of DE is d.
  • (c + d) / 2 is an even number.
  • the input Hsync is defined as c for the Hsync 0 interval and d + 2 for the interval from the Hsync rising edge to the DE rising edge.
  • the counter starts at the falling edge of Hsync, and counts up every pixel clock.
  • the counter value becomes c + d + 2 and (c + d + 2) / 2 becomes an odd number. Therefore, it is determined that the color inversion occurs, and 1 is output.
  • the comparator 701 sets the value of the counter 402 when the counter is stopped at the DE rising edge to the repetition 0. Whether the color difference signal is inverted or not can be determined depending on whether the value divided by 1 is odd or even when the value divided by N is odd.
  • FIG. 10 in addition to the horizontal effective position detection unit 1000, a control unit 1010 is also illustrated.
  • the horizontal effective position detection unit 1000 illustrated in FIG. 10 includes an inverting circuit 1002 that inverts the detection result of the comparator 1001, and the detection result of the comparator 1001 and the inverted result are input to the selector 1003. ing. Since the selector 1003 can control which one of the comparison result of the comparator 1001 and the inverted result is selected by the delay control inversion signal from the control unit 1010, the CPU 103 can freely set the selector 1003. With this configuration, even when the video signal source 101 outputs color difference signals in the order of Cr ⁇ Cb ⁇ Cr ⁇ Cb, for example, in the reverse order to the order of the color difference signals defined in the HDMI standard, for example, to the display device. On the other hand, it is possible to output in the order of the color difference signals defined in the HDMI standard.
  • FIG. 11 shows that the Hsync input to the synchronization signal delay adjustment unit 1100 is input to the 1-clock delay unit 1101 to generate Hsync delayed by 1 clock. Similarly, Vsync input to the synchronization signal delay adjustment unit 1100 is input to the 1 clock delay unit 1102 to generate Vsync delayed by 1 clock.
  • Hsync delayed by 1 clock by the Hsync selector 1103 or Hsync input to the synchronization signal delay adjustment unit 1100 is selected.
  • Vsync delayed by 1 clock by the Vsync selector 1104 or Vsync input to the synchronization signal delay adjustment unit 1100 is selected according to the delay control signal from the horizontal effective position detection unit. Then, the synchronization signal selected by the Hsync selector 1103 and the Vsync selector 1104 is output to the subsequent stage.
  • FIG. 12 in addition to the synchronization signal delay adjustment unit 1200, a control unit 1210 is also illustrated.
  • Hsync input to the synchronization signal delay adjustment unit 1200 is input to the delay unit 1201, and Hsync delayed by a set value set by the control unit 1210 is generated.
  • Vsync is input to the delay unit 1202, and Vsync delayed by a set value set by the control unit 1210 is generated.
  • the Hsync delayed by the Hsync selector 1203 or the Hsync input to the synchronization signal delay adjustment unit 1200 is selected.
  • Vsync delayed by the Vsync selector 1204 or Vsync input to the synchronization signal delay adjustment unit 1200 is selected according to the delay control signal from the horizontal effective position detection unit. Then, the synchronization signal selected by the Hsync selector 1203 and the Vsync selector 1204 is output to the subsequent stage.
  • the delay value can be freely set from the CPU 103 through the control unit 1210.
  • the image output range can be shifted to the left by 5 pixels by delaying 5 clocks. This can prevent color reversal. That is, the amount of shift can be set freely in the case of a condition that causes color reversal.
  • the configuration of the delay device may be delayed using a storage element (SRAM, flip-flop, etc.) or provided with a counter, and the configuration of the delay device is not particularly limited.
  • FIG. 13 in addition to the synchronization signal delay adjustment unit 1300, a control unit 1320 is also illustrated.
  • color reversal can be prevented by delaying 1 clock when the repetition is 0, 2 clock when the repetition is 2, and 4 clocks when the repetition is 4.
  • Hsync input to the synchronization signal delay adjustment unit 1300 is input to the 1 clock delay unit 1301 to generate Hsync delayed by 1 clock. Further, the above-mentioned Hsync delayed by 1 clock is input to a 1-clock delay unit 1302 to generate Hsync delayed by 2 clocks. Further, the above-described 2 sync delayed Hsync is input to the 2 clock delay unit 1303 to generate 4 clock delayed Hsync. The Hsync delayed by 1 clock, 2 clock, and 4 clock are input to the selector 1304 constituting the selection unit 1380, respectively.
  • the control unit 1320 Based on the repetition information set by the control unit 1320, when the repetition is 0, the Hsync delayed by 1 clock. When the repetition is 2, the Hsync delayed by 2 clocks is selected, and when the repetition is 4, the Hsync delayed by 4 clocks is selected and input to another selector 1305 constituting the selection unit 1380.
  • the selector 1305 makes a selection based on the delay control signal. That is, when color inversion occurs, the selector 1305 selects the delay Hsync from the selector 1304, and when color inversion does not occur, the selector 1305 selects the Hsync input to the synchronization signal delay adjustment unit 1300.
  • the Vsync input to the synchronization signal delay adjustment unit 1300 is input to the 1 clock delay unit 1306 to generate Vsync delayed by 1 clock. Further, the Vsync delayed by 1 clock described above is input to the 1 clock delay unit 1307 to generate Vsync delayed by 2 clocks. Further, the Vsync delayed by 2 clock described above is input to the 2clock delay unit 1308 to generate Vsync delayed by 4 clocks.
  • Vsync delayed by 1 clock When the repetition is 2, Vsync delayed by 2 clocks is selected, and when the repetition is 4, Vsync delayed by 4 clocks is selected and input to another selector 1310 constituting the selection unit 1390.
  • the selector 1310 selects based on the delay control signal. That is, when color inversion occurs, the selector 1310 selects the delay Vsync from the selector 1309, and when color inversion does not occur, the selector 1310 selects Vsync input to the synchronization signal adjustment unit 1300.
  • repetitions are 0, 2, and 4
  • description will be made assuming that repetitions are 0, 2, and 4, but the repetition values are not limited.
  • the selection unit 1380 includes the selectors 1304 and 1305, and the selection unit 1390 includes the selectors 1309 and 1310.
  • the selection unit 1380 selects one of Hsync and 1clock, 2clock, and 4clock delayed Hsync input to the synchronization signal delay adjustment unit 1300 according to the delay control signal and the repetition information set by the control unit 1320. You may comprise by the multiplexer etc. which output selectively.
  • the selection unit 1390 may select one of Vsync and 1 clock, 2 clock, and 4 clock delayed Vsync input to the synchronization signal delay adjustment unit 1300 according to the delay control signal and the repetition information set by the control unit 1320. You may comprise with the multiplexer etc. which selectively output one.
  • the configuration of the effective position regeneration control unit 111 in FIG. 1 in this embodiment is shown as an effective position regeneration control unit 1400 in FIG. In FIG. 14, in addition to the valid position regeneration control unit 1400, the control unit 210 is also illustrated.
  • the effective position regeneration control unit 1400 includes a horizontal effective position control unit 1401, and the horizontal effective position control unit 1401 includes a horizontal effective position detection unit 202.
  • the horizontal validity detection unit 202 calculates the effective pixel area of the video data from the relationship between Hsync and DE.
  • the horizontal validity detection unit 202 determines whether or not color inversion occurs, and the determination result is a data delay as a delay control signal. This is transmitted to the adjustment unit 1402.
  • the data delay adjustment unit 1402 delays input data based on the delay control signal.
  • the invention according to the first embodiment is a method for preventing color reversal by shifting Sync when color reversal occurs.
  • Sync uses input data as it is, and data Is shifted.
  • the DE generation unit 204 generates a DE compliant with the CEA-861 standard according to the input Sync and outputs it to the subsequent stage.
  • the configuration of the data delay adjustment unit 1402 of FIG. 14 in this embodiment is shown as a data delay adjustment unit 1500 in FIG.
  • the data delay adjustment unit 1500 receives 1-clock delay unit 1501 that delays input data by 1 clock, and data that is delayed by 1 clock according to a delay control signal from the horizontal effective position detection unit, or is input to the data delay adjustment unit 1500 A data selector 1502 for selecting data.
  • the data selected by the data selector 1502 is output to the subsequent stage.
  • FIG. 16 also shows a control unit 1610 in addition to the data delay adjustment unit 1600.
  • the input data is input to the delay device 1601.
  • the delay device 1601 generates data delayed from the input data by a data delay amount set by the control unit 1610.
  • the data delayed by the data selector 1602 or the data input to the data delay adjustment unit 1600 is selected, and the data selector 1602 selects the subsequent stage. Data is output.
  • the delay value can be freely set from the CPU 103 through the control unit 1610.
  • the image output range can be shifted to the right by 5 pixels by delaying 5 clocks. This can prevent color reversal. That is, the amount of shift can be set freely in the case of a condition that causes color reversal.
  • the configuration of the delay device 1601 may be delayed using an SRAM, a flip-flop, or the like, and the configuration of the delay device is not particularly limited.
  • FIG. 17 also shows a control unit 1710 in addition to the data delay adjustment unit 1700.
  • color inversion can be prevented by delaying data for 1 clock when the repetition is 0, 2 clocks when the repetition is 2, and 4 clocks when the repetition is 4.
  • the data input to the data delay adjustment unit 1700 is input to the 1 clock delay unit 1701 to generate data delayed by 1 clock. Further, the data delayed by 1 clock is input to the 1 clock delay unit 1702 to generate data delayed by 2 clocks. Further, the data delayed by 2 clocks described above is input to the 2 clock delay unit 1703 to generate data delayed by 4 clocks. These 1 clock, 2 clock, and 4 clock delayed data are input to the selector 1704 constituting the selection unit 1780, respectively. Based on the repetition information set by the control unit 1710, when the repetition is 0, the data is delayed by 1 clock.
  • the data delayed by 2 clock is selected, and when the repetition is 4, the data delayed by 4 clock is selected and input to another selector 1705 constituting the selection unit 1780.
  • the selector 1705 selects based on the delay control signal. That is, when color inversion occurs, the delay data from the selector 1704 is output, and when color inversion does not occur, the data input to the data delay adjustment unit 1700 is output. In this way, data is delayed by 1 clock when the repetition is 0, 2 clock when the repetition is 2, and 4 clock when the repetition is 4, so that color inversion can be prevented even in any repetition. it can.
  • repetition value is not limited.
  • repetition can be supported even in the configuration of FIG. That is, when the repetition is 0, the delay amount is set as 1 clock from the control unit 1610, when the repetition is 2, the delay amount is set as 2 clock from the control unit 1610, and when the repetition is 4, the control unit 1610 is set. If the delay amount is set to 4 clocks, it can be handled.
  • the selection unit 1780 includes the selectors 1704 and 1705, but the present invention is not limited to this configuration.
  • the selection unit 1780 selects one of the data input to the data delay adjustment unit 1700 and the data delayed by 1 clock, 2 clocks, and 4 clocks according to the delay control signal and the repetition information set by the control unit 1710.
  • it may be configured by a multiplexer that outputs automatically.
  • FIG. 18 shows a part of the configuration of the effective position regeneration control unit 111 in FIG. 1 and the control unit 1810 in this embodiment.
  • the configurations of the horizontal effective position detection unit 202 and the DE generation unit 204 are omitted.
  • the delay control signal input from the horizontal effective position detection unit is input to the selector 1800 and the selector 1801, and “0” is input to each of the selector 1800 and the selector 1801. .
  • the output of the selector 1800 is connected to the synchronization signal delay adjustment unit 1802.
  • the output of the selector 1801 is connected to the data delay adjustment unit 1803.
  • the control unit 1810 outputs a Sync / Data delay selection signal, which is input to the selector 1801.
  • the selector 1800 receives a signal obtained by inverting the Sync / Data delay selection signal by the inverting circuit 1804.
  • the selector 1800 when the Sync / Data delay selection signal is 0, 1 is input to the selector 1800 and 0 is input to the selector 1801. In this case, the selector 1800 outputs a “0” signal and does not select the delay control signal. On the other hand, since the selector 1801 selects the delay control signal, only the data delay adjustment unit 1803 operates.
  • the selector 1800 selects a delay control signal.
  • the selector 1801 outputs a “0” signal and does not select the delay control signal. As a result, only the synchronization signal delay adjustment unit operates.
  • one of the functions of the synchronization signal delay adjustment unit 1802 or the data delay adjustment unit 1803 can be selected.
  • the video is shifted leftward at the time of color inversion.
  • the data delay adjustment unit 1803 is used, the image is shifted to the right. That is, it is possible to freely set in which direction the image is shifted at the time of color reversal.
  • the synchronization signal delay adjustment unit 1802 and the data delay adjustment unit 1803 are any of the synchronization signal delay adjustment unit and the data delay adjustment unit described in the first embodiment, the second embodiment, and the modifications thereof. May be taken.
  • the selector 1800 receives the Sync / Data delay selection signal inverted by the inverter circuit 1804, but the selector 1801 receives the Sync / Data delay selection signal inverted by the inverter circuit 1804.
  • the selector 1800 may be configured to directly receive the Sync / Data delay selection signal from the control unit 1810.
  • FIG. 19 An effective position regeneration control unit 1900 and a control unit 1910 in the present embodiment are shown in FIG. Note that the configuration of the horizontal effective position control unit 1901 may be any of those described in the first embodiment and its modifications.
  • the DE generation unit 1902 corresponds to the DE generation unit 204 in the first embodiment.
  • the regenerated DE output from the DE generation unit 1902 and the DE input from the video signal source 101 are input to the selector 1903, and the regenerated DE or video signal source 101 output from the DE generation unit 1902.
  • a DE selection signal indicating which of DEs to be selected is input from the control unit 1910 to the selector 1903, and the selector 1903 selects the DE.
  • FIG. 20 shows an effective position regeneration control unit 2000 according to this embodiment.
  • the effective position regeneration control unit 2000 includes a selector 2001, a horizontal effective position control unit 2002, and a DE generation unit 2003.
  • the configuration of the horizontal effective position control unit 2002 may be any of those described in the first embodiment and its modifications.
  • a DE generation unit 2003 corresponds to the DE generation unit 204 in the first embodiment.
  • the selector 2001 receives the same DE as that input to the horizontal effective position control unit 2002, and is used as a selection signal for output data.
  • the selector 2001 selects the input data when the DE input from the video signal source 101 is 1.
  • the selector 2001 fixes “0” and outputs it.
  • the effective position regeneration control unit 2100 includes a selector 2101, a black data generation unit 2102, a horizontal effective position control unit 2103, and a DE generation unit 2104. Note that the configuration of the horizontal effective position control unit 2103 may be any of those described in the first embodiment and its modifications.
  • the DE generation unit 2104 corresponds to the DE generation unit 204 in the first embodiment.
  • the selector 2101 receives the same DE as that input to the horizontal effective position control unit 2103 and is used as a selection signal for output data.
  • the selector 2101 selects the input data.
  • output data of the black data generation unit 2102 is selected. Then, the data selected by the selector 2101 is output as output data of the valid position regeneration control unit 2100.
  • the effective position regeneration control unit 2200 in the present embodiment includes a selector 2201, a horizontal effective position control unit 2202, and a DE generation unit 2203. Note that the configuration of the horizontal effective position control unit 2202 may be any configuration described in the first embodiment and its modifications.
  • the DE generation unit 2203 corresponds to the DE generation unit 204 in the first embodiment.
  • the selector 2201 receives the same DE as that input to the horizontal effective position control unit 2202, and is used as a selection signal for output data.
  • the selector 2201 selects the input data when the DE input from the video signal source 101 is 1.
  • a fixed data value input from the control unit 2210 is output.
  • FIG. 23 shows the effective position regeneration control unit 2300 in the present embodiment.
  • the effective position regeneration control unit 2300 includes a selection unit 2380, a black data generation unit 2302, a horizontal effective position control unit 2304, and a DE generation unit 2305.
  • the selection unit 2380 includes a selector 2301 and a selector 2303. Note that the configuration of the horizontal effective position control unit 2304 may be any configuration described in the first embodiment and its modifications.
  • the DE generation unit 2305 corresponds to the DE generation unit 204 in the first embodiment.
  • the selector 2303 receives the same DE as the DE input to the horizontal effective position control unit 2304, and is used as a selection signal for output data.
  • the selector 2301 selects black data output from the black data generation unit 2302 or a fixed data value from the control unit 2310 according to the value of the fixed value output selection signal input from the control unit 2310.
  • the selector 2303 selects the input data when the DE input from the video signal source 101 is 1. When DE input from the video signal source 101 is 0, the black data or the fixed data value selected by the selector 2301 is selected. Then, the data selected by the selector 2303 is output as output data of the valid position regeneration control unit 2300.
  • black data output method of the black data generation unit 2302 is the same as that of the black data generation unit 2102 in the sixth embodiment.
  • the control unit 2310 can freely output black data and arbitrarily set values.
  • the selector 2301 receives the fixed data value from the control unit 2310. However, the selector 2301 determines whether the black data output from the black data generation unit 2302 or the fixed value input from other than the control unit 2310. It may be selected.
  • the selection unit 2380 includes the selectors 2301 and 2303, but the present invention is not limited to this configuration.
  • the selection unit 2380 receives the input data, the black data output from the black data generation unit 2302, and the control according to the DE input from the video signal source 101 and the fixed value output selection signal input from the control unit 2310.
  • a multiplexer that selectively outputs any one of the fixed data values input from the unit 2310 may be used.
  • the effective position regeneration control unit 2400 in the present embodiment includes selectors 2401 and 2403, a logical sum 2402, a black data generation unit 2404, a horizontal effective position control unit 2405, and a DE generation unit 2406. Note that the configuration of the horizontal effective position control unit 2405 may be any of those described in the first embodiment and its modifications.
  • the DE generation unit 2406 corresponds to the DE generation unit 204 in the first embodiment.
  • the logical sum 2402 receives the output data fixed signal output from the control unit 2410. That is, when “0” is output as the output data fixed signal from the control unit 2410, DE input from the video signal source 101 is input directly to the selector 2401. Therefore, when the DE input from the video signal source 101 is 0, the data output from the valid position regeneration control unit 2400 is the data selected by the selector 2301 and the DE input from the video signal source 101 is the DE. When 1, the data input from the video signal source 101 is output.
  • black data generation unit 2302 can be stopped and power consumption can be reduced.
  • the present invention has been described using the HDMI transmission system as an example, but the embodiment of the present invention is not particularly limited to HDMI. Further, regarding the determination of the selector in each embodiment, even if the output results for the inputs of 0 and 1 are reversed, the results of the present invention are not affected.
  • the present invention is useful for video machines such as game machines, DVD players or recorders such as Blu-ray and DVD, and digital cameras.

Abstract

ビデオ信号源から原映像データ、原同期信号、および原データ有効領域信号を受けて、原映像データについて所定の有効画素領域に満たない部分を補完し、所定の有効画素領域を有する新映像データおよび所定の有効画素領域を示す新データ有効領域信号を出力する映像処理装置は、原同期信号および原データ有効領域信号に基づいて、新映像データに含まれる第１および第２の色差信号が入れ替わって表示されると判断したとき、原映像データおよび原同期信号の少なくとも一方を遅延させて、原映像データにおける第１および第２の色差信号のデータ位置と新映像データにおける第１および第２の色差信号のデータ位置とを合わせる有効位置再生成制御部（１１１）と、有効位置再生成制御部の動作を制御する制御部（１１５）とを備えている。

Description

映像処理装置
　本発明は、映像処理装置に関し、特に、ＨＤＭＩ規格を適用可能な映像処理装置およびそのシステムに関する。
　ハイビジョン映像を非圧縮のデジタルデータで伝送するＨＤＭＩ(High Definition Multimedia Interface)規格において、送信側から伝送されるデータは、非圧縮デジタルビデオ標準規格ＣＥＡ－８６１規格に準拠する必要がある。このＣＥＡ－８６１規格では、水平・垂直方向に対し有効画素領域が規定されている。
　このため、ＣＥＡ－８６１規格より有効画素領域が小さなデータがＨＤＭＩ送信回路に入力されると、ＣＥＡ－８６１規格の有効画素領域に満たない画素を黒色で埋めて出力することになる。例えば、水平有効領域がＣＥＡ－８６１規格の７２０ピクセルに対し、７１４ピクセルのデータが入力された場合は、水平方向に左右３ピクセルずつ黒色で埋めて出力する。
登録実用新案第３０１７２４０号公報
　しかしながら、ＨＤＭＩ規格において、Ｃｂ０、Ｃｒ０、Ｃｂ１、・・・という形で、送信側から伝送される色差信号は、Ｃｂから始まるとものとして受信側で認識されることが決められている。つまり、上述のように水平方向に左右奇数ピクセルずつ黒色で埋めた場合は、本来の色差信号とは反転して受信側で認識されることになる。
　特許文献１では、ワイドテレビにおけるアスペクト比として、４：３（ノーマル）または１６：９（ワイド）を自動判別し、かつ極力表示部分を有効に使うため、水平圧縮回路を有している。しかし、ＣＥＡ－８６１規格の有効画素領域に満たない画素を黒色で埋めて出力した場合の課題を解決する発明は開示されていない。
　そこで本発明は、入力される映像データの画素領域が定められた規格と異なるサイズであっても、受信側において色反転が生じない映像データを出力する映像処理装置を提供することを目的とする。
　本発明の一例として、第１および第２の色差信号が交互に並ぶ色差データを含む原映像データ、原映像データの同期タイミングを示す原同期信号、および原映像データの有効画素領域を示す原データ有効領域信号をビデオ信号源から受けて、原映像データについて所定の有効画素領域に満たない部分を補完し、所定の有効画素領域を有する新映像データおよび所定の有効画素領域を示す新データ有効領域信号を出力する映像処理装置は、原同期信号および原データ有効領域信号に基づいて、新映像データに含まれる第１および第２の色差信号が入れ替わって表示されると判断したとき、原映像データおよび原同期信号の少なくとも一方を遅延させて、原映像データにおける第１および第２の色差信号のデータ位置と新映像データにおける第１および第２の色差信号のデータ位置とを合わせる有効位置再生成制御部と、有効位置再生成制御部の動作を制御する制御部とを備えている。
　上記構成によると、ビデオ信号源から入力された原映像データについて所定の有効画像領域に満たない部分を補完して得られた所定の有効画素領域を有する新映像データが第１および第２の色差信号が入れ替わって表示されると判断された場合、原映像データおよび原同期信号の少なくとも一方が遅延され、原映像データにおける第１および第２の色差信号のデータ位置と新映像データにおける第１および第２の色差信号のデータ位置とが合わされる。これにより、原映像データについて所定の有効画素領域に満たない部分を補完して、受信側で第１および第２の色差信号の並び順が正しく認識される新映像データを出力することができる。
　本発明によれば、映像処理装置に入力される映像データの画素領域が定められた規格と異なるサイズであっても、規格のサイズに満たない部分が補完されて受信側で色差信号の並び順が正しく認識される映像データが映像処理装置から出力される。これにより、受信側は映像処理装置から出力された映像データにおける色差信号を正しく認識して色反転を生じずに映像データを表示することができる。
図１は、本発明に係る映像機器の構成を示す図である。 図２は、第１の実施形態に係る有効位置再生成制御部の構成を示す図である。 図３は、本発明に係る入力ビデオ制御部のデータ入出力のタイミングチャートである。 図４は、本発明に係る水平有効位置検知部の構成を示す図である。 図５は、本発明に係る水平有効位置検知部のデータ入出力のタイミングチャートである。 図６は、本発明に係る水平有効位置検知部の変形例１の構成を示す図である。 図７は、本発明に係る水平有効位置検知部の変形例２の構成を示す図である。 図８は、異なるリピテイションにおけるクロックおよび同期信号のタイミングチャートである。 図９は、本発明に係る水平有効位置検知部のデータ入出力のタイミングチャートである。 図１０は、本発明に係る水平有効位置検知部の変形例３の構成を示す図である。 図１１は、第１の実施形態に係る同期信号遅延調整部の変形例１の構成を示す図である。 図１２は、第１の実施形態に係る同期信号遅延調整部の変形例２の構成を示す図である。 図１３は、第１の実施形態に係る同期信号遅延調整部の変形例３の構成を示す図である。 図１４は、第２の実施形態に係る有効位置再生成制御部の構成を示す図である。 図１５は、第２の実施形態に係るデータ遅延調整部の構成を示す図である。 図１６は、第２の実施形態に係るデータ遅延調整部の変形例１の構成を示す図である。 図１７は、第２の実施形態に係るデータ遅延調整部の変形例２の構成を示す図である。 図１８は、第３の実施形態に係る有効位置再生成制御部の構成の一部を示す図である。 図１９は、第４の実施形態に係る有効位置再生成制御部の構成を示す図である。 図２０は、第５の実施形態に係る有効位置再生成制御部の構成を示す図である。 図２１は、第６の実施形態に係る有効位置再生成制御部の構成を示す図である。 図２２は、第７の実施形態に係る有効位置再生成制御部の構成を示す図である。 図２３は、第８の実施形態に係る有効位置再生成制御部の構成を示す図である。 図２４は、第９の実施形態に係る有効位置再生成制御部の構成を示す図である。
　本発明の実施形態を、図面を参照しながら説明する。また、各図面において、同様の部分については同一符号を付し、その詳細な説明は省略する。
　（第１の実施形態）
　図１において、ゲーム機や、Ｂｌｕ－ｒａｙ、ＤＶＤ等のプレーヤーまたはレコーダー等の映像機器１００において、ビデオ信号源１０１からＨＤＭＩ伝送部１０２へ映像データが送られ、映像機器１００全体をＣＰＵ１０３が制御している。特にゲーム機では、ゲーム製作者の意図であえて映像データの有効画素領域を動的に変化させることがあり、ゲーム製作者が自由に有効画素領域を設定する。また、ＨＤＭＩ伝送部１０２から出力された映像データは、ＨＤＭＩ受信側に送られて表示装置１０４で表示される。
　ＨＤＭＩ伝送部１０２は、入力した映像データ生成、データ有効イネーブル生成等を行う入力ビデオ制御部１１０と、入力映像データの色空間変更を行う色空間変更部１１２と、音声データや制御用パケットを映像データのブランク期間に搭載するパケット搭載部１１３と、差動伝送用に例えば８ビットのデータを伝送時に１０ビットの符号に変換し、差動ラインのＤＣバランス均一化を行う符号化部１１４とを有する。また、ＨＤＭＩ伝送部１０２は、入力ビデオ制御部１１０、色空間変更部１１２、パケット搭載部１１３、符号化部１１４を制御する制御部１１５も有しており、ＣＰＵ１０３がこの制御部１１２を制御している。なお、ＨＤＭＩ伝送部１０２は、特にこの構成に限定されるものではない。
　ビデオ信号源１０１からの映像データの入力を、入力ビデオ制御部１１０が有する有効位置再生成制御部１１１が受けると、水平同期信号（以下、Ｈｓｙｎｃという）とデータ有効領域信号（以下、ＤＥという）との関係から、ＣＥＡ－８６１規格の有効画素領域と異なる出力をした場合、色反転が生じるか否かを判断する。具体的には、例えば、Ｈｓｙｎｃの立下り位置と、ＤＥの立上り位置の間のクロック数を数えることによって、色反転が生じるか否かを判断する。
　上記判断の結果、色反転が生じる条件ならば、垂直同期信号（以下、Ｖｓｙｎｃという）とＨｓｙｎｃとを色反転が生じない位置にずらす。なお、Ｈｓｙｎｃのみの位置を補正すると、ＨｓｙｎｃとＶｓｙｎｃとの関係が乱れ、ＣＥＡ－８６１規格から外れるため、ＨｓｙｎｃとＶｓｙｎｃとを同時に補正している。
　例えば、水平有効領域がＣＥＡ－８６１規格の７２０ピクセルに対し、７１４ピクセルの映像データが入力された場合は、水平方向に左は２ピクセル黒色で埋めて、右は４ピクセル黒色で埋めて映像データを出力する。
　さらに、映像データを色反転が生じない位置にずらし、かつ有効位置再生成制御部１１１が、入力されるＨｓｙｎｃ、ＶｓｙｎｃからＣＥＡ－８６１規格に準拠したＤＥを再生成し、後段に出力することにより、ＨＤＭＩ伝送部１０２は、ＣＥＡ－８６１規格に準拠した映像同期信号を色反転することなく伝送できる。
　なお、本発明はＶｓｙｎｃ／Ｈｓｙｎｃ／ＤＥが同期信号として入力される場合を例として記載しているが、ＲＥＣ６５６等のようにＨｓｙｎｃ／Ｖｓｙｎｃ等の同期信号がなく、データ領域のブランク期間に同期信号情報が搭載されても良く、Ｃｂ／Ｃｒを識別する信号と、データのブランク領域に同期信号情報が搭載されても良い。
　また、本発明では、Ｖｓｙｎｃ、Ｈｓｙｎｃに関してはＣＥＡ－８６１規格に準拠していることを前提としているが、Ｖｓｙｎｃ、ＨｓｙｎｃがＣＥＡ－８６１規格に準拠していない入力に関しては、例えば入力ビデオ制御部１１０の中で、有効位置再生成制御部１１１の前にＣＥＡ－８６１規格に整形し、ＣＥＡ－８６１規格に準拠させた上で入力すれば良い。つまり、Ｖｓｙｎｃ、ＨｓｙｎｃがＣＥＡ－８６１規格に準拠している入力に限定されるものではない。
　本実施形態における図１の有効位置再生成制御部１１１の構成を有効位置再生成制御部２００として図２に示す。有効位置再生成制御部２００は水平有効位置制御部２０１を有し、水平有効位置制御部２０１は水平有効位置検知部２０２および同期信号遅延調整部２０３を備える。
　水平有効位置検知部２０２は、ＨｓｙｎｃまたはＶｓｙｎｃとＤＥとの関係から、ＣＥＡ－８６１規格の有効画素領域に満たない画素を黒色で埋めて出力した場合、色反転が生じるタイミングか否かを判断する。同期信号遅延調整部２０３は、その判断結果をもとにＨｓｙｎｃ／Ｖｓｙｎｃを遅延させる。同期信号遅延調整部２０３から出力されたＳｙｎｃに対し、ＤＥ生成部２０４は、ＣＥＡ－８６１規格に準拠したＤＥを生成し後段へ出力する。
　なお、ＤＥ生成部２０４に対しては、ＣＰＵ１０３がＨＤＭＩ伝送するフォーマットを把握しており、ＣＰＵ１０３から制御部２１０を通じてＤＥ生成情報を渡すことで、ＣＥＡ－８６１規格に準拠したＤＥを生成することができる。
　図３は、水平有効領域がＣＥＡ－８６１規格の７２０ピクセルより６ピクセル少ない、７１４ピクセルのデータが入力された場合における、本発明の映像機器が有する入力ビデオ制御部のデータ入出力のタイミングを示す。特に、図３（ａ）は入力ビデオ制御部１１０の入力タイミングを、図３（ｂ）は入力ビデオ制御部１１０の出力タイミングを示している。
　まず、図３（ａ）において、ピクセルクロックに同期して、ＨｓｙｎｃとＤＥとが入力されており、入力データの水平有効領域は右に３ピクセル、左に３ピクセル少なくした７１４ピクセルである。入力データの水平有効領域が７１４ピクセルであるため、ＹデータをＹ＿０～Ｙ＿７１３とする。図３（ａ）では、ＣＥＡ－８６１規格に比べて左に３ピクセル遅れてＹ＿０データがスタートし、右に３ピクセル早くＹ＿７１３データで終了となる。ＣデータはＣＥＡ－８６１規格に比べて左に３ピクセル遅れてＣｂ＿０、Ｃｒ＿０、Ｃｂ＿１、Ｃｒ＿１、・・・という形で色差信号を開始し、右に３ピクセル早くＣｒ＿３５６で色差信号が終了している。
　このような入力データに対し、図２の水平有効位置検知部２０２はＨｓｙｎｃおよびＤＥを基に色反転が生じる水平有効画素領域であるか否かを判断し、その判断結果は遅延制御信号として同期信号遅延調整部２０３に伝達される。同期信号遅延調整部２０３は遅延制御信号を受け、ＨｓｙｎｃおよびＶｓｙｎｃに対し１クロック分の遅延を挿入する。この１クロックずれたＨｓｙｎｃおよびＶｓｙｎｃに対し、ＤＥ生成部２０４にてＤＥを生成するため、本発明を適用しない場合に比べ、ＤＥは１クロックずれた形で出力される。
　図３（ｂ）では、入力ビデオ制御部１１０の出力ピクセルクロックに同期してＨｓｙｎｃ（実線）が出力されているが、本発明に対応していない状態でのＨｓｙｎｃ（点線）に比べて１クロック分遅れている。この１クロックずれたＨｓｙｎｃおよびＶｓｙｎｃに対し、ＤＥを生成するため、本発明に対応していない状態のＤＥ（点線）と比べ、本発明の入力ビデオ制御部１１０から出力されるＤＥ（実線）は１クロックずれた形で出力される。これによって、出力Ｙと出力Ｃの先頭データが出力ＤＥに対し、左に２ピクセルずれた形で後段に伝送される。したがって、出力Ｃの先頭データＣｂ＿０は、ＨＤＭＩ規格本来の色差信号Ｃｂの位置となるため、ＨＤＭＩ規格のＣｂ位置と出力されるＣｂ位置が一致して、色反転が回避することができる。
　図４は、図２の有効位置再生成制御部２００が有する水平有効位置検知部２０２の構成の一例を示す図である。水平有効位置検知部４００に入力されるＨｓｙｎｃは、立下りエッジを検出する立下りエッジ検出部４０１に入力される。立下りエッジ検出部４０１は、Ｈｓｙｎｃの立下りエッジを検出すると、検出結果をカウンタスタート信号としてカウンタ４０２に通知する。通知を受けたカウンタ４０２はカウンタをクリアし、ピクセルクロックに基づいてカウントアップする。
　次に、水平有効位置検知部４００に入力されるＤＥは、立上りエッジを検出する立上りエッジ検出部４０３に入力される。立上りエッジ検出部４０３はＤＥの立上りエッジを検出すると、検出結果をカウンタ停止信号としてカウンタ４０２に入力し、カウンタ４０２はカウントを停止する。立上りエッジ検出部４０３は、ＤＥの立上りエッジを検出すると比較器４０４にも検出結果を比較タイミング信号として入力し、カウンタ値が奇数なら色反転が生じるタイミングなので遅延制御信号として１を出力し、偶数なら色反転が生じないタイミングなので遅延制御信号として０を出力する。
　図５は、水平有効位置検知部４００の動作タイミング例を示す。ここで、Ｈｓｙｎｃが０である区間をａ、Ｈｓｙｎｃの立上りからＤＥの立上りまでの区間をｂとする。ＣＥＡ－８６１規格では、この区間ａと区間ｂにおけるカウントの合計が偶数となる。
　Ｈｓｙｎｃ立下りエッジでカウンタ４０２におけるカウントを開始し、ピクセルクロック毎にカウントアップしていく。次にＤＥの立上りエッジでカウンタ４０２におけるカウントを停止させると同時に、カウンタの値が偶数であるか否かを判定する。具体的には、カウンタの値ａ＋ｂが偶数であるなら、色反転が生じない条件と判断し０を出力する。
　ここで、Ｈｓｙｎｃの立上りからＤＥの立上りまでの区間をｂ＋１であるなら、Ｈｓｙｎｃ立下りエッジでカウンタを開始し、ＤＥの立上りエッジでカウンタを停止させると、カウンタの値はａ＋ｂ＋１であり奇数となるため、色反転が生じる条件と判断し１を出力する。
　このようにＨｓｙｎｃ立下がりエッジからＤＥ立上りエッジまでの区間をカウントすることにより色反転するか否かの判定が可能となる。
　なお、ＨｓｙｎｃおよびＤＥの信号極性が図５に示したものと逆の場合には、図４における立下がりエッジ検出部４０１を立上がりエッジ検出部に置き換えるとともに、立上がりエッジ検出部４０３を立下がりエッジ検出部に置き換えればよい。
　（水平有効位置検知部の変形例１）
　以下では、本発明に係る水平有効位置検知部の変形例１を図６を用いて説明する。なお、図６では水平有効位置検知部６００に加え、制御部６１０も図示している。
　Ｈｓｙｎｃの極性は、入力ビデオ制御部１１０に入力されるフォーマットやビデオ信号源１０１の仕様等により、正極性であるか負極性であるかが変化する可能性があるため、Ｈｓｙｎｃの極性をＣＰＵ１０３から自由に設定できるようにすることで、水平有効位置検知部は正負両方の極性に対応できる。なお、水平有効位置検知部は、ビデオ信号源１０１がどの極性でＨｓｙｎｃを出力するかを知っているものとする。
　図６において、水平有効位置検知部６００は、同期信号エッジ検出部６８０を備えている。同期信号エッジ検出部６８０は、入力Ｈｓｙｎｃの立上りおよび立下りが検出できるエッジ検出部６０１を有し、エッジ検出部６０１は、立上りエッジ信号と立下りエッジ信号の両方を出力する。さらに、同期信号エッジ検出部６８０は、エッジセレクタ６０２を有し、エッジセレクタ６０２は、制御部６１０からＨｓｙｎｃエッジ選択信号が設定されると、立上りエッジ信号または立下りエッジ信号のいずれかを選択する。さらに、エッジセレクタ６０２は、エッジ選択信号により設定された立上りエッジ信号または立下りエッジ信号に応じて、Ｈｓｙｎｃの立上りエッジまたは立下りエッジを検出すると、検出結果をカウンタスタート信号としてカウンタ４０２に通知する。通知を受けたカウンタ４０２はカウンタをクリアし、ピクセルクロックに基づいてカウントアップする。
　このように、入力されるＨｓｙｎｃの極性に対し、エッジ信号を適切に設定することにより、カウンタ４０２に対して正しくカウンタスタート信号を出力することができる。
　（水平有効位置検知部の変形例２）
　以下では、本発明に係る水平有効位置検知部の変形例２を図７を用いて説明する。なお、図７では水平有効位置検知部７００に加え、制御部７１０も図示している。
　入力されるフォーマットやビデオ信号源１０１の仕様等により、データの繰り返し回数（以下、リピテイションという）が変化する可能性があるため、リピテイション情報をＣＰＵ１０３から自由に設定できるようにすることで、水平有効位置検知部は入力されるデータのリピテイションが変化しても対応可能である。なお、水平有効位置検知部は、ビデオ信号源１０１がどのリピテイションでデータ出力するかを知っているものとする。
　図７において、水平有効位置検知部７００が有する比較器７０１に、制御部７１０からリピテイション情報を通知することによって、カウンタ４０２の比較動作をリピテイション情報に合わせて変更する。これによって、入力ビデオ制御部１１０に入力されるリピテイションが変化しても、正確に色反転するか否かを反映することができる。
　なお、図７では、Ｈｓｙｎｃエッジ選択信号が制御部７１０から入力されているが、本変形例において、Ｈｓｙｎｃエッジ選択信号の入力がなされてくとも、上記効果は得ることができる。
　図８（ａ）にノーリピテイション（以下リピテイション０とする）のときのデータ、クロックおよび同期信号の関係を、図８（ｂ）にリピテイションが２のときのデータ、クロックおよび同期信号の関係を示す。
　リピテイションが０のときは、１クロックに対し１データが送信される。つまり、図８（ａ）に示されているように、ピクセルクロックに対し、ＹデータとＣデータとが１クロック毎に更新されている。これに対し、リピテイションが２のときは、２クロックに対し１データが送信される。つまり、図８（ｂ）に示されているように、ピクセルクロックに対し、ＹデータとＣデータとが２クロック毎に更新されている。つまり、リピテイション情報とは、ＹデータとＣデータとが何クロック毎に更新されているかを表す。
　図９は、リピテイションが２のときの水平有効位置検知部の動作タイミングを示す。図９（ａ）では、入力ＨｓｙｎｃはＨｓｙｎｃの０区間がｃ、Ｈｓｙｎｃの立上りからＤＥの立上りまでの区間をｄとする。また、ＣＥＡ－８６１規格では（ｃ＋ｄ）／２が偶数とする。
　Ｈｓｙｎｃの立下りエッジでカウンタを開始し、ピクセルクロック毎にカウントアップする。次に、ＤＥの立上りエッジでカウンタを停止させるとカウンタの値がｃ＋ｄとなり、（ｃ＋ｄ）／２が偶数となるため、色反転が生じない条件であると判定し、０を出力する。
　図９（ｂ）では、入力ＨｓｙｎｃはＨｓｙｎｃの０区間がｃ、Ｈｓｙｎｃ立上りからＤＥ立上りまでの区間をｄ＋２とする。Ｈｓｙｎｃの立下りエッジでカウンタを開始し、ピクセルクロック毎にカウントアップする。次に、ＤＥ立上りエッジでカウンタを停止させるとカウンタの値がｃ＋ｄ＋２となり、（ｃ＋ｄ＋２）／２が奇数となるため、色反転が生じる条件であると判定し、１を出力する。
　このように、リピテイションが２の場合でも、Ｈｓｙｎｃ立下がりエッジからＤＥ立上りエッジまでの区間をカウントすることにより、色差信号が反転するか否かの判定が可能となる。なお、ここでは、リピテイションが２のみ場合を例として挙げたが、他のリピテイションでも同じ考え方で実施可能であることは言うまでもない。つまり、比較器７０１は、制御部７１０から入力されたリピテイション情報をＮ（Ｎは０以上の整数）とすると、ＤＥ立上りエッジでカウンタを停止させたときのカウンタ４０２の値をリピテイション０のときは１で割った値が、それ以外の時はＮで割ったときの値が奇数であるか偶数であるかによって、色差信号が反転するか否かの判定が可能となる。
　（水平有効位置検知部の変形例３）
　以下では、本発明に係る水平有効位置検知部の変形例３を図１０を用いて説明する。なお、図１０では水平有効位置検知部１０００に加え、制御部１０１０も図示している。
　図１０に示す水平有効位置検知部１０００は、比較器１００１の検出結果を反転する反転回路１００２を有し、比較器１００１の検出結果と反転された結果とがセレクタ１００３に入力される構成となっている。制御部１０１０からの遅延制御反転信号によって、セレクタ１００３が比較器１００１の比較結果と反転された結果とのいずれを選択するか制御できるため、ＣＰＵ１０３は自由にセレクタ１００３の設定ができる。この構成により、ビデオ信号源１０１が、例えばＨＤＭＩ規格において定められている色差信号の順番と逆順の、Ｃｒ→Ｃｂ→Ｃｒ→Ｃｂという順序で色差信号を出力した場合であっても、表示装置に対して、ＨＤＭＩ規格において定められている色差信号の順番通りに出力することできる。
　なお、図１０では、水平有効位置検知部の変形例１で示したＨｓｙｎｃエッジ選択機能と、水平有効位置検知部の変形例２で示したリピテイション入力機能も記載されているが、これらの機能を有していなくても上記効果を得ることが可能である。
　（同期信号遅延調整部の変形例１）
　以下では、本実施形態に係る同期信号遅延調整部の変形例１を図１１を用いて説明する。
　図１１は、同期信号遅延調整部１１００に入力されるＨｓｙｎｃを１ｃｌｏｃｋ遅延器１１０１に入力し、１ｃｌｏｃｋ遅れたＨｓｙｎｃを生成する。同様に同期信号遅延調整部１１００に入力されるＶｓｙｎｃを１ｃｌｏｃｋ遅延器１１０２に入力し、１ｃｌｏｃｋ遅れたＶｓｙｎｃを生成する。
　水平有効位置検知部からの遅延制御信号に応じて、Ｈｓｙｎｃセレクタ１１０３で１ｃｌｏｃｋ遅延されたＨｓｙｎｃか、同期信号遅延調整部１１００に入力されたＨｓｙｎｃかが選択される。同様に、水平有効位置検知部からの遅延制御信号に応じて、Ｖｓｙｎｃセレクタ１１０４で１ｃｌｏｃｋ遅延されたＶｓｙｎｃか、同期信号遅延調整部１１００に入力されたＶｓｙｎｃかが選択される。そして、Ｈｓｙｎｃセレクタ１１０３およびＶｓｙｎｃセレクタ１１０４で選択された同期信号が後段に対して出力される。
　（同期信号遅延調整部の変形例２）
　以下では、本実施形態に係る同期信号遅延調整部の変形例２を図１２を用いて説明する。なお、図１２では同期信号遅延調整部１２００に加え、制御部１２１０も図示している。
　図１２は、同期信号遅延調整部１２００に入力されるＨｓｙｎｃを遅延器１２０１に入力し、制御部１２１０から設定される設定値分だけ遅れたＨｓｙｎｃを生成する。同様にＶｓｙｎｃを遅延器１２０２に入力し、制御部１２１０から設定される設定値分だけ遅れたＶｓｙｎｃを生成する。
　水平有効位置検知部からの遅延制御信号に応じて、Ｈｓｙｎｃセレクタ１２０３で遅延されたＨｓｙｎｃか、同期信号遅延調整部１２００に入力されたＨｓｙｎｃかが選択される。同様に、水平有効位置検知部からの遅延制御信号に応じて、Ｖｓｙｎｃセレクタ１２０４で遅延されたＶｓｙｎｃか、同期信号遅延調整部１２００に入力されたＶｓｙｎｃかが選択される。そして、Ｈｓｙｎｃセレクタ１２０３およびＶｓｙｎｃセレクタ１２０４で選択された同期信号が後段に対して出力される。
　本変形例により、ＣＰＵ１０３から制御部１２１０を通じて自由に遅延値を設定できる。例えば色反転が生じる場合に、５ｃｌｏｃｋ遅延させることによって出画範囲を５ピクセル左にずらすことができる。これによって色反転を防ぐことができる。つまり、色反転が生じる条件の場合に、ずらす量を自由に設定することが可能となる。なお、遅延器の構成に関しては、記憶素子（ＳＲＡＭ、フリップフロップ等）を使って遅延させても、カウンタを設けて遅延させてもよく、遅延器の構成を特に制限するものではない。
　（同期信号遅延調整部の変形例３）
　以下では、本実施形態に係る同期信号遅延調整部の変形例３を図１３を用いて説明する。なお、図１３では同期信号遅延調整部１３００に加え、制御部１３２０も図示している。
　まず、リピテイションが０の際は１ｃｌｏｃｋ、リピテイションが２の際は２ｃｌｏｃｋ、リピテイションが４の際は４ｃｌｏｃｋ分Ｓｙｎｃを遅延させれば、色反転を防ぐことができる。
　これらに対応するため、図１３においては、同期信号遅延調整部１３００に入力されたＨｓｙｎｃを１ｃｌｏｃｋ遅延器１３０１に入力し、１ｃｌｏｃｋ遅延されたＨｓｙｎｃを生成する。更に、上述の１ｃｌｏｃｋ遅延されたＨｓｙｎｃを１ｃｌｏｃｋ遅延器１３０２に入力し、２ｃｌｏｃｋ遅延されたＨｓｙｎｃを生成する。更に、上述の２ｃｌｏｃｋ遅延されたＨｓｙｎｃを２ｃｌｏｃｋ遅延器１３０３に入力し、４ｃｌｏｃｋ遅延されたＨｓｙｎｃを生成する。これら１ｃｌｏｃｋ、２ｃｌｏｃｋ、４ｃｌｏｃｋ遅延されたＨｓｙｎｃをそれぞれ選択部１３８０を構成するセレクタ１３０４に入力し、制御部１３２０によって設定されるリピテイション情報に基づいて、リピテイションが０のときは１ｃｌｏｃｋ遅延されたＨｓｙｎｃを、リピテイションが２のときは２ｃｌｏｃｋ遅延されたＨｓｙｎｃを、リピテイションが４のときは４ｃｌｏｃｋ遅延されたＨｓｙｎｃを選択して、選択部１３８０を構成するもう一つのセレクタ１３０５に入力する。セレクタ１３０５は遅延制御信号に基づいて選択する。つまり、色反転が生じる場合は、セレクタ１３０５はセレクタ１３０４からの遅延Ｈｓｙｎｃを選択し、色反転が生じない場合は、セレクタ１３０５は同期信号遅延調整部１３００に入力されたＨｓｙｎｃを選択する。
　同様に、同期信号遅延調整部１３００に入力されたＶｓｙｎｃを１ｃｌｏｃｋ遅延器１３０６に入力し、１ｃｌｏｃｋ遅延されたＶｓｙｎｃを生成する。更に、上述の１ｃｌｏｃｋ遅延されたＶｓｙｎｃを１ｃｌｏｃｋ遅延器１３０７に入力し、２ｃｌｏｃｋ遅延されたＶｓｙｎｃを生成する。更に、上述の２ｃｌｏｃｋ遅延されたＶｓｙｎｃを２ｃｌｏｃｋ遅延器１３０８に入力し、４ｃｌｏｃｋ遅延されたＶｓｙｎｃを生成する。これらの１ｃｌｏｃｋ、２ｃｌｏｃｋ、４ｃｌｏｃｋ遅延されたＶｓｙｎｃを選択部１３９０を構成するセレクタ１３０９に入力し、制御部１３２０によって設定されるリピテイション情報に基づいて、リピテイションが０のときは１ｃｌｏｃｋ遅延されたＶｓｙｎｃを、リピテイションが２のときは２ｃｌｏｃｋ遅延されたＶｓｙｎｃを、リピテイションが４の時は４ｃｌｏｃｋ遅延されたＶｓｙｎｃを選択して、選択部１３９０を構成するもう一つのセレクタ１３１０に入力する。セレクタ１３１０は遅延制御信号に基づいて選択する。つまり、色反転が生じる場合は、セレクタ１３１０はセレクタ１３０９からの遅延Ｖｓｙｎｃを選択し、色反転が生じない場合は、セレクタ１３１０は同期信号調整部１３００に入力されたＶｓｙｎｃを選択する。
　このようにして、リピテイションが０の際は１ｃｌｏｃｋ、リピテイションが２の際は２ｃｌｏｃｋ、リピテイションが４の際は４ｃｌｏｃｋ分Ｓｙｎｃを遅延させるため、任意のリピテイションに対しても色反転を防ぐことができる。
　一般的に、リピテイションは０、２、４であるため、本変形例ではリピテイションが０、２、４の場合を想定して説明するが、リピテイションの値は限定されるものではない。
　なお、上記例では選択部１３８０はセレクタ１３０４および１３０５で構成され、選択部１３９０はセレクタ１３０９および１３１０で構成されているが、本発明は当該構成に限定されない。選択部１３８０は、遅延制御信号および制御部１３２０によって設定されるリピテイション情報に応じて、同期信号遅延調整部１３００に入力されたＨｓｙｎｃおよび１ｃｌｏｃｋ、２ｃｌｏｃｋ、４ｃｌｏｃｋ遅延されたＨｓｙｎｃのいずれか一つを選択的に出力するマルチプレクサなどで構成してもよい。同様に、選択部１３９０は、遅延制御信号および制御部１３２０によって設定されるリピテイション情報に応じて、同期信号遅延調整部１３００に入力されたＶｓｙｎｃおよび１ｃｌｏｃｋ、２ｃｌｏｃｋ、４ｃｌｏｃｋ遅延されたＶｓｙｎｃのいずれか一つを選択的に出力するマルチプレクサなどで構成してもよい。
　（第２の実施形態）
　本実施形態における図１の有効位置再生成制御部１１１の構成を有効位置再生成制御部１４００として図１４に示す。なお、図１４では有効位置再生成制御部１４００に加え、制御部２１０も図示している。有効位置再生成制御部１４００は水平有効位置制御部１４０１を有し、水平有効位置制御部１４０１は水平有効位置検知部２０２を備える。
　水平有効検知部２０２は、ＨｓｙｎｃとＤＥとの関係から、映像データの有効画素領域を算出する。水平有効検知部２０２は、入力ビデオ制御部１１０がＣＥＡ－８６１規格の有効画素領域と異なる出力をした場合、色反転が生じるタイミングか否かを判断し、その判断結果は遅延制御信号としてデータ遅延調整部１４０２に伝達される。データ遅延調整部１４０２は、遅延制御信号を基に入力データを遅延させる。
　つまり、第１の実施形態に係る発明は、色反転が生じる場合に、Ｓｙｎｃをずらして色反転を防ぐ方法であったが、本実施形態では、Ｓｙｎｃは入力されたものをそのまま使用し、データをずらしている。
　ＤＥ生成部２０４は、入力したＳｙｎｃに応じてＣＥＡ－８６１規格に準拠したＤＥを生成し後段へ出力する。
　本実施形態における図１４のデータ遅延調整部１４０２の構成をデータ遅延調整部１５００として図１５に示す。データ遅延調整部１５００は、入力されるデータを１ｃｌｏｃｋ遅延させる１ｃｌｏｃｋ遅延器１５０１と、水平有効位置検知部からの遅延制御信号に応じて、１ｃｌｏｃｋ遅延されたデータかデータ遅延調整部１５００に入力されたデータかを選択するデータセレクタ１５０２とを有する。データセレクタ１５０２によって選択されたデータは、後段に対し出力される。
　（データ遅延調整部の変形例１）
　以下では、本実施形態に係るデータ遅延調整部の変形例１を図１６を用いて説明する。なお、図１６ではデータ遅延調整部１６００に加え、制御部１６１０も図示している。
　データ遅延調整部１６００では、入力されるデータを遅延器１６０１に入力する。遅延器１６０１は、入力されたデータを制御部１６１０から設定されるＤａｔａ遅延量の分だけ遅れたデータを生成する。水平有効位置検知部から入力された遅延制御信号に応じて、データセレクタ１６０２で遅延されたデータか、データ遅延調整部１６００に入力されたデータかが選択され、後段に対しデータセレクタ１６０２で選択されたデータが出力される。
　本変形例により、ＣＰＵ１０３から制御部１６１０を通じて自由に遅延値を設定できる。例えば色反転が生じる場合に、５ｃｌｏｃｋ遅延させることによって出画範囲を５ピクセル右にずらすことができる。これによって色反転を防ぐことができる。つまり、色反転が生じる条件の場合に、ずらす量を自由に設定することが可能となる。なお、遅延器１６０１の構成に関しては、ＳＲＡＭやフリップフロップ等を使って遅延させてもよく、遅延器の構成を特に制限するものではない。
　（データ遅延調整部の変形例２）
　以下では、本実施形態に係るデータ遅延調整部の変形例２を図１７を用いて説明する。なお、図１７ではデータ遅延調整部１７００に加え、制御部１７１０も図示している。
　まず、リピテイションが０の際は１ｃｌｏｃｋ、リピテイションが２の際は２ｃｌｏｃｋ、リピテイションが４の際は４ｃｌｏｃｋ分データを遅延させれば、色反転を防ぐことができる。
　これらに対応するため、図１７においては、データ遅延調整部１７００に入力されたデータを１ｃｌｏｃｋ遅延器１７０１に入力し、１ｃｌｏｃｋ遅延されたデータを生成する。更に、上述の１ｃｌｏｃｋ遅延されたデータを１ｃｌｏｃｋ遅延器１７０２に入力し、２ｃｌｏｃｋ遅延されたデータを生成する。更に、上述の２ｃｌｏｃｋ遅延されたデータを２ｃｌｏｃｋ遅延器１７０３に入力し、４ｃｌｏｃｋ遅延されたデータを生成する。これらの１ｃｌｏｃｋ、２ｃｌｏｃｋ、４ｃｌｏｃｋ遅延されたデータをそれぞれ選択部１７８０を構成するセレクタ１７０４に入力し、制御部１７１０によって設定されるリピテイション情報に基づいて、リピテイションが０のときは１ｃｌｏｃｋ遅延されたデータを、リピテイションが２のときは２ｃｌｏｃｋ遅延されたデータを、リピテイションが４のときは４ｃｌｏｃｋ遅延されたデータを選択して、選択部１７８０を構成するもう一つのセレクタ１７０５に入力する。セレクタ１７０５は、遅延制御信号に基づいて選択する。つまり、色反転が生じる場合は、セレクタ１７０４からの遅延データを出力し、色反転が生じない場合は、データ遅延調整部１７００に入力されたデータを出力する、
　このようにして、リピテイションが０の際は１ｃｌｏｃｋ、リピテイションが２の際は２ｃｌｏｃｋ、リピテイションが４の際は４ｃｌｏｃｋ分データを遅延させるため、任意のリピテイションにおいても色反転が防ぐことができる。
　一般的に、リピテイションは０、２、４であるため、本変形例はリピテイションが０、２、４の場合を想定して説明するが、リピテイションの値は限定されるものではない。
　なお、図１６の構成においてもリピテイション対応可能である。つまり、リピテイションが０のときは制御部１６１０から遅延量を１ｃｌｏｃｋと設定し、リピテイションが２のときは制御部１６１０から遅延量を２ｃｌｏｃｋと設定し、リピテイションが４のときは制御部１６１０から遅延量を４ｃｌｏｃｋと設定すれば対応可能である。
　また、上記例では選択部１７８０はセレクタ１７０４および１７０５で構成されているが、本発明は当該構成に限定されない。選択部１７８０は、遅延制御信号および制御部１７１０によって設定されるリピテイション情報に応じて、データ遅延調整部１７００に入力されたデータおよび１ｃｌｏｃｋ、２ｃｌｏｃｋ、４ｃｌｏｃｋ遅延されたデータのいずれか一つを選択的に出力するマルチプレクサなどで構成してもよい。
　（第３の実施形態）
　本実施形態における図１の有効位置再生成制御部１１１の構成の一部と制御部１８１０を図１８に示す。なお、図１８においては、水平有効位置検知部２０２およびＤＥ生成部２０４の構成を省略している。
　本実施形態における有効位置再生成制御部では、水平有効位置検知部から入力される遅延制御信号をセレクタ１８００およびセレクタ１８０１に入力し、セレクタ１８００およびセレクタ１８０１のそれぞれに対し、“０”を入力する。セレクタ１８００の出力は同期信号遅延調整部１８０２に接続されている。また、セレクタ１８０１の出力はデータ遅延調整部１８０３に接続されている。
　制御部１８１０はＳｙｎｃ／Ｄａｔａ遅延選択信号を出力し、セレクタ１８０１に入力される。セレクタ１８００には、反転回路１８０４でＳｙｎｃ／Ｄａｔａ遅延選択信号を反転させた信号が入力されている。
　例えば、Ｓｙｎｃ／Ｄａｔａ遅延選択信号が０の場合、セレクタ１８００には１が、セレクタ１８０１には０が入力される。この場合、セレクタ１８００は“０”信号を出力し遅延制御信号を選択しない。一方、セレクタ１８０１は、遅延制御信号を選択するため、データ遅延調整部１８０３のみが動作することになる。
　逆に、Ｓｙｎｃ／Ｄａｔａ遅延選択信号が１の場合、セレクタ１８００には０が、セレクタ１８０１には１が入力される。この場合は、セレクタ１８００は遅延制御信号を選択する。一方、セレクタ１８０１は“０”信号を出力し遅延制御信号は選択しない。この結果、同期信号遅延調整部のみが動作することになる。
　本実施形態によれば、同期信号遅延調整部１８０２またはデータ遅延調整部１８０３のどちらか一方の機能を選択することができる。例えば、同期信号遅延調整部１８０２を使用する場合は、色反転時に左方向に映像をずらす。これに対し、データ遅延調整部１８０３を使用すると右方向に映像をずらすことになる。つまり、色反転時にどちらの方向に映像をずらすかが自由に設定できるようになる。
　なお、同期信号遅延調整部１８０２およびデータ遅延調整部１８０３は、第１の実施形態、第２の実施形態およびこれらの変形例において挙げられた同期信号遅延調整部およびデータ遅延調整部のいずれの形態を採っても良い。また、本実施形態において、セレクタ１８００には反転回路１８０４によって反転されたＳｙｎｃ／Ｄａｔａ遅延選択信号が入力されているが、セレクタ１８０１に反転回路１８０４によって反転されたＳｙｎｃ／Ｄａｔａ遅延選択信号が入力され、セレクタ１８００には制御部１８１０からのＳｙｎｃ／Ｄａｔａ遅延選択信号が直接入力される構成を採っても良い。
　（第４の実施形態）
　本実施形態における有効位置再生成制御部１９００と制御部１９１０とを図１９に示す。なお、水平有効位置制御部１９０１の構成は、第１の実施形態およびその変形例で挙げられたいずれの構成であってもよい。また、ＤＥ生成部１９０２は第１の実施形態におけるＤＥ生成部２０４に対応する。
　ＤＥ生成部１９０２から出力される再生成されたＤＥと、ビデオ信号源１０１から入力されるＤＥとがセレクタ１９０３に入力され、ＤＥ生成部１９０２から出力される再生成されたＤＥまたはビデオ信号源１０１から入力されるＤＥのいずれを選択するかを表すＤＥ選択信号が、制御部１９１０からセレクタ１９０３に入力され、セレクタ１９０３がＤＥを選択する。この構成により、ＤＥ生成部１９０２から出力される再生成されたＤＥと、ビデオ信号源１０１から入力されるＤＥとのどちらのＤＥを使用するかを自由に選択することができる。ビデオ信号源１０１からＣＥＡ－８６１規格に準拠したＤＥが入力されている場合は、入力されたＤＥをそのまま使用し、ＤＥ生成部１９０２の動作を停止させられるため、消費電力を削減することが可能となる。
　（第５の実施形態）
　本実施形態における有効位置再生成制御部２０００を図２０に示す。有効位置再生成制御部２０００は、セレクタ２００１、水平有効位置制御部２００２およびＤＥ生成部２００３を有している。なお、水平有効位置制御部２００２の構成は、第１の実施形態およびその変形例で挙げられたいずれの構成であってもよい。また、ＤＥ生成部２００３は第１の実施形態におけるＤＥ生成部２０４に対応する。
　セレクタ２００１は、水平有効位置制御部２００２に入力されるＤＥと同じＤＥが入力されており、出力データの選択信号として利用される。セレクタ２００１は、ビデオ信号源１０１から入力されたＤＥが１のときは、入力されたデータを選択する。ビデオ信号源１０１から入力されたＤＥが０のときは、セレクタ２００１で“０”固定して出力する。
この構成により、ビデオ信号源１０１からのデータのうち、有効画素領域以外のデータが固定されていない場合、有効画素領域以外を０固定することができる。このため、有効画素領域がＣＥＡ－８６１規格より小さい場合であっても、出画画面の端に不自然な画像が出画されることを防ぐことができる。
　（第６の実施形態）
　本実施形態における有効位置再生成制御部２１００を図２１に示す。有効位置再生成制御部２１００は、セレクタ２１０１、黒色データ生成部２１０２、水平有効位置制御部２１０３およびＤＥ生成部２１０４を有している。なお、水平有効位置制御部２１０３の構成は、第１の実施形態およびその変形例で挙げられたいずれの構成であってもよい。また、ＤＥ生成部２１０４は第１の実施形態におけるＤＥ生成部２０４に対応する。
　セレクタ２１０１は、水平有効位置制御部２１０３に入力されるＤＥと同じＤＥが入力されており、出力データの選択信号として利用される。セレクタ２１０１は、ビデオ信号源１０１から入力されたＤＥが１のときは、入力されたデータを選択する。ビデオ信号源１０１から入力されたＤＥが０のときは、黒色データ生成部２１０２の出力データを選択する。そして、セレクタ２１０１によって選択されたデータが、有効位置再生成制御部２１００の出力データとして出力される。
　黒色データ生成部２１０２は、制御部２１１０から入力される入力色空間信号を基に、入力されている色空間での黒色データを出力する。例えば、入力色空間信号がＲＧＢなら、Ｒ＝０、Ｇ＝０、Ｂ＝０が出力され、ＹＣｂＣｒ４：２：２入力なら、Ｙ＝０ｘ１０、Ｃ＝０ｘ８０が出力される。
この構成により、ビデオ信号源１０１からのデータの有効画素領域がＣＥＡ－８６１規格より小さい場合であっても、出画画面の端が黒色出画され、不自然な画像が出画されることを防ぐことができる。
　（第７の実施形態）
　本実施形態における有効位置再生成制御部２２００を図２２に示す。有効位置再生成制御部２２００は、セレクタ２２０１、水平有効位置制御部２２０２およびＤＥ生成部２２０３を有している。なお、水平有効位置制御部２２０２の構成は、第１の実施形態およびその変形例で挙げられたいずれの構成であってもよい。また、ＤＥ生成部２２０３は第１の実施形態におけるＤＥ生成部２０４に対応する。
　セレクタ２２０１は、水平有効位置制御部２２０２に入力されるＤＥと同じＤＥが入力されており、出力データの選択信号として利用される。セレクタ２２０１は、ビデオ信号源１０１から入力されたＤＥが１のときは、入力されたデータを選択する。ビデオ信号源１０１から入力されたＤＥが０のときは、制御部２２１０から入力された固定データ値を出力する。
　この構成により、ビデオ信号源１０１からのデータの有効画素領域がＣＥＡ－８６１規格より小さい場合の入力でも、出画画面の端に制御部２２１０に設定された固定データの色が出画され、不自然な画像が出画されるのを防ぐことができる。
　（第８の実施形態）
　本実施形態における有効位置再生成制御部２３００を図２３に示す。有効位置再生成制御部２３００は、選択部２３８０、黒色データ生成部２３０２、水平有効位置制御部２３０４およびＤＥ生成部２３０５を有している。選択部２３８０は、セレクタ２３０１およびセレクタ２３０３を備えている。なお、水平有効位置制御部２３０４の構成は、第１の実施形態およびその変形例で挙げられたいずれの構成であってもよい。また、ＤＥ生成部２３０５は第１の実施形態におけるＤＥ生成部２０４に対応する。
　セレクタ２３０３は、水平有効位置制御部２３０４に入力されるＤＥと同じＤＥが入力されており、出力データの選択信号として利用される。セレクタ２３０１は、制御部２３１０から入力される固定値出力選択信号の値によって、黒色データ生成部２３０２から出力される黒色データか、制御部２３１０からの固定データ値かを選択する。
　セレクタ２３０３は、ビデオ信号源１０１から入力されたＤＥが１のときは、入力されたデータを選択する。ビデオ信号源１０１から入力されたＤＥが０のときは、セレクタ２３０１によって選択された黒色データまたは固定データ値を選択する。そして、セレクタ２３０３によって選択されたデータが、有効位置再生成制御部２３００の出力データとして出力される。
　なお、黒色データ生成部２３０２の黒色データの出力方法については、第６の実施形態における黒色データ生成部２１０２と同様である。
　この構成により、ビデオ信号源１０１からのデータの有効画素領域がＣＥＡ－８６１規格より小さい場合の入力でも、出画画面の端に設定した黒色データ、または固定データの色が、制御部２３１０の固定値出力選択信号設定により出画され、不自然なデータが出画されるのを防ぐことができる。また、ＣＰＵ１０３は、黒色データや任意設定した値を自由に出力させることができる。
なお、本実施形態では、セレクタ２３０１は、制御部２３１０からの固定データ値を入力しているが、黒色データ生成部２３０２から出力される黒色データか、制御部２３１０以外から入力した固定値かを選択していても良い。
　なお、上記例では選択部２３８０はセレクタ２３０１および２３０３で構成されているが、本発明は当該構成に限定されない。選択部２３８０は、ビデオ信号源１０１から入力されるＤＥおよび制御部２３１０から入力される固定値出力選択信号に応じて、入力されたデータ、黒色データ生成部２３０２から出力される黒色データ、および制御部２３１０から入力される固定データ値のいずれか一つを選択的に出力するマルチプレクサなどで構成してもよい。
　（第９の実施形態）
　本実施形態における有効位置再生成制御部２４００を図２４に示す。有効位置再生成制御部２４００は、セレクタ２４０１、２４０３、論理和２４０２、黒色データ生成部２４０４、水平有効位置制御部２４０５およびＤＥ生成部２４０６を有している。なお、水平有効位置制御部２４０５の構成は、第１の実施形態およびその変形例で挙げられたいずれの構成であってもよい。また、ＤＥ生成部２４０６は第１の実施形態におけるＤＥ生成部２０４に対応する。
　論理和２４０２は、水平有効位置制御部２０１に入力されるＤＥと同じＤＥが入力されている。さらに論理和２４０２は、制御部２４１０から出力された出力データ固定信号を入力する。つまり、制御部２４１０から出力データ固定信号として“０”が出力されると、ビデオ信号源１０１から入力されたＤＥが直接セレクタ２４０１に入力される。そのため、有効位置再生成制御部２４００から出力されるデータは、ビデオ信号源１０１から入力されたＤＥが０の時は、セレクタ２３０１によって選択されたデータが、ビデオ信号源１０１から入力されたＤＥが１の時は、ビデオ信号源１０１から入力されたデータが出力される。
　一方、制御部２４１０から出力データ固定信号として“１”が出力されると、論理和２４０２に“１”が入力されるため、セレクタ２４０１には“１”が入力される。そのため、有効位置再生成制御部２４００から出力されるデータは、ビデオ信号源１０１から入力されるＤＥと無関係に、ビデオ信号源１０１から入力されたデータが出力される。
　ビデオ信号源１０１からのデータの有効画素領域以外のデータ領域に黒データ等、固定データが出力されており、そのデータを直接出画画面の端に出しても問題ない場合は、この構成により、入力されたデータを直接出力することにより、黒色データ生成部２３０２を停止させ、消費電力を削減することができる。
　以上、本願発明をＨＤＭＩ送信システムを例にして説明してきたが、本発明の実施形態は、特にＨＤＭＩに限定されるものではない。また、各実施形態におけるセレクタの判定については、０と１の入力に対する出力結果が逆になっていても、本発明の結果に影響を与えるものではない。
　また、本発明はゲーム機や、Ｂｌｕ－ｒａｙ、ＤＶＤ等のＤＶＤプレーヤーまたはレコーダーや、デジタルカメラ等の映像機器に有用である。
　１００　　　　映像機器
　１０１　　　　ビデオ信号源
　１０２　　　　ＨＤＭＩ伝送部
　１０３　　　　ＣＰＵ
　１０４　　　　表示装置
　１１０　　　　入力ビデオ制御部
　１１１　　　　有効位置再生成制御部
　１１５、２１０、６１０、７１０、１０１０　　　制御部
　２０１　　　　水平有効位置制御部
　２０２、４００、６００、７００　　　水平有効位置検知部
　２０３　　　　同期信号遅延調整部
　２０４　　　　ＤＥ生成部
　４０１　　　　立下りエッジ検出部（同期信号エッジ検出部）
　４０２　　　　カウンタ
　４０３　　　　立上りエッジ検出部（データ有効領域信号エッジ検出部）
　４０４、７０１、１００１　　　　比較器
　６０１　　　　エッジ検出部
　６０２　　　　エッジセレクタ
　６８０　　　　同期信号エッジ検出部
１００２　　　　反転回路
１００３　　　　セレクタ
１３８０　　　　選択部
１３９０　　　　選択部
１７８０　　　　選択部
２３８０　　　　選択部

Claims (27)

  1. 第１および第２の色差信号が交互に並ぶ色差データを含む原映像データ、前記原映像データの同期タイミングを示す原同期信号、および前記原映像データの有効画素領域を示す原データ有効領域信号をビデオ信号源から受けて、前記原映像データについて所定の有効画素領域に満たない部分を補完し、前記所定の有効画素領域を有する新映像データおよび前記所定の有効画素領域を示す新データ有効領域信号を出力する映像処理装置であって、
    　前記原同期信号および前記原データ有効領域信号に基づいて、前記新映像データに含まれる前記第１および第２の色差信号が入れ替わって表示されると判断したとき、前記原映像データおよび前記原同期信号の少なくとも一方を遅延させて、前記原映像データにおける前記第１および第２の色差信号のデータ位置と前記新映像データにおける前記第１および第２の色差信号のデータ位置とを合わせる有効位置再生成制御部と、
    　前記有効位置再生成制御部の動作を制御する制御部とを備えている
    ことを特徴とする映像処理装置。
  2. 　前記有効位置再生成制御部は、
    　　前記原同期信号および前記原データ有効領域信号に基づいて、前記原映像データの有効画素領域を算出し、算出した前記原映像データの有効画素領域と前記所定の有効画素領域との関係から遅延制御信号を生成し出力する水平有効位置検知部と、
    　　前記遅延制御信号に基づいて前記原同期信号を遅延させる同期信号遅延調整部、および前記遅延制御信号に基づいて前記原映像データを遅延させるデータ遅延調整部の少なくとも一方とを有する
    ことを特徴とする請求項１に記載の映像処理装置。
  3. 　前記有効位置再生成制御部は、前記同期信号遅延調整部を備えている場合には前記同期信号遅延調整部が遅延させた同期信号に基づいて、前記同期信号遅延調整部を備えていない場合には前記原同期信号に基づいて、データ有効領域信号を生成するＤＥ生成部を有する
    ことを特徴とする請求項２に記載の映像処理装置。
  4. 　前記水平有効位置検知部は、
    　　前記原同期信号のエッジを検出し、検出結果としてカウンタスタート信号を出力する同期信号エッジ検出部と、
    　　前記原データ有効領域信号のエッジを検出し、検出結果としてカウンタ停止信号を出力するデータ有効領域信号エッジ検出部と、
    　　前記カウンタスタート信号に応じてカウントを開始し、前記カウンタ停止信号に応じてカウントを停止するカウンタとを有する
    ことを特徴とする請求項２に記載の映像処理装置。
  5. 　前記同期信号エッジ検出部は、
    　　前記原同期信号の立上りエッジおよび立下りエッジを検出し、各々に対応させて立上りエッジ信号および立下りエッジ信号を出力するエッジ検出部と、
    　　前記制御部からのエッジ選択信号に応じて、前記立上りエッジ信号または前記立下りエッジ信号を選択し、選択した前記立上りエッジ信号または前記立下りエッジ信号に応じて、前記原同期信号の前記立上りエッジまたは前記立下りエッジを検出し、検出結果として前記カウンタスタート信号を出力するエッジセレクタとを有する
    ことを特徴とする請求項４に記載の映像処理装置。
  6. 　前記水平有効位置検知部は、前記データ有効領域信号エッジ検出部から、前記原データ有効領域信号のエッジ検出結果として比較タイミング信号を入力し、前記比較タイミング信号の入力時における前記カウンタのカウンタ値が所定の値であるか否かを比較する比較器を有し、
    　前記比較器は、前記カウンタ値の比較結果に応じて前記遅延制御信号を出力する
    ことを特徴とする請求項４に記載の映像処理装置。
  7. 　前記比較器は、前記カウンタ値が奇数であるか否かを判定する
    ことを特徴とする請求項６に記載の映像処理装置。
  8. 　前記比較器は、前記原映像データが何クロック繰り返されるかを表すリピテイション情報を前記制御部から入力し、前記リピテイション情報に応じて、前記比較タイミング信号の入力時における前記カウンタのカウンタ値が前記所定の値であるか否かを比較する
    ことを特徴とする請求項６に記載の映像処理装置。
  9. 　前記水平有効位置検知部は、
    　　前記遅延制御信号を反転させる反転回路と、
    　　前記制御部からの遅延制御反転信号に応じて、前記比較器の比較結果と前記反転回路の反転された比較結果とのいずれかを選択する比較セレクタとを有する
    ことを特徴とする請求項６に記載の映像処理装置。
  10. 　前記同期信号遅延調整部は、
    　　入力された同期信号を遅延させる遅延器と、
    　　前記水平有効位置検知部からの遅延制御信号に応じて、前記同期信号遅延調整部に入力された同期信号または前記遅延器によって遅延させた同期信号のいずれかを選択する同期信号セレクタとを有する
    ことを特徴とする請求項２から９のいずれか１項に記載の映像処理装置。
  11. 　前記遅延器は、前記制御部から設定される遅延量に応じて、入力された同期信号を遅延させる
    ことを特徴とする請求項１０に記載の映像処理装置。
  12. 　前記同期信号遅延調整部は、
    　　入力された同期信号を遅延させる複数の遅延器と、
    　　前記原映像データが何クロック繰り返されるかを表すリピテイション情報を前記制御部から入力し、前記リピテイション情報および前記水平有効位置検知部からの遅延制御信号に応じて、前記複数の遅延器のうちいずれかの遅延器から出力された遅延させた同期信号または前記同期信号遅延調整部に入力された同期信号のいずれかを選択する選択部とを有する
    ことを特徴とする請求項２から９のいずれか１項に記載の映像処理装置。
  13. 　前記データ遅延調整部は、
    　　入力された映像データを遅延させる遅延器と、
    　　前記水平有効位置検知部からの遅延制御信号に応じて、前記データ遅延調整部に入力された映像データまたは前記遅延器によって遅延させた映像データのいずれかを選択する映像データセレクタとを有する
    ことを特徴とする請求項２から９のいずれか１項に記載の映像処理装置。
  14. 　前記遅延器は、前記制御部から設定される遅延量に応じて、入力された映像データを遅延させる
    ことを特徴とする請求項１３に記載の映像処理装置。
  15. 　前記データ遅延調整部は、
    　　入力された映像データを遅延させる複数の遅延器と、
    　　前記原映像データが何クロック繰り返されるかを表すリピテイション情報を前記制御部から入力し、前記リピテイション情報および前記水平有効位置検知部からの遅延制御信号に応じて、前記複数の遅延器のうちいずれかの遅延器から出力された遅延させた映像データまたは前記データ遅延調整部に入力された映像データのいずれかを選択する選択部とを有する
    ことを特徴とする請求項２から９のいずれか１項に記載の映像処理装置。
  16. 　前記制御部は、前記同期信号遅延調整部により前記原同期信号を遅延させるか、前記データ遅延調整部により前記原映像データを遅延させるかを表す遅延選択信号を出力するものであり、
    　前記同期信号遅延調整部および前記データ遅延調整部のうち前記遅延選択信号によって選択された方が動作する
    ことを特徴とする請求項２に記載の映像処理装置。
  17. 　前記有効位置再生成制御部は、
    　　前記遅延選択信号に応じて、前記遅延制御信号を前記同期信号遅延調整部に入力するか否かを選択する第１のセレクタと、
    　　前記遅延選択信号に応じて、前記遅延制御信号を前記データ遅延調整部に入力するか否かを選択する第２のセレクタとを有する
    ことを特徴とする請求項１６に記載の映像処理装置。
  18. 　前記有効位置再生成制御部は、前記第１のセレクタに入力される前記遅延選択信号を反転させ、反転させた遅延選択信号を前記第２のセレクタに入力する反転回路を有する
    ことを特徴とする請求項１７に記載の映像処理装置。
  19. 　前記有効位置再生成制御部は、前記第２のセレクタに入力される前記遅延選択信号を反転させ、反転させた遅延選択信号を前記第１のセレクタに入力する反転回路を有する
    ことを特徴とする請求項１７に記載の映像処理装置。
  20. 　前記有効位置再生成制御部は、前記原データ有効領域信号または前記ＤＥ生成部により生成されたデータ有効領域信号のいずれかを選択するセレクタを有する
    ことを特徴とする請求項３に記載の映像処理装置。
  21. 　前記制御部は、前記セレクタに対し、前記原データ有効領域信号または前記ＤＥ生成部により生成されたデータ有効領域信号のいずれを選択するかを示すＤＥ選択信号を出力する
    ことを特徴とする請求項２０に記載の映像処理装置。
  22. 　前記有効位置再生成制御部は、前記データ有効領域信号に応じて、前記データ遅延調整部を備えている場合には前記データ遅延調整部によって遅延させた映像データまたは所定の固定値のいずれかを、前記データ遅延調整部を備えていない場合には前記原映像データまたは前記所定の固定値のいずれかを、選択するセレクタを有する
    ことを特徴とする請求項２に記載の映像処理装置。
  23. 　前記有効位置再生成制御部は、
    　　黒色データを出力する黒色データ生成部と、
    　　前記原データ有効領域信号に応じて、前記データ遅延調整部を備えている場合には前記データ遅延調整部によって遅延させた映像データまたは前記黒色データのいずれかを、前記データ遅延調整部を備えていない場合には前記原映像データまたは前記黒色データのいずれかを、選択するセレクタとを有する
    ことを特徴とする請求項２に記載の映像処理装置。
  24. 　前記有効位置再生成制御部は、
    　　黒色データを出力する黒色データ生成部と、
    　　前記黒色データまたは所定の固定値のいずれを選択するかを示す固定値出力選択信号を前記制御部から入力し、前記固定値出力選択信号および前記原データ有効領域信号に基づいて、前記データ遅延調整部を備えている場合には前記データ遅延調整部によって遅延させた映像データ、前記黒色データ、および前記所定の固定値のいずれかを、前記データ遅延調整部を備えていない場合には前記原映像データ、前記黒色データ、および前記所定の固定値のいずれかを、選択する選択部とを有する
    ことを特徴とする請求項２に記載の映像処理装置。
  25. 　前記有効位置再生成制御部は、
    　　黒色データを出力する黒色データ生成部と、
    　　前記黒色データまたは所定の固定値のいずれを選択するかを示す固定値出力選択信号を前記制御部から入力し、前記固定値出力選択信号に基づいて、前記黒色データまたは前記所定の固定値のいずれかを選択する第１のセレクタと、
    　　前記原データ有効領域信号および前記制御部により出力される出力データ固定信号に基づいて演算する演算部と、
    　　前記演算部の演算結果に応じて、前記データ遅延調整部を備えている場合には前記データ遅延調整部によって遅延させた映像データまたは前記第１のセレクタの出力のいずれかを、前記データ遅延調整部を備えていない場合には前記原映像データまたは前記第１のセレクタの出力のいずれかを、選択する第２のセレクタとを有する
    ことを特徴とする請求項２に記載の映像処理装置。
  26. 　前記制御部は、前記所定の固定値を出力する
    ことを特徴とする請求項２２、２４、および２５のいずれか１項に記載の映像処理装置。
  27. 　前記制御部は、前記黒色データ生成部に対し、入力色空間信号を出力するものであり、
    　前記黒色データ生成部は、前記入力色空間信号を基に前記黒色データを生成する
    ことを特徴とする請求項２３から２５のいずれか１項に記載の映像処理装置。
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