WO2005101773A1 - 送信回路、受信回路及びクロック抽出回路並びにデータ伝送方法及びデータ伝送システム - Google Patents

送信回路、受信回路及びクロック抽出回路並びにデータ伝送方法及びデータ伝送システム Download PDF

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WO2005101773A1
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circuit
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data
serial data
signal
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PCT/JP2005/007101
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Seiichi Ozawa
Jun-Ichi Okamura
Yohei Ishizone
Satoshi Miura
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Thine Electronics, Inc.
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Definitions

  • Transmission circuit reception circuit, clock extraction circuit, data transmission method and data transmission system
  • the present invention relates to a transmission circuit for serializing and transmitting normal digital data, a reception circuit, an encoder circuit used for the transmission circuit, and a data transmission method and a data transmission system using the same.
  • the present invention also relates to a receiving circuit of a serial data transmission system that transmits serialized parallel digital data, and more particularly, to a clock recovery phase synchronization circuit (CDRPLL circuit: CDRPLL circuit) in a receiving unit of a serial data transmission system.
  • CDRPLL circuit clock recovery phase synchronization circuit
  • Clock Data Recovery Phase Locked Loop circuit also referred to as clock extraction circuit.
  • Serial transmission of digital data can reduce the number of wires connecting devices as much as possible compared to normal transmission of digital data, and can reduce the size of wiring cables and connectors. There are features such as a reduction in loss talk and the like.
  • a transmitting unit converts digital data supplied in parallel into serial digital data and transmits the serial digital data to a receiving unit.
  • the receiving unit restores the received serial digital data to parallel digital data.
  • FIG. 65 is a diagram showing a system configuration of a serial data transmission system that serializes and transmits parallel digital data.
  • the parallel data input to the transmission unit is encoded by an encoder and then converted to serial data by a serializer. , Amplified and transmitted.
  • the serial data received by the receiving unit is amplified, converted to parallel data by the CDRPLL circuit, and decoded by the decoder. Coded.
  • DC coupling is simple, and at the same time, low-frequency components including DC components can be transmitted.
  • AC coupling has the advantage that the transmitting side and the receiving side can be isolated in a DC manner.
  • Optical communication has the advantage of enabling high-speed and long-distance transmission.
  • FIG. 67 schematically shows a method of converting m-bit image data into n-bit data in a digital data serial transmission technique disclosed in Patent Document 2.
  • this conventional encoding method the case where synchronous data is not transmitted (FIG. 67 (A)) and the case where synchronous data is transmitted (FIG. 67 (B)) are divided into two cases. I'm doing a sign.
  • Patent Document 1 US Patent No. 6,069,927
  • Patent Document 2 JP-A-9-168147
  • Patent Document 1 requires a common mode driver on the receiving unit side and a common mode voltage detection circuit on the transmitting side. Therefore, the parasitic capacitance and noise of these additional circuits make the transmission path difficult. There were problems such as being a factor of lowering the quality. If this method is applied to optical communication, two-way communication is required, so it is necessary to use two optical fibers or perform WDM (wavelength multiplexing) transmission. It becomes.
  • WDM wavelength multiplexing
  • the clock frequency that can be restored in the CDR of the receiving unit is generally limited to a predetermined narrow frequency range. This is because the clock extraction circuit of the receiving unit uses the clock input from the built-in crystal oscillator or external oscillator as the reference clock, and the clock extraction circuit only operates in the frequency range near this reference clock. This is because the power clock cannot be extracted. Therefore, if the transmission rate of serial data from the transmitting unit changes, the receiving side cannot extract the clock! / There was a problem that the data could not be restored.
  • Figure 1 shows the serial data A (Fig. 1 (A)) consisting of one symbol consisting of data ⁇ 1, ⁇ 2, A3 'and the serial data B (Fig. 1 (B)) consisting of one symbol consisting of data B1.
  • a timing chart for restoring the clock is shown on the receiving unit side.
  • the serial data A shown in FIG. 1A has a plurality of rise edges and fall edges in one symbol.
  • serial data B shown in FIG. 1 (B) has only one rise edge and one fall edge in one symbol.
  • FIGS. 2 (A) and 2 (B) show serial data C including digital data C1 to C6.
  • FIG. 2 (B) shows serial data D including digital data D1 and D2 whose data configuration is different from that of serial data.
  • the time scale of both serial data is assumed to be the same.
  • each digital data C1 to C6 in the serial data C shown in FIG. 2A near a rising edge or a falling edge
  • a sampling error occurs due to the waveform deterioration of the digital data or the influence of jitter or the like.
  • the probability of occurrence is high.
  • each digital data D1 and D2 in the serial data D shown in FIG. Since the data having a relatively long data length keeps the same code for a relatively long time, the probability of occurrence of a sampling error is extremely low. In other words, in order to reduce the sampling error of serial data, a data configuration that reduces the rising edges of digital data is desirable.
  • the present invention has been made in view of the above-described problem, and has been made to provide a simple and high-speed transmission of serial data that does not require a reference clock and does not require a shake hand operation on the receiving unit side. It is intended to provide a serial data transmission system capable of performing such operations. Further, the present invention provides a serial data transmission system that can follow the change at the receiving unit side even if the transmission rate of serial data at the transmitting unit changes.
  • the present invention provides a highly reliable digital data transmission in which only one rise edge in serial data is reduced by pulse width modulation of synchronous data to thereby reduce errors in clock recovery. It is intended to provide a data transmission method capable of realizing the above, a transmission circuit and a reception circuit thereof, and a data transmission system.
  • the present invention is a digital data transmission method for transmitting first information and second information alternately and periodically in a first period and a second period, respectively, wherein the first period
  • the amount of information per unit time of the first information in the first period is larger than the amount of information per unit time of the second information in the second period.
  • the information is transmitted as serial data having n times the minimum pulse width as one symbol, and the second information in the second period is transmitted as pulse width modulated serial data. I do.
  • the present invention is a transmission system for serially transmitting the first information and the second information alternately and periodically in a first period and a second period, respectively.
  • a pulse width modulation signal having a cycle of n times the minimum pulse width of the serial data when the first information is serialized is obtained.
  • a second encoder that encodes the first information, and a first encoder that encodes such that serial data of one symbol when the first information is serialized is different from the pulse width modulation signal.
  • the first information is converted into serial data of the one symbol, and the encoded second information is converted into serial data which is the pulse width modulation signal of the one symbol.
  • a serialization circuit for serially and alternately serializing one-symbol serial data of the first information and one-symbol serial data of the second information, and a transmission line for transmitting the serialized data;
  • An information discriminating circuit for discriminating between the serial data of the first information and the serial data of the second information based on the difference between the serial data of the information and the serial data of the second information;
  • a first decoder for decoding serial data into the first information corresponding to the first encoder; and a serial decoder for the separated second information.
  • a second decoder that decodes the first data to the second information in correspondence with the second encoder, and transmits the first information during the first period. Transmitting the second period. Is larger than the amount of information per unit time.
  • the present invention is a transmission system for serially transmitting first information and second information alternately and periodically in a first period and a second period, respectively, wherein the second information
  • first information When the first information is serialized when the first information is serialized, it is encoded into a periodic pulse width modulation signal having n times the minimum pulse width of the serial data.
  • a second encoder a first encoder that encodes the first information so that serial data of one symbol when serialized is different from the pulse width modulation signal; and the first encoder that encodes the first information. Is converted to the one symbol serial digital data, and the encoded second information is converted to the one symbol serial data which is the pulse width modulation signal.
  • a serial signal circuit for serially and alternately serially transmitting one symbol serial data of the first information and one symbol serial data of the second information; a transmission line for transmitting the serialized data;
  • a clock extraction circuit for extracting a reference clock in the serial data of the serial data of the first information or the serial data of the second information transmitted through the transmission path, wherein the clock extraction circuit is a voltage control circuit,
  • a phase comparison circuit for comparing the phase of the output of the serial data with the voltage control oscillation circuit, a phase comparison loop for generating a control voltage of the voltage control circuit, and a phase comparison loop for generating the control voltage of the voltage control circuit;
  • the sampling circuit that samples with the multi-phase clock, and the one-symbol serial data
  • a frequency control circuit that compares a wave number with an oscillation frequency of the voltage-controlled oscillation circuit and adjusts the oscillation frequency of the voltage-controlled oscillation circuit to the frequency of the serial data of one symbol.
  • a timer that outputs a timer signal at a predetermined time interval. The oscillation frequency of the voltage-controlled oscillation circuit is reduced in the case of a few power So at the rising edge, and the voltage is output when the timer signal is output from the timer.
  • a frequency control circuit that performs control so as to increase the frequency of the control oscillation circuit, and outputs a current pulse to the loop filter in response to an output of the frequency control circuit.
  • a clock extraction circuit having a mode switching circuit for determining that the output frequency of the circuit is within the cap challenge of the phase comparison loop, disabling the frequency control circuit, and enabling the phase comparison circuit;
  • An information discriminating circuit for identifying the serial data of the first information and the serial data of the second information based on the difference between the serial data of the first information and the serial data of the second information; A first decoder that decodes the separated serial data of the first information into the first information corresponding to the first encoder; and converts the separated serial data of the second information into the first information. And a second decoder that decodes the second information corresponding to the second encoder.
  • the present invention is a transmission circuit for serially and alternately serially transmitting first information and second information in a first period and a second period, respectively,
  • a pulse width modulation signal having a cycle of n times the minimum pulse width of the serial data when the first information is serialized is provided.
  • a first encoder that encodes the first information such that serial data of one symbol when the first information is serialized is different from the pulse width modulation signal. Converting the encoded first information into serial data of the one symbol, and converting the encoded second information into serial data that is the pulse width modulation signal of the one symbol. Comprising a Shiriarui ⁇ path for the
  • the first encoder encodes the serial data of one symbol to have two or more rise edges
  • the second encoder encodes one of the serial data of one symbol in the serial data.
  • only one rise edge may be encoded so as to be arranged at a fixed position from the start point of the one symbol.
  • the first encoder evaluates at least the input first information and outputs a determination signal based on the evaluation, with a combinational logic circuit having a plurality of correspondences between inputs and outputs. A determination circuit that performs the determination signal. And the encoding may be performed to add the encoded bit for identifying the selected correspondence to the output.
  • the correspondence includes a first correspondence and a second correspondence
  • the first correspondence is a relation in which the input and the output are equal
  • the second correspondence May be such that the output is sign-inverted every two bits with respect to the input.
  • the determination circuit causes the combinational logic circuit to select the second correspondence. Is output.
  • the determination circuit performs a simple serial conversion of the first information, and adds a start bit and a stop bit having different signs to each other before and after the first information. Outputs a determination signal that causes the combinational logic circuit to select the second correspondence.
  • the determination circuit may include, in the combinational logic circuit, the same sign continuous number power in the serial data of the one symbol after encoding of the plurality of correspondences, the number of bits of the serial data of the one symbol.
  • a determination signal is output to select the correspondence that is smaller than the value obtained by adding one to two.
  • the determination circuit may include, in the combinational logic circuit, the correspondence that minimizes the difference between the cumulative numbers of data that are symmetrical to the data after encoding among the plurality of correspondences. A determination signal to be selected is output.
  • the determination circuit causes the combinational logic circuit to select the correspondence that minimizes the cumulative number of data that is symmetrical to the data after encoding of the plurality of correspondences. Is output.
  • the determination circuit evaluates information including at least one of a main information transmission frequency, an EMI amount, the one-symbol serial digital data, and an SN ratio or an error rate of the pulse width modulation signal, A determination signal according to the evaluation may be output.
  • the rise edge may be replaced with a fall edge.
  • the second encoder encodes the second information so that when serialized in sequence, the rise edge is set as a start point and the same code period up to a fall edge is set. You may do it.
  • the present invention provides one symbol of serial data of the second information, which is a pulse width modulation signal having a cycle of n times the minimum pulse width of the serial data of one symbol of the first information.
  • a first data serial data converted into serial data and a first information serial data, wherein the first information is serialized so that one symbol of serial data is different from the pulse width modulation signal.
  • a clock extracting circuit for extracting a reference clock; and the first information based on the difference between the serial data of the first information and the serial data of the second information.
  • An information discriminating circuit for discriminating between the serial data of the second information and the serial data of the second information; and decoding the determined serial data of the first information into the first information corresponding to the first encoder. And a second decoder that decodes the separated serial data of the second information into the second information corresponding to the second encoder. I do.
  • the serial data of the first information includes an encode bit for identifying an encode mode, and the first decoder performs decoding according to the encode bit.
  • the information discriminating circuit discriminates the serial data of the first information and the serial data of the second information according to the number of rise edges in one symbol of the serial data.
  • the present invention relates to a digital data transmission circuit for converting first digital data and second digital data into one symbol of serial digital data and transmitting the digital data to a receiving circuit, wherein the second digital data An encoder that always encodes digital data in which the value of the upper bit is equal to or greater than the value of the lower bit to generate only one rise edge in the one symbol, and the first digital data or the encoded A switch circuit for selecting the second digital data based on the selection signal; and a serial circuit for converting the output signal of the switch circuit and the selection signal to serial.
  • the digital data receiving circuit of the present invention converts the first serial digital data to the first serial digital data.
  • a parallel conversion circuit for converting the second serial digital data having only one rise edge per symbol into the second digital data and the selection signal in parallel, and
  • a decoder circuit that decodes the digital data of the first digital data and outputs the digital data to a second switch circuit; a first switch circuit that selects and outputs the first digital data based on the selection signal; And a second switch circuit for selecting and outputting second digital data based on the selection signal.
  • the present invention relates to a digital data transmitting circuit for converting first digital data and second digital data into one-symbol serial digital data and transmitting the digital data to a receiving circuit, wherein the first digital data
  • a first encoder that performs DC balance processing to generate two or more rise edges per symbol, and encodes the second digital data into digital data in which the value of the upper bit is always equal to or greater than the value of the lower bit.
  • a second encoder that generates only one rise edge per symbol, and a switch that selects the first digital data or the encoded second digital data that has been DC-balanced based on a selection signal
  • a serialization circuit for converting the output signal of the switch circuit into a serial signal.
  • the receiving circuit of the present invention converts the first serial digital data having two or more rise edges in one symbol into the first digital data in parallel, and the first serial data having only one rise edge in one symbol.
  • a second parallel digital circuit that converts the second serial digital data into second digital data in parallel, a first decoder circuit that decodes the first digital data and outputs the first digital data to a first switch circuit, And a decoder circuit for decoding the second digital data and outputting the decoded data to a second switch circuit, and determining the number of rise edges of the first digital data and the second digital data.
  • a determination circuit that outputs a different selection signal depending on whether the first digital data is greater than or equal to 2. Having first and switch circuit you selected outputs based on the item, and a second switch circuit which selects and outputs, based an the is the decoded second digital data to the selection signal.
  • the first digital data input in parallel in the transmitting unit is provided.
  • the present invention provides a digital data transmission system that converts first digital data and second digital data input in parallel in a transmitting unit into serial digital data of one symbol and transmits the serial digital data to a receiving unit.
  • the first digital data is DC-balanced
  • the DC-balanced first digital data is converted into first serial digital data
  • the second digital data is encoded so that the value of the upper bit is always equal to or greater than the value of the lower bit, and only one rise edge is generated for one symbol. And converting the data into second serial digital data and transmitting the converted data to the receiving side unit.
  • the data transmission system of the present invention converts the first digital data and the second digital data, which are input in parallel in the transmitting unit, into one-symbol serial digital data and transmits the digital data to the receiving unit.
  • a data transmission system wherein the encoder encodes the second digital data into digital data in which the value of the upper bit is always equal to or greater than the value of the lower bit, and generates only one rise edge for the one symbol; and
  • a first switch circuit for selecting the first digital data or the encoded second digital data based on a selection signal; and the first digital data and the selection among output signals of the first switch circuit.
  • a serialization circuit that serially converts the encoded second digital data and the selection signal among the output signals of the circuit to generate second serial digital data; and 1 serial digital data and the first digital data and A parallel conversion circuit for converting the second serial digital data into the encoded second digital data and the selection signal in parallel, and a parallel conversion circuit for converting the second serial digital data into the selected signal.
  • a second switch circuit that decodes the second digital data and outputs the first digital data to the third switch circuit, a second switch circuit that selects and outputs the first digital data based on the selection signal, and a second switch circuit that decodes the second digital data.
  • a receiving unit including: a third switch circuit that selects and outputs the digital data based on the selection signal; and a digital data receiving circuit that includes:
  • the present invention is a digital data transmission system for converting first digital data and second digital data input in parallel in a transmitting unit into serial digital data of one symbol and transmitting the serial digital data to a receiving unit.
  • a first encoder that performs DC balance processing on the first digital data to generate two or more rise edges in one symbol; and that the second digital data always has an upper bit value of a lower bit.
  • a second encoder that encodes digital data that is equal to or greater than a value and generates only one rise edge in one symbol; and the first digital data that has been DC-balanced or the second digital that has been encoded.
  • a first switch circuit for selecting digital data based on a first selection signal; and the DC bus among output signals of the first switch circuit.
  • the first digital data subjected to the lance processing is converted to serial to generate first serial digital data, and the encoded second digital data among the output signals of the first switch circuit is serially converted.
  • a transmitting unit having a serializing circuit for converting and generating second serial digital data, and converting the first serial digital data into the DC-balanced first digital data in parallel.
  • a parallel switching circuit that converts the second serial digital data into the encoded second digital data in parallel; and a second switch that decodes the DC balanced first digital data.
  • a first decoder circuit for outputting to the circuit, and the encoded second digital data.
  • the decoder circuit Determining the number of the rise edges of the first digital data subjected to the DC balance processing and the decoded second digital data, the decoder circuit outputting the first digital data and the decoded second digital data. Outputs a second selection signal that differs depending on whether the number of rise edges is 1 or 2 or more.
  • a second switch circuit that selects and outputs the decoded first digital data based on the second selection signal, and a second switch circuit that outputs the decoded second digital data to the second switch.
  • a receiving unit having: a third switch circuit for selecting and outputting based on a selection signal.
  • the present invention also provides a voltage control circuit, a phase comparison circuit that compares the phase of serial data with the output of the voltage-controlled oscillation circuit, a phase comparison loop that is a loop filter that generates a control voltage of the voltage control circuit, A sampling circuit that samples the serial data with a multi-phase clock generated by the voltage-controlled oscillation circuit; and compares the frequency of the serial data with the oscillation frequency of the voltage-controlled oscillation circuit to determine the oscillation frequency of the voltage-controlled oscillation circuit.
  • a frequency control circuit for adjusting the number of rise edges in a serial signal during a period of one symbol generated by the voltage control oscillation circuit. Reset when the number judgment circuit and the number of riseedges are 0 or when the frequency control circuit is disabled.
  • a frequency control circuit that performs control so as to increase the current, a charge pump that receives an output of the frequency control circuit, and outputs a current pulse to the loop filter, and a frequency comparison mode request signal for the phase comparison circuit power.
  • the frequency control circuit is enabled, and the phase comparison circuit is disabled, and it is detected that the number of rise edges is 1 for a predetermined number or more, and the output frequency of the voltage controlled oscillation circuit is compared with the phase comparison circuit.
  • a mode switching circuit that determines that the current state is within the loop cap challenge, disables the frequency control circuit, and enables the phase comparison circuit. It is characterized by having.
  • the edge number determination circuit determines whether the edge number is zero based on the output indicating that the count result of the number of rise edges in the sampled signal is zero and the rise edge as a result of directly determining from the serial data.
  • the number of edges may be determined to be zero by ANDing with an output indicating that no edge is generated.
  • the frequency control circuit may prioritize lowering the oscillation frequency of the voltage-controlled oscillation circuit rather than increasing the oscillation frequency.
  • the charge pump when receiving the frequency control circuit power-up signal, has a total charge amount to be charged greater than a total charge amount to discharge when receiving the frequency control circuit power-down signal. Large, you can do it.
  • the charge pump is configured such that the number of charging pulses to be charged when receiving the frequency control circuit power up signal is greater than the number of discharge pulses to be discharged when receiving the frequency control circuit power down signal. More preferably.
  • the charge pump is larger than the current force of the charge pulse charged when receiving the frequency control circuit power up signal, and larger than the discharge pulse current discharged when receiving the frequency control circuit power down signal. Is preferred.
  • the one-symbol serial digital data in which the first information is encoded and the second information are encoded so as to be different from the one-symbol serial digital data.
  • a pulse width modulated signal that is pulse width modulated at a cycle of n times the pulse width of digital data constituting digital data, and has only one rise edge or fall edge in one symbol, and The fall edge is a clock extraction circuit for extracting a pulse width modulation signal, which is arranged at a fixed position of the frame edge force of the one symbol, and a signal power clock which is alternately and periodically transmitted serially. The clock is extracted based on a period of the rise edge or fall edge therein.
  • the clock extraction circuit of the present invention includes a voltage controlled oscillator, a phase comparator that outputs a phase difference signal corresponding to a phase difference between an input data sequence and an output signal from the voltage controlled oscillator, A frequency comparator that outputs a frequency difference signal according to a frequency difference between an input data sequence and an output signal of the voltage-controlled oscillator, and a mode switching circuit that selects the phase difference signal or the frequency difference signal, The oscillation frequency of the voltage controlled oscillator is controlled based on the phase difference signal or the frequency difference signal selected by the mode switching circuit.
  • the frequency difference comparator determines whether or not the number of input data edges of the output signal of the voltage controlled oscillator during one symbol period is 0, and determines the edge according to the determination result.
  • An edge number determination circuit that outputs a number determination signal;
  • a timer that outputs a timer signal at predetermined time intervals, which is reset when the phase difference signal is selected, controls the oscillation frequency of the voltage controlled oscillator based on the edge number determination signal and the timer signal.
  • a frequency control circuit wherein the predetermined time interval of the timer is longer than a time interval at which the slave information is transmitted.
  • the oscillation frequency of the oscillator is decreased, and when the timer signal is output, the oscillation frequency of the voltage-controlled oscillator is increased, and the mode switching circuit continues the determination result that the number of edges is 1 a predetermined number of times. Then, the phase difference signal is selected.
  • the clock extraction circuit of the present invention includes a sampler circuit that samples input data and outputs the sampled data, and the edge number determination circuit determines the number of the input data strings based on the input data.
  • An edge detection circuit for detecting the presence / absence of an edge and outputting edge presence / absence information, wherein the edge number determination circuit determines the number of edges based on the sampling data and the edge presence / absence information.
  • the clock extraction circuit of the present invention includes a fine adjustment frequency comparison circuit, wherein the fine adjustment frequency comparison circuit is configured to oscillate the oscillation signal of the oscillator according to the amount of change in the rise edge position in one symbol for each symbol. And calculating a frequency deviation between the frequency based on the cycle of the rise wedge in the one frame and a control signal corresponding to the frequency deviation to the voltage controlled oscillator.
  • the fine-adjustment frequency comparing circuit includes an estimating circuit for estimating a start bit and a stop bit in the one symbol, and the voltage control oscillator according to a change amount of the start bit and the stop bit for each symbol.
  • a frequency deviation between the frequency of the oscillating signal and a frequency based on the cycle of the rise edge in the one symbol is derived, and a control signal corresponding to the frequency deviation is output to the voltage controlled oscillator. May be.
  • the number of rise edges per symbol of serial data is fixed to only one. Errors can be reduced, and stable data transmission can be realized.
  • the digital data transmission system of the present invention high-speed transmission of serial digital data from the transmitting unit to the receiving unit with a simple configuration using a pair of wirings (including an optical fiber) is used. It can be performed. Further, there is an excellent effect that a shake hand operation using a training signal and an acknowledgment signal conventionally performed between a transmission unit and a reception unit is not required.
  • an optical fiber conventionally, it has been difficult to perform a necessary two-way communication such as a training signal and an acknowledge signal at the time of a shake hand. When an optical fiber is used, a remarkable effect is obtained.
  • the digital data transmission system of the present invention can transmit low frequency data and data (such as audio data) during a blanking period (normally, Hsync, Vsync).
  • the clock extraction circuit of the receiving unit since the clock is embedded in the serial digital data, the clock extraction circuit of the receiving unit does not need a clock input from a crystal oscillator or an external oscillator. In addition, it is possible to automatically follow the change in image size due to serial digital data, and to be able to support plug-and-play.
  • the receiving unit does not need a reference clock, and the receiving side does not need to transmit the power in the reverse direction to the transmitting side. Therefore, the common mode driver and the transmitting side are provided on the receiving side. Since a common mode voltage detection circuit is not required, it is possible to provide a clock recovery phase-locked loop that eliminates factors that increase the cost of the transmission system and reduce the quality of the transmission path.
  • FIG. 1 is a diagram of serial data in a case where a plurality of rise edges exist in one symbol, and serial data in which only one rise edge exists in one symbol.
  • FIG. 2 is a diagram showing digital data having different data lengths.
  • FIG. 3 is a diagram showing the concept of a digital data transmission circuit and a reception circuit, a digital data transmission method, and a digital data transmission system according to one embodiment of the present invention.
  • FIG. 4 is a diagram showing an outline of serial data according to an embodiment of the present invention.
  • FIG. 5 is a diagram illustrating a circuit configuration of a transmission unit according to an embodiment of the present invention.
  • FIG. 6 is a circuit block diagram of a first encoder circuit 2504a in one embodiment of the present invention.
  • FIG. 7 is a diagram illustrating a circuit configuration of a combinational logic circuit 2504a-1 according to an embodiment of the present invention.
  • FIG. 9 is a flowchart of an encoding method according to an embodiment of the present invention.
  • FIG. 10 is a diagram illustrating a circuit configuration of a receiving unit according to an embodiment of the present invention.
  • FIG. 11 is a circuit diagram of a first decoder circuit 2524a according to the embodiment of the present invention.
  • FIG. 12 is a circuit diagram of a second decoder circuit 2524b according to the embodiment of the present invention.
  • FIG. 13 is a circuit diagram of a first Z second decoder determination circuit 2524c according to the embodiment of the present invention.
  • FIG. 14 is a flowchart of a decoding method according to one embodiment of the present invention.
  • FIG. 15 is a circuit diagram and an operation explanatory diagram of a DE filter according to an embodiment of the present invention.
  • FIG. 16 is a one-dower block diagram showing a circuit configuration of a clock extraction circuit which is a receiving circuit of the present invention.
  • FIG. 17 is a configuration diagram of serial data for one line of an image display.
  • FIG. 18 is a relationship diagram between the number of rising edges of serial data during a blanking period and the frequency Tvco of a voltage controlled oscillator.
  • FIG. 19 is a relationship diagram between the number of rising edges of serial data during an active period and the cycle of a voltage controlled oscillator.
  • FIG. 20 is a flowchart showing a clock extraction process.
  • FIG. 21 is a diagram showing a node air block showing a circuit configuration of a voltage controlled oscillation circuit and timing between respective clocks.
  • FIG. 22 is a timing chart of serial data of an input / output signal of a sampler and a subclock, and a timing chart of a sampling result.
  • FIG. 23 is a node air block diagram illustrating a circuit configuration of an edge number determination circuit.
  • FIG. 24 is a node air block diagram showing a circuit configuration of an edge detection circuit and a timing chart of input / output signals.
  • FIG. 25 is a diagram illustrating a circuit configuration of a frequency difference detection circuit.
  • FIG. 26 is a hardware block diagram showing a circuit configuration of a timer and a timing chart of each signal.
  • FIG. 27 is a circuit block diagram showing a configuration of a charge pump.
  • FIG. 28 is a node air block diagram showing a circuit configuration of a control circuit, a timing chart thereof, and a control operation state transition diagram.
  • FIG. 29 is a graph showing the time change of the frequency of the voltage controlled oscillator in the clock extraction process.
  • FIG. 30 is a diagram illustrating a data error that occurs when digital data is serially transmitted.
  • FIG. 31 is a diagram illustrating serial transmission of digital data in which no data error occurs.
  • FIG. 32 is a flowchart of an encoding method according to an embodiment of the present invention.
  • FIG. 33 is a circuit configuration diagram of an encoder circuit according to an embodiment of the present invention.
  • FIG. 34 is a circuit configuration diagram of an evaluation function in one embodiment of the present invention.
  • FIG. 35 is a flowchart of an encoding method according to an embodiment of the present invention.
  • FIG. 36 is a node due block diagram showing a circuit configuration of a clock recovery phase locked loop circuit 2600 according to an embodiment of the present invention.
  • FIG. 37 is a circuit block diagram of a fine adjustment frequency comparison circuit 80 according to an embodiment of the present invention.
  • FIG. 38 is a diagram showing a circuit configuration of an edge extraction circuit 80a according to an embodiment of the present invention.
  • FIG. 39 is a diagram showing a circuit configuration of a StartZStop estimating circuit 80b of one embodiment of the present invention.
  • FIG. 40 is a diagram showing a circuit configuration of a frequency detecting circuit 80c of one embodiment of the present invention.
  • FIG. 41 is a schematic configuration diagram of a transmission unit 3000 according to an embodiment of the present invention.
  • FIG. 42 is a diagram showing a circuit configuration of a CRD detection circuit 3000 according to one embodiment of the present invention.
  • FIG. 43 is a diagram showing a circuit configuration of a first encoder circuit according to an embodiment of the present invention.
  • FIG. 44 is a diagram showing serial digital data according to an embodiment of the present invention.
  • FIG. 45 is a diagram showing an embodiment of the present invention.
  • FIG. 46 is a diagram showing an example of the present invention.
  • FIG. 47 is a diagram showing a transmission unit in one embodiment of the present invention.
  • FIG. 48 is a diagram showing an encoder circuit in one embodiment of the present invention.
  • FIG. 49 is a diagram showing a receiving unit in one embodiment of the present invention.
  • FIG. 50 is a diagram showing a decoder circuit in one embodiment of the present invention.
  • FIG. 51 is a diagram showing a transmission unit in one embodiment of the present invention.
  • FIG. 52 is a diagram showing an embodiment of the present invention.
  • FIG. 53 is a diagram showing serial digital data according to one embodiment of the present invention.
  • FIG. 54 is a diagram showing a receiving unit in one embodiment of the present invention.
  • FIG. 55 is a diagram showing a DE filter according to one embodiment of the present invention.
  • FIG. 56 is a diagram showing serial digital data according to one embodiment of the present invention.
  • FIG. 57 is a diagram showing an embodiment of the present invention.
  • FIG. 58 is a diagram showing a DC balance encoder circuit in one embodiment of the present invention.
  • FIG. 59 is a diagram showing an embodiment of the present invention.
  • FIG. 60 is a diagram showing an embodiment of the present invention.
  • FIG. 61 is a diagram showing a transmission unit in one embodiment of the present invention.
  • FIG. 62 is a diagram showing a receiving unit in one embodiment of the present invention.
  • FIG. 63 is a diagram showing serial digital data according to one embodiment of the present invention.
  • FIG. 64 is a diagram showing a clock extraction circuit in one embodiment of the present invention.
  • FIG. 65 is a diagram illustrating a system configuration example of a serial data transmission system.
  • FIG. 66 is a diagram showing a configuration of image data used for an active matrix type liquid crystal display.
  • FIG. 67 is a diagram showing conventional serial transmission of digital data.
  • FIG. 68 is a diagram showing serial digital data according to one embodiment of the present invention.
  • FIG. 69 is a diagram showing serial digital data according to one embodiment of the present invention.
  • FIG. 70 is a timing chart showing a relationship between serial data and a sampling clock in one embodiment of the present invention.
  • TIM A signal that indicates the time longer than one line scan
  • FIG. 3 shows a data transmission circuit and a reception circuit according to the present embodiment, and a data transmission method and system using them.
  • the transmitting circuit can be packaged as a transmitting LSI
  • the receiving circuit can be packaged as a receiving LSI.
  • Transmission unit (transmission circuit) 2501 includes first input information 2511 (in this embodiment, input color data (RI5 to RIO, GI5 to GIO, BI5 to: BIO)) and second input information Information 251 2 (Input synchronization data (Hsyncl (input horizontal synchronization data), Vsyncl (input vertical synchronization data), CTRLI (input control)), switching signal for first input information and second input information DEI (input selection signal (Input data enable)
  • the serial data 2515 which is obtained by serializing
  • the information of the input clock 2514 is embedded in the serial data 2515.
  • the receiving unit (receiving circuit) 2521 receives the serial data 2515 transmitted from the transmitting unit 2501, converts it into parallel, and outputs the first output information 2531 (output color data (RO5 to RO0, GO5 to GO0, B05 ⁇ : BOO)), 2nd output information 2532 (HsyncO (output horizontal synchronization data), VsyncO (output vertical synchronization data), CTRLO (output control), DEO (output selection signal (output data enable))) and The output clock is restored to 2534 and output.
  • first output information 2531 output color data (RO5 to RO0, GO5 to GO0, B05 ⁇ : BOO)
  • 2nd output information 2532 (HsyncO (output horizontal synchronization data), VsyncO (output vertical synchronization data), CTRLO (output control), DEO (output selection signal (output data enable))
  • the output clock is restored to 2534 and output.
  • the transmission unit 2501 includes a serialization circuit 2502
  • the receiving unit 2521 includes a parallelizing circuit 2522 (De-serializer), a clock extracting circuit (CDRPLL circuit: Clock Data Recovery Phase Locked Loop circuit) 2523, a first decoder circuit 2524a (Decoderl), and a second , A first switch circuit 2525, a second switch circuit 2526, and an input buffer 2527 (Input Buffer). Note that the output buffer 2506 and the input buffer 2527 may be provided as needed.
  • the input color data as the first input information 2 511 is an example in which the data power of each of the RGB colors is 6 bits.
  • the present invention is not limited to a specific number of RGB data bits.
  • the first decoder circuit 2524a, the second decoder circuit 2524b, the first switch circuit 2525, and the second switch circuit 2526 cooperate with each other to generate the first output information. Since these circuits perform the function of separating and generating the 2531 and the second output information 2532, these circuits may be collectively referred to as an information separation circuit. Note that the first input information 2511 corresponds to the second output information 2531, and the second input information 2512 corresponds to the second output information 2532.
  • the input synchronization data as the first input information 2511 and the second input information 2512 are input to the first encoder circuit 2504a and the second encoder circuit 2504b, respectively. Encoded.
  • the switch circuit 2505 uses DEI as an input selection signal, selects the first information 2511 encoded by the first encoder circuit 2504a when DEI is high, and selects the second information 2511 when DEI is low.
  • the second information 2512 encoded by the encoder circuit 2504b is selected and output to the serialization circuit 2502.
  • the input clock 2514 is converted to a polyphase clock by the phase synchronization circuit 2503, and the serialization circuit 2502 uses this polyphase clock to serialize the output of the switch circuit 2505, generates serial data 2515, and outputs it through the output buffer 2506 .
  • the second encoder circuit 2504b of the transmission unit 2501 includes second information (HSYNCI,
  • the second encoder circuit 2504b when serializing the data sequentially (simple serialization), if the signal that comes earlier in time within one symbol is the MSB, the value of the MSB will be greater than or equal to the LSB value Encode and switch circuit Output to 2505.
  • the output data of the second encoder circuit 2504b is selected by the switch circuit 2505, and the serialization circuit 2502 outputs the data from the MSB. Therefore, when DEI is Low, the data serialized by the serialization circuit 2502 has a higher level in one symbol because the earlier the time, the higher the symbol. Rise edge occurs only at the time of switching.
  • the first encoder circuit 2504a of the transmission unit 2501 encodes the first input information 2511 in any one of a plurality of modes (correspondence of associating an input with an output) and performs switching. Output to circuit 2505.
  • the output data of the first encoder circuit 2504a is selected by the switch circuit 2505, and is output by the digital relay circuit 2502. MSB power and LSB are converted into j-serials and output. The encoding method in the first encoder 2504a will be described later.
  • the clock extraction circuit 2523 recovers the output clock (CLKO) 2534 and the multi-phase clock from the real data 2515.
  • the parallel circuit 2522 converts the serial data 2515 into a parallel signal by the multi-phase clock. This parallel signal is input to the first decoder circuit 2524a, the second decoder circuit 2524b, and the (lZ) -th second decoder determination circuit 2524c, and is decoded.
  • the first switch circuit 2525 becomes active when DEI is High, and outputs the output parallel data of the first decoder circuit 2524a to the first output information 2531 (output color data (RO5 to RO0, GO5 to GO0, BO5 to BO0).
  • the second switch circuit 2526 becomes active when DEI is low, and outputs parallel data output from the second decoder circuit 2524b as second output information 2532 (output synchronization data). Also, it is preferable to hold the output when DEI is high. This is because the synchronous data does not change while DE is High.
  • FIG. Figures 4 (A) and 4 (B) show the 6-bit input color data (RI5 to RI0, GI5 to GI0, BI5 to: BI0) and the first information, which are the first information input in parallel.
  • An example of a signal waveform of serial data 2515 in which input synchronization data (Hsyncl, Vsyncl, and CTRLI), which is the information of No. 2, is encoded and serialized in the transmission unit 2501 is shown.
  • the 3-bit information of Hsyncl, Vsyncl and CTRLI is modulated to the time width of the "High” bit pulse.
  • pulse width modulation is performed from 0 to 7 (0 to 14 bit width) in units of 2 bit width.
  • this 14-bit pulse width modulation signal is started from a bit with the same level as the power start bit level, which shows an example in which the 4th bit is embedded from the start bit of the 1 symbol MSB. However, if the 14-bit width fits into the end of one symbol, any bit may be embedded.
  • the end of one symbol is not PWM data including the stop bit, and there are three bits.
  • the three bits at the end are at the same "Low” level as the stop bits.
  • the serial data 2515 serialized in this manner has a data configuration in which there is only one rise edge in one symbol as shown in FIG.
  • the start bit is "High”
  • the stop bit is "Low”
  • the PWM modulation data has the "High” pulse width
  • the start bit, stop bit, and PWM modulation bit levels are not limited to this example.
  • the serial data has only one rising edge in one symbol.
  • Such serial data can also be used in the system of the present invention.
  • the PWM data is configured in units of 2 bits.
  • the PWM data may be configured in units other than 2 bits, for example, in units of 1 bit width.
  • DEI " In the case of "Low”, the second input information is subjected to pulse width modulation in a period 21 times the pulse width of the digital data constituting the first input information.
  • Other information can be embedded in two patterns other than the PWM signal in which the information of Hsyncl, Vsyncl, and CTRLI is embedded. For example, it is possible to embed voice information in these two patterns.
  • one symbol of the serial data 2515 includes a start bit (Start), encoded first input information ( Serial digital data D ⁇ 17: 0> composed of RI5 to RIO, GI5 to GIO, BI5 to: BIO), 1-bit encode bit En (also referred to as encode mode identification information), and stop bit (Stop) It is composed of data serialized in.
  • the first encoder circuit 2504a outputs the first input information as shown in FIG. 4 (B) in order to use serial data in which there are two or more rise edges in one symbol.
  • the data is encoded and serialized in one of the active 1 mode (ACTV symbolZl) and the active 2 mode (ACTV symbol / 2).
  • one of the active 1 mode and the active 2 mode is selected so that the number of rise edges in one symbol, that is, the number of transitions is 2 or more.
  • the serial data 2515 has an encode bit in order to distinguish which of the two encoding modes the data is encoded in.
  • the encode bit when encoding is performed in the active 1 mode, data “1” is added as the encode bit (En) before the stop bit (stop), and the encode is performed in the active 2 mode.
  • the data “0” is added as an encode bit (En) before the stop bit (stop), and the data encoded in the active 1 mode and the data encoded in the active 2 mode are added. So that it can be determined.
  • the encoding mode is selected from active 1 mode and active 2 mode, and serial data is created.
  • the serial data encoded in the active 2 mode is configured to invert the serial data encoded in the active 1 mode by two bits every two bits. Has been adopted.
  • serial data encoded in the active 2 mode is D ⁇ D17, D16, inverted D15, inverted D14, D13, D12, '''It has a configuration such as D5, D4, inverted D3, inverted D2, D1, D0>.
  • the encoding method in the active 1 mode and the active 2 mode is not limited to this, and an encoding method in which the number of rise edges, that is, transitions in one symbol is 2 or more can be applied.
  • the configuration of the transmission unit 2501 of the digital data transmission system of the present invention and the connection configuration of each component will be described with reference to FIG.
  • the output from the first encoder circuit 2504a and the output from the second encoder circuit 2504b are input to the switch circuit 2505.
  • the switch circuit 2505 has 20 multiplexers.
  • the output of 18 bits (ENCD1 to 18) from the first encoder circuit 2404a and the output of 7 bits from the second encoder circuit 2504b are switched. Input to circuit 2505.
  • FIG. 6 shows a circuit block diagram of the first encoder circuit 2504a in the present embodiment.
  • the first encoder circuit 2504a has a combinational logic circuit 2504a-1 and a determination circuit 2504a-2.
  • the first input information 2511 (D 17: 0) is input to the combinational logic circuit 2504a-1 and the determination circuit 2504a-2.
  • the determination circuit 2504a-2 is activated based on the first input information 2511.
  • the determination circuit 2504a-2 outputs The judgment signal is a "High” level signal when the combinational logic circuit 2504a-1 is to be encoded in the active 1 mode, and is a “Low” level signal when the active logic is to be encoded in the active 2 mode. This determination signal is also used as the encode bit En.
  • the combinational logic circuit 2504a-1 outputs the first input information 2511a. Is encoded in Active 1 mode or Active 2 mode according to the judgment signal and output.
  • the determination circuit 2504a-2 is configured to control the transmission frequency and EMI amount of the first information, which is not the first input information 2511 alone, the serial digital data of one symbol of the first information, and the pulse of the second information.
  • the evaluation may be performed based on at least one of the SN ratio or the error rate of the width modulation signal.
  • the determination circuit 2504a-2 acquires such information in addition to the first input information.
  • the first encoder circuit 2505a can transmit the first information at the transmission frequency, the EMI amount, the serial digital data of one symbol of the first information, and the pulse width of the second information. Encoding can be performed in a mode that improves the SN ratio or error rate of the modulated signal, and the transmission characteristics can be improved overall.
  • first encoder circuit 2504a is configured to encode data in one of two modes, active 1 mode and active 2 mode.
  • the combinational logic circuit 2504a which is not limited to this, has two or more encoding modes (for example, n modes), and encodes data in any one of them. May be.
  • the determination circuit 2504a-2 generates a (log n) bit determination signal
  • the difference in the encoding mode means that the correspondence between the input and the output is different. Therefore, if the encoding mode is different, the correspondence between the input and the output is different.
  • the combinational logic circuit 2504a-1 has exclusive OR circuits (XOR circuits) and switch circuits of a number corresponding to the number of bits of the first input information 2511.
  • Each switch circuit receives data corresponding to the active 1 mode and data corresponding to the active 2 mode.
  • Each switch circuit selects data corresponding to the active 1 mode or data corresponding to the active 2 mode according to the judgment signal of the judgment circuit 2504a-2, and outputs the data to each XOR circuit.
  • the first input information 2511 and the output of each switch circuit power are input to each XOR circuit, and each XOR circuit performs a logical operation.
  • FIG. 8A shows the circuit configuration of the second encoder circuit 2504b of the present embodiment and its 7-bit output (SYNC [0] to SYNC [6]).
  • FIG. 8B shows a data table of Hsync, Vsync, and CTRLI input to the second encoder circuit 2504b of the present embodiment and output data (SYNC [0] to SYNC [6]). Been! /
  • the output data (SYNC [0] to SYNC [6]) from the second encoder circuit 2504b receives the input data Hsync, Vsync and CTRLI. Then, the number of transitions is limited. In other words, the most significant bit (MSB) is Hsyncl, and the least significant bit (LSB) is CTRLI.
  • 3-bit data ⁇ Hsync, Vsync, CTRLI ⁇ is 7-bit data ⁇ SYNC [0] (most significant bit) ⁇ SYNC [6] (least significant bit) ⁇ , every time the 3-bit data is incremented by 1, the "High" data is output continuously from the most significant bit of the 7-bit data.
  • Encode. in 7-bit data ⁇ SYNC [0] (most significant bit) to SYNC [6] (least significant bit) ⁇ , data whose upper bit value is always greater than or equal to the lower bit value is always output.
  • Thermo-Code thermo code
  • Thermo-Code thermo code
  • Thermo-Code thermo code
  • the encoder is said to be a “Thermo-Code” type encoder.
  • the second encoder circuit 2504b in the data transmission method and system of the present invention takes a thermocode output form.
  • the circuit configuration of the second encoder circuit 2504b is not limited to that shown in FIG. 8 (A), but may be any circuit configuration having a thermocode type output configuration. Is also good. By force, only one rise edge force is generated in one symbol.
  • FIG. 5 is referred to again.
  • Output data (ENC Dl to 19) from the first encoder circuit 2404a, output data (SYNC [0] to SYNC [6]) and DEI (input data enable) from the second encoder circuit 2404b are switched.
  • the phase synchronization circuit 2503 forms a plurality of clocks having different phases based on the input clock 2514, and outputs the generated clocks to the serial I / O circuit 2502.
  • the serialization circuit 2502 serializes the input data (SRO to SR19) based on a plurality of clocks having different phases input from the phase synchronization circuit 2503, forms serial data 2515, and forms an output buffer 2506 Through the receiving unit 2521.
  • serial data 2515 in order to form a “High” start bit at the beginning of one symbol and a “Low” stop bit at the end, a “High” level and a “Low” A level signal is input.
  • FIG. 9 shows a flowchart of the encoding mode sorting method according to the present embodiment.
  • Step S 1 it is determined whether the DEI of the input information (parallel data) is “High” or “Low” (Step S 1;).
  • PWM pulse width modulation
  • step 7 when encoding the first information (RI5 to RI0, GI5 to GI0, BI5 to BI0), encode in the active 2 mode, and If a serial bit with a start bit and a stop bit with different signs added to the symbol, it is determined whether the number of rise edges is one in one symbol (step S7), and the number of rise edges is one in one symbol. If this is the case, the first information (RI5 to RIO, GI5 to GIO, BI5 to: BI0) is encoded in the active 1 mode (step S8), the data encoding is completed (step S9), and one symbol If the number of rise edges is two or more, the process of step S10 is performed.
  • first information 2511 and the second information 2512 input in parallel are encoded, they are serialized and transmitted as serial data 2515 from the transmission unit 2501 to the reception unit 2521. Is done.
  • a period during which one symbol of the serial data of the first information 2511 is transmitted is called a first period
  • one symbol of the serial data of the second information 2512 is transmitted.
  • the period during which is transmitted is called the second period. Therefore, the amount of the first information per unit time in the first period is The amount of second information per unit time in the second period is larger than that.
  • the switch circuit 2505 is disposed in front of the serial circuit 2502, and the first information encoded by the switch circuit 2505 first encoder circuit 2504a first After selecting 2511 and the second information 2512 encoded by the second encoder circuit 2504b based on DEI, the serialization circuit 2502 performs serialization on the selected data in order.
  • the serial Idori circuit 2502 is arranged before the switch circuit 2505, and the first information 2511 encoded by the first encoder circuit 2504a and the second information 2512 encoded by the second encoder circuit 2504b are After serially converting the serial data in the serial serial circuit 2502, the switch circuit 2505 may alternately and periodically serialize the serial data of the first information and the second serial data.
  • FIG. 10 shows the configuration of the receiving unit 2521 of the present embodiment.
  • the serial data 2515 output from the transmission unit 2501 is input to a parallelizing circuit 2522 and a clock extracting circuit 2523 through an input buffer 2527.
  • the clock extracting circuit 2523 extracts a clock from the serial data 2515 and restores the output clock 2534 and a plurality of clocks having different phases.
  • the parallel circuit 2522 parallelizes the serial data 2515 based on a plurality of clocks having different phases restored by the clock extracting circuit 2523, and outputs the output data (DSR0 to DSR20) to the first decoder circuit 2524a and the second decoder 2524a. Output to the decoder circuit 2524b and the 1Z second decoder discriminating circuit 2524c.
  • Output data (DSR1 to 19) corresponding to the first input information 2511 is input to the first decoder circuit 25 24a, and output data (DSR4, DSR6, DSR8, DSR10, DSR12, DSR14, DSR16) are input.
  • the output data (DSR1 to DSR19) is input to the (lZ) th decoder determination circuit 2524c.
  • Each of the decoder circuits 2524a and 2524b decodes the input data and outputs data corresponding to the first input information 2511 and the second input information to the switch circuits 2525 and 2526, respectively.
  • the receiving unit 2521 includes a DE filter 2540 and a flip-flop as shown in FIG. A loop circuit 2541 may be provided.
  • the output data of the 1Z second decoder determination circuit 2524c is processed by the DE filter 2540, and the output is input to the first switch circuit 2525 and the second switch circuit 2526.
  • the operation of the DE filter 2540 will be described later in detail.
  • FIG. 11 shows a circuit configuration diagram of the first decoder circuit 2524a according to the present embodiment.
  • the second decoder circuit 2524b has twelve NOR circuits, one NAND circuit, and two inverter circuits. Note that the second decoder circuit 2524b is not limited to the circuit configuration shown in FIG. 12 as long as it has a circuit configuration for decoding a synchronization signal converted into "Thermo-code".
  • the 1Z second decoder determination circuit 2524c includes 18 AND circuits (1st stage) to which the output data (DSR1 to 19) from the parallelizer circuit 2522 are input and an OR circuit (2nd stage) to which those outputs are input. )have.
  • the first stage it is determined whether or not there is a rise edge between each bit from DSR ⁇ 1> to DSR ⁇ 19>.
  • DSR ⁇ 20> and DSR ⁇ 0> are the stop bits (Stop), respectively. Since it is a start bit (Start), it is determined that there is one rise edge force during this period. In the end, in the first Z second decoder determination circuit 252 4c, one rise edge is generated in one symbol. A certain force will determine if there is more than that.
  • a decoding method in receiving unit 2521 of the present embodiment will be described using a flowchart.
  • step S1 it is determined whether the number of rise edges is 1 in the data of one symbol parallelized by the parallelization circuit 2522 (step S1).
  • the data of this one symbol is the second information (synchronous signal (Hsyncl, Vsyncl, CTRLI)), so the second decoder circuit 2524b outputs the second information. Is decoded (step S2), and the decoding of the data ends (step S3).
  • the data of one symbol is the first information (color data signals (RI5 to RIO, GI5 to GIO, BI5 to: BIO)), and the encoding bit (En ) Is determined to be “Kano '0” which is “1” (step S4).
  • the first decoder circuit 2524a decodes the parallelized 1-symbol data in the active 1 mode corresponding to the active 1 mode encoding (step S5).
  • step S7 If the encoding bit (En) data is “0”, the parallelized 1-symbol data is decoded in the active 2 mode corresponding to the active 2 mode encoding (step S7), and the decoding is performed. Is completed (steps S6 and S8).
  • the first switch circuit 2525 selects data input from the first decoder circuit 2524a based on a plurality of clocks having different phases input from the clock extraction circuit 2523, and outputs the selected data to the flip-flop circuit 2542.
  • the second switch circuit 2526 selects data input from the second decoder circuit 2524b based on a plurality of clocks having different phases input from the clock extraction circuit 2523, and sends the data to the flip-flop circuit 2542. Output.
  • the flip-flop circuit 2542 is composed of 19 flip-flops and outputs first output information (RO5 to RO0, GO5 to GO0, B05 to: BOO) and second output information (HsyncO, YsyncO, CTRLO).
  • the first information 2511, the second information 2512, the DEI, and the input clock 2514, which are input in parallel to the transmission unit 2501, are transmitted after being serially ridden.
  • the serial data received by the reception unit 2521 is decoded after being converted to normalization, restored to the first output information 2531, the second output information 2532, the DEO and the output clock 2534, and output.
  • FIG. Fig. 15 shows that DE The circuit configuration of the filter 2540 is shown, and FIG. 15B shows a timing chart of data (DEO, DE1, DE2, DEO) in the DE filter 2540.
  • the DE filter 2540 according to the present embodiment includes a majority circuit 2540a including three OR circuits and three AND circuits and three
  • the DEI signal is a signal that lasts several bits, instead of a signal having a pulse width of only one bit. Therefore, if there is only one bit pulse in the DEI signal, it is an error that is not true data.
  • the DE filter 2540 removes this error.
  • the DE filter 2540 includes a flip-flop circuit for delaying the DEI and a majority decision circuit 2540a.
  • the majority circuit 25 40a outputs 1 if there is more 1 among the three inputs, and outputs 0 if there are more 0s.
  • the error indicated by the thick line is filtered by the majority circuit 2540.
  • FIG. 16 is a hardware block diagram showing a circuit configuration of a clock recovery phase synchronization circuit (clock extraction circuit) which is a reception circuit of the present invention.
  • This clock extraction circuit corresponds to the clock extraction circuit 2523 in FIG.
  • FIG. 17 is a diagram showing a serial data configuration in which parallel image data is converted into serial data and transmitted by the transmitting unit on the transmitting side.
  • Fig. 17 shows the serial data structure required to scan one line in image display.
  • An arbitrary one line period (tLine) consists of a blanking period (tSync) and an active period (tActive)! /, You. Even if there is a deviation, 21 bits separated by 1Z0 of the start Z-stop are transmitted as one symbol.
  • the Phase comparison required for phase synchronization is performed the start Z stop Teryoku s Suppose.
  • one symbol of the serial data 300 includes a start bit (Start), encoded horizontal synchronization data (Hsyncl), vertical synchronization data (Vsyncl), and control data (Vsyncl). CTRLI) and stop bit (Stop).
  • the serial data during the blanking period has a constant rise edge cycle and a pulse width modulated form in which the fall edge changes with Hsync, Vsync, and CTRLI.
  • one symbol of serial data 300 is a 19-bit encoded start bit (Start) and 18 bits of color data bits (6 bits each for R, G, and B). , And stop bits (Stop) in this order, and 21 bits are configured as serialized data.
  • the encoding of R, G, and B data is serialized after the number of rise edges in the symbol is two or more.
  • the color data forming the serial data is 6-bit RGB data, but is not limited to this.
  • FIG. 18 is a diagram showing the relationship between the number of rises (rise edges) of serial data within one symbol period (To) of the serial data 300 during the blanking period and the period (Tvco) of the voltage-controlled oscillator described later. is there.
  • the rising edge in one symbol of the serial data 300 has a data structure such that there is only one rise edge.
  • FIG. 19 shows the relationship between the number of rises (rise edges) of serial data in one symbol period (To) of serial data 300 during the active period and the period (Tv co) of a voltage-controlled oscillator described later.
  • the frequency difference can be determined as follows.
  • FIG. 20 is a flowchart showing a process of restoring a clock based on the magnitude relationship between fvco and fo described in FIGS. 18 and 19 and the relationship with NEDG.
  • the received serial data is sampled with a sampling pulse generated by a voltage-controlled oscillation circuit described later (step 100).
  • tTIM predetermined time
  • step 150 If the predetermined time is exceeded, it means that fvco is lower than fo, so increase fvco, reset the timer and NNEDG1, and continue sampling again (step 140, step 170 and step 100). If the predetermined time is not exceeded in step 150, the process returns to step 100.
  • PLL clock obtained by dividing the sub-clock generated by the voltage controlled oscillator 30 in the phase comparison loop including the phase comparator 10, the loop filter 20, and the voltage controlled oscillator (VCO) 30 of the original phase locked loop 200 And the symbol mark (start bit and stop bit) of the input serial data.
  • PLL clock PLL clock
  • fvco force symbol frequency fo the number of rise edges of serial data is counted in the frequency comparison loop of sampler 40, frequency comparison circuit 50, charge pump 60, loop filter 20, and voltage control oscillation circuit 30! Then, NEDG is obtained and control is performed so that the basic clock (fvco) of the voltage controlled oscillator falls within the cap challenge of the phase comparison loop.
  • FIG. 21 is a circuit block diagram hardware block diagram of the voltage controlled oscillation circuit 30 in a locked state and a timing chart between respective clocks.
  • SUBCLK 42-phase sub clocks
  • the PLL clock (PLLCLK), which is controlled to match the period of the symbol mark (start bit and stop bit) of the input serial data, uses one of the sub clocks in the divider's logic circuit. Generated by dividing.
  • an edge detection clock (DetCLK) used to determine the presence or absence of an edge in Tvc by an edge detection circuit described later is generated by frequency division and logical processing.
  • Fig. 21 (b) shows the timing relationship when the phase comparison loop operates on the 14-phase subclock power serial data from subclock (0) to subclock (13)! .
  • Tvco the output of the voltage controlled oscillation circuit 30
  • fvco reciprocal thereof
  • the sampler (parallelization circuit) 40 in FIG. 16 samples the input serial data using the subclock described in FIG. Figure 22 shows serial data and sampling FIG. 4 is a diagram showing a timing relationship with a subclock and a timing relationship of a sampling result. By subsampling each sub-clock, which also has 14-phase power, three times per symbol period, it can be seen that 42-phase sampling, which is twice as large as 21 bits, is realized.
  • the frequency comparison circuit 50 compares the relationship between the fundamental frequency (fvco) of the voltage controlled oscillator 30 and the frequency (fo) of one symbol period (To) of the blanking period based on the sampling result, A control signal is sent to the loop filter 20 via the charge pump 60 so that fo ⁇ fvco is obtained, and the fvco of the voltage controlled oscillation circuit 30 is controlled.
  • the frequency comparison circuit 50 counts the number of the sampled rising edges, and classifies the number of edges as 1 or 0 or any other value.
  • the edge number determination circuit 51 generates a timing pulse having a time exceeding one line period (tLine). It comprises a timer 53 to be made, and a frequency difference detection circuit 52 for detecting a difference from fvco based on the classification of the case and the timer output.
  • FIG. 23 is a node air block diagram showing a circuit configuration of the edge number determination circuit 51.
  • Each of the sampling result signals SMPD (0) to SMPD (42) shown in FIG. 22 is input to the adjacent AND circuit as a positive and inverted signal.
  • the signals of the sample results of SMPDs (14), (15), and (16) are 0, 0, and 1, respectively.
  • the output of EDG (15) becomes 1 because both inputs of the 16th AND circuit are 1. Since this is the only EDG (0 to 20) force for one symbol period, a high level is output by the OR circuit of the decision circuit (NEDG1) with one rise edge in Figure 23-b. You.
  • FIG. 24 shows the edge detection circuit ( 2 is a hardware block diagram illustrating a circuit configuration of the EDGDET) and a timing chart of input / output signals.
  • the serial data and the edge detection clock (DetCLK) shown in FIG. 21 are input to the edge detection circuit, and the presence or absence of a rise edge of the serial data during the period of Tvco is detected.
  • the edge detection clock is a Tvco synchronization signal.
  • Figure 24 (b) shows a time chart.
  • the output EDGDETO of flip-flop FF1 becomes 'High' when a rising edge of serial data is detected, and FF1 is reset every time the DetCLK power becomes 'High'.
  • NEDGO and NEDG1 which are the determination results of the number of rise edges, are output from the edge number determination circuit 51, respectively.
  • NEDGO is input to the frequency difference detection circuit 52 and the timer 53, and NEDG1 is input to the control circuit 70.
  • FIG. 25 is a circuit block diagram showing a circuit configuration of the frequency difference detection circuit 52.
  • the input of NEDGO means that the frequency of the basic clock generated by the oscillator of the voltage-controlled oscillation circuit 30 is high. Accordingly, the frequency difference detection circuit 52 receives this, and calculates the logical product of the signal (FQDEN) indicating that the frequency control mode is provided from the control circuit 70 described later and sends the frequency to the charge pump 60 in FIG. A frequency down signal for lowering is output.
  • FQDEN logical product of the signal
  • the frequency difference detection circuit 52 outputs a low-level inverted signal of NEDGO, a signal (FQDEN) for maintaining the frequency control mode so as not to enter the phase control mode from the control circuit 70, and a signal from the timer 53 described below.
  • An AND operation with a predetermined time signal is performed to output a frequency up signal for increasing the frequency.
  • FIG. 26 is a node air block diagram showing a circuit configuration of a timer and a timing chart of each signal.
  • a timer 53 for outputting a signal indicating that one or more lines have elapsed has counted the oscillator clock (OSCCLK), generated a predetermined time (TIMO), and generated an edge.
  • OSCCLK oscillator clock
  • TIMO predetermined time
  • TIM indicating a time equal to or longer than the one-line scan time (tLine) in FIG. 17 is generated.
  • the oscillator uses the signal (FQDEN) indicating that it is in the frequency control mode as the enable signal (Enable), and the counter uses the logical product of FQDEN and the inverted signal of NEDGO as the reset signal (RSTn).
  • the interval between the TIM signals must be sufficiently longer than one line, the period of the TIM signal is not required to be very high and time accuracy is required. Therefore, a low-precision oscillator such as an RC oscillator or a ceramic oscillator may be used.
  • the respective time relationships are shown in the timing chart of FIG. 26 (b).
  • FIG. 27 is a circuit block diagram showing a circuit configuration of charge pump 60.
  • the charge pump 60 receives the output of the frequency difference detection circuit 52, and outputs a charge / discharge current pulse for controlling the frequency to the loop filter 20 of FIG.
  • This current pulse is generated by a pulse generation circuit based on the clock (CLK) of the voltage controlled oscillation circuit 30. Since the frequency of an up signal that raises the frequency is lower than that of a down signal, when an up signal is input, charge more than discharge with a down signal. For example, in FIG. 27, even if the force charging current that extends the up signal by the pulse stretching is made larger than the discharging current, it does not work.
  • a discharge current pulse is generated by the logical product of the charge current pulse and the extended up signal, and the discharge current pulse is generated by the logical product of the down signal and output to the loop filter 20.
  • the voltage control oscillation circuit 30 oscillates at a frequency corresponding to the voltage of the loop filter 20. As described above, when the up signal is input, the oscillation frequency of the voltage control oscillation circuit 30 is quickly increased by charging more than discharging by the down signal and making the charging current larger than the discharging current. Can be included in the Cap Challenge.
  • FIG. 28 is a circuit block diagram showing a configuration of control circuit 70, a timing chart thereof, and a state transition diagram showing a control operation.
  • the control circuit 70 receives the NEDG1 signal of the edge number determination circuit 51, counts the number of continuous signals by a counter, and outputs CNEDG1 when the number exceeds a predetermined value.
  • a state machine is connected to the subsequent stage of the counter.
  • the CNEDG 1 and power supply are turned on, if the phase comparison loop cannot In this case, it receives the signal (FQDRQ) output from the phase comparison circuit 10 and generates a phase comparison enable signal (PHDEN) and a frequency control enable signal (FQDEN).
  • FQDEN to the frequency difference detection circuit 52 and the timer 53 to switch between the phase comparison loop and the frequency comparison circuit.
  • FIG. 28 (c) is a state transition diagram of the state machine.
  • FIG. 29 shows a frequency change of the voltage-controlled oscillator 30 from startup to lock.
  • NEDG 1 continues, it is detected by the control circuit 70, and if this number exceeds a predetermined value, it is determined that a cap challenge has been entered, the phase control mode is entered, and the phase comparison circuit 10 locks. You.
  • a reference clock can be extracted only from serial data.
  • the transmission system can be configured with a simple configuration, and high-quality data transmission can be performed at low cost.
  • the function realizing means described so far does not limit the present invention, and may be any circuit or device as long as the function can be realized, and a part of the function is realized by software. It is also possible.
  • the data transmission system can perform serial transmission while clearly distinguishing a chrominance signal and a synchronization signal, and reliably perform clock extraction on the receiving side. Can be. And it is conventionally performed between the transmitting unit and the receiving unit. V, which does not require a shake hand operation using the training signal and the acknowledge signal, provides an excellent effect.
  • serial digital data from a transmission unit to a reception unit can be transmitted by a pair of wires (including one optical fiber).
  • an EZO conversion element is arranged in the transmission unit 2501 instead of the output buffer 2506 to convert an electric serial signal into an optical serial signal and output the optical signal to an optical transmission path.
  • an OZE conversion element is arranged in place of the input buffer 2527 to convert an optical serial signal into an electric serial signal and perform subsequent processing.
  • the cost per transmission line including the transmission / reception system is high.
  • the present invention when used for optical fiber transmission, it is not necessary to perform two-way communication for performing a shake hand, such as a training signal and an analytic signal, which has been essential in the conventional optical fiber transmission. There is a remarkable cost reduction effect that is unnecessary.
  • the information that can be transmitted as the second information is not limited to Hsync, Vsync, and CTRL. It is also possible to transmit information with a smaller amount of information per unit time (for example, audio data, character information, etc.).
  • the digital data transmission system of the present invention does not require a clock input from a crystal oscillator or an external oscillator in the clock extraction circuit of the receiving unit, so that the image size due to the serial digital data changes. However, it can automatically follow up, and can also be used for plug-and-play.
  • the digital data transmission system of the present invention described in the above embodiment is described.
  • Another example of the first encoder circuit 2504a of the stem will be described. Note that the other configuration is the same as the configuration described in the above-described embodiment, and a description thereof will not be repeated.
  • FIG. 30 is a diagram illustrating an example of a data error that occurs when digital data is serially transmitted.
  • serial digital data is transmitted at high speed by a pair of wires or cables. If it is not good, the waveform of the digital data will be rounded and bit errors due to ISI (Intersymbol Interference) will easily occur. As shown in FIG. 30, this data error becomes prominent when transmission of low-level data is performed after transmission of high-level data for a while. When transmitting data as shown in Fig. 30, the data waveform on the receiving unit side cannot exceed the threshold, and data errors occur.
  • ISI Intersymbol Interference
  • the present inventors have proposed a digital data transmission method that solves the above-described problems, and is capable of controlling long-distance transmission of serial digital data in which errors are suppressed without being affected by the characteristics of wiring and cables.
  • FIG. 32 shows a flowchart of an encoding method in the first encoder circuit 2504a of the transmitting unit cutout of the digital data transmission system of this embodiment.
  • the first information D ⁇ 17: 0> is input (step Sl).
  • the first information D ⁇ 17: 0> is encoded and serialized, and the serial number of the serial code is predicted and evaluated. In the present embodiment, it is assumed that it is evaluated whether or not the number of consecutive same codes is 11 or more (step S2).
  • the determination circuit for performing the evaluation for example, a circuit in which four AND circuits and one NOR circuit shown in FIG. 34 are combined can be used. Based on this determination circuit, the serial data after the serialization of the first information is predicted and evaluated, and the encoding mode described later is used. By switching the code, the number of consecutive identical codes of serial data can be reduced to 10 or less.
  • the first information D ⁇ 17: 0> is divided into three blocks of D ⁇ 8: 0>, D ⁇ 10: 7>, and D ⁇ 17: 9> to make a determination!
  • En force is ⁇ 'High ", and D ⁇ 8: 0> and D ⁇ 17: 9> are all" 1 ".
  • En is set to “High.” Since it is determined whether or not all bits have the same code in the center D (10: 7> 4 bits), when the number of consecutive frames is evaluated as 11 or more In addition, by inverting every two bits as described later, it is possible to reliably generate a transition at the central D ⁇ 10: 7> 4 bits.
  • the combination with the encoding mode of the combinational logic circuit is not limited to this. For example, if the serial digital data length is m bits, the evaluation function and the encoding mode of the logic circuit are combined so that the number of consecutive identical codes is (nZ2 + 2).
  • the encoded bit (En) is used as a determination signal. Is set to "High”, an encoding is performed to output D ⁇ 17: 0> as it is (step S3), and encoding is completed (step S5).
  • the encoding bit (En) as the judgment signal is set to "Low”
  • the parallel input D ⁇ 17: 0> is inverted from D ⁇ 15, 14, 11, 10,7,6,3,2>.
  • the output data is used as the output data (step S4), and the encoding is completed (step S6).
  • the serialization circuit 2502 serializes the parallel data D ⁇ 17: 0> + En and transmits the serial data to the receiving unit 2521 as serial digital data.
  • the serialization circuit 2502 adds a “High” start bit at the beginning of one symbol of the serial data and a “Low” stop bit at the end.
  • FIG. 33 shows a circuit configuration diagram of the first encoder circuit 2504a in the present embodiment.
  • the parallel 18-bit input color data D ⁇ 17: 0> is directly input to the determination circuit 2504a-2. Also, among the input color data D ⁇ 17: 0>, D ⁇ 17,16,13,12,9, 8,5,4,1,0> is input to one input terminal of each XOR circuit 1, and D out of the input color data D ⁇ 17: 0> is 15, 15, 11, 10, 7, 6, , 3,2> are input to one input terminal of each XOR circuit 2. "Low” is input to the other input terminal of each XOR circuit 1, and a judgment signal, which is the output of the judgment circuit, is input to the other input terminal of each XOR circuit 2.
  • each XOR circuit 2 When the judgment signal of the judgment circuit 2504a-2 is "High”, each XOR circuit 2 outputs D ⁇ 15, 14,1, 10,7,6, 3, 2> as it is, and the judgment circuit 2504a- When the judgment signal of 2 is "Low”, D ⁇ 15, 14,1,10,7,6,3,2> is inverted and output. This determination signal is also used as a data enable (En). Then, the output of each XOR circuit 1 and the output of each XOR circuit 2 are combined to form 18-bit output data. As described above, according to the circuit configuration of the first encoder circuit 2504a shown in FIG. 33, the encoding of the flowchart shown in FIG. 32 can be realized.
  • Example 2 is another example of the encoding method of the data transmission system described in the above embodiment. Note that the other configuration is the same as the configuration described in the above-described embodiment, and a description thereof will not be repeated.
  • the characteristic feature is that the transmission unit 2501 includes a DC balance circuit and performs encoding so as to achieve DC balance of serial data.
  • Such a function of the DC balance circuit is called DC balance processing.
  • FIG. 35 shows a flowchart of the encoding method in the present embodiment.
  • Step S1 it is determined whether the input DEI is “High” or “Low” (Step S1).
  • DEI "Low”
  • the second information Hsyncl, Vsyncl, and CTRLI
  • PWM pulse width modulated
  • the data encoded in the active 2 mode is input to the DC balance circuit, and the number of "High” and the number of “Low” in the data are counted (step 10).
  • the input color data RI5 to RI0, GI5 to GI0, BI5 to: BIO
  • the number of rise edges does not become 1, and the processing of step 7 is performed.
  • step 7 if the input color data (RI5 to RI0, GI5 to GI0, BI5 to: BIO) is encoded in the active 2 mode and serialized, will the number of rise edges be one? Judgment is made (step S7). If the number of rise edges is one, the input color data (RI5 to RI0, GI5 to GI0, BI5 to: BIO) is encoded in active 1 mode (step S8). The encoding of the first information ends (step S9). Here, the data encoded in the active 1 mode is input to the DC balance circuit, and the DC balance circuit counts the cumulative number of “High” and “Low” in the data (step 10). .
  • step S11 if the input color data (RI5 to RI0, GI5 to GI0, BI5 to BIO :) is encoded and serialized in the active 2 mode and the number of rise edges does not become 1, the processing in step S11 is performed. Do.
  • the DC balance circuit counts the cumulative number of “High” and the cumulative number of “Low” of the data after encoding the first information.
  • the accumulated number may be counted not only by the data after the information is encoded but also by including at least one of the start bit and the stop bit arrangement and the En bit.
  • the DC balance circuit uses the information. By storing in advance, the accumulated number including the start bit, the stop bit, and the En bit can be counted.
  • the data after the encoding of the second information is input to the DC balance circuit, and the data after the encoding of the second information and the start bit and stop bit of one symbol of the second information are also set to “High”. It is also preferable to count the cumulative number of “Low” and “DC” of the entire serial data 2515 serially transmitted.
  • the input color data 2511 as the first information and the input synchronization data 2512 as the second information input in parallel are encoded and then subjected to serialization.
  • the input serial data 2515 is parallelized by the paralleling circuit 2522 and input to the decoder circuit 2524.
  • the operation of the receiving unit 2521 is the same as in the above-described embodiment, and a description thereof will not be repeated.
  • serial transmission can be performed while clearly distinguishing the color signal and the synchronization signal.
  • the clock can be reliably extracted on the receiving side.
  • serial digital data from the transmission unit to the reception unit can be transmitted by a pair of wires (including an optical fiber). Since a shake hand operation using a training signal and an acknowledgment signal conventionally performed between the transmitting unit and the receiving unit is not required, the data transmission system can be configured with a simple configuration. It has excellent effects. In particular, when applied to optical fiber transmission, there is no need to configure a two-way communication system such as a training signal and an acknowledgment signal, which is necessary at the time of shake hand, so that the system can be significantly reduced in cost.
  • the digital data transmission system of the present invention can transmit low-frequency data (such as audio data) during a blanking period (usually, Hsync, Vsync).
  • the data transmission system does not require the clock extraction circuit of the receiving unit to receive a clock input from a crystal oscillator or an external oscillator, and can reliably extract a clock from serial digital data. it can. For this reason, it is possible to reliably extract the clock from the different transmission rates of data corresponding to different transmission rates of data, for example, different image sizes of image data, and to perform plug-and-play. It can be effective if it can also handle.
  • Example 3 is another example of the clock recovery phase locked loop circuit (clock extraction circuit) in the data transmission system of the above embodiment.
  • FIG. 36 is referred to.
  • FIG. 36 is a node air block diagram showing a circuit configuration of a clock recovery phase synchronization circuit (clock extraction circuit) 2600 which is a reception circuit of the present invention.
  • the clock extraction circuit 2600 according to the present embodiment includes the fine adjustment frequency comparison circuit 80 in addition to the components of the clock extraction circuit 2523 described in the above embodiment. The description of the same components as those described in the above embodiment is omitted here.
  • the clock recovery phase locked loop circuit 2600 of the present embodiment is configured such that after the frequency adjustment of the voltage controlled oscillator 30 (coarse frequency adjustment) is performed by the frequency comparison circuit 50, the frequency of the voltage controlled oscillator 30 by the phase comparison circuit 10 is adjusted. Before the adjustment (phase adjustment) is performed, the fine-adjustment frequency comparison circuit 80 performs the finer frequency adjustment (frequency fine adjustment) of the voltage-controlled oscillator 30 to provide the fine-adjustment frequency comparison circuit 80.
  • the oscillation frequency of the control oscillation circuit 30 can be finely adjusted.After the oscillation frequency is adjusted by the frequency comparison circuit 50, the oscillation frequency converges as compared to the case where the oscillation frequency is adjusted by the phase comparison circuit 10 The time can be shortened.
  • FIG. 37 is referred to.
  • FIG. 37 is a circuit block diagram of the fine frequency comparison circuit 80 in this embodiment.
  • the fine adjustment frequency comparison circuit 80 has an edge extraction circuit 80a, a StartZStop estimation circuit 80b, and a frequency detection circuit 80c.
  • the sampler (sampling circuit) 40 samples the serial data 300 transmitted from the transmitting unit by using the sampling pulse generated by the voltage controlled oscillation circuit 30, and generates parallel data 301 (Deserialized Data). .
  • the parallel data 301 is first input to the edge extraction circuit 80a of the fine frequency comparison circuit 80.
  • the edge extraction circuit 80a generates an edge flag 80d based on the input parallel data 301.
  • a flag is set (high) at the edge flag 80d between the bits where the rise edge exists.
  • the edge extraction circuit 80 outputs an Edge 'flag (Edge Flag) 80d to the Start / Stop estimation circuit 80b.
  • the start / stop estimating circuit 80b determines the start / stop based on the input Edge Flag 80d.
  • G Generates a ZStop 'flag (StartZStop Flag) 80e and outputs it to the frequency detection circuit 80c.
  • the frequency detection circuit 80c calculates a deviation between the frequency of the oscillation signal of the voltage-controlled oscillation circuit 30 and the cycle of the rising edge of serial data in one symbol based on the input Start Z Stop 'Flag (StartZStop Flag) 80e. Is detected, and a control signal corresponding to the frequency shift is output to the voltage control oscillation circuit 30 via the charge pump 60b and the loop filter 20.
  • FIG. 38 shows how the edge extraction circuit 80a of the fine adjustment frequency comparison circuit 80 of the present embodiment generates an edge flag 80d together with the circuit configuration of the edge extraction circuit 80a.
  • FIG. 38 shows the correspondence between the serial data 300 and the parallel data 301 (Deserialized Data 0> to ⁇ 20>). Note that the final data (Privious Deserialized Data ⁇ 20>) obtained by parallelizing the previous one-symbol serial data 300 is also the parallel data 301 (Deserialized Data ⁇ 0>) obtained by parallelizing the current one-symbol serial data 300. 20>) and input to the edge extraction circuit 80a.
  • the parallel data 301 sampled by the sampler 40 is input to each AND circuit constituting the edge extraction circuit 80a.
  • the edge extraction circuit 80a generates an edge flag (Edge Flag ⁇ 0> to ⁇ 20>) 80d based on the input parallel data 301.
  • an edge flag (Edge Flag 0> to 20>) 80d a start Z stop 'flag (having data "High") corresponding to the boundary between the start bit (Start) and the stop bit (Stop) is included. StartZStop Flag).
  • the generated Edge 'flag (Edge Flag ⁇ 0> to ⁇ 20>) 80d is input to the StartZStop estimating circuit 80b.
  • FIG. 39 shows a circuit configuration of the StartZStop estimating circuit 80b in the present embodiment.
  • the StartZStop estimating circuit 80b has an AND circuit 80b-1, a flip-flop circuit 80b-2 and an OR circuit 80b-3!
  • the StartZStop estimating circuit 80b estimates the start / stop flag (StartZStop Flag) from the edge 'flags (Edge Flags 0> to 20>) 80d.
  • StartZStop estimating circuit 80b if the frequency of the oscillation signal of the voltage-controlled oscillation circuit 30 and the frequency of the serial data 300 are the same, an edge 'flag is always set at the position of the start Z stop flag (StartZStop Flag). become. In addition, the frequency of both If it is shifted, the position of the Start Z Stop 'flag (Start Z Stop Flag) will be shifted little by little. Therefore, several bits before and after the previous (one symbol before) estimation result are used as masks as positions where the Start Z Stop 'Flag (StartZStop Flag) is likely to exist in the current symbol, and the current Edge' flag (Edge Flag) is used.
  • Start / Stop 'flag Start / Stop Flag
  • start Z stop flag Start Z stop flag
  • the start Z stop 'flag (Start / Stop Flag ⁇ 0> to 20>) generated by the StartZStop estimating circuit 80b is input to the frequency detecting circuit 80c.
  • the frequency detection circuit 80c includes a flip-flop circuit 80c-1 and circuits 80c-2, 80c-3, and 80c-4 in which AND circuits ([0,0] to [20,20]) are configured in a matrix. Do! /
  • the frequency detection circuit 80c detects the difference between the frequency of the oscillation signal of the voltage control oscillation circuit 30 and the frequency of the serial data 300 based on the input Start Z Stop 'flag (StartZStop Flag ⁇ 0> to ⁇ 20>).
  • the frequency detection circuit 80c detects the start Z stop flag (StartZStop Flag ⁇ 0> to ⁇ 20>) generated by the parallel data 301 one symbol before held by the flip-flop circuit 80c-1 and the current
  • the start Z stop flag (StartZStop Flag ⁇ 0> to ⁇ 20>) generated by the parallel data 301 of one symbol is compared by an AND circuit 80c-2, 80c-3, and 80c-4.
  • the position of the start Z-stop 'flag where the flag is set is detected, and the frequency difference between the two is detected by moving the start Z-stop' flag where the flag is set. If the position of the flag is detected by (2), (a) the flag has moved to the rear of the symbol, and the frequency of the oscillation signal of the voltage-controlled oscillation circuit 30 is higher than the frequency of the serial data 300.
  • the control signal is transmitted to the voltage controlled oscillation circuit 30 so as to increase the oscillation frequency.
  • the control signal output from the frequency detection circuit 80c is, as shown in FIG. 37, the fast and slow outputs of the frequency detection circuit 80c. If the frequency is higher than the frequency of the serial data 300, fast is set to "Low” and slow is set to "High”. (B) If the frequency of the oscillation signal of the voltage-controlled oscillation circuit 30 matches the frequency of the serial data 300, "Low”, slow is set to "Low”. (C) When the frequency of the oscillation signal of the voltage controlled oscillator 30 is lower than the frequency of the serial data 300, fast is set to "High” and slow is set to "Low". Signal.
  • the clock extraction circuit of the present embodiment fine adjustment of the frequency of the output signal of the voltage controlled oscillation circuit 30 can be performed, and the oscillation frequency of the voltage controlled oscillation circuit 30 can be adjusted by the frequency comparison circuit. After the coarse frequency adjustment, the convergence time of the oscillation frequency of the voltage control oscillation circuit 30 can be shortened as compared with the case where the phase adjustment of the oscillation frequency of the voltage control oscillation circuit 30 is directly performed by the phase comparison circuit 10.
  • the function realizing means described so far does not limit the present invention, but a part of the functions that can be realized by any circuit or device can be realized by software as long as the functions can be realized. It is also possible.
  • Embodiment 4 is another example of the encoder method of the data transmission system of the present invention incorporating the DC balance processing of Embodiment 2 described above. For other configurations, Since the configuration is the same as the configuration described in the embodiment and Example 2, the description is omitted here.
  • FIG. 41 shows a transmission unit 3000 of the data transmission system of the present embodiment.
  • the transmission unit 3000 includes a CRD detection circuit 3001.
  • CRD Current Running Disparity
  • the CRD detection circuit 3001 calculates this CRD based on the encoded data of the first input information and the encoded data of the second input information, and calculates the CRD according to the calculated value of the CRD. It outputs a CDR signal for controlling the encoding of the first encoder circuit 2504a and the second encoder circuit 2504b so as to reduce the absolute value.
  • 8 ⁇ 3 24 bits are input as the first input information 2511 and 3 bits are input as the second input information 2512 to be converted into serial data.
  • FIG. 42 shows the circuit configuration of the CRD detection circuit 3001.
  • the CRD detection circuit 3001 includes a disparity detection circuit 3001a, an adder 3001b, and a flip-flop 3001c.
  • the disparity detection circuit 3001a outputs a value obtained by subtracting the number of 0 data from the number of 1 data in the 30-bit data output from the switch circuit 2505.
  • the value of the CRD and the value of the output of the disparity detection circuit 300 la added by the adder 3001 b are latched by the flip-flop 3001 c for each clock, and the CRD is updated by the flip-flop 3001 c! It will be done.
  • FIG. 43 shows another example of the first encoder circuit 2504a in the present embodiment.
  • the first encoder circuit 2504a ′ shown in FIG. 43 includes first to third 8B / 10B encoder circuits 2504a, 11, 2504a, 12 and 2504a, and 13 and the first and second Disparity detection circuits 2504a ′. — 4 and 2504a'—5.
  • the 8B / 10B encoder circuits 2504a, 1l, 2504a, 1 2 and 2504a, 1 3 are arranged so that when the sign of the input disparity is +, the number of 0s is larger than the number of 1s. If the sign of Disparity is 1, the 8-bit input is converted to lObit so that the number of 1 data is greater than the number of 0 data. The output lObit is always converted so that it has a rise edge.
  • the first 8B / 10B encoder circuit 2504a, 1-1 obtains D ⁇ 23:16>, and the sign of CRD is + In the case, the number of 1 data of the output lObit is smaller than the number of 0, and when the sign of CRD is, the number of 1 data is larger than the number of 0 data D ⁇ 23: 16> is converted to ENCD 29:20> and output.
  • the first disparity detection circuits 2504a and 2504 detect the disparity of ENCD ⁇ 29:20>.
  • the adders 2504a and 16 add up the CRD and the output of the first disparity detection circuit 2504a and 14 and output the result as CRD1.
  • the second 8B / 10B encoder circuit 2504a one 2 obtains D ⁇ 15: 8>, and if the sign of CRD1 is +, the number of data of the output lObit 1 is calculated from the number of data ⁇ . If the sign of the CRD is 1, D ⁇ 15: 8> is converted to ENCD ⁇ 19:10> so that the number of 1 data is greater than the number of 1 data when the code of the CRD is 1. .
  • the second disparity detection circuit 2504a, 15 detects the disparity of ENCD ⁇ 19:10>.
  • the adders 2504a and 250 add CRD1 and the output of the second disparity detection circuit 2504a and 150 to CRD2 and output the result as CRD2.
  • the third 8B / 10B encoder circuit 2504a, 13 acquires D ⁇ 7: 0>, converts it to ENCD 9: 0> according to the sign of CRD2, and outputs it, as described above.
  • the first encoder circuit 2504a 'receives the input signal so that the absolute value of CRD becomes smaller.
  • the input / output relationship of the second encoder circuit 2504b is, for example, as shown in Table 1 below.
  • FIGS. 68 and 69 show waveform examples 1 to 3 of serialized data after serialization when such encoding is performed, respectively.
  • the first information is a 30-bit symbol.
  • DEI (switching signal) 0
  • the second information is converted into a pulse width modulation signal having a 30-bit cycle.
  • the serial data waveform example as described above can be realized by changing the connection relationship between the input terminal of the switch circuit 2505 and the output terminal of the encoder described in the embodiment. .
  • the first input information can be encoded so that the absolute value of the CRD is reduced, that is, DC balance is achieved. Also, it is possible to encode the second input information as a pulse width modulation signal for obtaining a DC balance.
  • the first decoder circuit performs decoding corresponding to the encoding of the first encoder circuit of the present embodiment
  • the second decoder circuit performs the decoding corresponding to the encoding of the first encoder circuit of the present embodiment.
  • Embodiment 5 is an embodiment in which the data structure is such that DEI data is directly embedded in one symbol.
  • the concept of a digital data transmission circuit and a reception circuit, a digital data transmission method, and a system thereof according to this embodiment will be described with reference to FIGS. 44 (A) and 44 (B).
  • FIGS. 44 (A) and 44 (B) show input color digital data (RI5 to RIO, GI5 to GIO, BI5 to BIO: input colors) input in parallel in the digital data transmission method and system of the present invention.
  • one symbol of the serial data 300 includes a start bit (Start), a data enable inversion signal (DEIn), and color data (RI5, RI4, ⁇ ⁇ ⁇ , BI2, BI1, BIO) and stop bit (Stop) It consists of serialized data.
  • DEI data enable
  • one symbol of the serial data 300 includes a start bit (Start), a data enable inverted signal (DEIn), and an encoded Hsync signal. , Vsyncl and CTRLI, and stop bit (Stop).
  • DEI “Low”, that is, during the blanking period, Hsyncl, Vsyncl, and CTRLI are encoded and then serialized, so that there is only one rising edge in one symbol of the serial data 300. To do.
  • Hsyncl, Vsyncl, and CTR LI are encoded and output by the encoding circuit so that the level becomes higher than the MSB power SLSB !, and the MSB power is sequentially serialized to the LSB by the serialization circuit and output. Is done. Therefore, when DEI is Low, the output of the serialization circuit in one symbol is earlier in time, higher in one symbol, and the level becomes higher, so that the rise edge occurs only when the symbol is switched. Will be.
  • FIGS. 45 to 50 An embodiment of a digital data transmission circuit and a reception circuit, a digital data transmission method, and a system thereof according to the present invention will be described with reference to FIGS. 45 to 50.
  • FIG. 45 shows an embodiment of a digital data transmission circuit and a reception circuit of the present invention, a digital data transmission method using the same, and a system therefor.
  • the transmission unit (transmission circuit) 401 includes input color data 411 (RI5 to RI0, GI5 to GI0, BI5 to BIO), input synchronization data 412 (Hsyncl (input horizontal synchronization data), and Vsyncl (input vertical synchronization data). ), CTRLI (input control), DEI (input selection signal (input data number))))) and transmit serial data 415 to the receiving unit 421.
  • the receiving unit (receiving circuit) 421 receives the serial data 415 transmitted from the transmitting unit 401, parallelizes the serial data, and outputs the output color data 431 (RO5 to RO0, GO5 to GO0, B05 to: BOO), Output sync data 432 (HsyncO (output horizontal sync data), VsyncO (output Vertical sync data), CTRLO (output control), DEO (output select signal (output data enable))) and output clock 434 are output and output.
  • Output sync data 432 HsyncO (output horizontal sync data), VsyncO (output Vertical sync data), CTRLO (output control), DEO (output select signal (output data enable))
  • output clock 434 are output and output.
  • the transmission unit 401 includes a serializer circuit 402 (Serializer), a phase synchronization circuit 403 (PLL circuit: Phase Locked Loop circuit), an encoder circuit 404 (Encoder), a switch circuit 405, and an output buffer 406 (Output Buffer).
  • the receiver unit 421 includes a parallelization circuit 422 (De-serializer), a clock extraction circuit (CDRPLL circuit: Clock Data Recovery Phase Locked Loop circuit) 423, a decoder circuit 424 (Decoder), a switch circuit 425, 426 and an input buffer 427 (Input Buffer).
  • a parallelization circuit 422 (De-serializer), a clock extraction circuit (CDRPLL circuit: Clock Data Recovery Phase Locked Loop circuit) 423, a decoder circuit 424 (Decoder), a switch circuit 425, 426 and an input buffer 427 (Input Buffer).
  • the output buffer 406 and the input buffer 427 may be provided as needed.
  • the input color data 411 indicates an example in which the data power of each RGB color is 6 bits. It goes without saying that the present invention is not limited to this.
  • the decoder circuit 424 (Decoder) and the switch circuits 425 and 426 may be collectively referred to as an information separation circuit.
  • the input color data 411 is input to the switch circuit 405.
  • HSYNCI, VSYNCI, and CTRLI of the input synchronization data 412 excluding DEI are input to the encoder circuit 404 and are encoded by the encoder circuit 404.
  • the switch circuit 405 uses the DEI as an input selection signal. If the DEI is high, the switch circuit 405 selects the input color data 411. If the DEI is low, the switch circuit 405 selects the output of the encoder circuit 404 and outputs it to the serial erase circuit 402.
  • the input clock 414 is converted into a polyphase clock by the phase synchronization circuit 403, and the serial I / O circuit 402 uses this polyphase clock to serialize the output of the switch circuit 405 and the inverted signal of DEI, and outputs it through the output buffer 406. .
  • HSYNCI, VSYNCI, and CTRLI are encoded, and when a signal that comes earlier in time within one symbol when serializing is performed, the MSB is higher than the LSB due to the encoding circuit. Level, and serialized from the MSB to the LSB by the serialization circuit 402 and output. Therefore, when DEI is Low, the output of the serial relay circuit in one symbol is higher when the output is earlier in time, so a rise edge occurs only when the symbol is switched. .
  • the clock extraction circuit 423 power serial data 415 power From the output clock (CLKO) 434 and the multi-phase clock.
  • the serial data 415 is converted into a parallel signal by the parallelizing circuit 422 by the multi-phase clock.
  • the parallel signal includes an inverted signal of the DEI signal.
  • the parallel signals excluding DEI are input to the decoder circuit 424 and decoded.
  • the switch circuit 425 becomes active when DEI is high, outputs parallel signals as output color data (RO5 to RO0, GO5 to GO0, BO5 to BO0), and outputs a low level when DEI is low.
  • Output as The switch 426 becomes active when DEI is low and outputs the output of the decoder circuit 424 as output synchronization data, and holds the output when DEI is high.
  • FIG. 46 will be referred to.
  • Figures 46 (A) and (B) show the 6-bit input color data (RI5 to RIO, GI5 to GIO, BI5 to BIO) and input synchronization data (Hsyncl (input horizontal synchronization data) input in parallel. ), Vsyncl (input vertical synchronization data), CTRLI (input control), DEI (input selection signal (input data enable))) are the signals of serial data 415 serialized by the receiving unit of this embodiment. An example of a waveform is shown.
  • one symbol of the serial data 415 includes a start bit (Start), a data enable inversion signal (DEIn), and color data (RI5, RI4, ⁇ ⁇ ⁇ , BI2, BI1, BIO), and stop bit (Stop).
  • one symbol is 21 bits.
  • one symbol of the serial data 415 includes a start bit (Start), a data enable inverted signal (DEIn), and a data enable signal. It consists of serialized data in the order of guard bit (DE grd), encoded Hsyncl, Vsyncl and CTRLI, stop guard bit (Stop grd), and stop bit (Stop).
  • the input synchronization data is pulse width modulated at a cycle n times the pulse width of the digital data that constitutes the input color data.
  • a data enable guard bit (DE grd) is provided following the data enable inverted signal (DEIn).
  • DE grd the data enable guard bit
  • the data enable inverted signal (DEIn) as a restoration point when restoring parallel data and a clock from the serial data 415 is extracted with higher accuracy. Therefore, the possibility that synchronous data and clock sampling errors will occur can be reduced.
  • FIG. 47 shows the configuration of the transmission unit 401 in this embodiment.
  • the encoder circuit 404 has four NAND circuits, four NOR circuits, and three inverter circuits.
  • the switch circuit 405 includes (18) multiplexers 4051 and inverters 4052 corresponding to the input color data 411 (RI5 to RI0, GI5 to GI0, BI5 to BIO).
  • the output from the encoder circuit 404 is 7 bits, and two of the multiplexers 4051 receive a “High” signal and two receive a “Low” signal. Stop guard bits are formed. An example in which no stop guard bit is provided is shown in FIG.
  • Hsync, Vsync, and CTRLI are input to the encoder circuit 404.
  • the input Hsync, Vsync, and CTRLI are encoded by the encoder circuit 404, and the encoded 7-bit data is output to the switch circuit 405.
  • FIG. 48A shows the circuit configuration of the encoder circuit 404 of this embodiment and its 7-bit output (SYNC [0] to SYNC [6]).
  • FIG. 48B shows a data table of Hsync, Vsync, and CTRLI input to the encoder circuit 404 of the present embodiment and output data (SYNC [0] to SYNC [6]). ! /
  • the output data (SYNC [0] to SYNC [6]) from the encoder circuit 404 is input when the input data Hsync, Vsync and CTRLI are input.
  • the number of transitions is limited.
  • the most significant bit (MSB) Hsyncl Least significant bit (LSB) is CTRLI 3-bit data ⁇ Hsync, Vsync, CT RLI ⁇ is 7-bit data ⁇ SYNC [0] (most significant bit) to SYNC [6] (least significant bit))
  • MSB most significant bit
  • LSB Least significant bit
  • CT RLI ⁇ 7-bit data ⁇ SYNC [0] (most significant bit) to SYNC [6] (least significant bit)
  • the encoder circuit 404 in the digital data transmission method and system of the present invention is required to take a thermocode type output form.
  • the circuit configuration of the encoder circuit 404 is not limited to that shown in FIG. 48A, and any circuit configuration may be used as long as the circuit configuration has a thermocode output form. By virtue of this, only one rise edge is generated within one symbol.
  • FIG. 47 is referred to again.
  • Output data (SYNC [0] to SYNC [6]) and DEI (input data enable) from the encoder circuit 404 are input to the switch circuit 405.
  • the input color data 411 15 to 1 ⁇ 10, GI 5 to GI 0, BI 5 to: BI 0) are sequentially input to the parallel-connected multiplexer 4001 which constitutes the switch circuit 405.
  • the other input of the switch 4051 to which RI5 and RI4 are input is "High”
  • the other input of the switch 4051 to which BI1 and BI0 are input is "Low". Is entered.
  • the switch circuit 405 outputs data (SR1 to SR19) to the serial circuit 402 based on the input DEI, input color data 411, and output data (SYNC [0] to SYNC [6]) from the encoder circuit 404.
  • the phase synchronization circuit 403 forms a plurality of clocks having different phases based on the input clock 414, and outputs the plurality of clocks to the serial circuit.
  • the serialization circuit 402 serializes the input data (SR1 to SR19) based on a plurality of clocks having different phases input from the phase synchronization circuit 403, and converts the serial data 415. And output to the receiving unit 421 through the output buffer 406.
  • FIG. 49 shows the configuration of the receiving unit 421 of this embodiment.
  • the serial data 415 output from the transmission unit 401 is input to a parallelization circuit 422 and a clock extraction circuit 423 through an input buffer 427.
  • the clock extracting circuit 423 extracts a clock from the serial data 415 and restores the output clock 434 and a plurality of clocks having different phases.
  • the normalization circuit 422 parallelizes the serial data 415 based on a plurality of clocks having different phases restored by the clock extraction circuit 423, and outputs output data (DSRO to DSR20) to the decoder circuit 424 and the switch circuits 425 and 426. .
  • the decoder circuit 424 the data corresponding to the synchronization data among the output data (DSR0 to DSR20) (in this embodiment, the f column [kotopama, DSR4, DSR6, DSR8, DSR10, DSR12, DSR14, DSR16) Is entered.
  • the decoder circuit 424 decodes the input data and outputs data corresponding to the output synchronization data 432 (HsyncO, VsyncO, CTRLO) to the switch circuit 426.
  • FIG. 50 shows a circuit configuration of the decoder circuit 424 of the present embodiment.
  • the decoder circuit 424 of this embodiment has twelve NOR circuits, one NAND circuit, and two inverter circuits. It should be noted that the decoder circuit is not limited to the circuit configuration shown in FIG. 50 as long as it has a circuit configuration for decoding a synchronization signal converted into "Thermo-code".
  • the switch circuits 425 and 426 select data input from the parallelization circuit 422 and the decoder circuit 424 based on a plurality of clocks of different phases input from the clock extraction circuit 423 and output the data to the flip-flop circuit 428.
  • the flip-flop circuit 428 is composed of 22 flip-flops 4271 and includes output color data (RO5 to RO0, GO5 to GO0, B05 to: BO0), output synchronization data 432 (HsyncO, Vsync0, CTRLO), and EDO. Is output.
  • the input color data 411, the input synchronization data 412, and the input clock 414 input in parallel are transmitted after being serialized by the transmitting unit 401, and output after being parallelized by the receiving unit.
  • the color data 431, output synchronization data 432, and output clock 434 are restored and output.
  • the number of rise edges per symbol of serial data is fixed to 1 during the blanking period, so that the serial data power also reduces errors due to waveform deterioration when extracting a clock. As a result, stable data transmission can be realized.
  • the transmitting unit 401 has a first encoder circuit 404a and a second encoder circuit 404b, and the input color data 411 is input to the first encoder circuit 404a.
  • the data 412 may be input to the second encoder circuit 404b.
  • the input color data 411 may be encoded by the first encoder circuit 404a and input to the switch circuit 405.
  • Embodiment 6 is an embodiment in which Embodiment 5 in which input color data is 6 bits is applied to a case where input color data is 8 bits.
  • FIGS. 53A and 53B show the 8-bit input color data (RI7 to RI0, GI7 to GI0, BI7 to BIO) and the synchronization data of each 8-bit input in parallel in this embodiment.
  • Hsyncl input horizontal synchronization data
  • Vsyncl input vertical synchronization data
  • CTRLI input control
  • DEI input selection signal (input data enable)
  • one symbol of the serial data 1001 includes a start bit (Start), a data enable inverted signal (DEIn), and color data (RI7, RI6). , ⁇ ⁇ ⁇ , BI2, BI1, BIO), stop guard bit (Stop grd), and stop bit (Stop). In this embodiment, one symbol is 28 bits.
  • one symbol of the serial data 1001 includes a start bit (Start), a data enable inverted signal (DEIn), and a data enable guard.
  • Bit (DE grd) encoded Hsyncl, Vsyncl and CTRLI, stop guard bit (Stop grd), and stop bit (Stop).
  • DEI "Low”, ie during blanking period, after Hsyncl, Vsvncl and CTRLI are encoded
  • the serial data 1001 has a data structure in which only one rise edge force S in one symbol of the serial data 1001 exists!
  • the seventh embodiment is an example in which the DE unit 1101 and the flip-flop circuit 1102 are further provided in the receiving unit 421 of the present invention shown in FIG. 45 described in the fifth embodiment.
  • FIG. 54 shows a circuit block diagram of the receiving unit of this embodiment.
  • the output DSR1 corresponding to DEI is input to the DE filter 1101.
  • FIG. 55 (A) shows a circuit configuration of the DE filter 1101
  • FIG. 55 (B) shows a timing chart of data (DEO, DE1, DE2, DEO) in the DE filter 1101.
  • the DE filter 1101 of the present embodiment has a majority circuit 1101a including one OR circuit and three AND circuits and three flip-flops.
  • the DE filter 1101 includes a flip-flop circuit for delaying DEI and a majority circuit 1101a.
  • the majority circuit 1101a outputs 1 if there are many 1s among the three inputs, and outputs 0 if there are many 0s.
  • the error indicated by the thick line is filtered by the majority circuit 2540.
  • the synchronization signals Hsync, Vsync and CTRL decoded by the decoder circuit 424 and the color data DSR [20: 0] output from the parallelization circuit 422 are output to the flip-flop circuit 1102.
  • the flip-flop circuit 1102 is composed of 42 flip-flops 11021 and outputs data to the switch circuits 425 and 426.
  • the switch circuits 425 and 426 select input data based on the DE signal of the DE filter 1101 and output the selected data to the flip-flop circuit 428.
  • the flip-flop circuit 428 outputs output color data (RO5 to RO0, GO5 to GO0, B05 to BOO) and output synchronization data 4 32 (HsyncO, VsyncO, CTRLO).
  • the input color data 411, the input synchronization data 412, and the input clock 414 which are input in parallel, are transmitted after being serialized by the transmission unit 401 and parallelized by the reception unit 421.
  • the output color data 431, output synchronization data 432, and output clock 433 are restored and output.
  • FIG. 56 shows the data configuration of the serial data 1401 in this embodiment.
  • DEI (data enable) "High"
  • one symbol of the serial data 1401 is a start bit (Start)
  • color data in which 6 bits of RGB color data are encoded into 8 bits.
  • R [5: 0], G [5: 0], B [5: 0]) are composed of stop guard bits (Stop grd) and data serialized in the order of the stop bits.
  • the 8-bit encoded color data is output to the switch circuit, selected, and output to the serial circuit.
  • the converted 8-bit data always contains 1 and 0, and if these are arranged, it becomes serial data that always contains two or more rise edges.
  • DEI (data enable) "Low"
  • one symbol of the serial data 1401 is composed of a start bit (Start), encoded Hsyncl, Vsyncl and CTRLI, and a stop guard bit. (Stop grd) and stop bit (Stop).
  • Hsyncl, Vsyncl, and CTRLI are encoded in the Thermo-code type and then serialized, so that the serial data 1401 has a data configuration in which there is only one rise edge in one symbol. I take it.
  • Hsyncl, Vsyncl and CTRLI encoded in Thermo-code type are assigned to a pulse width ⁇ , and odd-numbered pulse widths (0.5 + ⁇ ) To the switch circuit, and the even-numbered signals are modulated to the pulse width (0.5- ⁇ ) and transmitted to the switch circuit. By doing so, the average pulse width in one symbol becomes 0.5, and DC balance is maintained.
  • FIG. 57 shows a digital data transmission circuit and a reception circuit according to the present embodiment, and a digital data transmission method and a digital data transmission system using the same.
  • Reference numeral 1501 denotes a transmission unit (transmission circuit), which is input color data ⁇ 1511 (RI5 to RI0, GI5 to GI0, BI5 to: BIO) input in synchronization with an input clock, and input synchronization data 1512 (Hsyn cl (Input horizontal synchronization data), Vsyncl (input vertical synchronization data), CTRLI (input control), DEI (input selection signal (input data enable))) to form serial data 15 15 and transmit to receiving unit 1521 I do.
  • input color data ⁇ 1511 RI5 to RI0, GI5 to GI0, BI5 to: BIO
  • input synchronization data 1512 Hsyn cl (Input horizontal synchronization data), Vsyncl (input vertical synchronization data), CTRLI (input control), DEI (input selection signal (input data enable))
  • the receiving unit (receiving circuit) 1521 receives the serial data 1515 transmitted from the transmitting unit 1501, parallelizes the serial data 1515, and outputs output color data 1531 (RO5 to RO0, GO5 to GO0, BO5 to BOO) and outputs.
  • Sync data 1532 HsyncO (output horizontal sync data), VsyncO (output The data is restored to the output vertical sync data), CTRLO (output control), DEO (output selection signal (output data table)) and output clock 1534 and output.
  • the transmission unit 1501 is a serialization circuit 1502
  • the receiving unit 1521 includes a parallelizing circuit 1522 (De-serializer), a clock extracting circuit (CDRPLL circuit: Clock Data Recovery Phase Locked Loop circuit) 1523, decoder circuits 1524 and 1525 (Decoder), and a switch circuit 1526. And 1527, an edge number determination circuit 1528, and an input buffer 1529 (Input Buffer). Note that the output buffer 1507 and the input buffer 1529 may be provided as needed. Further, in the present embodiment, the input color data 1511 indicates an example in which the data power of each RGB color is 6 bits each. Needless to say, the present invention is not limited to this.
  • the input color data 1511 is input to the DC balance encoder circuit 1505 of the transmission unit 1501, subjected to DC balance processing, and output to the switch circuit 1506.
  • DEI input data enable
  • the other configuration is the same as the example shown in FIG.
  • input color data is input to DC balance encoder circuit 1505, and is encoded into 24 bits. This encoding is performed to convert each of the 6 bits of R, G, and B into 8 bits that are DC balanced. Since each of the 8 bits includes both T, 0, and 0 ", serializing 24 bits in the order of R, G, and B will include two or more rise edges.
  • the encoder circuit 1504 Of the input synchronization data 1512, HSYNCI, VSYNCI, and CTRLI excluding DEI are input to the encoder circuit 1504, and are encoded into a Thermo-Code type. Then, if the signal that comes earlier in time within one symbol when the serialization is performed is set to the MSB, the MSB is output by the encoder circuit 1504 so that the MSB is higher than the LSB, and the MSB power LSB is output by the serialization circuit 1502. It is serialized and output sequentially. Therefore, this data is only available when DEI is low. In this case, in one symbol, the output of the serial I / D circuit is higher at an earlier time, so that a rise edge occurs only when the symbol is switched.
  • the switch circuit 1506 uses DEI as an input selection signal. If DEI is high, the result of encoding the input color data by the DC balance encoder circuit 1505 is selected. If DEI is low, the output of the encoder circuit 1504 is selected. Is selected and output to the serial serial connection circuit 1502.
  • the input clock 1514 is converted into a multi-phase clock by the phase synchronization circuit 1503, and the serialization circuit 1502 uses the multi-phase clock to serially output the output of the switch circuit 1506 and output it through the output buffer 1507.
  • the rising edge in one symbol can be made two or more except at the timing of symbol switching, and when DEI is low, the rising edge in one symbol is within one symbol. Is only at the timing of symbol switching.
  • the output clock (CLKO) 1534 and the multiphase clock are restored from the serial data 1515 of the clock extraction circuit 1523.
  • the serial data 1515 is converted into a parallel signal by the parallelization circuit 1522 by the multiphase clock.
  • the parallel signal is input to the edge number determination circuit 1528.
  • the edge number determination circuit 1528 outputs High as DEO if the rise edge is at a timing other than the symbol switching timing, and otherwise outputs Low as DEO.
  • the normal signal is input to the decoder circuit 1524 and decoded so as to return the encoding of the DC balance encoder circuit 1505 of the transmitting unit 1501.
  • the parallel signal is also input to the decoder circuit 1525, and is decoded so as to return the encoding of the encoder circuit 1504 of the transmission unit 1501.
  • the switch circuit 1526 becomes active when DEO is High, outputs the output of the decoder circuit 1524 as an output color data signal 1531 and outputs Low level as output color data when it is Low.
  • the switch circuit 1527 becomes active when DEO is low, outputs the output of the decoder circuit 1525 as output synchronization data 1532, and holds the output when it is high.
  • a DC balance counter is provided in the DC balance encoder circuit 1505 for performing DC balance processing on input color data, and output is performed from the DC balance encoder circuit 1505. You may try to balance the DC of the color data.
  • Embodiment 9 is an embodiment in which an encoder circuit is not used in a transmitting unit, and a decoder circuit is not used in a receiving unit.
  • Figures 59 (A) and (B) show 6-bit color data (RI5 to RIO, GI5 to GIO, BI5 to: BIO) and synchronous data (Hsyncl, Vsyncl, CTRLI0 to 2.
  • DEI Power An example of the signal waveform of the serial data 1715 serialized in the receiving unit of this embodiment is shown.
  • one symbol of the serial data 1715 includes a start bit (Start), a data enable inversion signal (DEIN), and color data (RI5 , RI4,..., BI2, BI1, BIO) and a stop bit (Stop).
  • one symbol of the serial data 1715 includes a start bit (Start), a data enable inversion signal (DEIn), and a data enable guard.
  • Bit (DE grd), Hsyncl, Vsyncl and CTRLIO ⁇ 2, stop guard bit (Stop grd) and stop bit (Stop) are serialized in this order! /
  • a data enable guard bit (DE grd) is provided following the data enable inversion signal (DEIn).
  • DE grd the data enable guard bit
  • the data enable inversion signal (DEIn) which is a restoration point when the serial data 1715 is restored to parallel data, is extracted with higher accuracy. Therefore, the possibility of occurrence of a sampling error of synchronous data can be reduced, and clock recovery can be performed with high precision.
  • a stop guard bit (Stop grd) is provided following the synchronization data.
  • FIG. 1701 is a transmission unit, which receives input color data 1711 (RI5 to RI0, GI5 to GI0, BI5 to: BIO), input synchronization data 1712 (Hsyncl (input horizontal synchronization data), Vsyncl (input vertical synchronization) Data), CTRLI0 ⁇ 2 (input control 0 ⁇ 2), DEI (input selection signal (input data number))) and input clock 1714 are serialized to form serial data 1715 and transmit to reception unit 1721.
  • input color data 1711 RI5 to RI0, GI5 to GI0, BI5 to: BIO
  • input synchronization data 1712 Hsyncl (input horizontal synchronization data), Vsyncl (input vertical synchronization) Data
  • CTRLI0 ⁇ 2 input control 0 ⁇ 2
  • DEI input selection signal (input data number))
  • input clock 1714 are serialized to form serial data 1715 and transmit to reception unit 1721
  • the receiving unit 1721 receives and parallelizes the serial data 1715 transmitted from the transmitting unit 1701, converts the output color data 1731 (RO5 to RO0, GO5 to GO0, B05 to: BOO), and the output synchronization data 1732 (HsyncO ( Output horizontal sync data), VsyncO (output vertical sync data), CTRLO0 ⁇ 2 (output control 0 ⁇ 2), output select signal 1733 (DEO (output data enable)) and output clock 1734 are output.
  • HsyncO Output horizontal sync data
  • VsyncO output vertical sync data
  • CTRLO0 ⁇ 2 output control 0 ⁇ 2
  • output select signal 1733 DEO (output data enable)
  • output clock 1734 output.
  • the transmission unit 1701 includes a serialization circuit 1702
  • the receiving unit 1721 has a parallelizing circuit 1722 (De-serializer), a clock extracting circuit (CDRPLL circuit) 1723, a switch circuit 1724, and an input buffer 1725 (Input Buffer).
  • a parallelizing circuit 1722 (De-serializer), a clock extracting circuit (CDRPLL circuit) 1723, a switch circuit 1724, and an input buffer 1725 (Input Buffer).
  • the output buffer 1705 and the input buffer 1725 may be provided as needed.
  • the input color data 1711 is shown as an example in which the data of each RGB color is 6 bits, but the present invention is not limited to this. Needless to say.
  • the input color data 1711 and the input synchronization data 1712 are input to the switch circuit 1704 of the transmission unit 1701.
  • the input clock 1714 is input to the phase synchronization circuit 1703, is converted into a plurality of clocks having a phase difference by the phase synchronization circuit 1703, and the plurality of clocks having these phase differences are input to the serialization circuit 1702.
  • the serial interface circuit 1702 forms serial data 1715 based on input color data 1711 input from the switch circuit 1704, input synchronization data 1712, and a plurality of clocks having a phase difference input from the phase synchronization circuit 1703.
  • the serial data 1715 is output to the receiving unit 1721 via the output buffer 1705.
  • the parallelizing circuit 1722 of the receiving unit 1721 is input via the input buffer 1725.
  • the serial data 1715 is parallelized, and the output is output to the switch circuit 1724.
  • the clock extraction circuit 1723 restores the output clock 1734 and the plurality of clocks having different phases based on the input data, and outputs the plurality of clocks having different phases to the parallel circuit 1722.
  • the switch circuit 1724 outputs a parallelized output color data signal 1731 when DE is high, and outputs a low level as output color data when it is low. Further, the switch circuit 1724 outputs the parallelized synchronization data as output synchronization data 1532 when DE is Low, and holds the output when it is High.
  • FIG. 61 shows the configuration of the transmission unit 1701 in this embodiment.
  • Input color data 1711 (RI5 to RI0, GI5 to GI0, BI5 to: BIO) and input synchronization data (Hsyncl, Vsyncl, CTRLI0 to 2, DEI) are input to the switch circuit 1704.
  • input color data 1711 (! ⁇ 15 to 13 ⁇ 40, GI5 to GI0, BI5 to BI0) is sequentially input to one input of a multiplexer 17041 connected in parallel which constitutes the switch circuit 1704.
  • the other input of the multiplexer 17041 is "High", and BI0 is inputted, the other input of the multiplexer 17041 is "Low”. Is entered. Hsyncl is input to the other input of the multiplexer 17041 to which RI3, RI2, and RI1 are input, and Vsync is input to the other input of the multiplexer 17041 to which RI0, GI5, and GI4 are input. 2 is input to the other input of the multiplexer 17041 which is input to GI3, GI2 and GI1, GI0, BI5 and BI4, BI3, BI2 and ⁇ , respectively.
  • the switch circuit 1704 outputs the input DEI, input color data 1711 and input synchronization data 1712 [based on this, and a serializer circuit 1702 [based on this data (SR1 to SR19).
  • Phase synchronization circuit 1703 forms a plurality of clocks having different phases based on input clock 1714, and outputs the generated clocks to serial interface circuit 1702.
  • the serialization circuit 1702 performs serialization on the input data (SR1 to SR19) based on a plurality of clocks having different phases input from the phase synchronization circuit 1703 to form serial data 1715, and the output buffer Output to the receiving unit 1721 through 1705.
  • FIG. 62 shows the configuration of the receiving unit 1721 of this embodiment.
  • the serial data 1715 output from the transmitting unit 1701 is converted into a parallel signal through the input buffer 1725. It is input to the path 1722 and the clock extraction circuit 1723.
  • the clock extracting circuit 1723 extracts a clock from the serial data 1715 and restores the output clock 1733 and a plurality of clocks having different phases.
  • the parallelizing circuit 1722 parallelizes the serial data 1715 based on a plurality of clocks having different phases restored by the clock extracting circuit 1723, and outputs output data (DSR0 to DSR20) to the switch circuit 1724.
  • the switch circuit 1724 selects data (DSR0 to DSR20) input from the parallelization circuit 1722 and outputs the data to the flip-flop circuit 1726 including a plurality of flip-flops 17261.
  • the flip-flop circuit 1726 outputs output color data 1731 (RO5 to RO0, GO5 to GO0, B05 to: BOO) and output synchronization data 1732 (HsyncO, VsyncO, CTRLO0 to 2, DEI).
  • the input color data 1711, the input synchronization data 1712, and the input clock 1714 which are input in parallel, are serialized by the transmission unit 1701, transmitted by the reception unit, and transmitted by the reception unit.
  • the data is parallelized, restored to output color data 1731, output synchronization data 1732, and output clock 1734 and output.
  • Embodiment 10 is another embodiment of the data transmission system that does not use an encoder circuit for the transmitting unit and uses a decoder circuit for the receiving unit.
  • Figures 63 (A) and (B) show the parallel input of 6-bit color data (RI5 to RI0, GI5 to GI0, BI5 to: BIO) and synchronization data (Hsyncl (input horizontal synchronization data). ), Vsyn cl (input vertical synchronization data), CTRLI (input control), DEI (input data enable)) Power of serial data 2000 serialized in the receiving unit of this embodiment An example of the signal waveform is shown. In this embodiment, one symbol has 21 bits.
  • one symbol of the serial data 2000 includes a start bit (Start), a data enable inverted signal (DEIn), and color data (RI5). , RI4, ⁇ ⁇ ⁇ , BI2, BI1, BIO) and stop bit (Stop).
  • DEI (data enable) “Low”, that is, in the blanking period, one symbol of the serial data 2000 includes a start bit (Start), a data enable inverted signal (DEIn), and a data enable guard.
  • Special Case data such as system reset, stop guard bit (Stop grd) and stop bit (Stop) are serialized in this order! /
  • a data enable guard bit (DE grd) is provided following the data enable inversion signal (DEIn).
  • DE grd the data enable guard bit
  • the data enable inversion signal (DEIn) which is a restoration point when the serial data 1715 is restored to parallel data, is extracted with higher accuracy. Therefore, the possibility of occurrence of a sampling error of synchronous data can be reduced, and clock recovery can be performed with high precision.
  • a stop guard bit (Stop grd) is provided following the synchronization data.
  • Example 11 is an aspect of a clock extraction circuit that can be used in the above embodiment and Examples 1 to 5.
  • FIG. 64 shows a circuit block diagram of the clock extraction circuit.
  • 2201 is a phase comparison circuit (PD)
  • 2202 is a phase integration circuit (LPF)
  • 2203 is an oscillation circuit.
  • Serial data 2204 output from the transmission unit and input to the reception unit passes through a phase comparison circuit 2201, a phase integration circuit 2202, and an oscillation circuit 2203, and is signal-processed. The output is fed back to the phase comparison circuit 2201.
  • PD phase comparison circuit
  • LPF phase integration circuit
  • the digital data transmission circuit, reception circuit, encoder, clock extraction circuit, digital data transmission method, and system thereof according to the present invention can be applied to any device that needs to transmit and receive digital data supplied in parallel between devices. is there.
  • the present invention is applicable to transmission and reception of digital data between a personal computer and an active matrix liquid crystal display, and transmission and reception of digital data between a car navigation main body and an active matrix liquid crystal display.
  • the transmission and reception of data between the transmitting unit and the receiving unit has been described in a unidirectional case. May be.
  • the serial data may be transmitted and received through a plurality of wires by dividing the serial data into an example in which the serial data is transmitted and received through a single wire. .

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Abstract

（課題）　リファレンスクロック及びシェイクハンド動作が不要であり、信頼性の高い安定したデジタルデータの伝送を実現すること。 （解決手段）　本発明によると、第１の情報と第２の情報とをそれぞれ第１の期間と第２の期間とにおいて交互に周期的に伝送するデジタルデータ伝送方法であって、前記第１の期間における前記第１の情報の単位時間あたりの情報量は、前記第２の期間における前記第２の情報の単位時間あたりの情報量よりも多く、前記第１の期間における前記第２の情報は、パルス幅変調されたシリアルデータとして伝送されることを特徴とする伝送方法が提供される。

Description

明 細 書
送信回路、受信回路及びクロック抽出回路並びにデータ伝送方法及び データ伝送システム
技術分野
[0001] 本発明は、ノ ラレルなデジタルデータをシリアライズして伝送する送信回路および受 信回路並びに送信回路に用いるエンコーダ回路、並びにそれらを用いたデータ伝送 方法およびデータ伝送システムに関する。
[0002] また、本発明は、パラレルなデジタルデータをシリアライズして伝送されるシリアルデ ータ伝送システムの受信回路に関し、詳しくはシリアルデータ伝送システムの受信ュ ニットにおけるクロック復元位相同期回路（CDRPLL回路： Clock Data Recover y Phase Locked Loop回路、クロック抽出回路とも言う。）に関する。
背景技術
[0003] 近年、装置間のデジタルデータの伝送においては、より高速にシリアル伝送を行いた いという要望が高まってきている。デジタルデータのシリアル伝送は、デジタルデータ のノ ラレル伝送と比較して装置間を接続する配線を極力少なくすることができ、配線 ケーブルおよびコネクタの小型化が図れるだけではなぐ配線間の相互干渉によるク ロストーク等を低減できる等の特徴がある。
[0004] 一般に、デジタルデータのシリアル伝送において、送信ユニット側は、パラレルに供 給されるデジタルデータをシリアルなデジタルデータに変換して受信ユニットへ送信 する。一方、受信ユニット側では、受信したシリアルなデジタルデータをパラレルなデ ジタルデータへ復元する。
[0005] ここで、図 65を参照する。図 65は、パラレルなデジタルデータをシリアライズして伝送 させるシリアルデータ伝送システムのシステム構成を示す図である。 (1)電気 ZDC 結合、（2)電気 ZAC結合、（3)光のいずれにおいても、送信ユニットに入力させるパ ラレルデータは、エンコーダで所定のエンコードされた後、シリアライザにおいてシリ アルデータに変換され、増幅されて伝送される。受信ユニットで受信されたシリアル データは、増幅された後 CDRPLL回路でパラレルデータに変換され、デコーダでデ コードされる。 DC結合は簡易であると同時に、直流分を含めた低周波成分の伝送が 可能であり、 AC結合は、送信側と受信側とを DC的にアイソレーションできるメリットが ある。光通信は、高速且つ長距離伝送が可能となるメリットがある。
[0006] これらいずれの場合も、送信ユニット側および受信ユニット側でそれぞれ同期を取つ て復元動作が行われる力 同期が所定の範囲から逸脱すると正確なデジタルデータ の復元はできなくなる。このため同期ずれが発生した場合は、同期の再調整が必要 となる。特許文献 1に、同期ずれが発生した場合、送信側に対し、コモンモードでリフ アレンスクロックの送信要求を送り、受信側で、要求したリファレンスクロックを受信す ると位相比較モードから周波数比較モードへ切り替えて再調整するクロック復元回路 の記載がある。
[0007] また、アクティブマトリクス型の液晶ディスプレイやプラズマディスプレイにおいて、デ ジタルデータは シリアル伝送されて ヽる（例えば、特許文献 1参照)。ここで、この 従来のシリアル伝送について図 66および図 67を参照しながら説明する。
[0008] アクティブマトリクス型の液晶ディスプレイに用いられる画像データは、図 66に示すよ うに、 RGBそれぞれの色データ RxZGxZBxと DE (DATA ENABLE) /Hsync (水平同期データ） /Vsync (垂直同期データ）力もなる同期データと力もなつて！/、る 。画像データのソースからは、アクティブ期間には色データが出力され、ブランキング 期間には同期データが出力される。なお、アクティブ期間即ち DE = "Hi"の期間に おいては、 Hsyncおよび Vsyncは、 "High"のままで変化しない。
[0009] 図 67には、当該特許文献 2に開示されて 、るデジタルデータのシリアル伝送技術に おける、 mビットの画像データを nビットのデータに符号ィ匕する方法の概略が示されて いる。この従来の符号ィ匕方法においては、同期データを送信しない場合（図 67 (A) ) と同期データを送信する場合（図 67 (B) )とに場合分けして、 mビットの画像データの 符号ィ匕を行っている。
[0010] この従来の符号ィ匕において、同期データを送信しない場合（図 67 (A) )は、画素毎 の mビットの画像データを、同一論理ビットが k個以上連続しな!、nビットのシリアルな 画像データに変換 (encode)して時分割多重化して送信する。また、同期データを送 信する場合（図 67 (B) )は、画素毎の mビットの画像データを、時分割多重化し、同 一論理ビットが k個連続した特定ビット列を含み (n— m)ビットでなる直列コードを付 加することにより、シリアルな画像データに変換して時分割多重化して送信する。ここ で、 m、 n、 kは、それぞれ、 mく n且つ kく（n— m)という条件を満たしている。こうす ることにより、パラレルに供給される画像データおよび同期データを送受信を中断さ せずに一つの伝送路によって送受信することができる。
特許文献 1：米国特許 6,069,927号公報
特許文献 2：特開平 9— 168147号公報
発明の開示
発明が解決しょうとする課題
[0011] ところが特許文献 1の方法では、受信ユニット側にコモンモードドライバおよび送信側 にコモンモード電圧検出回路を必要とするため、これらの付カ卩回路の寄生容量、ノィ ズ等により伝送路の品質を下げる要因となる等の問題があった。またこの方法を光通 信に応用する場合には、双方向の通信が必要なため、光ファイバを 2本使うか WDM (波長多重)伝送を行う必要があり、 V、ずれもコストアップの要因となる。
[0012] また、上述のような従来のシステムにおいては、送信ユニットと受信ユニットとの間で はトレーニング信号及びァクノレッジ信号を利用したシェイクハンド動作を行う必要が あった。さらに、従来のシステムにおいて、受信ユニット側の CDRにおいて復元でき るクロック周波数は一般に所定の狭い周波数範囲に限られていた。これは、受信ュ ニットのクロック抽出回路が、内蔵している水晶発振器や外部発振器からのクロック入 力を基準クロックとして用いており、クロック抽出回路は、この基準クロックの近傍の周 波数範囲のみし力クロックを抽出できないことによる。したがって、送信ユニット側から のシリアルデータの伝送レートが変化した場合は、受信側がクロック抽出できな！/、た めデータの復元ができな 、と 、う問題があった。
[0013] また、特許文献 2に記載の符号ィ匕方法においては、以下に説明するとおり、シリアル データをパラレルデータに変換する際のクロックの復元 (抽出）におけるエラーの発生 を十分に低減することはできな力つた。
[0014] 1シンボルのシリアルデータにライズエッジが複数存在すると、受信ユニット側でパラ レルイ匕する際、クロックの復元が元通りにできない可能性がある。ここで、 1シンボルと は、入力されるデータと同周期またはその整数倍の周期のライズェッジもしくはフォー ルエッジで区切られているシリアルデータのブロックを言う。
[0015] ここで、クロックの復元について説明する。図 1に、 1シンボルをデータ Α1、 Α2、 A3 · • 'で構成するシリアルデータ A (図 1 (A) )および 1シンボルをデータ B1で構成するシ リアルデータ B (図 1 (B) )力も受信ユニット側にぉ 、てクロックを復元するタイミングチ ヤートを示す。図 1 (A)に示されるシリアルデータ Aには、 1シンボル内に複数のライ ズエッジ（Rise Edge)およびフォールエッジ（Fall Edge)が存在する。一方、図 1 ( B)に示されるシリアルデータ Bには、 1シンボル内にライズエッジおよびフォールエツ ジがそれぞれ 1つだけ存在する。
[0016] ここで、シリアルデータ Aからクロックを復元するために同期をとるタイミングをポイント A1即ちデータのライズェッジと設定した場合であっても、データの波形劣化やジッタ 等の影響によりポイント A1でのクロック復元の同期がとれないことが起こり得る。すな わち、ポイント A1でのクロック復元の同期がとれない場合、ライズエッジであるポイント A2、 A3等設定外のポイントにおいてクロックの復元の同期がとられてしまうことになり 、正常なクロック復元ができなくなる。これは、シリアルデータ Aのように 1シンボル内 に複数のライズエッジが存在することにより起こり得るものである。
[0017] ここで、図 2 (A)および (B)を参照してより詳細に説明する。 02 (A)に、デジタルデ ータ C1〜C6を含むシリアルデータ Cを示す。一方、図 2 (B)に、シリアルデータじと はデータの構成が異なる、デジタルデータ D1および D2を含むシリアルデータ Dを示 す。なお、ここでは、両シリアルデータの時間スケールは同じとする。
[0018] シリアルデータ Cにおけるデジタルデータ C1〜C6、シリアルデータ Dにおけるデジタ ルデータ D1および D2において、 C3のパルス幅と D1のパルス幅とを比較すると、 C3 に比べ D1のパルス幅が長い。したがって、シリアルデータ Cのライズエッジおよびフ オールエッジの数は、シリアルデータ Dのライズエッジよりも多くなつて!/、る。
[0019] 図 2 (A)に示すシリアルデータ Cにおける各デジタルデータ C1〜C6の遷移近傍（ラ ィズエッジまたはフォールエッジ近傍）では、デジタルデータの波形劣化、またはジッ タ等の影響により、サンプリングエラーが発生する確率が高くなる。一方、図 2 (B)に 示すシリアルデータ Dにおける各デジタルデータ D1および D2にお!/、ては、それぞ れのデータ長が比較的長ぐデータが同符号を持続する時間が比較的長いため、サ ンプリングエラーが発生する確率が非常に低くなる。言い換えると、シリアルデータの サンプリングエラーを低減するためには、デジタルデータのライズエッジが少なくなる ようなデータ構成が望ま U、。
[0020] 本発明者らは、上述の従来力 知られているシリアル伝送技術において、シリアルデ ータにライズエッジが 1シンボル内に複数存在すると、ライズエッジをシンボルの区切 りと誤認し、誤同期を起こすことがあり、このことがシリアルデータをパラレルデータに 変換する際のクロックの復元におけるエラーの発生を十分に低減する障害となってい ると考えた。
課題を解決するための手段
[0021] 図 1 (B)に示すような 1シンボル内にライズエッジが 1つしか存在しないシリアルデータ Bカゝらクロックを復元する場合にお ヽては、クロックを復元するために同期をとるタイミ ングをポイント B1と設定すると、データの波形劣化やジッタ等の影響があっても、 1シ ンボル内にライズエッジが 1つしか存在しないので、クロックの復元にエラーが発生す る可能性が低減される。
[0022] そこで、本発明は、上述の問題を鑑みてなされたものであり、受信ユニット側でリファ レンスクロックを必要とせず且つシェイクハンド動作を必要としない簡易で高速なシリ アルデータの伝送を行うことができるシリアルデータ伝送システムを提供するものであ る。また、本発明は、送信ユニット側のシリアルデータの伝送レートが変化しても受信 ユニット側にぉ 、て、その変化に追随できるシリアルデータ伝送システムを提供する ものである。
[0023] また、本発明は、同期データをパルス幅変調することにより、シリアルデータ内のライ ズエッジを 1つのみにし、クロックを復元する際のエラーを低減した信頼性の高いデジ タルデータの伝送を実現することができるデータ伝送方法、その送信回路および受 信回路並びにデータ伝送システムを提供するものである。
[0024] また、本発明は、受信ユニットの電圧制御発振回路の周波数をキヤプチャレンジ内に 入れるために、従来は必要であったリファレンスクロックを必要とせず、且つ双方向通 信も必要としない、図 65のいずれの構成においても適用可能な、クロック復元位相 同期回路を提供することを目的とする。
[0025] 本発明は、第 1の情報と第 2の情報とをそれぞれ第 1の期間と第 2の期間とにおいて 交互に周期的に伝送するデジタルデータ伝送方法であって、前記第 1の期間におけ る前記第 1の情報の単位時間あたりの情報量は、前記第 2の期間における前記第 2 の情報の単位時間あたりの情報量よりも多ぐ前記第 1の期間における前記第 1の情 報は、最小のパルス幅の n倍を 1シンボルとするシリアルデータとして伝送され、前記 第 2の期間における前記第 2の情報は、パルス幅変調されたシリアルデータとして伝 送されることを特徴とする。
[0026] また、本発明は、第 1の情報と第 2の情報とをそれぞれ第 1の期間と第 2の期間とにお いて交互に周期的にシリアル伝送する伝送システムであって、前記第 2の情報を、順 にシリアルイ匕して 1シンボルのシリアルデータとしたときに前記第 1の情報をシリアル 化したときのシリアルデータの最小パルス幅の n倍の周期のパルス幅変調信号となる ようにエンコードする第 2のエンコーダと、前記第 1の情報を、順にシリアル化したとき の 1シンボルのシリアルデータが前記パルス幅変調信号と相違するようにエンコード する第 1のエンコーダと、前記エンコードされた前記第 1の情報を前記 1シンボルのシ リアルデータに変換し、前記エンコードされた前記第 2の情報を前記 1シンボルの前 記パルス幅変調信号であるシリアルデータに変換し、前記第 1の情報の 1シンボルシ リアルデータと前記第 2の情報の 1シンボルシリアルデータとを交互に周期的にシリア ル化するシリアル化回路と、前記シリアル化されたデータを伝送する伝送路と、前記 伝送路を伝送した第 1の情報のシリアルデータ又は前記第 2の情報のシリアルデータ 力 これらシリアルデータにおける基準クロックを抽出するクロック抽出回路と、前記 第 1の情報のシリアルデータと前記第 2の情報のシリアルデータとのデータの前記相 違に基づき、前記第 1の情報のシリアルデータと前記第 2の情報のシリアルデータと を判別する情報判別回路と、前記分離された前記第 1の情報のシリアルデータを前 記第 1のエンコーダに対応して前記第 1の情報にデコードする第 1のデコーダと、前 記分離された前記第 2の情報のシリアルデータを前記第 2のエンコーダに対応して前 記第 2の情報にデコードする第 2のデコーダと、を含み、前記第 1の期間に伝送する 前記第 1の情報の単位時間当たりの情報量は、前記第 2の期間に伝送する前記第 2 の情報の単位時間当たりの情報量よりも多いことを特徴とする。
また、本発明は、第 1の情報と第 2の情報とをそれぞれ第 1の期間と第 2の期間とにお いて交互に周期的にシリアル伝送する伝送システムであって、前記第 2の情報を、順 にシリアルイ匕して 1シンボルのシリアルデータとしたときに前記第 1の情報をシリアル 化したときのシリアルデータの最小パルス幅の n倍の周期パルス幅変調信号となるよ うにエンコードする第 2のエンコーダと、前記第 1の情報を、順にシリアルイ匕したときの 1シンボルのシリアルデータが前記パルス幅変調信号と相違するようにエンコードす る第 1のエンコーダと、前記エンコードされた前記第 1の情報を前記 1シンボルのシリ アルデジタルデータに変換し、前記エンコードされた前記第 2の情報を前記 1シンポ ルの前記パルス幅変調信号であるシリアルデータに変換し、前記第 1の情報の 1シン ボルシリアルデータと前記第 2の情報の 1シンボルシリアルデータとを交互に周期的 にシリアルィヒするシリアルィヒ回路と、前記シリアル化されたデータを伝送する伝送路 と、前記伝送路を伝送した第 1の情報のシリアルデータ又は前記第 2の情報のシリア ルデータ力 これらシリアルデータにおける基準クロックを抽出するクロック抽出回路 と、を備え、前記クロック抽出回路は、電圧制御回路、前記シリアルデータと電圧制御 発振回路の出力の位相を比較する位相比較回路、前記電圧制御回路の制御電圧 を生成するループフィルタ力 なる位相比較ループと、前記シリアルデータを前記電 圧制御発振回路で生成された多相クロックでサンプリングするサンプリング回路と、前 記 1シンボルのシリアルデータの周波数と前記電圧制御発振回路の発振周波数とを 比較して、電圧制御発振回路の発振周波数を前記 1シンボルのシリアルデータの周 波数にあわせる周波数制御回路であって、前記電圧制御発振回路で作られた前記 1シンボルの期間中のシリアル信号中のライズエッジの数が 0か 1かそれ以外か判定 するエッジ数判定回路と、ライズェッジの数が 0か、周波数制御回路がディゼィブルさ れた場合にリセットされ所定の時間間隔でタイマ信号を出力するタイマとを有し、ライ ズエッジの数力 Soの場合に電圧制御発振回路の発振周波数を下げ、タイマからタイ マ信号が出力された場合には、電圧制御発振回路の周波数を上げるように制御を行 う周波数制御回路と、前記周波数制御回路の出力を受けて、前記ループフィルタに 電流パルスを出力するチャージポンプと、前記位相比較回路から周波数比較モード 要求信号が入力された場合には、周波数制御回路をィネーブル、位相比較回路を ディゼィブルし、ライズェッジもしくはフォールエッジの数が 1の場合が所定の数以上 続いたことを検出して、前記電圧制御発振回路の出力周波数が前記位相比較ルー プのキヤプチャレンジ内であることを判定し、周波数制御回路をディゼィブル、位相 比較回路をイネ一ブルするモード切り替え回路を有するクロック抽出回路と、前記第
1の情報のシリアルデータと前記第 2の情報のシリアルデータとのデータの前記相違 に基づき、前記第 1の情報のシリアルデータと前記第 2の情報のシリアルデータとを 識別する情報判別回路と、前記分離された前記第 1の情報のシリアルデータを前記 第 1のエンコーダに対応して前記第 1の情報にデコードする第 1のデコーダと、前記 分離された前記第 2の情報のシリアルデータを前記第 2のエンコーダに対応して前記 第 2の情報にデコードする第 2のデコーダと、を含むことを特徴とする。
[0028] また、本発明は、第 1の情報と第 2の情報とをそれぞれ第 1の期間と第 2の期間とにお いて交互に周期的にシリアル伝送するための送信回路であって、前記第 2の情報を 、順にシリアルイ匕して 1シンボルのシリアルデータとしたときに前記第 1の情報をシリア ル化したときのシリアルデータの最小パルス幅の n倍の周期のパルス幅変調信号とな るようにエンコードする第 2のエンコーダと、前記第 1の情報を、順にシリアルイ匕したと きの 1シンボルのシリアルデータが前記パルス幅変調信号と相違するようにェンコ一 ドする第 1のエンコーダと、前記エンコードされた前記第 1の情報を前記 1シンボルの シリアルデータに変換し、前記エンコードされた前記第 2の情報を前記 1シンボルの 前記パルス幅変調信号であるシリアルデータに変換するシリアルイ匕回路と、を備える
[0029] また、前記第 1のエンコーダは、前記 1シンボルのシリアルデータ中に 2つ以上のライ ズエッジを有するようにエンコードし、前記第 2のエンコーダは、前記 1シンボルのシリ アルデータ中に 1つのライズエッジのみを前記 1シンボルの始点から一定位置に配さ れるようにエンコードするようにしてもょ 、。
[0030] また、前記第 1のエンコーダは、入力と出力との対応関係を複数有する組み合わせ 論理回路と、少なくとも前記入力される第 1の情報を評価し、この評価に基づいた判 定信号を出力する判定回路とを備え、前記組み合わせ論理回路は、前記判定信号 に応じて選択された前記対応関係のエンコードを行うとともに、この選択された前記 対応関係を識別するためのエンコードビットを前記出力に付与するようにしてもよい。
[0031] また、前記対応関係は、第 1の対応関係と第 2の対応関係とを含み、前記第 1の対応 関係は、前記入力と出力とが等しい関係であり、前記第 2の対応関係は、前記入力 に対して出力を 2ビットおきに符号反転する関係であるようにしてもよい。
[0032] また、前記判定回路は、前記第 1の情報を単純シリアル変換したときに、ライズェッジ 数が 0である場合には、前記組み合わせ論理回路に前記第 2の対応関係を選択させ る判定信号を出力する。
[0033] また、前記判定回路は、前記第 1の情報を単純シリアル変換し、その前後に互いに 符号の異なるスタートビットとストップビットとを付加したときに、ライズエッジ数が 1であ る場合には、前記組み合わせ論理回路に前記第 2の対応関係を選択させる判定信 号を出力する。
[0034] また、前記判定回路は、前記組み合わせ論理回路に、前記複数の対応関係のうちェ ンコード後の前記 1シンボルのシリアルデータにおける同符号連続数力 前記 1シン ボルのシリアルデータのビット数の 2分の 1に 1をカ卩えた値より小さくなる前記対応関 係を選択させる判定信号を出力する。
[0035] また、前記判定回路は、前記組み合わせ論理回路に、前記複数の対応関係のうちェ ンコード後のデータの対称関係にあるデータのそれぞれの累積数の差を、最も小さく させる前記対応関係を選択させる判定信号を出力する。
[0036] また、前記判定回路は、前記組み合わせ論理回路に、前記複数の対応関係のうちェ ンコード後のデータの対称関係にあるデータの累積数を、最も小さくさせる前記対応 関係を選択させる判定信号を出力することを特徴とする。
[0037] また、前記判定回路は、主情報伝送周波数、 EMI量、前記 1シンボルのシリアルデジ タルデータ及び前記パルス幅変調信号の SN比又はエラーレートのうち少なくとも一 つを含む情報を評価し、その評価に応じた判定信号を出力するようにしてもよい。
[0038] また、前記ライズエッジをフォールエッジに置き換えても良い。
[0039] また、前記第 2のエンコーダは、前記第 2の情報を、順にシリアルイ匕したときに前記ラ ィズエッジを始点とし、フォールエッジまでの同符号期間とするようにエンコードするよ うにしてもよい。
[0040] また、本発明は、第 2の情報のシリアルデータであって、第 1の情報の 1シンボルのシ リアルデータの最小パルス幅の n倍の周期のパルス幅変調信号である 1シンボルの シリアルデータ化された第 2の情報のシリアルデータと、第 1の情報のシリアルデータ であって、 1シンボルのシリアルデータが前記パルス幅変調信号と相違するようにシリ ァルイ匕された第 1の情報のシリアルデータと、が交互に周期的にシリアル伝送された 信号を受信するための受信回路であって、前記第 1の情報のシリアルデータ又は前 記第 2の情報のシリアルデータ力 これらシリアルデータにおける基準クロックを抽出 するクロック抽出回路と、前記第 1の情報のシリアルデータと前記第 2の情報のシリア ルデータとのデータの前記相違に基づき、前記第 1の情報のシリアルデータと前記第 2の情報のシリアルデータとを判別する情報判別回路と、前記判別された前記第 1の 情報のシリアルデータを前記第 1のエンコーダに対応して前記第 1の情報にデコード する第 1のデコーダと、前記分離された前記第 2の情報のシリアルデータを前記第 2 のエンコーダに対応して前記第 2の情報にデコードする第 2のデコーダと、を備えるこ とを特徴とする。
[0041] また、前記第 1の情報のシリアルデータは、エンコードモードを識別するエンコードビ ットを含み、前記第 1のデコーダは、前記エンコードビットに応じたデコードを行う。
[0042] また、前記情報判別回路は、前記シリアルデータの 1シンボル中におけるライズエツ ジ数に応じて前記第 1の情報のシリアルデータと前記第 2の情報のシリアルデータと を識別する。
[0043] また、本発明は、第 1のデジタルデータおよび第 2のデジタルデータを 1シンボルのシ リアルデジタルデータに変換し受信回路へ送信するデジタルデータ送信回路であつ て、前記第 2のデジタルデータを常に上位ビットの値が下位ビットの値以上であるデ ジタルデータにエンコードして前記 1シンボルにライズエッジを 1つのみ生成するェン コーダと、前記第 1のデジタルデータ又は前記エンコードされた前記第 2のデジタル データを選択信号に基づき選択するスィッチ回路と、前記スィッチ回路の出力信号 および前記選択信号をシリアルに変換するシリアルィヒ回路と、を有する。
[0044] また、本発明のデジタルデータ受信回路は、第 1のシリアルデジタルデータを第 1の デジタルデータおよび選択信号にパラレルに変換し、且つ 1シンボルにライズェッジ を 1つだけ有する第 2のシリアルデジタルデータを第 2のデジタルデータおよび前記 選択信号にパラレルに変換するパラレルィ匕回路と、前記第 2のデジタルデータをデコ ードし、第 2のスィッチ回路へ出力するデコーダ回路と、前記第 1のデジタルデータを 前記選択信号に基づき選択し出力する第 1のスィッチ回路と、前記デコードされた前 記第 2のデジタルデータを前記選択信号に基づき選択し出力する前記第 2のスイツ チ回路と、を有する。
[0045] また、本発明は、第 1のデジタルデータおよび第 2のデジタルデータを 1シンボルのシ リアルデジタルデータに変換し受信回路へ送信するデジタルデータ送信回路であつ て、前記第 1のデジタルデータを DCバランス処理して 1シンボルに 2以上のライズェ ッジを生成する第 1のエンコーダと、前記第 2のデジタルデータを常に上位ビットの値 が下位ビットの値以上であるデジタルデータにエンコードして 1シンボルにライズエツ ジを 1つのみ生成する第 2のエンコーダと、前記 DCバランス処理された前記第 1のデ ジタルデータ又は前記エンコードされた前記第 2のデジタルデータを選択信号に基 づき選択するスィッチ回路と、前記スィッチ回路の出力信号をシリアルに変換するシ リアル化回路と、を有する。
[0046] また、本発明の受信回路は、 1シンボルにライズェッジを 2以上有する第 1のシリアル デジタルデータを第 1のデジタルデータにパラレルに変換し、且つ 1シンボルにライズ エッジを 1つだけ有する第 2のシリアルデジタルデータを第 2のデジタルデータにパラ レルに変換するパラレルィ匕回路と、前記第 1のデジタルデータをデコードし、第 1のス イッチ回路へ出力する第 1のデコーダ回路と、前記第 2のデジタルデータをデコード し、第 2のスィッチ回路へ出力するデコーダ回路と、前記第 1のデジタルデータおよ び前記第 2のデジタルデータの前記ライズェッジの数を判定し、前記ライズェッジの 数が 1である場合と 2以上である場合とで異なる選択信号を出力する判定回路と、前 記デコードされた前記第 1のデジタルデータを前記選択信号に基づき選択し出力す る第 1のスィッチ回路と、前記デコードされた前記第 2のデジタルデータを前記選択 信号に基づき選択し出力する前記第 2のスィッチ回路と、を有する。
[0047] また、本発明は、送信側ユニットにおいてパラレルに入力される第 1のデジタルデー タおよび第 2のデジタルデータを 1シンボルのシリアルデジタルデータに変換し、受信 側ユニットへ送信するデジタルデータ伝送方法であって、第 1の期間においては、前 記第 1のデジタルデータおよび選択信号を第 1のシリアルデジタルデータに変換し前 記受信側ユニットへ送信し、第 2の期間においては、前記第 2のデジタルデータを常 に上位ビットの値が下位ビットの値以上であるようにエンコードして 1シンボルにライズ エッジを 1つのみ生成し、且つ第 2のシリアルデジタルデータに変換し前記受信側ュ ニットへ送信することを特徴とする。
[0048] また、本発明は、送信側ユニットにおいてパラレルに入力される第 1のデジタルデー タおよび第 2のデジタルデータを 1シンボルのシリアルデジタルデータに変換し、受信 側ユニットへ送信するデジタルデータ伝送方法であって、第 1の期間においては、前 記第 1のデジタルデータを DCバランス処理し、前記 DCバランス処理された前記第 1 のデジタルデータを第 1のシリアルデジタルデータに変換し前記受信側ユニットへ送 信し、第 2の期間においては、前記第 2のデジタルデータを常に上位ビットの値が下 位ビットの値以上であるようにエンコードして 1シンボルにライズエッジを 1つのみ生成 し、且つ第 2のシリアルデジタルデータに変換し前記受信側ユニットへ送信することを 特徴とする。
[0049] また、本発明のデータ伝送システムは、送信側ユニットにおいてパラレルに入力され る第 1のデジタルデータおよび第 2のデジタルデータを 1シンボルのシリアルデジタル データに変換し受信側ユニットへ送信するデジタルデータ伝送システムであって、前 記第 2のデジタルデータを常に上位ビットの値が下位ビットの値以上であるデジタル データにエンコードして前記 1シンボルにライズエッジを 1つのみ生成するエンコーダ と、前記第 1のデジタルデータ又は前記エンコードされた前記第 2のデジタルデータ を選択信号に基づき選択する第 1のスィッチ回路と、前記第 1のスィッチ回路の出力 信号のうち前記第 1のデジタルデータおよび前記選択信号をシリアルに変換し第 1の シリアルデジタルデータを生成し、且つ前記第 1のスィッチ回路の出力信号のうち前 記エンコードされた前記第 2のデジタルデータおよび前記選択信号をシリアルに変換 し第 2のシリアルデジタルデータを生成するシリアル化回路と、を有する前記送信側 ユニットと、前記第 1のシリアルデジタルデータを前記第 1のデジタルデータおよび前 記選択信号にパラレルに変換し、且つ前記第 2のシリアルデジタルデータを前記ェン コードされた前記第 2のデジタルデータおよび前記選択信号にパラレルに変換する パラレルィ匕回路と、前記エンコードされた前記第 2のデジタルデータをデコードし、第 3のスィッチ回路へ出力するデコーダ回路と、前記第 1のデジタルデータを前記選択 信号に基づき選択し出力する第 2のスィッチ回路と、前記デコードされた前記第 2の デジタルデータを前記選択信号に基づき選択し出力する前記第 3のスィッチ回路と、 を有するデジタルデータ受信回路と、を有する受信側ユニットと、を有する。
また、本発明は、送信側ユニットにおいてパラレルに入力される第 1のデジタルデー タおよび第 2のデジタルデータを 1シンボルのシリアルデジタルデータに変換し受信 側ユニットへ送信するデジタルデータ伝送システムであって、前記第 1のデジタルデ ータを DCバランス処理して 1シンボルに 2以上のライズエッジを生成する第 1のェンコ ーダと、前記第 2のデジタルデータを常に上位ビットの値が下位ビットの値以上である デジタルデータにエンコードして 1シンボルにライズエッジを 1つのみ生成する第 2の エンコーダと、前記 DCバランス処理された前記第 1のデジタルデータ又は前記ェン コードされた前記第 2のデジタルデータを第 1の選択信号に基づき選択する第 1のス イッチ回路と、前記第 1のスィッチ回路の出力信号のうち前記 DCバランス処理された 前記第 1のデジタルデータをシリアルに変換し第 1のシリアルデジタルデータを生成 し、且つ前記第 1のスィッチ回路の出力信号のうち前記エンコードされた前記第 2の デジタルデータをシリアルに変換し第 2のシリアルデジタルデータを生成するシリアル 化回路と、を有する前記送信側ユニットと、前記第 1のシリアルデジタルデータを前記 DCバランス処理された前記第 1のデジタルデータにパラレルに変換し、且つ前記第 2のシリアルデジタルデータを前記エンコードされた前記第 2のデジタルデータにパラ レルに変換するパラレルィ匕回路と、前記 DCバランス処理された前記第 1のデジタル データをデコードし、第 2のスィッチ回路へ出力する第 1のデコーダ回路と、前記ェン コードされた前記第 2のデジタルデータをデコードし、第 3のスィッチ回路へ出力する デコーダ回路と、前記 DCバランス処理された前記第 1のデジタルデータおよび前記 デコードされた前記第 2のデジタルデータの前記ライズエッジの数を判定し、前記ライ ズエッジの数が 1である場合と 2以上である場合とで異なる第 2の選択信号を出力す る判定回路と、前記デコードされた前記第 1のデジタルデータを前記第 2の選択信号 に基づき選択し出力する第 2のスィッチ回路と、前記デコードされた前記第 2のデジタ ルデータを前記第 2の選択信号に基づき選択し出力する前記第 3のスィッチ回路と、 を有する受信側ユニットと、を有する。
[0051] また、本発明は、電圧制御回路、シリアルデータと電圧制御発振回路の出力の位相 を比較する位相比較回路、前記電圧制御回路の制御電圧を生成するループフィル タカ なる位相比較ループと、前記シリアルデータを前記電圧制御発振回路で生成 された多相クロックでサンプリングするサンプリング回路と、前記シリアルデータの周 波数と前記電圧制御発振回路の発振周波数を比較して、電圧制御発振回路の発振 周波数をシリアルデータの周波数にあわせる周波数制御回路であって、前記電圧制 御発振回路で作られた 1シンボル分の期間中のシリアル信号中のライズエッジの数 力 SOか 1かそれ以外力判定するエッジ数判定回路と、ライズェッジの数が 0か、周波数 制御回路がディゼィブルされた場合にリセットされ所定の時間間隔でタイマ信号を出 力するタイマとを具備し、ライズェッジの数が 0の場合に電圧制御発振回路の発振周 波数を下げ、タイマ力もタイマ信号が出力された場合には、電圧制御発振回路の周 波数を上げるように制御を行う周波数制御回路と、前記周波数制御回路の出力を受 けて、前記ループフィルタに電流パルスを出力するチャージポンプと、前記位相比較 回路力も周波数比較モード要求信号が入力された場合には、周波数制御回路をィ ネーブル、位相比較回路をディゼィブルし、ライズェッジの数が 1の場合が所定の数 以上続いたことを検出して、前記電圧制御発振回路の出力周波数が前記位相比較 ループのキヤプチャレンジ内であることを判定し、周波数制御回路をディゼィブル、 位相比較回路をイネ一ブルするモード切り替え回路と、を具備することを特徴とする。
[0052] また、前記エッジ数判定回路は、エッジ数ゼロの判定を、前記サンプリングされた信 号中のライズェッジ数の計数結果がゼロを示す出力と、前記シリアルデータから直接 判断した結果ライズェッジが存在しないことを示す出力との論理積によりエッジ数ゼロ の判定するようにしてもょ 、。
[0053] また、前記周波数制御回路は、前記電圧制御発振回路の発振周波数を上げることよ りも、下げることを優先して行うようにしてもよい。 [0054] また、前記チャージポンプは、前記周波数制御回路力 アップ信号を受けた場合に 充電するトータルの電荷量が、前記周波数制御回路力 ダウン信号を受けた場合に 放電するトータルの電荷量よりも大き 、ようにしてもょ 、。
[0055] また、前記チャージポンプは、前記周波数制御回路力 アップ信号を受けた場合に 充電する充電パルスの数が、前記周波数制御回路力 ダウン信号を受けた場合に 放電する放電パルスの数よりも多 、ことが好適である。
[0056] また、前記チャージポンプは、前記周波数制御回路力 アップ信号を受けた場合に 充電する充電パルスの電流力 前記周波数制御回路力 ダウン信号を受けた場合 に放電する放電パルスの電流より大きいことが好適である。
[0057] また、本発明は、第 1の情報がエンコードされた 1シンボルのシリアルデジタルデータ と、第 2の情報が前記 1シンボルのシリアルデジタルデータと異なるようにエンコードさ れ、前記 1シンボルのシリアルデジタルデータを構成するデジタルデータのパルス幅 の n倍の周期でパルス幅変調されたパルス幅変調信号であって、前記 1シンボル中 にライズエッジ又はフォールエッジを 1つのみ有し、前記ライズエッジ又はフォールェ ッジは、前記 1シンボルのフレーム端力 一定位置に配されるパルス幅変調信号と、 が交互に周期的にシリアル伝送された信号力 クロックを抽出するクロック抽出回路 であって、前記 1シンボル中の前記ライズエッジ又はフォールエッジの周期に基づい て前記クロックを抽出することを特徴とする。
[0058] また、本発明のクロック抽出回路は、電圧制御発振器と、入力データ列と前記電圧制 御発振器からの出力信号との位相差に応じた位相差信号を出力する位相比較器と、 前記入力データ列と前記電圧制御発振器力 の出力信号との周波数差に応じた周 波数差信号を出力する周波数比較器と、前記位相差信号又は周波数差信号を選択 するモード切替回路と、を備え、前記電圧制御発振器の発振周波数は、前記モード 切替回路によって選択された前記位相差信号又は前記周波数差信号に基づき制御 される。
[0059] また、前記周波数差比較器は、前記電圧制御発振器力 の出力信号の 1シンボル周 期中の入力データエッジ数が 0である力 1であるかを判定し、判定結果に応じたエツ ジ数判定信号を出力するエッジ数判定回路と、前記エッジ数が 0であり且つ前記位 相差信号が選択されている場合にリセットされる、所定の時間間隔でタイマ信号を出 力するタイマと、前記エッジ数判定信号と、前記タイマ信号とに基づき前記電圧制御 発振器の発振周波数を制御する周波数制御回路と、を備え、前記タイマの前記所定 の時間間隔は、前記従情報が伝送される時間間隔よりも長ぐ前記周波数制御回路 は、前記エッジ数が 0の場合には、前記電圧制御発振器の発振周波数を下げ、前記 タイマ信号が出力された場合には、前記電圧制御発振器の発振周波数を上げ、前 記モード切替回路は、前記エッジ数が 1である判定結果を所定の回数だけ連続して 得られた場合に前記位相差信号を選択する。
[0060] また、本発明のクロック抽出回路は、入力データをサンプリングし、サンプリングデー タを出力するサンブラ回路を備え、前記エッジ数判定回路は、前記入力データに基 づ 、て前記入力データ列のエッジの有無を検出し、エッジ有無情報を出力するエツ ジ検出回路を有し、前記エッジ数判定回路は、前記サンプリングデータと前記エッジ 有無情報に基づ 、てエッジ数を判定する。
[0061] また、本発明のクロック抽出回路は、微調周波数比較回路を備え、前記微調周波数 比較回路は、 1シンボル中のライズエッジの位置のシンボル毎の変化量に応じて前 記発振器の発振信号の周波数と前記 1フレーム中の前記ライズェッジの周期に基づ く周波数との周波数ずれ量を算出し、前記周波数ずれ量に応じた制御信号を前記 前記電圧制御発振器に出力する。
[0062] また、微調周波数比較回路は、前記 1シンボルにおけるスタートビットとストップビット とを推定する推定回路を備え、前記スタートビット及び前記ストップビットの 1シンボル 毎の変化量に応じて前記電圧制御発振器の前記発振信号の周波数と前記 1シンポ ル中の前記ライズエッジの周期に基づく周波数との周波数ずれ量を導出し、前記周 波数ずれ量に応じた制御信号を前記電圧制御発振器に出力するようにしてもよい。 発明の効果
[0063] 本発明によると、ブランキング期間中において、シリアルデータの 1シンボルあたりの ライズエッジの数が 1つのみに固定されているため、シリアルデータからクロックを抽 出する際の波形の劣化によるエラーの低減を図ることができ、安定したデータの伝送 を実現することができる。 [0064] また、本発明のデジタルデータ伝送システムによれば、送信ユニットから受信ユニット へのシリアルデジタルデータを一対の配線 (光ファイバを含む）を用いた簡単な構成 をもって高速なシリアルデジタルデータの伝送を行うことができる。そして、従来送信 ユニットと受信ユニットとの間で行われていたトレーニング信号及びァクノレッジ信号 を利用したシェイクハンド動作を必要としないという優れた効果を奏する。なお、光フ アイバを用いる場合は、従来から、トレーニング信号、ァクノレッジ信号といったシエイ クハンド時に必要な双方向通信を行うことが困難であったので、本発明によると、シェ イクハンド動作が不要となり、配線に光ファイバを用いる場合は、顕著な効果を奏す る。
[0065] また、本発明のデジタルデータ伝送システムは、ブランキング期間（通常、 Hsync、 Vsync)に周波数の低!、データ (音声データ等）を送信することができる。
[0066] また、本発明のデジタルデータ伝送システムによれば、シリアルデジタルデータにク ロックが埋め込まれているので、受信ユニットのクロック抽出回路に水晶発振器や外 部発振器からのクロック入力を必要とせず、シリアルデジタルデータによる画像サイズ が変化しても自動的に追随でき、又プラグ 'アンド'プレイにも対応できるという効果を 奏する。
[0067] また、本発明によれば、受信ユニットにリファレンスクロックを必要とせず、且つ受信側 力も送信側へ逆方向の伝送を行う必要がな 、ため、受信側にコモンモードドライバお よび送信側にコモンモード電圧検出回路を必要としな 、ことで、伝送システムのコスト アップ要因と伝送路の品質を下げる要因とを解消したクロック復元位相同期回路を提 供することが可能となる。
図面の簡単な説明
[0068] [図 1] 1シンボル内にライズエッジが複数存在する場合および 1シンボル内にライズェ ッジが 1つだけ複数存在するシリアルデータの図である。
[図 2]データ長の異なるデジタルデータを示した図である。
[図 3]本発明の一実施形態のデジタルデータ送信回路および受信回路並びにデジタ ルデータ伝送方法およびデジタルデータ伝送システムの概念を示す図である。
[図 4]本発明の一実施形態のシリアルデータの概要を示す図である。 圆 5]本発明の一実施態様における送信ユニットの回路構成を示す図である。
[図 6]本発明の一実施形態における第 1のエンコーダ回路 2504aの回路ブロック図で ある。
圆 7]本発明の一実施形態における組み合わせ論理回路 2504a— 1の回路構成を 示す図である。
圆 8]本発明の一実施態様における第 1のエンコーダ回路の回路図及び動作テープ ルである。
[図 9]本発明の一実施例のエンコード方法のフローチャートである。
圆 10]本発明の一実施態様における受信ユニットの回路構成を示す図である。 圆 11]本発明の一実施形態における第 1のデコーダ回路 2524aの回路図である。 圆 12]本発明の一実施形態における第 2のデコーダ回路 2524bの回路図である。 圆 13]本発明の一実施形態における第 1Z第 2のデコーダ判別回路 2524cの回路 図である。
[図 14]本発明の一実施形態におけるデコード方法のフローチャートである。
圆 15]本発明の一実施形態における DEフィルタの回路図及び動作説明図である。 圆 16]本発明の受信回路であるクロック抽出回路の回路構成を示すノ、一ドゥエアブ ロック図である。
[図 17]画像表示の 1ライン分のシリアルデータ構成図である。
[図 18]ブランキング期間中のシリアルデータの立ち上がりの数と、電圧制御発振器の 周 Tvcoとの関係図である。
圆 19]アクティブ期間中のシリアルデータの立ち上がり数と、電圧制御発振器の周期 との関係図である。
[図 20]クロックの抽出のプロセスを示すフローチャートである。
[図 21]電圧制御発振回路の回路構成を示すノヽードゥエアブロックと各クロック間のタ イミングを示す図である。
[図 22]サンブラの入出力信号のシリアルデータとサブクロックとのタイミングチャート、 およびサンプリング結果のタイミングチャートである。
[図 23]エッジ数判定回路の回路構成を示すノヽードゥエアブロック図である。 [図 24]エッジ検出回路の回路構成を示すノヽードゥエアブロック図と入出力信号のタイ ミングチャートである。
[図 25]周波数差検出回路の回路構成を示すノ、一ドゥエアブロック図である。
[図 26]タイマの回路構成を示すハードウェアブロック図と各信号のタイミングチャート である。
[図 27]チャージポンプの構成を示す回路ブロック図である。
[図 28]制御回路の回路構成を示すノヽードゥエアブロック図、そのタイミングチャートお よび制御動作状態遷移図である。
[図 29]クロック抽出のプロセスでの電圧制御発振器の周波数の時間変化である。
[図 30]デジタルデータをシリアル伝送した際に生じるデータエラーを説明した図であ る。
[図 31]データエラーが生じないデジタルデータのシリアル伝送を説明した図である。
[図 32]本発明の一実施例のエンコード方法のフローチャートである。
圆 33]本発明の一実施例におけるエンコーダ回路の回路構成図である。
圆 34]本発明の一実施例における評価関数の回路構成図である。
[図 35]本発明の一実施例のエンコード方法のフローチャートである。
[図 36]本発明の一実施例のクロック復元位相同期回路 2600の回路構成を示すノヽー ドゥエ ブロック図である。
圆 37]本発明の一実施例における微調周波数比較回路 80の回路ブロック図である。 圆 38]本発明の一実施例のエッジ抽出回路 80aの回路構成を示す図である。
[図 39]本発明の一実施例の StartZStop推定回路 80bの回路構成を示す図である 図 40]本発明の一実施例の周波数検出回路 80cの回路構成を示す図である。
図 41]本発明の一実施例の送信ユニット 3000の概略構成図である。
図 42]本発明の一実施例の CRD検出回路 3000の回路構成を示す図である。
図 43]本発明の一実施例の第 1のエンコーダ回路の回路構成を示す図である。 図 44]本発明の一実施例のシリアルデジタルデータを示す図である。
図 45]本発明の一実施例を示す図である。 圆 46]本発明の一実施例を示す図である。
[図 47]本発明の一実施例における送信ユニットを示す図である。
[図 48]本発明の一実施例におけるエンコーダ回路を示す図である。
[図 49]本発明の一実施例における受信ユニットを示す図である。
[図 50]本発明の一実施例におけるデコーダ回路を示す図である。
[図 51]本本発明の一実施例における送信ユニットを示す図である。
圆 52]本発明の一実施例を示す図である。
[図 53]本発明の一実施例のシリアルデジタルデータを示す図である。
[図 54]本発明の一実施例における受信ユニットを示す図である。
[図 55]本発明の一実施例における DEフィルタを示す図である。
[図 56]本発明の一実施例のシリアルデジタルデータを示す図である。
圆 57]本発明の一実施例を示す図である。
[図 58]本発明の一実施例における DCバランスエンコーダ回路を示す図である。 圆 59]本発明の一実施例を示す図である。
圆 60]本発明の一実施例を示す図である。
[図 61]本発明の一実施例における送信ユニットを示す図である。
[図 62]本発明の一実施例における受信ユニットを示す図である。
[図 63]本発明の一実施例のシリアルデジタルデータを示す図である。
[図 64]本発明の一実施例におけるクロック抽出回路を示す図である。
[図 65]シリアルデータ伝送システムのシステム構成例を示す図である。
[図 66]アクティブマトリクス型の液晶ディスプレイに用いられる画像データの構成を示 す図である。
[図 67]従来のデジタルデータのシリアル伝送を示す図である。
[図 68]本発明の一実施例のシリアルデジタルデータを示す図である。
[図 69]本発明の一実施例のシリアルデジタルデータを示す図である。
[図 70]本発明の一実施例におけるシリアルデータとサンプリングクロックとの関係を示 すタイミングチャートである。
符号の説明 401 送信ユニット
402 シリアル化回路
403 位相同期回路
404 エンコーダ回路
405 スィッチ回路
406 出力バッファ
411 入力色データ
412 入力同期データ
414 人力クロック
415 シリアルデータ
421 受信ユニット
422 パラレル化回路
423 クロック抽出回路
424 デコーダ回路
425 スィッチ回路
426 スィッチ回路
427 入力バッファ
431 出力色データ
432 出力同期データ
434 出力クロック
2501 送信ユニット
2502 シリアルイ匕回路
2503 位相同期回路
2504 エンコーダ回路
2505 スィッチ回路
2506 出力バッファ
2511 入力色データ
2512 入力同期データ 2514 人力クロック
2515 シリアノレデータ
2521 受信ユニット
2522 パラレルィ匕回路
2523 クロック抽出回路
2524 デコーダ回路
2525 スィッチ回路
2526 スィッチ回路
2527 入力バッファ
2531 出力色データ
2532 出力同期データ
2534 出力クロック
10 位相比較回路
20 ループフィルタ
30 電圧制御発振器
40 サンプラ
50 周波数比較回路
51 エッジ数判定回路
52 周波数差検出回路
53 タイマ
60 チャージポンプ
70 制御回路
200 受信回路 (クロック復元位相同期回路) 300 シリアルデータ
PLLCLK PLLクロック
SUBCLK サブクロック
DetCLK エッジ検出クロック
NEDG0 ライズエッジ数 0 NEDG1 ライズエッジ数 1
FQDEN 周波数比較イネ一ブル信号
PHDEN 位相比較イネ一ブル信号
FQDRQ 周波数比較要求信号
TIM 1ラインスキャン以上の時間を示す信号
CLK システムクロックタイマ
発明を実施するための最良の形態
[0070] 以下、本発明を実施するための最良の形態 (以下、実施形態という）について、図面 に基づいて説明する。図 3に、本実施の形態に係るデータ送信回路および受信回路 、並びにそれらを用いたデータ伝送方法およびそのシステムを示す。この送信回路 は、送信用 LSIとしてパッケージされ、またこの受信回路は、受信用 LSIとしてパッケ ージされ得る。
[0071] 送信ユニット (送信回路） 2501は、第 1の入力情報 2511 (本実施の形態においては 、入力色データ（RI5〜RIO、 GI5〜GIO、 BI5〜： BIO) )、および第 2の入力情報 251 2 (入力同期データ（Hsyncl (入力水平同期データ）、 Vsyncl (入力垂直同期データ )、 CTRLI (入力コントロール)）、第 1の入力情報と第 2の入力情報の切替信号 DEI ( 入力選択信号 (入力データネーブル) )をシリアルイ匕したシリアルデータ 2515を受信 ユニット 2521に送信する。このシリアルデータ 2515には、入力クロック 2514の情報 が埋め込まれている。
[0072] 受信ユニット（受信回路） 2521は、送信ユニット 2501から送信されたシリアルデータ 2515を受信し、パラレル化して、第 1の出力情報 2531 (出力色データ (RO5〜RO0 、 GO5〜GO0、 B05〜： BOO) )、第 2の出力情報 2532 (HsyncO (出力水平同期デ ータ）、 VsyncO (出力垂直同期データ）、 CTRLO (出力コントロール）、 DEO (出力 選択信号（出力データネーブル)））および出力クロック 2534に復元して出力する。
[0073] 送信ユニット 2501は、シリァル化回路2502
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L回路： Phase Locked Loop回路）、第 1のエンコーダ回路 2504a (Encoderl) 及び第 2のエンコーダ回路 2504b (Encoder2)、スィッチ回路 2505並びに出力バッ ファ 2506 (Output Buffer)を有して!/、る。 [0074] また、受信ユニット 2521は、パラレル化回路 2522 (De— serializer)、クロック抽出 回路（CDRPLL回路： Clock Data Recovery Phase Locked Loop回路） 25 23、第 1のデコーダ回路 2524a (Decoderl)及び第 2のデコーダ回路 2524b (Dec oder2)、第 1のスィッチ回路 2525及び第 2のスィッチ回路 2526並びに入力バッファ 2527 (Input Buffer)を有している。なお、出力バッファ 2506および入力バッファ 2 527は必要に応じて設ければよい。また、本実施形態においては、第 1の入力情報 2 511である入力色データについては、 RGB各色のデータ力 それぞれ 6ビットである 例を示している力 本発明は、 8ビットの RGBデータや 10ビットの RGBデータ等にも 適用でき、本発明は特定の RGBデータビット数に限定されない。また、受信ユニット 2 521において、第 1のデコーダ回路 2524a、第 2のデコーダ回路 2524b、第 1のスィ ツチ回路 2525及び第 2のスィッチ回路 2526は、これらの回路が協調して第 1の出力 情報 2531及び第 2の出力情報 2532を分離、生成する機能を果たすので、これらの 回路を併せて情報分離回路と言うこともある。なお、第 1の入力情報 2511は第 2の出 力情報 2531に対応しており、第 2の入力情報 2512は第 2の出力情報 2532に対応 している。
[0075] 送信ユニット 2501においては、第 1の入力情報 2511及び第 2の入力情報 2512で ある入力同期データが、それぞれ、第 1のエンコーダ回路 2504a及び第 2のェンコ一 ダ回路 2504bに入力され、エンコードされる。スィッチ回路 2505は、 DEIを入力選択 信号として使用し、 DEIが Highの場合は第 1のエンコーダ回路 2504aによってェンコ ードされた第 1の情報 2511を選択し、 DEIが Lowの場合は第 2のエンコーダ回路 250 4bによってエンコードされた第 2の情報 2512を選択してシリアルイ匕回路 2502へ出 力する。入力クロック 2514は位相同期回路 2503で多相クロックに変換され、シリア ル化回路 2502はこの多相クロックを用いてスィッチ回路 2505の出力をシリアル化し シリアルデータ 2515を生成し、出力バッファ 2506を通して出力する。
[0076] 送信ユニット 2501の第 2のエンコーダ回路 2504bは、第 2の情報（HSYNCI、
VSYNCIおよび CTRLI)をエンコードする。その際、第 2のエンコーダ回路 2504bは、 データを順にシリアル化（単純シリアル化）した際に 1シンボル内で時間的に先に来る 信号を MSBとすると、 MSBの値が LSBの値以上となるようにエンコードし、スィッチ回路 2505へ出力する。第 2の情報期間 (本実施形態においては、ブランキング期間（DE I = "Low")のとき、第 2のエンコーダ回路 2504bの出力データがスィッチ回路 2505 によって選択され、シリアル化回路 2502により MSBから LSBに順次シリアル化されて 出力される。従って、 DEIが Lowの場合、シリアルイ匕回路 2502によりシリアルイ匕された データは、 1シンボルにおいて時間的に早い方が高いレベルになっているため、シン ボルの切り替わり時のみライズエッジが生じることになる。
[0077] また、送信ユニット 2501の第 1のエンコーダ回路 2504aは、第 1の入力情報 2511を 複数のモード (入力を出力に対応させる対応関係）のうち何れかのモードでェンコ一 ドし、スィッチ回路 2505へ出力する。第 1の情報期間 (本実形態においては、ァクテ イブ期間（DEI = "High") )のとき、第 1のエンコーダ回路 2504aの出力データがスィ ツチ回路 2505によって選択され、シジ ノレィ匕回路 2502により MSB力ら LSBに j噴次シ リアル化されて出力される。この第 1のエンコーダ 2504aにおけるエンコード方法に ついては、後述する。
[0078] 受信ユニット 2521においては、まず、クロック抽出回路 2523カンリアルデータ 2515 力も出力クロック（CLKO) 2534及び多相クロックを復元する。次に、パラレルィ匕回路 2522は多相クロックによりシリアルデータ 2515をパラレル信号に変換する。このパラ レル信号は第 1のデコーダ回路 2524a、第 2のデコーダ回路 2524b及び第 lZ第 2 のデコーダ判別回路 2524cに入力され、デコードされる。第 1のスィッチ回路 2525 は、 DEIが Highの時にアクティブとなり、第 1のデコーダ回路 2524aの出力パラレルデ 一タを第 1の出力情報 2531 (出力色データ（RO5〜RO0、 GO5〜GO0、 BO5〜BO0) )として出力し、 DEIが Lowの時は Lowレベルを出力する。また、第 2のスィッチ回路 25 26は、 DEIが Lowの時にアクティブとなり、第 2のデコーダ回路 2524bの出力パラレル データを第 2の出力情報 2532 (出力同期データ）として出力する。また、 DEIが High の時には出力を保持することが好ましい。これは、 DEが Highの期間中に同期データ は変化しないためである。
[0079] 次に図 4を参照して、本実施形態のデジタルデータ伝送システムのパラレルデータの エンコード方法について説明する。図 4 (A)および (B)に、パラレルで入力された第 1 の情報である各 6ビットの入力色データ（RI5〜RI0、 GI5〜GI0、 BI5〜： BI0)及び第 2の情報である入力同期データ（Hsyncl、 Vsyncl、 CTRLIが、送信ユニット 2501に おいてエンコードされ、シリアル化されたシリアルデータ 2515の信号波形の例を示 す。
図 4 (A)に示すように、 DEI = "Low"即ちブランキング期間において、シリアルデー タ 2515の 21ビットで構成される 1シンボルは、 MSBであるスタートビット（Start)と LS Bであるストップビット（Stop)の間に Hsyncl、 Vsynclおよび CTRLIの情報が埋め 込まれている。この Hsyncl、 Vsynclおよび CTRLIの 3ビットの情報は、エンコーダ 回路 2504において、順にシリアルイ匕された後にパルス幅変調（PWM)データとなる ようにエンコードされる。すなわち、スタートビットを" High"としたときには、 Hsyncl、 Vsynclおよび CTRLIの 3ビットの情報を" High"ビットパルスの時間幅に変調する。 図 4 (A)に示す例では、 2ビット幅を単位として 0から 7 (0から 14ビット幅）のパルス幅 変調を行っている。図 4 (A)では、この 14ビット幅のパルス幅変調信号を、 1シンボル の MSBのスタートビットから 4ビット目力も埋め込んでいる例を示した力 スタートビッ トのレベルと同じレベルのビットから開始し、 1シンボルの終了までに 14ビット幅が収 まればどのビットから埋め込むものとしてもよい。例えば、 1シンボルの MSBのスター トビット力ら 4ビット目力 PWMデータを埋め込んだ場合には、 1シンボルの終端部に はストップビットを含めて PWMデータでな!、ビットが 3ビット存在する。この終端部の 3 ビットは、ストップビットと同じ" Low"レベルである。このようにシリアル化されたシリア ルデータ 2515は、図 4 (A)に示すように 1シンボル中のライズエッジが 1つしか存在し ないデータ構成となる。以上、スタートビットが" High"で、ストップビットが" Low"で、 PWM変調データが "High"のパルス幅である例を説明したが、 1シンボル中のライズ エッジが 1つしか存在しないデータ構成とできれば、スタートビット、ストップビット、お よび PWM変調ビットのレベルはこの例に限らな!/、。すなわち、例えばスタートビットが "Low"、ストップビットが "High"、および PWM変調ビットが "Low"としたシリアルデ ータであっても、 1シンボル中のライズエッジが 1つしか存在しないデータを構成する ことができ、このようなシリアルデータも本発明のシステムに用いることができる。また、 図 4 (A)に示す例では、 PWMデータを 2ビット単位で構成するものとした力 PWM データは 2ビット以外の単位、例えば 1ビット幅単位で構成しても良い。なお、 DEI = " Low"の場合は、第 1の入力情報を構成するデジタルデータのパルス幅の 21倍の周 期で、第 2の入力情報がパルス幅変調されることになる。
[0081] Hsyncl、 Vsynclおよび CTRLIの情報が埋め込まれた PWM信号以外の 2パターン には、他の情報を埋め込むこともできる。たとえばこの 2パターンに音声情報を埋め込 むことも可能である。
[0082] 次に、 DEI = "High"即ちアクティブ期間においては、図 4 (B)に示すようにシリアル データ 2515の 1シンボルは、スタートビット（Start)、エンコードされた第 1の入力情 報（RI5〜RIO、 GI5〜GIO、 BI5〜： BIO)からなるシリアルデジタルデータ D< 17 : 0 >、及び 1ビットのエンコードビット En (エンコードモード識別情報とも言う。）、および ストップビット（Stop)の順でシリアライズされたデータによって構成されて 、る。 DEI = "High"の場合に、 1シンボル中のライズエッジが 2つ以上存在するシリアルデータ とするために、第 1のエンコーダ回路 2504aは、第 1の入力情報を、図 4 (B)に示すよ うに、アクティブ 1モード (ACTV symbolZl)及びアクティブ 2モード（ACTV sym bol/2)の何れかのモードでエンコードし、シリアル化させる。本実施例においては、 1シンボル中のライズエッジの数、即ち遷移の数が 2以上になるように、アクティブ 1モ ードとアクティブ 2モードの何れかのエンコードモードが選択される。
[0083] 本実施例においては、図 4 (B)に示すとおり、シリアルデータ 2515において、 2通り のいずれのエンコードモードによりエンコードされたデータであるかを区別するために 、エンコードビットを有する。本実施例では、エンコードビットの一例として、アクティブ 1モードでエンコードされた場合は、ストップビット（stop)の前にエンコードビット（En) としてデータ" 1"が付加され、またアクティブ 2モードでエンコードされた場合は、ストツ プビット（stop)の前にエンコードビット（En)としてデータ" 0"が付加されるようにし、ァ クティブ 1モードでエンコードされたデータとアクティブ 2モードでエンコードされたデ 一タとを判別できるようにして 、る。
[0084] また、本発明にお 、て、 DEI = "Low"の場合は、 1シンボル中のライズエッジの数が 1であるので、 DEI = "High"の場合は、 1シンボル中のライズエッジの数が 1とならな V、ようにアクティブ 1モードとアクティブ 2モードとの何れかのエンコードモードが選択 され、シリアルデータが作成される。 [0085] 図 4に示すとおり、本実施形態においては、アクティブ 2モードによってエンコードさ れたシリアルデータは、アクティブ 1モードによってエンコードされたシリアルデータに 対して、 2ビット毎に 2ビットずつ反転させる構成を採っている。即ち、アクティブ 1モー ドによってエンコードされたシリアルデータ D< 17 : 0>に対して、アクティブ 2モード によってエンコードされたシリアルデータは、 D< D17,D16,反転 D15,反転 D14,D1 3,D12, ' ' 'D5,D4,反転 D3,反転 D2,D1,D0>といった構成を採る。なお、ァクティ ブ 1モードとアクティブ 2モードによるエンコードの方法は、これに限定されるわけでは なぐ 1シンボル中のライズエッジ即ち遷移の数が 2以上となるようなエンコード方法が 適用され得る。
[0086] (送信ユニット）
ここで、図 5を用 、て本発明のデジタルデータ伝送システムの送信ユニット 2501の構 成及び各構成要素の接続構成について説明する。図 5に示すとおり、スィッチ回路 2 505には、第 1のエンコーダ回路 2504a及び第 2のエンコーダ回路 2504bからの出 力が入力される。スィッチ回路 2505は、 20個のマルチプレクサを有している。なお、 図 5に示すとおり、本実施形態においては、第 1のエンコーダ回路 2404aからの 18ビ ット（ENCD1〜18)の出力と、第 2のエンコーダ回路 2504bからの 7ビットの出力がス イッチ回路 2505に入力される。
[0087] 次に図 6を参照する。図 6は、本実施形態における第 1のエンコーダ回路 2504aの回 路ブロック図を示す。第 1のエンコーダ回路 2504aは、組み合わせ論理回路 2504a —1及び判定回路 2504a— 2を有している。第 1の入力情報 2511 (Dく 17 : 0»は 、組み合わせ論理回路 2504a— 1及び判定回路 2504a— 2へ入力される。判定回 路 2504a— 2は、第 1の入力情報 2511に基づき、アクティブ 1モード及びアクティブ 2 モードのうち何れのモードで第 1の入力情報 2511をエンコードするかを判定し、この 判定に基づいた判定信号を出力する。本実施形態において、判定回路 2504a— 2 が出力する判定信号は、組み合わせ論理回路 2504a— 1にアクティブ 1モードのェ ンコードをさせる場合には" High"レベルの信号であり、アクティブ 2モードのェンコ一 ドをさせる場合には" Low"レベルの信号としている。この判定信号は、エンコードビッ ト Enとしても用いられる。組み合わせ論理回路 2504a— 1は、第 1の入力情報 2511 を、判定信号に応じてアクティブ 1モード又はアクティブ 2モードでエンコードし、出力 する。また、判定回路 2504a— 2は、第 1の入力情報 2511のみカゝらではなぐ第 1の 情報の伝送周波数、 EMI量、第 1の情報の 1シンボルのシリアルデジタルデータ及び 第 2の情報のパルス幅変調信号の SN比又はエラーレートのうち少なくとも一つに基 づいて評価するようにしてもよい。この場合、判定回路 2504a- 2は、第 1の入力情 報以外に、これらの情報を取得する。このような構成をとることにより、第 1のェンコ一 ダ回路 2505aは、第 1の情報の伝送周波数、 EMI量、第 1の情報の 1シンボルのシリ アルデジタルデータ及び第 2の情報のパルス幅変調信号の SN比又はエラーレート が良くなるモードでエンコードを行うことができ、総合的に伝送特性を向上させること ができる。
[0088] なお、本実施の形態においては、第 1のエンコーダ回路 2504aは、アクティブ 1モー ド及びアクティブ 2モードの 2つのモードのうち何れかのモードによってデータをェン コードするようにしている力 本発明においては、これに限定されるわけではなぐ組 み合わせ論理回路 2504aは、 2以上のエンコードモード（例えば、 n個のモード）を有 し、そのうち何れかのモードでデータをエンコードするようにしてもよい。この場合、判 定回路 2504a— 2は、（log n)ビットの判定信号を生成し、組み合わせ論理回路 250
2
4a— 1に出力することになる。ここで、エンコードモードの相違は、入力と出力との対 応関係が相違していることを意味する。したがって、エンコードモードが異なれば、入 力と出力との対応関係が異なっている。
[0089] 次に図 7を参照し、第 1のエンコーダ回路 2504aの組み合わせ論理回路 2504a— 1 の回路構成について説明する。組み合わせ論理回路 2504a— 1は、第 1の入力情 報 2511のビット数に対応した数の排他的論理和回路 (XOR回路)及びスィッチ回路 を有している。各スィッチ回路には、アクティブ 1モードに対応したデータ及びァクティ ブ 2モードに対応したデータが入力される。各スィッチ回路は、判定回路 2504a— 2 力 の判定信号によって、アクティブ 1モードに対応したデータ又はアクティブ 2モー ドに対応したデータを選択し、各 XOR回路へ出力する。各 XOR回路には、第 1の入 力情報 2511及び各スィッチ回路力 の出力が入力され、各 XOR回路によって論理 演算される。各 XOR回路の出力は第 1のスィッチ回路 2525へ入力される。 [0090] 次に、図 8 (A)および (B)を参照し、第 2のエンコーダ回路 2504bの動作について説 明する。図 8 (A)に、本実施形態の第 2のエンコーダ回路 2504bの回路構成及びそ の 7ビットの出力（SYNC[0]〜SYNC [6])を示す。また、図 8 (B)には、本実施形態 の第 2のエンコーダ回路 2504bに入力される Hsync、 Vsyncおよび CTRLIとその出 力データ (SYNC [0]〜SYNC [6] )のデータテーブルが示されて!/、る。
[0091] 図 8 (B)のデータテーブルに示すとおり、第 2のエンコーダ回路 2504bからの出力デ ータ（SYNC[0]〜SYNC[6])は、入力データ Hsync、 Vsyncおよび CTRLIを入 力したときに、遷移の数が制限された形となっている。言い換えると、最上位ビット (M SB)を Hsyncl、最下位ビット（LSB)を CTRLIとする 3ビットのデータ {Hsync、 Vsyn c、 CTRLI}を 7ビットのデータ {SYNC [0] (最上位ビット）〜 SYNC [6] (最下位ビッ ト） }にエンコードする際に、当該 3ビットのデータが 1増す毎に、当該 7ビットのデータ の最上位ビットから順に" High"データが出力され続けるようにエンコードする。さらに 言い換えると、 7ビットのデータ {SYNC [0] (最上位ビット）〜 SYNC [6] (最下位ビッ ト） }において常に上位ビットの値が下位ビットの値以上であるデータが出力されるよう にエンコードする。このような出力形態は一般的には" Thermo— Code (サーモコー ド），，と言われており、このようなエンコードは" Thermo— Code (サーモコード），，型の エンコード、また、このようなエンコーダは" Thermo— Code"型のエンコーダと言わ れている。
[0092] 本発明のデータ伝送方法およびそのシステムにおける第 2のエンコーダ回路 2504b は、サーモコード型の出力形態をとる。なお、第 2のエンコーダ回路 2504bの回路構 成については、図 8 (A)に示すものに限定されるわけではなぐサーモコード型の出 力形態をとる回路構成であれば如何なる回路構成をとつてもよい。力べして、 1シンポ ル内にライズエッジ力 1つのみ生成される。
[0093] ここで、再度図 5を参照する。第 1のエンコーダ回路 2404aからの出力データ（ENC Dl〜19)並びに第 2のエンコーダ回路 2404bからの出力データ（SYNC[0]〜SY NC [6])及び DEI (入力データイネ一ブル）は、スィッチ回路 2505へ入力される。ス イッチ回路 2505は、入力される DEIに基づき、 DEI = "High"のときは、第 1のェンコ ーダ回路 2404aからの出力データ（ENCD1〜19)を選択し、また、 DEI = "Low"の ときは、第 2のエンコーダ回路 2404bからの出力データ（SYNC [0]〜SYNC [6] )を 選択して、シリアル回路 2502〖こデータ（SRO〜SR19)を出力する。
[0094] 位相同期回路 2503は、入力クロック 2514に基づき位相の異なる複数のクロックを形 成し、シリアルイ匕回路 2502へ出力する。
[0095] シリアルイ匕回路 2502は、入力されるデータ（SRO〜SR19)を位相同期回路 2503か ら入力される位相の異なる複数のクロックに基づきシリアル化し、シリアルデータ 251 5を形成し、出力バッファ 2506を通して受信ユニット 2521へ出力する。このシリアル データ 2515の形成において、 1シンボルの先頭に" High"のスタートビットと、後尾に "Low"のストップビットを形成するために、シリアルイ匕回路 2502には、 "High"レベル と" Low"レベルの信号が入力される。
[0096] ここで、本実施形態のデータ伝送システムにおける入力情報に応じたエンコードモー ドの仕分けについて、図 9を参照しながら詳細に説明する。図 9に、本実施形態に係 るエンコードモードの仕分け方法のフローチャートを示す。
[0097] まず、入力情報（パラレルデータ）の DEIが" High"か" Low"か判断する（ステップ S 1 ；)。ステップ S1において、 DEI = "Low"の場合は、第 2の情報（Hsyncl、 Vsynclお よび CTRLI)を、順にシリアルイ匕したときにパルス幅変調（PWM)信号となるようにェ ンコードする。このエンコードによれば、シリアルイ匕した後に、 1シンボル中のライズェ ッジの数が 1つしか存在しないデータ構成をとるようにできる (ステップ S2)。以上によ り第 2の情報のデータのエンコードが終了する（ステップ S3)。
[0098] ステップ S1において、 DEI = "High"の場合は、入力色データ（RI5〜RI0、 GI5〜G 10、 BI5〜BI0)をエンコードする際、アクティブ 1モードでエンコードし、その前後に 互いに符号の異なるスタートビットとストップビットとを付加したシリアルイ匕をすると 1シ ンボル中にライズエッジの数が 1つとなるかどうかを判断し (ステップ S4)、 1シンボル 中にライズエッジの数が 1つとなる場合は、第 1の情報（RI5〜RI0、 GI5〜GI0、 BI5 〜： BIO)をアクティブ 2モードでエンコードし (ステップ S 5)、データのエンコードを終了 する（ステップ S6)。一方、 1シンボル中にライズェッジの数が 2つ以上となる場合は、 ステップ 7の処理を行う。ステップ 7においては、第 1の情報（RI5〜RI0、 GI5〜GI0、 BI5〜BI0)をエンコードする際、アクティブ 2モードでエンコードし、その前後に互い に符号の異なるスタートビットとストップビットとを付加したシリアルイ匕をすると 1シンポ ル中にライズエッジの数が 1つとなるかどうかを判断し (ステップ S7)、 1シンボル中に ライズエッジの数が 1つとなる場合は、第 1の情報（RI5〜RIO、 GI5〜GIO、 BI5〜： BI 0)をアクティブ 1モードでエンコードし (ステップ S8)、データのエンコードを終了し (ス テツプ S9)、 1シンボル中にライズエッジの数が 2つ以上となる場合は、ステップ S10 の処理を行う。
[0099] 以上、第 1の情報である入力色データを単純シリアル変換し、その前後に互いに符 号の異なるスタートビットとストップビットとを付加したときに、ライズエッジ数が 1である かについて評価を行い、判定するものとした力 スタートビットとストップビットとを考慮 せず、第 1の情報である入力色データを単純シリアル変換した場合のシリアルデータ を評価してもよい。この場合、ライズェッジの数が 0であるカゝ否カゝ判定することになる。
[0100] ステップ S10においては、アクティブ 1モード又はアクティブ 2モードの何れのモード でエンコードするかを所定の評価関数によって評価し、その評価に基づ ヽてァタティ ブ 1モードでエンコードする（ステップ S8) 、アクティブ 2モードでエンコードする（ス テツプ S5)か判定する。このエンコードにより第 1の情報のデータのエンコードが完了 する（ステップ S9又はステップ S6)。なお、ステップ S10においては、アクティブ 1モー ド又はアクティブ 2モード何れのモードでエンコードした場合であっても、 DEI = "Lo w"である場合のシリアルデータ（ライズエッジの数が 1つ）と同一にはならない。
[0101] 以上のようなエンコード処理を行うことによって、 DEI = "Low"の場合と、 DEI = "Hi gh"の場合におけるエンコードされたデータからなるシリアルデータは、 1シンボル中 のライズエッジの数が 1つである力 （DEI = "Low"の場合）又は 1シンボル中のライズ エッジの数が 2つ以上であるか (DEI = "High"の場合）が明確に区別される。
[0102] 以上のように、パラレルで入力される第 1の情報 2511及び第 2の情報 2512がェンコ ードされた後、シリアル化され、シリアルデータ 2515として送信ユニット 2501から受 信ユニット 2521へ伝送される。このようにシリアル化されたシリアルデータの伝送に おいて、第 1の情報 2511のシリアルデータの 1シンボルを伝送する期間を第 1の期 間といい、第 2の情報 2512のシリアルデータの 1シンボルを伝送する期間を第 2の期 間という。したがって、第 1の期間における第 1の情報の単位時間あたりの情報量は、 第 2の期間における第 2の情報の単位時間あたりの情報量よりも多くなつている。
[0103] 以上、図 3に示す本実施形態においては、シリアルイ匕回路 2502の前段にスィッチ回 路 2505を配置し、先にスィッチ回路 2505力 第 1のエンコーダ回路 2504aによって エンコードされた第 1の情報 2511と第 2のエンコーダ回路 2504bによってエンコード された第 2の情報 2512とを DEIに基づいて選択した後、シリアルイ匕回路 2502がこれ ら選択されたデータを順にシリアルイ匕する構成とした。一方、シリアルイ匕回路 2502を スィッチ回路 2505の前段に配置し、第 1のエンコーダ回路 2504aによってェンコ一 ドされた第 1の情報 2511と第 2のエンコーダ回路 2504bによってエンコードされた第 2の情報 2512とをシリアルイ匕回路 2502においてそれぞれシリアルイ匕した後、スイツ チ回路 2505が第 1の情報のシリアルデータと第 2のシリアルデータとを交互に周期 的にシリアルイ匕する構成とすることもできる。
[0104] (受信ユニット）
図 10に、本実施形態の受信ユニット 2521の構成を示す。送信ユニット 2501から出 力されたシリアルデータ 2515は、入力バッファ 2527を通してパラレル化回路 2522 およびクロック抽出回路 2523へ入力される。クロック抽出回路 2523は、シリアルデ ータ 2515からクロックを抽出し、出力クロック 2534および位相の異なる複数のクロッ クを復元する。パラレルィ匕回路 2522は、クロック抽出回路 2523によって復元された 位相の異なる複数のクロックに基づき、シリアルデータ 2515をパラレル化し、その出 力データ（DSR0〜DSR20)を第 1のデコーダ回路 2524a、第 2のデコーダ回路 25 24b及び第 1Z第 2のデコーダ判別回路 2524cへ出力する。第 1のデコーダ回路 25 24aには、第 1の入力情報 2511に対応する出力データ (DSR1〜19)が入力され、 第 2のデコーダ回路 2524bには、出力データ (本実施形態においては、 DSR4、 DS R6、 DSR8、 DSR10、 DSR12、 DSR14、 DSR16)力入力される。また、第 lZ第 2 のデコーダ判別回路 2524cには、出力データ（DSR1〜19)が入力される。各デコ ーダ回路 2524a、 2524bは、入力されたデータをデコードし、それぞれ、第 1の入力 情報 2511及び第 2の入力情報に対応するデータをスィッチ回路 2525、 2526へ出 力する。
[0105] なお、受信ユニット 2521は、図 10に示すように、 DEフィルタ 2540及びフリップフロッ プ回路 2541を備えるようにしても良い。この場合、第 1Z第 2のデコーダ判別回路 25 24cの出力データは、 DEフィルタ 2540で処理され、その出力が第 1のスィッチ回路 2525及び第 2のスィッチ回路 2526へ入力される。なお、 DEフィルタ 2540の動作は 後に詳細に説明する。
[0106] ここで、本実施形態の第 1のデコーダ回路 2524aについて図 11を参照して説明する 。図 11に、本実施形態に係る第 1のデコーダ回路 2524aの回路構成図を示す。ェン コードビット（En)に対応する DSR〈19〉が、 "Low"=0の場合、アクティブ 2モードによる エンコード方法に対応させた所定のデータ（マスク" 001100· · · ·")と DSR〈1:18〉の排 他的論理和 (XOR)をとり、 Dく 17:0〉を第 1のスィッチ回路 2525へ出力する。また、 DSR〈19〉が" High"=lの場合、アクティブ 1モードのエンコードに対応して DSR〈1:18〉 をそのまま D〈17:0〉として第 1のスィッチ回路 2525へ出力する。
[0107] 次に、本実施形態の第 2のデコーダ回路 2524bの回路構成について図 12を用いて 説明する。第 2のデコーダ回路 2524bは、 12個の NOR回路、 1つの NAND回路お よび 2つのインバータ回路を有している。なお、第 2のデコーダ回路 2524bは、 "The rmo— code"化された同期信号をデコードする回路構成であればよぐ図 12に示す 回路構成に限定されるわけではない。
[0108] 次に、図 13を参照し、第 1Z第 2のデコーダ判別回路 2524cの回路構成について説 明する。第 1Z第 2のデコーダ判別回路 2524cは、パラレルィ匕回路 2522からの出力 データ（DSR1〜19)が入力される 18個の AND回路（1st stage)とそれらの出力が 入力される OR回路（2nd stage)を有している。 1st stageでは、 DSR〈1〉から DSRく 19〉までの各ビット間にライズエッジがあるかどうかを判定する。 2nd stageでは、 1st stageの出力に 1つでも Highがあれば DEI = "High"と判断して High" ( = "1")の DEOを出力し、 1st stageの出力に Highが 1つもなければ DEI = "Low"と判定し" Low" ( = "0")のDEOを出カする。同期がとれている状態では、 DSR〈20〉と DSR〈0〉 は、それぞれ、ストップビット（Stop)、スタートビット（Start)であるから、この間にライズ エッジ力 1個あることは確定しているため、結局、第 1Z第 2のデコーダ判別回路 252 4cにおいては、 1シンボル中にライズエッジが 1個ある力 それ以上あるかを判定して 、ることになる。 [0109] ここで、図 14を参照し、本実施形態の受信ユニット 2521におけるデコード方法をフロ 一チャートを用いて説明する。まず、パラレルィ匕回路 2522によってパラレルィ匕された 1シンボルのデータ中にライズエッジの数が 1であるかどうかを判断する（ステップ S1) 。ライズェッジの数が 1である場合は、この 1シンボルのデータは、第 2の情報（同期信 号（Hsyncl、 Vsyncl, CTRLI) )であるので、第 2のデコーダ回路 2524bは、これら 第 2の情報をデコードし (ステップ S2)、データのデコードが終了する (ステップ S3)。 一方、ライズェッジの数が 2以上である場合は、この 1シンボルのデータは第 1の情報 (色データ信号 (RI5〜RIO、 GI5〜GIO、 BI5〜： BIO) )であり、さらにエンコードビット (En)のデータ力 ' 1 "であるカノ' 0"であるかを判断する（ステップ S4)。第 1のデコーダ 回路 2524aは、エンコードビット（En)のデータが" 1"である場合に、パラレル化され た 1シンボルのデータをアクティブ 1モードのエンコードに対応したアクティブ 1モード でデコードし (ステップ S5)、エンコードビット（En)のデータが" 0"である場合は、パラ レル化された 1シンボルのデータをアクティブ 2モードのエンコードに対応したァクティ ブ 2モードでデコードし (ステップ S 7)、デコードが終了する（ステップ S6、 S8)。
[0110] 再度図 10を参照する。第 1のスィッチ回路 2525は、第 1のデコーダ回路 2524aから 入力されるデータを、クロック抽出回路 2523から入力される位相の異なる複数のクロ ックに基づき選択し、フリップフロップ回路 2542へ出力する。また、第 2のスィッチ回 路 2526は、第 2のデコーダ回路 2524bから入力されるデータを、クロック抽出回路 2 523から入力される位相の異なる複数のクロックに基づき選択し、フリップフロップ回 路 2542へ出力する。フリップフロップ回路 2542は、 19個のフリップフロップから成り 、第 1の出力情報（RO5〜RO0、 GO5〜GO0、 B05〜： BOO)及び第 2の出力情報（ HsyncO、 YsyncO、 CTRLO)を出力する。
[0111] このようにして、送信ユニット 2501にパラレルに入力される第 1の情報 2511、第 2の 情報 2512、 DEIおよび入力クロック 2514は、シリアルイ匕された後送信される。受信 ユニット 2521で受信されたシリアルデータは、ノ ラレル化された後、デコードされ、第 1の出力情報 2531、第 2の出力情報 2532、 DEOおよび出力クロック 2534に復元さ れて出力される。
[0112] 次に、図 15を用いて DEフィルタ 2540の動作について説明する。図 15 (A)に、 DE フィルタ 2540の回路構成を示し、図 15 (B)に、 DEフィルタ 2540におけるデータ（D EO、 DE1、 DE2、 DEO)のタイミングチャートを示す。本実施形態に係る DEフィルタ 2540は、 1つの OR回路及び 3つの AND回路からなる多数決回路 2540a及び 3つ
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[0113] DEI信号は、 1ビット分だけのパルス幅の信号ではなぐ数ビット続く信号である。従つ て、 DEI信号に 1ビット分だけのパルスがあればそれは真のデータでは無ぐエラー である。 DEフィルタ 2540はこのエラーを除去する。 DEフィルタ 2540は DEIを遅延 させるためのフリップフロップ回路と多数決回路 2540aで構成される。多数決回路 25 40aは 3つの入力のうちで 1が多ければ 1を、 0が多ければ 0を出力する。図 15 (B)に 示した波形例では、太線で示したエラーを多数決回路 2540でフィルタしている。図 1 5 (A)に示す回路構成をとることにより、 DEフィルタ 2540に入力される DE0にシリア ルデータの 1ビットのパルス幅のエラーを含んで 、ても、当該エラーを除去した DEO を出力することができる。以上、フリップフロップを直列に 2段接続し、 1ビット周期ず つタイミングをシフトさせた 3つの信号（DEO, DEI, DE2)の多数決を採るものとした 力 信号の多数決は 3つに限られない。例えば、フリップフロップを直列に 4段接続し 、 1ビット周期ずつタイミングをシフトさせた 5つの信号の多数決を採るものとしてもよ い。
[0114] (クロック抽出回路）
以下画像データの伝送を例に、図を用いて本発明の受信回路の実施例を詳細に説 明する。図 16は、本発明の受信回路であるクロック復元位相同期回路 (クロック抽出 回路）の回路構成を示すハードウェアブロック図である。このクロック抽出回路は、図 3におけるクロック抽出回路 2523に相当する。図 17は、送信側の送信ユニットで、パ ラレルの画像データがシリアルデータ化されて送信される、シリアルデータ構成を示 す図である。最初に、図 16に示されるクロック復元位相同期回路への入力信号であ るシリアルデータのデータ構成を説明する。図 17は、画像表示における 1ラインをス キャンするに必要なシリアルデータ構成を示し、任意の 1ライン期間（tLine)は、ブラ ンキング期間（tSync)およびアクティブ期間（tActive)力 成って!/、る。 、ずれにお いても、スタート Zストップの 1Z0で区切られた 21ビットが、 1シンボルとして伝送され る。位相同期に必要な位相比較は、このスタート Zストップを手力 sかりに行われる。
[0115] 入力データのブランキング期間（tSync)において、シリアルデータ 300の 1シンボル は、スタートビット（Start)、エンコードされた水平同期データ（Hsyncl)、垂直同期デ ータ（Vsyncl)およびコントロールデータ（CTRLI)、およびストップビット（Stop)の順 でシリアライズされたデータによって構成されている。具体的には、ブランキング期間 中のシリアルデータは、ライズェッジの周期が一定で、フォールエッジが Hsync、 Vsy ncおよび CTRLIによって変化するパルス幅変調された形になっている。
[0116] 一方、アクティブ期間（tActive)においては、シリアルデータ 300の 1シンボルは、ス タートビット（Start)、カラーデータビット（R、 G、 B各 6ビット）の 18ビットをエンコードし た 19ビット、およびストップビット（Stop)の順で、 21ビットがシリアライズされたデータ として構成されている。なお R、 G、 Bデータのエンコードは、シンボル内のライズエツ ジが 2以上になるように行われた後、シリアライズされている。本実施例においてシリ アルデータを構成するカラーデータは、それぞれ 6ビットの RGBデータであるとしたが 、これに限定されるわけではない。
[0117] 送信ユニット側力も送られてきたこのシリアルデータを、受信ユニット側でパラレルデ ータに変換する際のクロックの復元について、次に説明する。図 18は、ブランキング 期間におけるシリアルデータ 300の 1シンボル周期（To)内のシリアルデータの立ち 上がり（ライズェッジ)の数と、後述する電圧制御発振器の周期 (Tvco)との関係を示 す図である。シリアルデータ 300における 1シンボル中のライズエッジは、 1つしか存 在しないようにデータ構成が取られているため、 Toに比べて Tvcoが短い場合、即ち 電圧制御発振器の周波数 (fvco)が Toの周波数 (fo)より高 ヽ場合は、 Tvco内のラ ィズエッジの数（NEDG)は 1または 0となる。 fvco = foの場合は、 NEDG= 1となり、 fvcoく foの場合は、 NEDG= 1または 2となる。従って、 fvcoと foとの大小関係を NE DGを評価することで場合分けすることができる。
[0118] 図 19は、アクティブ期間におけるシリアルデータ 300の 1シンボル周期（To)内のシリ アルデータの立ち上がり（ライズェッジ)の数と、後述する電圧制御発振器の周期 (Tv co)との関係を示す図である。シリアルデータ 300における 1シンボル中のライズエツ ジは、 To >Tvcoの場合、即ち電圧制御発振器の周波数 (fvco)が Toの周波数 (fo) より高い場合は、ライズエッジの数 (NEDG)は 1以上または 0以上となる。 fvco = fo の場合は、 NEDG= 1以上となり、 fvcoく foの場合は、 NEDG= 1以上または 2以上 となる。従って、アクティブ期間においては、 NEDGだけ力も fvcoと foとの大小関係 を判断できない。
[0119] 以上の説明を基にして、周波数差を以下のように判別できる。
(1) NEDG = 0であれば、 fvco >fo
(2) NEDG = 1がある程度連続すれば、 fvco^fo (連続する数を Nとすれば、 fvco と foの差 foZNとなる。実施例においては、 N = 30〜50とする）
(3)ブランキング期間を経過したにもかかわらず、（1)、（2)が起きなければ、 fvco く fo (これは、後述する tTME期間中に必ずブランキングを経るように、 tLineよりも 十分長 TMEを設定することによる）
[0120] 図 20は、図 18、図 19で説明した fvcoの foとの大小関係と、 NEDGとの関係を基に クロックの復元を行うプロセスを示すフローチャートである。受信したシリアルデータを 、後述する電圧制御発振回路で生成されたサンプリングパルスでサンプリングする（ ステップ 100)。次にサンプリング結果に基づき Tvco内のシリアルデータのライズエツ ジの数をカウントし、 NEDG = 0か否かを判断する（ステップ 110)。 NEDG = 0でな ければ、 NEDG = 1の連続数（NNEDG1)が所定の数値 (NNEDGlth)以上か否 かを判断する (ステップ 120)。 NNEDG1が所定の数値以上の場合は位相比較ルー プのキヤプチャレンジに入ったと判断し、位相比較を開始する（ステップ 130)。ステツ プ 110において NEDG = 0であれば、 fvcoが高いと判断し、電圧制御発振回路の周 波数を下げ、タイマおよび NNEDG1をリセットし、再びサンプリングを続ける（ステツ プ 140、ステップ 170およびステップ 100)。ステップ 120において NEDG= 1の連続 数が所定の数値を超えて ヽな ヽ場合は、タイマが所定の時間（tTIM)を超えたカゝ否 かを判断する (ステップ 150)。所定の時間を超えた場合は、 fvcoが foより低いことを 意味するため、 fvcoを上げ、タイマおよび NNEDG1をリセットし、再びサンプリングを 続ける（ステップ 140、ステップ 170およびステップ 100)。ステップ 150において所定 の時間を超えな 、場合は、ステップ 100へ帰る。
[0121] このクロック復元プロセスフローの実施例を図 16に戻り説明する。図 16のクロック復 元位相同期回路 200の位相比較回路 10、ループフィルタ 20および電圧制御発振器 (VCO) 30で構成される位相比較ループにおいて、電圧制御発振器 30で生成され るサブクロックを分周した PLLクロック（PLLCLK)と、入力されたシリアルデータのシ ンボルマーク（スタートビットおよびストップビット）とが一致するように制御をかける。こ の位相比較ループが動作するためには、 PLLクロックの周波数 fvco力 シンボルの 周波数 foに十分近いこと、つまり、キヤプチャレンジ内にある必要がある。位相比較モ ードに入るに当たり、サンプラ 40、周波数比較回路 50、チャージポンプ 60、ループ フィルタ 20および電圧制御発振回路 30の周波数比較ループにお!、て、シリアルデ ータのライズエッジの数をカウントし、 NEDGを求め、電圧制御発振器の基本クロック (fvco)が位相比較ループのキヤプチャレンジ内に入るように制御を行う。
[0122] この周波数比較ループ制御モードについて説明する。送信されたシリアルデータを サンプリングするため、電圧制御発振回路 30はサンプリングのためのサブクロックを 生成する。図 21は、ロックした状態における電圧制御発振回路 30の回路構成ハード ウェアブロック図と各クロック間のタイミングチャートである。電圧制御発振回路 30は 2 倍のオーバーサンプリングを行うために、 1シンボルに対して 2 X 21 =42相のサブク ロック（SUBCLK)を出力する。ところで、本実施形態において電圧制御発振回路 3 0の発振器で 42相の多相クロックを作るのは回路面積等の問題のため、発振器で 14 相のサブクロックを作り、これを 1シンボルの 3倍の周波数で発振させている。また、入 力されたシリアルデータのシンボルマーク（スタートビットおよびストップビット）の周期 と一致するように制御される PLLクロック（PLLCLK)は、デバイダー 'ロジック回路に おいて、サブクロックの 1つを 3分周して生成される。後述するエッジ検出回路で Tvc o内のエッジの有無の判定に用いるエッジ検出クロック（DetCLK)も同様に分周、論 理処理されることで生成される。図 21 (b)は、サブクロック（0)〜サブクロック（13)の 1 4相のサブクロック力 シリアルデータに対して位相比較ループが働!、てロックされた 場合のタイミング関係を示している。簡単のため、以下、電圧制御発振回路 30の出 力を 3分周した周期を Tvcoとし、その逆数を fvcoとして説明する。
[0123] 図 16のサンプラ（パラレル化回路） 40は、図 21で説明したサブクロックを用いて、入 力されたシリアルデータをサンプリングする。図 22は、シリアルデータとサンプリング のサブクロックとのタイミング関係、およびサンプリング結果のタイミング関係を示した 図である。 14相力も成る各サブクロックが、 1シンボル周期あたり 3回サンプリングする ことで、 21ビットの 2倍である 42相のサンプリングを実現していることが分力る。
[0124] 周波数比較回路 50において、このサンプリング結果を基に、電圧制御発振器 30の 基本周波数 (fvco)とブランキング期間の 1シンボル周期 (To)の周波数 (fo)との関 係を比較し、 fo^fvcoとなるようチャージポンプ 60を介してループフィルタ 20へ制御 信号を送り、電圧制御発振回路 30の fvcoを制御する。
[0125] 周波数比較回路 50は、サンプリングされたライズエッジ数をカウントし、 1か 0かそれ 以外かを場合分けするエッジ数判定回路 51、 1ライン期間 (tLine)を超える時間のタ イミングパルスを作るタイマ 53、及びその場合分けとタイマ出力とを基に fvcoと との 差を検出する周波数差検出回路 52から成る。
[0126] 図 23は、エッジ数判定回路 51の回路構成を示すノヽードゥエアブロック図である。図 2 2で示したサンプリング結果の信号 SMPD (0)〜SMPD (42)の各々が、正および反 転信号として隣接する論理積回路にそれぞれ入力される。例えば図 22に示す波形 例において、 SMPD (14)、（15)、（16)のサンプル結果の信号はそれぞれ 0、 0、 1 となる。これを論理積回路に入力すると、第 16番目の論理積回路の入力が共に 1で あるため、 EDG (15)の出力は 1となる。 1シンボル周期に対して EDG (0〜20)力^と なるのはこれのみであるため、図 23—bのライズエッジ数が 1の判定回路（NEDG1) の論理和回路によりハイレベルが出力される。
[0127] 図 23 (a)においてサンプリング結果が全て 0であれば、 EDG (0〜20)は全て 0となり 、否定論理和回路により出力（NEDGOS)は 1となる。この場合、サンプリング結果だ けカゝら判断すると、電圧制御発振回路 30の発振器の基本周波数が非常に遅い場合 は、図 70に示すようにサブクロックの間隔がシリアルデータの 1ビットのパルス幅 Tbit より長くなるため、サンプリング時にライズェッジを取り損ない、ライズェッジを検出で きない場合が出てくる。この誤判断を避けるためエッジ検出回路 (EDGDET)により、 シリアルデータ力 直接ライジングエッジの有無を判定した結果 (EDGDETX)との 論理積を取ってライズェッジ数 0の判定をする。
[0128] ここで、エッジ検出回路 (EDGDET)について説明する。図 24は、エッジ検出回路（ EDGDET)の回路構成を示すハードウェアブロック図と入出力信号のタイミングチヤ ートである。図 24 (a)において、エッジ検出回路にはシリアルデータと図 21で示した エッジ検出クロック（DetCLK)とが入力され、 Tvcoの期間中のシリアルデータのライ ズエッジの有無を検出する。エッジ検出クロックは、 Tvcoの同期の信号である。図 24 (b)にタイムチャートを示す。フリップフロップ FF1の出力 EDGDETOは、シリアルデ ータのライズエッジを検出するど' High"になる。 FF1は、 DetCLK力 High"になる 毎にリセットされるため、 EDGDETOは DetCLKが" Low"の期間中のライズエッジの 有無を表している。 FF2では、 EDGDETOを DetCLKのライズエッジでラッチするこ とにより判断を確定させる。この信号を反転させて EDGDETXとして出力する。図 24 (b)に示すように、 DetCLKが" Low"期間中にシリアルデータにライズエッジがある 場合には、次の期間の EDGDETXは" Low"になり、ライズエッジがない場合は次の 期間の EDGDETXは" High"になる。
[0129] 以上によりエッジ数判定回路 51から、ライズェッジ数の判定結果である NEDGOおよ び NEDG1がそれぞれ出力され、 NEDGOは周波数差検出回路 52およびタイマ 53 に、 NEDG1は制御回路 70に入力される。図 25は、周波数差検出回路 52の回路構 成を示す回路ブロック図である。 NEDGOが入力されるということは、電圧制御発振 回路 30の発振器が発生する基本クロックの周波数が高 、ことを意味する。従って、 周波数差検出回路 52はこれを受けて、後述する制御回路 70からの周波数制御モー ドにあることを示す信号（FQDEN)との論理積を取って、図 16のチャージポンプ 60 へ周波数を下げるための周波数ダウン信号を出力する。
[0130] また、 NEDGOにもならず、 NEDG1が所定の回数以上連続せず、且つその状態が 1ラインスキャン以上の時間が経過することは、基本クロックの周波数が低いことを意 味する。従って周波数差検出回路 52は、 NEDGOのローレベルの反転信号、制御 回路 70からの位相制御モードに入れないために周波数制御モードを維持するため の信号 (FQDEN)と次に説明するタイマ 53からの所定の時間信号との論理積を取 つて、周波数を上げるための周波数アップ信号を出力する。図 25の回路は、ダウン 信号を優先した調停回路になっている。これはダウンの判定の方が、アップよりも確 度が高いためである（NEDG = 0であれば、必ず fvco>foと判定できるため）。 [0131] 図 26は、タイマの回路構成を示すノヽードゥエアブロック図と各信号のタイミングチヤ ートである。図 26 (a)において、 1ライン以上の時間が経過したことを示す信号を出力 するためのタイマ 53は、発振器のクロック（OSCCLK)をカウントして所定の時間（TI MO)を生成し、エッジ検出して、図 17の 1ラインスキャン時間（tLine)以上の時間を 示す信号 (TIM)を生成する。発振器は、周波数制御モードにあることを示す信号 (F QDEN)をィネーブル信号（Enable)とし、カウンタは、 FQDENと NEDGOの反転信 号との論理積をリセット信号 (RSTn)として用いている。 TIM信号の間隔は 1ラインより 十分長ければょ 、ため、 TIM信号の周期にはあまり高 、時間精度を要求されな 、。 したがって、発振器は、 RC発振器またはセラミック発振器など精度が低いものを使用 しても構わない。それぞれの時間関係を、図 26 (b)のタイミングチャートに示す。
[0132] 図 27は、チャージポンプ 60の回路構成を示す回路ブロック図である。チャージポン プ 60は、周波数差検出回路 52の出力を受けて、図 16のループフィルタ 20へ周波 数の制御を行う充放電電流パルスを出力する。この電流パルスは、電圧制御発振回 路 30のクロック（CLK)を基にパルス発生回路で生成される。周波数を上げるアップ 信号は、ダウン信号より頻度が低いため、アップ信号が入力された場合は、ダウン信 号で放電するよりも多く充電するようにする。例えば図 27では、パルスストレツチヤに よりアップ信号を伸長している力 充電電流を放電電流より大きくしても力まわない。 充電電流パルスと伸長されたアップ信号の論理積で充電電流パルス力 またダウン 信号との論理積で放電電流パルスが生成され、ループフィルタ 20へ出力される。電 圧制御発振回路 30は、ループフィルタ 20の電圧に応じた周波数で発振する。このよ うに、アップ信号が入力された場合に、ダウン信号で放電するよりも多く充電する、お よび、充電電流を放電電流より大きくすることにより、電圧制御発振回路 30の発振周 波数を速やかにキヤプチャレンジに入れることができる。
[0133] 図 28は、制御回路 70の構成を示す回路ブロック図、そのタイミングチャートおよび制 御動作を示す状態遷移図である。図 28 (a)において、制御回路 70はエッジ数判定 回路 51の NEDG1信号を受け、その連続数をカウンタでカウントし、所定の数値を超 えると CNEDG1を出力する。カウンタの後段にはステートマシンが接続されており、 この CNEDG 1と電源投入時ある 、は位相比較ループが弓 Iき込みできなくなった場 合に位相比較回路 10から出力される信号 (FQDRQ)とを受けて、位相比較イネ一 ブル信号（PHDEN)および周波数制御イネ一ブル信号 (FQDEN)を生成し、 PHD ENを位相比較回路 10へ、 FQDENを周波数差検出回路 52およびタイマ 53へ出力 し、位相比較ループと周波数比較回路とを切り替える。図 28 (c)は、ステートマシン の状態遷移図である。
[0134] 図 28 (b)において、 FQDRQにより FQDENが立ち上がり、周波数制御モードにクロ ック復元位相同期回路 200を設定する。カウンタにおいて、 NEDG1の数が所定の 数値を超えると CNEDGlの信号が立ち上がり、 FQDENをリセットすると共に PHDE Nを立ち上げ、位相比較制御モードにクロック復元位相同期回路 200を設定する。こ の状態遷移の様子を図 28 (c)に示す。
[0135] 図 29は、起動からロックするまでの電圧制御発振器 30の周波数変化を示したもので ある。最初は周波数比較モードになっており、電圧制御発振器 30の基本周波数 (fv co)が周波数比較回路 50により制御されて、ブランキング期間の 1シンボル周期 (To )の周波数 (fo)に漸近し、キヤプチャレンジに入り、ロックされる。 fvcoが foに対して 著しく低い場合は、タイマ 53の設定する時間間隔ごとに周波数が高められる。 foを超 えると、 NEDG = 0の検出ごとに周波数は低くなる。ある時点で、 NEDG= 1が連続 すると、制御回路 70に検出され、この数が所定の数値を超えるとキヤプチャレンジに 入ったと判断され、位相制御モードに移行し、位相比較回路 10によりロックされる。
[0136] 以上説明したように、本発明によればシリアルデータのみ力 基準クロックを抽出でき る。従来、キヤプチャレンジまでの周波数合わせに必要であったリファレンスクロックを 必要とせず、また、受信側から送信側へ逆方向の伝送を行う必要もない。従って、簡 易な構成で伝送システムを構成することができ、低コストで高い品質のデータ伝送を 行うことができる。またこれまでに説明した機能実現手段は本発明を限定するもので はなぐ当該機能を実現できる手段であれば、どのような回路または装置であっても 良く、機能の一部をソフトウェアで実現することも可能である。
[0137] また、以上説明したとおり、本実施形態に係るデータ伝送システムは、色信号と同期 信号を明確に区別しながら、シリアル伝送することができ、受信側でクロックの抽出を 確実に行うことができる。そして、従来送信ユニットと受信ユニットとの間で行われてい たトレーニング信号及びァクノレッジ信号を利用したシェイクハンド動作を必要としな V、と 、う優れた効果を奏する。
[0138] また、本実施形態に係る本発明のデジタルデータ伝送システムは、送信ユニットから 受信ユニットへのシリアルデジタルデータを一対の配線（光ファイバ一を含む）で行う ことができる。本発明を光ファイバ伝送に適用させる場合、送信ユニット 2501におい て、出力バッファ 2506に替わり EZO変換素子を配置して、電気シリアル信号を光シ リアル信号に変換して光伝送路に光信号を出力し、受信ユニット 2521において、入 力バッファ 2527に替わり OZE変換素子を配置して、光シリアル信号を電気シリアル 信号に変換して後続の処理を行う構成とする。光ファイバ伝送においては、送受信シ ステムを含む伝送路 1本当たりのコストが高い。したがって、本発明を光ファイバ伝送 に用いる場合は、従来光ファイバ伝送において必須であった、トレーニング信号、ァ タノレツジ信号といったシェイクハンドをするための双方向通信を行う必要がなくなる ため、ファイバ本数を増やす必要が無ぐ顕著な低コスト化効果を奏する。
[0139] また、本実施形態に係るデータ伝送システムにおいて、第 2の情報として Hsync、
Vsync, CTRLを第 2の期間（ブランキング期間）に伝送させる例について説明した力 第 2の情報として伝送できるのは Hsync、 Vsync, CTRLに限られず、第 2の情報として 、第 1の情報と比べて単位時間あたりの情報量の少ない情報 (例えば音声データ、文 字情報等)を伝送することもできる。
[0140] また、本実施形態に係る本発明のデジタルデータ伝送システムは、受信ユニットのク ロック抽出回路に水晶発振器や外部発振器からのクロック入力を必要としないため、 シリアルデジタルデータによる画像サイズが変化しても自動的に追随でき、又プラグ' アンド'プレイにも対応できるという効果を奏する。
[0141] また、上記実施形態にお!、て、シリアルデータのライズエッジに着目した実施形態に ついて説明したが、フォールエッジに着目し、上記実施形態におけるライズェッジと フォールエッジとを相互に置き換えても本発明を実施することができ、同じ効果を奏 することができる。
実施例 1
[0142] 本実施例においては、上述の実施形態で説明した本発明のデジタルデータ伝送シ ステムの第 1のエンコーダ回路 2504aの別の例について説明する。なお、他の構成 については、上述の実施形態に記載の構成と同様であるので、ここでは説明を省略 する。
[0143] 図 30を参照する。図 30は、デジタルデータをシリアル伝送した際に生じるデータエラ 一の一例を示す図である。本発明のようなデータ伝送システムにおいては、一対の 配線又はケーブルによって高速にシリアルデジタルデータが伝送されるため、配線 長又はケーブル長を長くし長距離伝送を行う場合や、配線又はケーブルの特性が悪 い場合は、デジタルデータの波形がなまり、 ISI (Intersymbol Interference)によ るビットエラーが生じやすくなる。このデータエラーは、図 30に示すとおり、暫くの期 間 Highレベルのデータの伝送が行われた後、 Lowレベルのデータの伝送が伝送さ れる場合に顕著に顕れる。図 30に示すようなデータの伝送を行う場合、受信ユニット 側において、データの波形がしきい値を超えることができず、データエラーが生じてし まつ。
[0144] 本発明者らは、上述の問題を検討した結果、図 31に示すように、同符号のデータを 一定数以上連続させな 、ようにすることよって、データ波形のなまりを抑制することが でき、データエラーを防止することができることに気づいた。
[0145] そこで、本発明者らは、上述の問題を解決すベぐデジタルデータ伝送において、配 線やケーブルの特性に左右されることなく、エラーの発生を抑制したシリアルデジタ ルデータの長距離伝送を提供することができるエンコード方法を開発した。
[0146] 図 32を参照する。図 32に、本実施例のデジタルデータ伝送システムの送信側ュ-ッ トの第 1のエンコーダ回路 2504aにおけるエンコード方法のフローチャートを示す。ま ず、第 1の情報 Dく 17 : 0>が入力される (ステップ Sl)。次に、特定の評価関数によ つて、第 1の情報 D< 17 : 0>をエンコード後シリアル化したシリアルデータの同符号 連続数を予測評価する。本実施例において、同符号連続数が 11以上となるか否か を評価するものとして!、る（ステップ S 2)。
[0147] ここで、評価を行う判定回路としては、例えば、図 34に示す 4つの AND回路と 1つの NOR回路を組み合わせた回路を用いることができる。この判定回路に基づいて第 1 の情報のシリアル化後のシリアルデータの予測評価を行 、、後述するエンコードモー ドの切替を行うことにより、シリアルデータの同符号連続数を 10以下にすることができ る。この判定回路では、第 1の情報 D<17:0>を D<8:0>、 D<10:7>、および Dく 17： 9 >の 3つのブロックに分けて判定を行って!/、る。 1シンボルの中央の Dく 10 :7>の 4ビットが全て同符号であれば、 En力^' High"となり、 D<8:0>、および D< 17 :9>においてそれぞれ全て" 1"であれば、 Enが" High"となる。中央の Dく 10 :7 >4ビットで全て同符号であるか否かの判定を行っているので、連続数が 11以上と評 価された場合に、後述するように 2ビットごとに反転させることにより中央の D< 10 :7 >4ビットで確実に遷移を生成することができる。なお、本実施例においては、この判 定回路と組み合わせ論理回路におけるエンコードモードの切替によって、エンコード 後シリアルイ匕したシリアルデータの同符号連続性が 11 (シリアルデジタルデータ長 18 (ビット) /2 + 2=11)以上とならな 、ようにしたが、判定回路と組み合わせ論理回路 のエンコードモードとの組み合わせはこれに限定されるわけではない。例えば、シリア ルデジタルデータ長が mビットであれば、同符号連続数が (nZ2 + 2)となるように評 価関数および論理回路のエンコードモードを組み合わせる。
[0148] 上記説明した評価関数によって、エンコード後シリアルイ匕したシリアルデータの同符 号連続数が 11以上にならない（10以下になる）と予測評価された場合は、判定信号 としてエンコードビット（En)を" High"とし、 Dく 17:0>をそのまま出力するェンコ一 ドを行い (ステップ S3)、エンコードが完了する (ステップ S5)。一方、判定信号として のエンコードビット（En)を" Low"とした場合は、パラレル入力 Dく 17:0>のうち Dく 15, 14, 11 , 10,7,6,3, 2 >を反転させたデータを出力データとし (ステップ S4)、ェン コードが完了する（ステップ S6)。その後、シリアルイ匕回路 2502は、パラレルデータ D < 17:0> +Enをシリアルイ匕し、シリアルデジタルデータとして受信ユニット 2521に 対して送信する。なお、シリアルイ匕回路 2502は、エンコード後のデータをシリアルイ匕 する際に、シリアルデータの 1シンボルの先頭に" High"のスタートビットと、後尾に" L ow"のストップビットを付与する。
[0149] 図 33には、本実施例における第 1のエンコーダ回路 2504aの回路構成図が示され ている。判定回路 2504a— 2には、パラレルな 18ビットの入力色データ D< 17:0> がそのまま入力される。また、入力色データ D< 17:0>のうち D< 17,16,13,12,9, 8,5,4,1,0>が各 XOR回路 1の一方の入力端に入力され、また入力色データ D< 1 7 : 0 >のうち Dく 15, 14,11, 10,7,6,3,2〉が各 XOR回路 2の一方の入力端に入力 される。各 XOR回路 1の他方の入力端には" Low"が、また各 XOR回路 2の他方の 入力端には判定回路の出力である判定信号が入力される。各 XOR回路 2は、判定 回路 2504a— 2の判定信号が" High"の場合、 D< 15, 14,1, 10,7,6, 3, 2>をそのま ま出力し、判定回路 2504a— 2の判定信号が" Low"の場合、 D< 15, 14,1,10,7,6, 3,2>をそれぞれ反転して出力する。この判定信号は、データィネーブル (En)として も用いられる。そして、各 XOR回路 1の出力と各 XOR回路 2の出力とをカ卩え、 18ビッ トの出力データを形成する。以上のように図 33に示す第 1のエンコーダ回路 2504a の回路構成によれば、図 32に示すフローチャートのエンコードを実現することができ る。
[0150] 本実施例のエンコード方法を用いることによって、同符号のデータが一定数以上連 続しないシリアルデータを形成することができる。したがって、このエンコード方法を用 V、てシリアルイ匕したシリアルデータを伝送することにより、受信デジタル信号の判定に おいて、伝送路の特性等に起因するデータ波形のなまりの影響を抑制することがで き、結果としてデータエラーレートを改善できると 、う効果を奏する。
実施例 2
[0151] 実施例 2は、上述の実施形態で説明したデータ伝送システムのエンコード方法の別 の例である。なお、他の構成については、上述の実施形態に記載の構成と同様であ るので、ここでは説明を省略する。
[0152] 本実施例において、特徴的なことは送信ユニット 2501が DCバランス回路を備え、シ リアルデータの DCバランスをとるようにエンコードを行うということである。この DCバラ ンス回路は、エンコード後のデータの" High" (= 1)の累計と" Low" ( = 0)の累計と をカウントし、そのカウント数に応じた信号を評価関数にフィードバックする。このフィ ードバックは、評価関数にエンコード後のデータの" High" (= 1)の累計ど' Low" (= 0)の累計とが同数に収束するように、エンコードモードの選択をさせるものである。こ のような DCバランス回路の機能を DCバランス処理という。
[0153] ここで、本実施例のデータ伝送システムにおけるエンコード方法について、図 35を参 照しながら詳細に説明する。図 35に、本実施例におけるエンコード方法のフローチヤ ートを示す。
[0154] まず、入力された DEIが" High"であるか" Low"であるかが判断される（ステップ S1) 。 DEI = "Low"の場合は、第 2の情報（Hsyncl、 Vsynclおよび CTRLI)をパルス幅 変調（PWM)し、 1シンボル中のライズエッジの数が 1つしか存在しな!、データ構成を とるようにし (ステップ S2)、第 2の情報のエンコードが終了する (ステップ S3)。
[0155] 一方、ステップ S1において、 DEI = "High"の場合は、第 1の情報 (入力色データ (R I5〜RI0、 GI5〜GI0、 BI5〜： BIO) )をアクティブ 1モードでエンコードしシリアル化す るとライズエッジの数が 1となるかどうかを判断し (ステップ S4)、ライズエッジの数が 1 となる場合は、入力色データ（RI5〜RI0、 GI5〜GI0、 BI5〜： BIO)をアクティブ 2モ ードでエンコードし (ステップ S5)、第 1の情報のエンコードを終了する（ステップ S6)。 ここで、アクティブ 2モードでエンコードされたデータが DCバランス回路へ入力され、 そのデータ中の" High"の数と" Low"の数の累積がカウントされる（ステップ 10)。一 方、入力色データ（RI5〜RI0、 GI5〜GI0、 BI5〜： BIO)をアクティブ 1モードでェンコ ードしシリアルイ匕するとライズェッジの数が 1とならない場合は、ステップ 7の処理を行
[0156] ステップ 7にお!/、ては、入力色データ (RI5〜RI0、 GI5〜GI0、 BI5〜： BIO)をァクテ イブ 2モードでエンコードしシリアル化するとライズエッジの数が 1つとなるかどうかを判 断し (ステップ S7)、ライズエッジの数が 1つとなる場合は、入力色データ (RI5〜RI0 、 GI5〜GI0、 BI5〜： BIO)をアクティブ 1モードでエンコードし (ステップ S8)、第 1の 情報のエンコードを終了する（ステップ S9)。ここで、アクティブ 1モードでエンコードさ れたデータが DCバランス回路へ入力され、 DCバランス回路は、そのデータ中の" Hi gh"の数と" Low"の数の累積をカウントする（ステップ 10)。一方、入力色データ (RI 5〜RI0、 GI5〜GI0、 BI5〜： BIO)をアクティブ 2モードでエンコードしシリアル化する とライズエッジの数が 1とならな 、場合は、ステップ S 11の処理を行う。
[0157] ステップ S11においては、アクティブ 1モード又はアクティブ 2モード何れのモードで エンコードするかを所定の評価関数に基づいて評価しし、アクティブ 1モードでェンコ ードする (ステップ S8)か、アクティブ 2モードでエンコードする（ステップ S5)かが選択 される。選択されたエンコードモードにより、第 1の情報のエンコードが行われ、第 1の 情報のエンコードが完了する（ステップ S9又はステップ S6)。ステップ S11において、 この評価関数には、 DCバランス回路力もエンコード後のデータ中の" High"の累積 数ど' Low"の累積数とが入力される。評価関数は、エンコード後のデータの" High" の数の累計と" Low"の数の累計とが同数に収束するように、アクティブ 1モードでェ ンコードするか又はアクティブ 2モードエンコードするかを選択する。なお、ステップ S 11においては、アクティブ 1モード又はアクティブ 2モード何れのモードで第 1の情報 をエンコードした場合であっても、 DEI = "Low"である場合のシリアルデータ（ライズ エッジの数が 1つ）と同一にはならない。
[0158] 以上、 DCバランス回路は、第 1の情報のエンコード後のデータの" High"の累積数と "Low"の数の累積数をカウントするものとした力 DCバランス回路は、第 1の情報の エンコード後のデータのみではなぐ少なくともスタートビットおよびストップビット並び に Enビットのいずれかを含めて累積数をカウントするものとしても良い。この場合、シ リアルイ匕回路にぉ ヽて、スタートビットおよびストップビット並びに Enビットを、 "High" とするか" Low"とするか予め決められているので、 DCバランス回路は、これらの情報 を予め記憶しておくことにより、スタートビットおよびストップビット並びに Enビットを含 めて累積数をカウントすることができる。さらに DCバランス回路に第 2の情報のェンコ ード後のデータを入力させて、第 2の情報のエンコード後のデータ並びに第 2の情報 の 1シンボルのスタートビット及びストップビット等も含めて" High"の累積数ど' Low" の数の累積数をカウントし、シリアル伝送されるシリアルデータ 2515全体の DCバラ ンスをとるようにすることも好ま 、。
[0159] 以上のようなエンコード処理を行うことによって、 DEI = "Low"の場合と、 DEI = "Hi gh"の場合におけるエンコードされたデータ力もなるシリアルデータは、ライズェッジ の数が 1つであるか（DEI = "Low"の場合）又はライズエッジの数が 2つ以上である 力 (DEI = "High"の場合）が明確に区別される。
[0160] また、以上のような処理を行うことにより、パラレルで入力される第 1の情報である入力 色データ 2511及び第 2の情報である入力同期データ 2512がエンコードされた後、 シリアノレイ匕され、シリアノレデータ 2515として送信ユニット 2501力ら受信ユニット 2521 へ伝送される。本実施例によれば、シリアルデータ 2515の" High"の累積数と" Low "の累積数とが同数に収束するように DCバランス処理がされて 、るから、シリアルデ ータ 2515の DCバランスを保持することができる。
[0161] 受信ユニット 2521において、入力されたシリアルデータ 2515は、パラレル化回路 25 22によってパラレル化され、デコーダ回路 2524へ入力される。受信ユニット 2521の 動作については、上述の実施形態と同様であるので、ここでの説明は省略する。
[0162] 以上説明したように、本実施例に係るデジタルデータ伝送システムにおけるェンコ一 ド方法及びデコード方法を用いることによって、色信号と同期信号を明確に区別しな がら、シリアル伝送することができ、受信側におけるクロックの抽出を確実に行うことが できる。
[0163] また、本実施例に係るデータ伝送システムは、送信ユニットから受信ユニットへのシリ アルデジタルデータを一対の配線 (光ファイバを含む)で行うことができる。そして、従 来送信ユニットと受信ユニットとの間で行われていたトレーニング信号及びァクノレツ ジ信号を利用したシェイクハンド動作を必要としな 、から、簡単な構成でデータ伝送 システムを構成することができるという優れた効果を奏する。特に、光ファイバ伝送に 応用する場合は、トレーニング信号、ァクノレッジ信号といったシェイクハンド時に必 要な双方向通信システムを構成する必要がないのでシステムを大幅に低コストィ匕す ることがでさる。
[0164] また、本実施例に係る本発明のデジタルデータ伝送システムは、ブランキング期間（ 通常、 Hsync、 Vsync)に周波数の低いデータ（音声データ等）を送信することができる
[0165] また、本実施例に係るデータ伝送システムは、受信ユニットのクロック抽出回路に水 晶発振器や外部発振器からのクロック入力を必要とせず、シリアルデジタルデータか らクロックを確実に抽出することができる。このため、データの異なる伝送レート、例え ば、画像データにおける異なる画像サイズに対応して、データの異なる伝送レートか らもそのデータ力もクロックを確実に抽出することができ、プラグ ·アンド'プレイ等にも 対応できると ヽぅ効果を奏する。
実施例 3 [0166] 実施例 3は、上述の実施形態のデータ伝送システムにおけるクロック復元位相同期 回路 (クロック抽出回路）の別の例である。
[0167] 図 36を参照する。図 36は、本発明の受信回路であるクロック復元位相同期回路 (ク ロック抽出回路） 2600の回路構成を示すノヽードゥエアブロック図である。本実施例の クロック抽出回路 2600は、上述の実施形態において説明したクロック抽出回路 252 3において、更に微調周波数比較回路 80を備えるものである。なお、上述の実施形 態において説明した構成要素と同じ構成要素については、ここでは説明を省略する
[0168] 本実施例のクロック復元位相同期回路 2600は、周波数比較回路 50により電圧制御 発振器 30の周波数調整 (周波数粗調整）が行われた後、位相比較回路 10による電 圧制御発振器 30の周波数調整 (位相調整)が行われる前に、微調周波数比較回路 80によって、電圧制御発振器 30のより細カゝな周波数調整 (周波数微調整)を行うこ の微調周波数比較回路 80を備えることにより、電圧制御発振回路 30の発振周波数 の微調整を行うことができ、周波数比較回路 50における発振周波数の調整後、その まま位相比較回路 10による発振周波数の調整を行う場合と比較して、発振周波数の 収束時間を短くすることができる。
[0169] 図 37を参照する。図 37は、本実施例における微調周波数比較回路 80の回路ブロッ ク図を示す。微調周波数比較回路 80は、エッジ抽出回路 80a、 StartZStop推定回 路 80b、周波数検出回路 80cを有している。
[0170] サンブラ (サンプリング回路) 40は、電圧制御発振回路 30で生成されたサンプリング パルスを用いて、送信ユニットから送信されてくるシリアルデータ 300をサンプリングし 、パラレルデータ 301 (Deserialized Data)を生成する。図 37に示すとおり、パラレ ルデータ 301は、まず、微調周波数比較回路 80のエッジ抽出回路 80aに入力される 。エッジ抽出回路 80aは、入力されたパラレルデータ 301に基づき、エッジ'フラグ (E dge Flag) 80dを生成する。ここでは、ライズエッジが存在するビット間のエッジ'フラ グ（Edge Flag) 80dにフラグが立つ（Highとなる）。そして、エッジ抽出回路 80は、 エッジ'フラグ（Edge Flag) 80dを Start/Stop推定回路 80bへ出力する。 Start/ Stop推定回路 80bは、入力されたエッジ'フラグ（Edge Flag) 80dに基づき、スター ト Zストップ 'フラグ（StartZStop Flag) 80eを生成し、周波数検出回路 80cに出力 する。周波数検出回路 80cは、入力されたスタート Zストップ 'フラグ (StartZStop Flag) 80eに基づき、電圧制御発振回路 30の発振信号の周波数と、 1シンボル中の シリアルデータのライズエッジの周期との周波数のずれを検出し、この周波数のずれ に応じた制御信号をチャージポンプ 60b及びループフィルタ 20を介して電圧制御発 振回路 30へ出力する。
[0171] ここで、図 38に、本実施例の微調周波数比較回路 80のエッジ抽出回路 80aが、エツ ジ 'フラグ (Edge Flag) 80dを生成する様子をエッジ抽出回路 80aの回路構成ととも に示す。図 38は、シリアルデータ 300とパラレルデータ 301 (Deserialized Dataく 0 >〜< 20 >)との対応関係を示す。なお、前の 1シンボルのシリアルデータ 300を パラレル化した最終のデータ（Privious Deserialized Data< 20 >)も、現在の 1 シンボルのシリアルデータ 300をパラレル化したパラレルデータ 301 (Deserialized Data< 0 >〜く 20 >)とともにエッジ抽出回路 80aに入力される。
[0172] 図 38に示すとおり、サンプラ 40によってサンプリングされたパラレルデータ 301は、 エッジ抽出回路 80aを構成する各 AND回路に入力される。エッジ抽出回路 80aは、 入力されたパラレルデータ 301に基づき、エッジ'フラグ（Edge Flag< 0 >〜く 20 > ) 80dを生成する。このエッジ ·フラグ（Edge Flagく 0 >〜く 20 > ) 80dの中には 、スタートビット（Start)及びストップビット（Stop)の境界に対応する、データ" High" を有するスタート Zストップ 'フラグ（StartZStop Flag)が存在する。
[0173] 生成されたエッジ'フラグ（Edge Flag< 0 >〜く 20 >) 80dは、 StartZStop推定 回路 80bに入力される。図 39には、本実施例における StartZStop推定回路 80bの 回路構成が示されている。 StartZStop推定回路 80bは、 AND回路 80b— 1、フリツ プフロップ回路 80b - 2及び OR回路 80b - 3を有して!/、る。 StartZStop推定回路 80bは、エッジ'フラグ（Edge Flagく 0 >〜く 20 >) 80dの中からスタート/ストップ •フラグ（StartZStop Flag)に相当するものを推定する。
[0174] StartZStop推定回路 80bにおいて、電圧制御発振回路 30の発振信号の周波数と シリアルデータ 300の周波数が同じならば、スタート Zストップ ·フラグ（StartZStop Flag)の位置には常にエッジ'フラグが立つことになる。また、両者の周波数が多少 ずれていれば、スタート Zストップ 'フラグ（StartZStop Flag)の位置は少しずつず れることになる。そこで、前回（1シンボル前）の推定結果の前後数ビットを現在の 1シ ンボルのうちスタート Zストップ 'フラグ（StartZStop Flag)が存在しそうな位置とし てマスクとし、現在のエッジ'フラグ（Edge Flag<0>〜く 20>)と論理積 (AND)を とることにより、現在のスタート /ストップ'フラグ（Start/Stop Flag)の位置、即ち スタート Zストップ ·フラグ（StartZStop Flag<0 >〜 < 20 > )の何れのフラグが立 つているかを推定できる。
[0175] ここで、図 40を参照し、周波数検出回路 80cの回路構成及びその動作について説 明する。 StartZStop推定回路 80bによって生成されたスタート Zストップ 'フラグ（S tart/Stop Flag<0>〜く 20>)は、周波数検出回路 80cに入力される。周波数 検出回路 80cは、フリップフロップ回路 80c— 1、並びに AND回路（[0,0]〜 [20,20 ] )がマトリクス状に構成された回路 80c - 2、 80c - 3及び 80c— 4を有して!/、る。
[0176] 周波数検出回路 80cは、入力されたスタート Zストップ 'フラグ（StartZStop Flag <0>〜く 20»に基づき、電圧制御発振回路 30の発振信号の周波数とシリアル データ 300の周波数との差を検出する。周波数検出回路 80cは、フリップフロップ回 路 80c— 1によって保持された 1シンボル前のパラレルデータ 301によって生成され たスタート Zストップ 'フラグ（StartZStop Flag<0>〜く 20>)と、現在の 1シン ボルのパラレルデータ 301によって生成されたスタート Zストップ 'フラグ（StartZSt op Flag<0>〜< 20>)とを AND回路 80c— 2、 80c— 3及び 80c— 4によって it 較し、フラグが立っているスタート Zストップ 'フラグの位置を検出し、フラグが立って いるスタート Zストップ 'フラグの移動により両者の周波数差を検出する構成となって いる。具体的には、 AND回路 80c— 2によってフラグの位置が検出される場合は、（a )フラグがシンボルの後方に移動していることになるので、電圧制御発振回路 30の発 振信号の周波数がシリアルデータ 300の周波数よりも高いことになり、電圧制御発振 回路 30に対して発振周波数を低くするような制御信号を送信する。また、 AND回路 80c— 3によってフラグの位置が検出される場合は、（b)フラグの位置が一致している ことになるので、電圧制御発振回路 30の発振信号の周波数がシリアルデータ 300の 周波数と一致していることになり、制御回路 70に位相比較要求信号 (FFQDEN)を 出力し、制御回路 70はこの FFQDENを受けて、位相比較回路 10に位相比較イネ 一ブル信号 (PHDEN)を出力し位相比較ループを機能させる。また、 AND回路 80 c— 4によってフラグの位置が検出される場合は、（c)フラグがシンボルの前方に移動 していることになるので、電圧制御発振回路 30の発振信号の周波数がシリアルデー タ 300の周波数よりも低いことになり、電圧制御発振回路 30に対して発振周波数を 高くするような制御信号を送信する。ここで周波数検出回路 80cが出力する制御信 号は、図 37に示すように、周波数検出回路 80cの fastと slowの出力として、（a)電圧 制御発振回路 30の発振信号の周波数がシリアルデータ 300の周波数よりも高い場 合、 fastを" Low"とし、 slowを" High"とし、（b)電圧制御発振回路 30の発振信号の 周波数がシリアルデータ 300の周波数と一致している場合、 fastを" Low"とし、 slow を" Low"とし、（c)電圧制御発振回路 30の発振信号の周波数がシリアルデータ 300 の周波数よりも低い場合、 fastを" High"とし、 slowを" Low"とする信号である。
[0177] このサンプラ 40、微調周波数比較回路 80、チャージポンプ 60b、ループフィルタ 20 、電圧制御発振回路 30の動作ループを繰り返すことにより、電圧制御発振回路 30の 出力信号の周波数微調整を行うことができる。そして、電圧制御発振回路 30の発振 周波数が所定のキヤプチャレンジに入った後、位相比較回路 10による電圧制御発 振回路 30の発振周波数の位相調整が行われる。
[0178] 以上説明したとおり、本実施例のクロック抽出回路によれば、電圧制御発振回路 30 の出力信号の周波数微調整を行うことができ、周波数比較回路による電圧制御発振 回路 30の発振周波数の周波数粗調整後、そのまま位相比較回路 10による電圧制 御発振回路 30の発振周波数の位相調整を行う場合と比較して、電圧制御発振回路 30の発振周波数の収束時間を短くすることができる。またこれまでに説明した機能実 現手段は本発明を限定するものではなぐ当該機能を実現できる手段であれば、ど のような回路または装置であっても良ぐ機能の一部をソフトウェアで実現することも 可能である。
実施例 4
[0179] 実施例 4は、上述の実施例 2の DCバランス処理を取り入れた本発明のデータ伝送シ ステムのエンコーダ方法の別の例である。なお、他の構成については、上述の実施 形態及び実施例 2に記載の構成と同様であるので、ここでは説明を省略する。
[0180] 図 41に本実施例のデータ伝送システムの送信ユニット 3000を示す。送信ユニット 30 00は、 CRD検出回路 3001を備えている。ここで、 CRD(Current Running Disparity)と は、送信回路が動き出して力 その時点までのエンコード後のデータの 1 ("High") と 0 ("Low")の数 (累積数)の差を示す値である。 CRD検出回路 3001は、第 1の入 力情報のエンコード後のデータおよび第 2の入力情報のエンコード後のデータに基 づいて、この CRDを演算し、演算された CRDの値に応じて CRDの絶対値力 、さくな るように第 1のエンコーダ回路 2504a及び第 2のエンコーダ回路 2504bのエンコード を制御する CDR信号を出力する。以下、第 1の入力情報 2511として 8 X 3 = 24ビット 、第 2の入力情報 2512として 3ビットを入力してシリアルデータ化する場合について 説明する。
[0181] 図 42に CRD検出回路 3001の回路構成を示す。 CRD検出回路 3001は、 Disparity 検出回路 3001a、加算器 3001b及びフリップフロップ 3001cから構成される。
Disparity検出回路 3001aは、スィッチ回路 2505から出力された 30ビットのデータ中 の 1のデータの数から 0のデータの数を差し引いた値を出力する。フリップフロップ 30 01 cで保持して!/、る CRDの値と Disparity検出回路 300 laの出力の値を加算器 3001 bで加算した値をクロック毎にフリップフロップ 3001cでラッチすることで CRDは更新さ れていく。
[0182] 次に図 43を参照する。図 43には、本実施例における第 1のエンコーダ回路 2504a の別の例を示す。図 43に示す第 1のエンコーダ回路 2504a'は、第 1乃至第 3の 8B/10Bエンコーダ回路 2504a，一 1、 2504a，一 2及び 2504a，一 3と第 1及び第 2の Disparity検出回路 2504a'— 4及び 2504a'— 5とから構成される。
[0183] 8B/10Bエンコーダ回路 2504a，一l、 2504a，一 2及び 2504a，一 3は、それぞれ入 力される Disparityの符号が +の場合は 1の数よりも 0の数が多くなるように、 Disparity の符号が一の場合は 0のデータのデータ数よりも 1のデータのデータ数が多くなるよう に 8bitの入力を lObitに変換する。なお、出力の lObitには必ずライズエッジがあるよう に変換する。
[0184] 第 1の 8B/10Bエンコーダ回路 2504a，一 1は D〈23:16〉を取得し、 CRDの符号が +の 場合は出力の lObitの 1のデータの数が 0の数よりも小さくなるように、 CRDの符号が の場合は 0のデータの数よりも 1のデータの数が多くなるように D〈23:16〉を ENCDく 29:20〉に変換して出力する。
[0185] 第 1の Disparity検出回路 2504a，一 4は、 ENCD〈29:20〉の Disparityを検出する。加算 器 2504a，一 6は、 CRDと第 1の Disparity検出回路 2504a，一 4の出力をカ卩算して CRD1として出力する。
[0186] 第 2の 8B/10Bエンコーダ回路 2504a，一 2は D〈15:8〉を取得し、 CRD1の符号が +の 場合は出力の lObitの 1のデータの数力^のデータの数よりも小さくなるように、 CRDの 符号が一の場合は 0のデータの数よりも 1のデータの数が多くなるように D〈15:8〉を ENCD〈19:10〉に変換し、出力する。
[0187] 第 2の Disparity検出回路 2504a，一 5は ENCD〈19:10〉の Disparityを検出する。加算 器 2504a，一7は CRD1と第 2の Disparity検出回路 2504a，一5の出力をカ卩算して CRD2として出力する。
[0188] 第 3の 8B/10Bエンコーダ回路 2504a，一 3は D〈7:0〉を取得し、 CRD2の符号に応じて 上記と同様に ENCDく 9:0〉に変換し出力する。
[0189] 以上により、 CRDの絶対値が小さくなるように第 1のエンコーダ回路 2504a'は入力の
24bitをエンコードする。
[0190] 第 2のエンコーダ回路 2504bは 1種類の入力データに対し、シリアルイ匕したときにパ ルス幅（"High" = 1のビットの連続数）が異なる 2種類のエンコードを行うことができる 構成としている。第 2のエンコーダ回路 2504bは、 CRDの符号が +の場合はパルス 幅が小さくなるように、すなわち 1のデータの数が 0のデータの数よりも少なくなるように 、 CRDがーの場合はノ ルス幅が大きくなるように第 2の入力情報をエンコードする。第 2のエンコーダ回路 2504bの入出力の関係は、例えば、以下の表 1のようにする。
[0191] [表 1] 入力 CRD 第 2のエンコーダ出力
000 ― 11—1111一 1111—1111 _1100— 0000—0000_0000
+ 11—1" 1 J 111.1111—0000— 0000一 0000_0000
001 ― 11—1111—1111 J 111—1110_0000— 0000— 0000
+ 11_1111 J 111— 1110_0000_0000_0000_0000
010 ― 11—1111.1111—1111—1111_0000— 0000一 0000
+ 11—1111 J 111—1100_0000_0000_0000_0000
011 ― 11_1111—1111—1111—1111_1000.0000.0000
+ 11-1111—1111—1000— 0000— 0000— 0000_0000
100 ― 11—1111-1111—1111—1111_1100_0000_0000
+ 11ー1111_1111—0000— 0000一 0000_0000— 0000
101 ― 11—1111一 1111—1111—1111—1110— 0000一 0000
+ 11—1111—1110_0000_0000_0000_0000_0000
110 ― 11—1111—1111—1111—1111 J 111—0000—0000
+ 11—1111 _1100_0000_0000_0000_0000_0000
111 ― 11—1111_1111 J 111—1111—1111 J 000.0000
+ 11—1111 _1000_0000_0000_0000_0000.0000
[0192] このようなエンコードを行った場合のシリアル化後のシリアルデータの波形例 1から 3 を図 68及び図 69にそれぞれ示す。
[0193] 図 68の波形例 1は、 DEI (切り替え信号) =1 (High)の場合に、第 1の情報が 8B/10Bの エンコード後の lObitの 3つのブロックにスタート/ストップビットがその先頭と後尾につ いた形であり、合計 32ビットのシンボルである。 DEI (切り替え信号) =0 (Low)の場合に は、第 2の情報が、上記 DCバランスをとつたエンコードにより 32ビット周期のパルス幅 変調信号となる。
[0194] 図 69(A)の波形例 2は、波形例 1における DEI (切り替え信号) =1の場合のスタート/ス トップビットを省略した波形である。この場合、第 1の情報は 30ビットのシンボルとなる 。 DEI (切り替え信号) =0の場合は第 2の情報を 30ビット周期のパルス幅変調信号とな る。
[0195] 図 69 (B)の波形例 3は、波形例 2の変形例で、 DEI (切り替え信号) =0の場合に 10ビッ ト周期のパルス幅変調を 3つ連ねた波形である。この場合も DCバランスがとれて 、る [0196] 以上のようなシリアルデータ波形例は、実施形態にお!、て説明したスィッチ回路 250 5の入力端子とエンコーダの出力端子との接続関係を変更することにより、それぞれ 実現することができる。
[0197] 以上のように、本実施例の送信ユニット 3000によれば、第 1の入力情報を CRDの絶 対値が小さくなるように、すなわち DCバランスをとるようにエンコードすることができる 。また、第 2の入力情報を DCバランスをとるようなパルス幅変調信号とするエンコード をすることができる。
[0198] 本実施例の送信ユニットの出力を受信する受信回路において、第 1のデコーダ回路 は上記本実施例の第 1のエンコーダ回路のエンコードに対応したデコードを行い、第 2のデコーダ回路は上記本実施例の第 2のエンコーダ回路のエンコードに対応した デコードを行うことにより、それぞれ第 1の入力情報及び第 2の入力情報を復元する。 実施例 5
[0199] 実施例 5は、 1シンボルの中に DEIデータそのまま埋め込むデータ構成とした実施例 である。本実施例に係るデジタルデータ送信回路および受信回路並びにデジタルデ ータ伝送方法およびそのシステムの概念を図 44 (A)および (B)を用いて説明する。 図 44 (A)および (B)には、本発明のデジタルデータ伝送方法およびそのシステムに おいて、パラレルで入力された入力色デジタルデータ（RI5〜RIO、 GI5〜GIO、 BI5 〜BIO :入力色デジタルデータ群又は主情報と言うこともある。）、入力同期データ（H syncl (入力水平同期データ）、 Vsyncl (入力垂直同期データ）、 CTRLI (入力コント ロール）：同期データ群又は従情報と言うこともある。）、 DEI (入力選択信号 (入力デ ータネーブル）がシリアル化されたシリアルデータ 300の信号波形の例が示されて!/ヽ る。なお、ここでは、シリアルデータを構成する色データについては、 RGB各色のデ ータがそれぞれ 6ビット（RI5〜RIO、 GI5〜GIO、 BI5〜： BIO)である例を示しているが 、本発明がこれに限定されるわけではな 、ことは言うまでもな 、。
[0200] まず、 DEI (データイネ一ブル） = "High"即ちアクティブ期間においては、シリアル データ 300の 1シンボルは、スタートビット（Start)、データィネーブル反転信号（DEI n)、色データ（RI5、 RI4、 · · ·、 BI2、 BI1、 BIO)、およびストップビット（Stop)の順で シリアライズされたデータによって構成されている。
[0201] 一方、 DEI (データイネ一ブル） = "Low"即ちブランキング期間においては、シリアル データ 300の 1シンボルは、スタートビット（Start)、データィネーブル反転信号（DEI n)、エンコードされた Hsyncl、 Vsynclおよび CTRLI、およびストップビット（Stop) の順でシリアライズされたデータによって構成されている。 DEI = "Low",即ちブラン キング期間においては、 Hsyncl、 Vsynclおよび CTRLIをエンコードした後シリアル ィ匕されるようにし、シリアルデータ 300における 1シンボル中のライズエッジが 1つしか 存在しないデータ構成をとるようにする。具体的には、 Hsyncl、 Vsynclおよび CTR LIはエンコードされ、そしてエンコード回路により MSB力 SLSBよりも高!、レベルにな るように出力され、シリアルイ匕回路により MSB力も LSBに順次シリアルイ匕されて出力 される。従って、このデータは、 DEIが Lowの場合は、 1シンボルにおいてシリアル化 回路の出力は時間的に早 、方が高!、レベルになって 、るため、シンボルの切り替わ り時のみライズェッジが生じることになる。
[0202] このような構成をとることによって、ブランキング期間に送信される同期データを含む シリアルデータ力 クロックを復元する際に、エラーが発生する可能性を十分に低く することができる。
[0203] 本発明のデジタルデータ送信回路および受信回路並びにデジタルデータ伝送方法 およびそのシステムの一実施形態を図 45乃至図 50を参照しつつ説明する。
[0204] まず、図 45を参照する。図 45には、本発明のデジタルデータ送信回路および受信 回路、並びにそれらを用いたデジタルデータ伝送方法およびそのシステムの一実施 形態が示されている。
[0205] 送信ユニット（送信回路） 401は、入力色データ 411 (RI5〜RI0、 GI5〜GI0、 BI5〜 BIO)、および入力同期データ 412 (Hsyncl (入力水平同期データ）、 Vsyncl (入力 垂直同期データ）、 CTRLI (入力コントロール）、 DEI (入力選択信号 (入力データネ 一ブル) ) )をシリアルイ匕したシリアルデータ 415を受信ユニット 421に送信する。
[0206] 受信ユニット（受信回路) 421は、送信ユニット 401から送信されるシリアルデータ 41 5を受信し、パラレル化して、出力色データ 431 (RO5〜RO0、 GO5〜GO0、 B05 〜： BOO)、出力同期データ 432 (HsyncO (出力水平同期データ）、 VsyncO (出力 垂直同期データ）、 CTRLO (出力コントロール）、 DEO (出力選択信号（出力データ ネーブル) ) )および出力クロック 434に復元して出力する。
[0207] 送信ユニット 401は、シリアルイ匕回路 402 (Serializer)、位相同期回路 403 (PLL回 路： Phase Locked Loop回路）、エンコーダ回路 404 (Encoder)、スィッチ回路 4 05および出力バッファ 406 (Output Buffer)を有して!/、る。
[0208] また、受信機ユニット 421は、パラレル化回路 422 (De— serializer)、クロック抽出回 路（CDRPLL回路： Clock Data Recovery Phase Locked Loop回路） 423、 デコーダ回路 424 (Decoder)、スィッチ回路 425および 426並びに入力バッファ 42 7 (Input Buffer)を有している。なお、出力バッファ 406および入力バッファ 427は 必要に応じて設ければよい。また、本実施例においては、入力色データ 411につい ては、 RGB各色のデータ力 それぞれ 6ビットである例を示している力 本発明がこれ に限定されるわけではないことは言うまでもない。また、デコーダ回路 424 (Decoder )、スィッチ回路 425および 426を併せて情報分離回路と言うこともある。
[0209] 送信ユニット 401において、入力色データ 411はスィッチ回路 405へ入力される。入 力同期データ 412のうち DEIを除く HSYNCI、 VSYNCI、 CTRLIがエンコーダ回路 404 に入力され、エンコーダ回路 404によってエンコードされる。スィッチ回路 405は、 DEIを入力選択信号として使用し、 DEIが Highであれば入力色データ 411を選択し、 Lowの場合はエンコーダ回路 404の出力を選択してシリアルイ匕回路 402へ出力する 。入力クロッ 414クは位相同期回路 403で多相クロックに変換され、シリアルイ匕回路 4 02はこの多相クロックを用いてスィッチ回路 405の出力と DEIの反転信号をシリアル 化し、出力バッファ 406を通して出力する。
[0210] 送信ユニット 401においては、 HSYNCI、 VSYNCIおよび CTRLIはエンコードされ、シリ ァルイ匕した際に 1シンボル内で時間的に先に来る信号を MSBとすると、エンコード回 路により MSBが LSBよりも高いレベルになるように出力され、シリアルイ匕回路 402により MSBから LSBに順次シリアル化されて出力される。従って、このデータは、 DEIが Low の場合は、 1シンボルにおいてシリアノレィ匕回路の出力は時間的に早い方が高いレべ ルになっているため、シンボルの切り替わり時のみライズエッジが生じることになる。
[0211] 受信ユニット 421においては、まず、クロック抽出回路 423力 シリアルデータ 415力 ら出力クロック（CLKO) 434、および多相クロックを復元する。次に多相クロックにより シリアルデータ 415がパラレル化回路 422でパラレル信号に変換される。パラレル信 号の中には DEI信号の反転信号が含まれて 、る。 DEIを除くパラレル信号がデコーダ 回路 424に入力され、デコードされる。スィッチ回路 425は DEIが Highの時にァクティ ブになり、パラレル信号を出力色データ（RO5〜RO0、 GO5〜GO0、 BO5〜BO0)とし て出力し、 DEIが Lowの時は Lowレベルを出力色データとして出力する。スィッチ 426 は DEIが Lowの時にアクティブになりデコーダ回路 424の出力を出力同期データとし て出力し、 DEIが Highの時は出力を保持する。
[0212] 次に図 46を参照する。図 46 (A)および (B)には、パラレルで入力された各 6ビットの 入力色データ（RI5〜RIO、 GI5〜GIO、 BI5〜： BIO)、入力同期データ（Hsyncl (入 力水平同期データ）、 Vsyncl (入力垂直同期データ）、 CTRLI (入力コントロール）、 DEI (入力選択信号 (入力データネーブル) ) )が、本実施例の受信側ユニットにお ヽ てシリアルイ匕されたシリアルデータ 415の信号波形の例が示されている。
[0213] まず、 DEI (データイネ一ブル） = "High"即ちアクティブ期間においては、シリアル データ 415の 1シンボルは、スタートビット（Start)、データィネーブル反転信号（DEI n)、色データ（RI5、 RI4、 · · ·、 BI2、 BI1、 BIO)、およびストップビット（Stop)の順で シリアライズされたデータによって構成されている。なお、本実施例においては、 1シ ンボルが 21ビットである。
[0214] 一方、 DEI (データイネ一ブル） = "Low"、即ちブランキング期間においては、シリア ルデータ 415の 1シンボルは、スタートビット（Start)、データィネーブル反転信号（D EIn)、データィネーブルガードビット (DE grd)、エンコードされた Hsyncl、 Vsyncl および CTRLI、ストップガードビット（Stop grd)、およびストップビット（Stop)の順で シリアライズされたデータによって構成されている。 DEI = "Low",即ちブランキング 期間においては、 Hsyncl、 Vsynclおよび CTRLIがエンコードされた後シリアル化さ れるようにし、シリアルデータ 415における 1シンボル中のライズエッジが 1つしか存在 しないデータ構成をとるようにしている。なお、 DEI = "Low"のときは、入力色データ を構成するデジタルデータのパルス幅の n倍の周期で、入力同期データがパルス幅 変調されること〖こなる。 [0215] 本実施例のように、 1シンボル中のライズエッジが 1つしか存在しないデータ構成をと ることによって、ブランキング期間に送信される同期データを含むシリアルデータから クロックを復元する際に、エラーが発生する可能性を十分に低くすることができる。
[0216] また、図 46に示す本実施例にぉ 、ては、データィネーブル反転信号 (DEIn)に続 ヽ てデータィネーブルガードビット（DE grd)を設けている。このデータイネーブルガ ードビット（DE grd)を設けることにより、シリアルデータ 415からパラレルデータおよ びクロックを復元する際の復元ポイントとなるデータィネーブル反転信号 (DEIn)がよ り高精度に抽出されることになるので、同期データおよびクロックのサンプリングエラ 一が発生する可能性を低くすることができる。
[0217] 図 47を参照する。図 47には、本実施例における送信ユニット 401の構成が示されて いる。エンコーダ回路 404は、 4つの NAND回路、 4つの NOR回路および 3つのイン バータ回路を有している。スィッチ回路 405は、入力色データ 411 (RI5〜RI0、 GI5 〜GI0、 BI5〜： BIO)に対応した数（18個）のマルチプレクサ 4051およびインバータ 4 052を有している。なお、本実施例においては、エンコーダ回路 404からの出力が 7 ビットであり、マルチプレクサ 4051のうち 2つに" High"信号が入力され、また 2つに" Low"信号が入力されるようにし、ストップガードビットが形成されるようにしている。ス トップガードビットを設けな 、ようにする例は、図 51に示されて 、る。
[0218] エンコーダ回路 404には、 Hsync、 Vsyncおよび CTRLIが入力される。入力された Hsync、 Vsyncおよび CTRLIは、エンコーダ回路 404によってエンコードされ、ェン コードされた 7ビットのデータがスィッチ回路 405へ出力される。
[0219] ここで、図 48 (A)および (B)を参照し、エンコーダ回路 404の動作について説明する 。図 48 (A)には、本実施例のエンコーダ回路 404の回路構成およびその 7ビットの出 力（SYNC [0]〜SYNC[6])が示されている。また、図 48 (B)には、本実施例のェ ンコーダ回路 404に入力される Hsync、 Vsyncおよび CTRLIとその出力データ（SY NC [0]〜SYNC [6] )のデータテーブルが示されて!/、る。
[0220] 図 48 (B)のデータテーブルに示すとおり、エンコーダ回路 404からの出力データ（S YNC[0]〜SYNC[6])は、入力データ Hsync、 Vsyncおよび CTRLIを入力したと きに、遷移の数が制限された形となっている。言い換えると、最上位ビット（MSB)を Hsyncl、最下位ビット（LSB)を CTRLIとする 3ビットのデータ {Hsync、 Vsync、 CT RLI}を 7ビットのデータ {SYNC[0] (最上位ビット）〜 SYNC [6] (最下位ビット））に エンコードする際に、当該 3ビットのデータが 1増す毎に、当該 7ビットのデータの最上 位ビットから順に" High"データが出力され続けるようにエンコードする。言い換えると 、 7ビットのデータ {SYNC [0] (最上位ビット）〜 SYNC [6] (最下位ビット）}において 常に上位ビットの値が下位ビットの値以上であるデータが出力されるようにエンコード する。このような出力形態は一般的には" Thermo— Code (サーモコード）"と言われ ており、このようなエンコードは" Thermo— Code (サーモコード），，型のエンコード、ま た、このようなエンコーダは" Thermo— Code"型のエンコーダと言われている。
[0221] 本発明のデジタルデータ伝送方法およびそのシステムにおけるエンコーダ回路 404 は、サーモコード型の出力形態をとることが必要とされる。なお、エンコーダ回路 404 の回路構成については、図 48 (A)に示すものに限定されるわけではなぐサーモコ ード型の出力形態をとる回路構成であれば如何なる回路構成をとつてもよい。力べし て、 1シンボル内にライズエッジが 1つのみ生成される。
[0222] ここで、再度図 47を参照する。エンコーダ回路 404からの出力データ（SYNC[0]〜 SYNC [6])および DEI (入力データイネ一ブル）は、スィッチ回路 405へ入力される 。本実施例においては、スィッチ回路 405を構成する、並列接続のマルチプレクサ 4 051には、入カ色データ411 15〜1^10、 GI5〜GI0、 BI5〜： BI0)が順番に入力さ れるようになっており、入力色データ 411のうち RI5および RI4が入力されるスィッチ 4 051の他方の入力には" High"が、 BI1および BI0が入力されるスィッチ 4051の他 方の入力には" Low"が入力される。また、 DEIは、入力色データ 411のうち RI5が入 力されるスィッチ 4051の他方の入力に入力される。スィッチ回路 405は、入力される DEI,入力色データ 411およびエンコーダ回路 404からの出力データ（SYNC[0] 〜SYNC [6])に基づき、シリアル回路 402にデータ（SR1〜SR19)を出力する。
[0223] 位相同期回路 403は、入力クロック 414に基づき位相の異なる複数のクロックを形成 し、シリアルイ匕回路へ出力する。
[0224] シリアルイ匕回路 402は、入力されるデータ（SR1〜SR19)を位相同期回路 403から 入力される位相の異なる複数のクロックに基づきシリアル化し、シリアルデータ 415を 形成し、出力バッファ 406を通して受信ユニット 421へ出力する。
[0225] 図 49には、本実施例の受信ユニット 421の構成が示されている。送信ユニット 401か ら出力されたシリアルデータ 415は、入力バッファ 427を通してパラレル化回路 422 およびクロック抽出回路 423へ入力される。クロック抽出回路 423は、シリアルデータ 415力らクロックを抽出し、出力クロック 434および位相の異なる複数のクロックを復 元する。ノラレルイ匕回路 422は、クロック抽出回路 423によって復元された位相の異 なる複数のクロックに基づきシリアルデータ 415をパラレル化し、出力データ（DSRO 〜DSR20)をデコーダ回路 424並びにスィッチ回路 425および 426へ出力する。デ コーダ回路 424には、出力データ（DSR0〜DSR20)のうち同期データに対応する データ（本実施 f列【こお ヽて ίま、 DSR4、 DSR6、 DSR8、 DSR10、 DSR12、 DSR1 4、 DSR16)が入力される。デコーダ回路 424は、入力されたデータをデコードし、出 力同期データ 432 (HsyncO、 VsyncO、 CTRLO)に対応するデータをスィッチ回 路 426へ出力する。
[0226] ここで、本実施例のデコーダ回路 424の回路構成を図 50に示す。本実施例のデコ ーダ回路 424は、 12個の NOR回路、 1つの NAND回路および 2つのインバータ回 路を有している。なお、デコーダ回路は、 "Thermo— code"化された同期信号をデ コードする回路構成であればよぐ図 50に示す回路構成に限定されるわけではない
[0227] 再度図 49を参照する。スィッチ回路 425および 426は、パラレル化回路 422および デコーダ回路 424から入力されるデータを、クロック抽出回路 423から入力される位 相の異なる複数のクロックに基づき選択し、フリップフロップ回路 428へ出力する。フ リップフロップ回路 428は、 22個のフリップフロップ 4271から成り、出力色データ（R O5〜RO0、 GO5〜GO0、 B05〜： BO0)、出力同期データ 432 (HsyncO、 Vsync 0、 CTRLO)、および EDOを出力する。
[0228] このようにして、パラレルに入力される入力色データ 411、入力同期データ 412およ び入力クロック 414は、送信ユニット 401によってシリアルイ匕された後送信され、受信 ユニットでパラレルィ匕されて出力色データ 431、出力同期データ 432および出力クロ ック 434に復元されて出力される。 [0229] 本実施例によると、ブランキング期間中において、シリアルデータの 1シンボルあたり のライズェッジの数が 1に固定されるため、シリアルデータ力もクロックを抽出する際 の波形の劣化によるエラーの低減を図ることができるので、安定したデータの伝送を 実現することができる。
[0230] なお、図 52に示すように、送信ユニット 401が第 1のエンコーダ回路 404a及び第 2の エンコーダ回路 404bを有するようにし、入力色データ 411を第 1のエンコーダ回路 4 04aに、入力同期データ 412を第 2のエンコーダ回路 404bへ入力するようにしてもよ い。本実施例においては、入力色データ 411は第 1のエンコーダ回路 404aでェンコ ードされ、スィッチ回路 405へ入力されて 、ると捉えても良!、。
実施例 6
[0231] 実施例 6は、入力色データが 6ビットであつた実施例 5を入力色データが 8ビットであ る場合について適用させた実施例である。
[0232] 図 53 (A)および (B)には、本実施例における、パラレルで入力された各 8ビットの入 力色データ（RI7〜RI0、 GI7〜GI0、 BI7〜： BIO)、同期データ（Hsyncl (入力水平 同期データ）、 Vsyncl (入力垂直同期データ）、 CTRLI (入力コントロール））、 DEI ( 入力選択信号 (入力データネーブル)が、受信側ユニットにおいてシリアル化された シリアルデータ 1001の信号波形の例が示されている。
[0233] まず、 DEI (データイネ一ブル） = "High"即ちアクティブ期間においては、シリアル データ 1001の 1シンボルは、スタートビット（Start)データィネーブル反転信号（DEI n)、色データ（RI7、 RI6、 · · ·、 BI2、 BI1、 BIO)、ストップガードビット（Stop grd)お よびストップビット（Stop)の順でシリアライズされたデータによって構成されて 、る。な お、本実施例においては、 1シンボルが 28ビットである。
[0234] 一方、 DEI (データイネ一ブル） = "Low"、即ちブランキング期間においては、シリア ルデータ 1001の 1シンボルは、スタートビット（Start)、データィネーブル反転信号（ DEIn)、データィネーブルガードビット (DE grd)、エンコードされた Hsyncl、 Vsyn clおよび CTRLI、ストップガードビット（Stop grd)並びにストップビット（Stop)の順 でシリアライズされたデータによって構成されている。ここでも、 DEI = "Low",即ち ブランキング期間においては、 Hsyncl, Vsvnclおよび CTRLIがエンコードされた後 シリアルイ匕されるようにし、シリアルデータ 1001における 1シンボル中のライズエッジ 力 S 1つしか存在しな 、データ構成をとるようにして!/ヽる。
[0235] 本実施例のように、 1シンボル中のライズエッジが 1つしか存在しないデータ構成をと ることによって、ブランキング期間に送信される同期データを含むシリアルデータから クロックを復元する際に、エラーが発生する可能性を十分に低くすることができる。 実施例 7
[0236] 実施例 7は、上述の実施例 5で説明した図 45に示される本発明の受信ユニット 421 に DEフィルタ 1101およびフリップフロップ回路 1102を更に設けた例である。
[0237] 図 54に本実施例の受信ユニットの回路ブロック図を示す。本実施例においては、パ ラレル回路 422から出力されるデータ（DSR0〜DSR20)のうち、 DEIに対応する出 力 DSR1を DEフィルタ 1101に入力するようにして!/、る。
[0238] 図 55を用いて DEフィルタ 1101の作用について説明する。図 55 (A)に、 DEフィルタ 1101の回路構成が示されており、図 55 (B)には、 DEフィルタ 1101におけるデータ (DEO、 DE1、 DE2、 DEO)のタイミングチャートが示されている。本実施例形態の D Eフィルタ 1101は、 1つの OR回路及び 3つの AND回路からなる多数決回路 1101a 及び 3つのフリップフロップを有して!/、る。
[0239] DEI信号の性質として、 1ビット分だけのパルスが出力されることはなぐ数ビット続く 信号になる。従って、 1ビット分だけのパルスがあればそれはエラーであり、 DEフィル タ 1101はこれをフィルタする。 DEフィルタ 1101は DEIを遅延させるためのフリップフ ロップ回路と多数決回路 1101aで構成される。多数決回路 1101aは 3つの入力のう ちで 1が多ければ 1を、 0が多ければ 0を出力する。図 55 (B)に示した波形では、太線 で示したエラーを多数決回路 2540でフィルタしている。図 55 (A)に示す回路構成を とることにより、 DEフィルタ 1101に入力される DEOにエラーが発生しても、当該エラ 一力フィルタされ、出力 DEOではエラーが発生する確率が非常に低くなる。
[0240] 再度図 54を参照する。デコーダ回路 424によってデコードされた同期信号 Hsync、 Vsyncおよび CTRLおよびパラレル化回路 422から出力される色データ DSR[20： 0 ]は、フリップフロップ回路 1102へ出力される。フリップフロップ回路 1102は 42個の フリップフロップ 11021から成り、スィッチ回路 425および 426へデータを出力する。 スィッチ回路 425および 426は、入力されるデータを、 DEフィルタ 1101の DE信号 に基づき選択し、フリップフロップ回路 428へ出力する。フリップフロップ回路 428は、 出力色データ（RO5〜RO0、 GO5〜GO0、 B05〜： BOO)および出力同期データ 4 32 (HsyncO、 VsyncO、 CTRLO)を出力する。
[0241] このようにして、パラレルに入力される入力色データ 411、入力同期データ 412およ び入力クロック 414は、送信ユニット 401によってシリアルイ匕された後送信され、受信 ユニット 421でパラレル化されて出力色データ 431、出力同期データ 432および出力 クロック 433に復元されて出力される。
[0242] 本実施例においては、 DEフィルタ 1101を設けているため、出力 DEOではエラーが 発生する確率が非常に低くなる。よって、より正確に DEOを抽出することができる。 実施例 8
[0243] 実施例 8は、送信ユニットにおいて、シリアルデータを形成する際に、色データおよび 同期データに「DCバランス」処理（ 1のデータと 0のデータとの数がほぼ等しくなるよう な処理)を取り入れた例である。
[0244] 図 56に、本実施例におけるシリアルデータ 1401のデータ構成を示す。まず、 DEI ( データイネ一ブル） = "High"即ちアクティブ期間においては、シリアルデータ 1401 の 1シンボルは、スタートビット（Start)、 RGB各色 6ビットの色データが 8ビットにェン コードされた色データ（R[5 : 0]、 G[5 : 0]、 B [5 : 0])ストップガードビット（Stop grd )およびストップビットの順でシリアライズされたデータによって構成されて 、る。
[0245] 本実施例においては、図 57および図 58 (A)に示すような DCバランスエンコーダ回 路 1505を用い RGB各色 6ビットの色データを 8ビットにエンコードする際に、「DCバ ランス」処理を施し、連続するシンボル中の RGB各色 8ビットのデータそれぞれの" Hi gh" ( = l)の累計ど' Low" ( = 0)の累計とが同数に収束するようにして!/、る。例えば、 図 58 (B)に示すように、入力される 6ビットの色デジタルデータが" 000001"である場 合を考える。デジタルデータの累積において" 1"が多い場合は、当該 6ビットの色デ ジタルデータの下位ビットに" 01"を付カ卩することによって 8ビットにエンコードする。ま た、デジタルデータの累積において" 0"が多い場合は、当該 6ビットの色デジタルデ ータを反転し、さらに下位ビットに" 10"を付加することによって 8ビットにエンコードす る。このようにして 8ビットにエンコードされた色データがスィッチ回路に出力され選択 され、シリアルイ匕回路へ出力される。変換された 8ビットデータは、それぞれ、 1と 0を 必ず含んでおり、これらを並べると必ずライズェッジを 2以上含むようなシリアルデー タとなる。
[0246] 一方、 DEI (データイネ一ブル） = "Low"、即ちブランキング期間においては、シリア ルデータ 1401の 1シンボルは、スタートビット（Start)、エンコードされた Hsyncl、 Vs ynclおよび CTRLI、ストップガードビット（Stop grd)およびストップビット（Stop)の 順でシリアライズされたデータによって構成されている。即ちブランキング期間におい ては、 Hsyncl、 Vsynclおよび CTRLIが Thermo— code型にエンコードされた後シ リアルイ匕されるようにし、シリアルデータ 1401における 1シンボル中のライズエッジが 1 つしか存在しないデータ構成をとるようにしている。また、 DEI = "Low"の期間にお いても、エンコードされた Hsyncl、 Vsynclおよび CTRLIが DCバランスを保つように パルス幅変調を行う。本実施例においては、図 56 (B)に示すように、 Thermo— cod e型にエンコードされた Hsyncl、 Vsynclおよび CTRLIをパルス幅 αに割り当て、奇 数番目はパルス幅 (0. 5+ α )に変調しスィッチ回路へ送信し、偶数番目はパルス幅 (0. 5— α )に変調しスィッチ回路へ送信する。こうすることによって、 1シンボル中の 平均のパルス幅は 0. 5となり、 DCバランスが保たれることになる。
[0247] 図 57を参照する。図 57には、本実施例のデジタルデータ送信回路および受信回路 、並びにそれらを用いたデジタルデータ伝送方法およびそのシステムが示されて!/、る
[0248] 1501は送信ユニット（送信回路)で、入力クロックに同期して入力される入力色デー ^1511 (RI5~RI0, GI5〜GI0、 BI5〜： BIO)、および入力同期データ 1512 (Hsyn cl (入力水平同期データ）、 Vsyncl (入力垂直同期データ）、 CTRLI (入力コントロー ル）、 DEI (入力選択信号 (入力データネーブル) ) )をシリアルイ匕しシリアルデータ 15 15を形成し受信ユニット 1521に送信する。
[0249] 受信ユニット (受信回路） 1521は、送信ユニット 1501から送信されるシリアルデータ 1515を受信しパラレルィ匕し、出力色データ 1531 (RO5〜RO0、 GO5〜GO0、 BO 5〜： BOO)、出力同期データ 1532 (HsyncO (出力水平同期データ）、 VsyncO (出 力垂直同期データ）、 CTRLO (出力コントロール）、 DEO (出力選択信号（出力デー タネ一ブル)））および出力クロック 1534に復元して出力する。
[0250] 送信ユニット 1501は、シリァル化回路1502
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L回路： Phase Locked Loop回路）、エンコーダ回路 1504 (Encoder)、 DCバラ ンスエンコーダ回路 1505 (DC Balance Encoder)、スィッチ回路 1506および出 力バッファ 1507 (Output Buffer)を有して!/、る。
[0251] また、受信ユニット 1521は、パラレル化回路 1522 (De— serializer)、クロック抽出 回路（CDRPLL回路： Clock Data Recovery Phase Locked Loop回路） 15 23、デコーダ回路 1524および 1525 (Decoder)、スィッチ回路 1526および 1527、 エッジ数判定回路 1528並びに入力バッファ 1529 (Input Buffer)を有している。な お、出力バッファ 1507および入力バッファ 1529は必要に応じて設ければよい。また 、本実施例においては、入力色データ 1511については、 RGB各色のデータ力 そ れぞれ 6ビットである例を示している力 本発明がこれに限定されるわけではないこと は言うまでもない。
[0252] 入力色データ 1511は、送信ユニット 1501の DCバランスエンコーダ回路 1505へ入 力され、 DCバランス処理が施され、スィッチ回路 1506へ出力される。 DEI (入力デ ータネーブル）はスィッチ回路 1506に入力される。なお、その他の構成は、図 45に 示す例と同様である。
[0253] 送信ユニット 1501においては、入力色データは DCバランスエンコーダ回路 1505 に入力され、 24ビットにエンコードされる。このエンコードは R、 G、 Bのそれぞれ 6ビット を DCバランスされた 8ビットに変換するように行われる。それぞれの 8ビットは， T，ど， 0" の両方を含んでいるため、 24bitを R、 G、 Bの順にシリアライズするとライズエッジを 2個 以上含むことになる。
[0254] 入力同期データ 1512のうち DEIを除く HSYNCI, VSYNCI, CTRLIはエンコーダ回路 1 504に入力され、 Thermo- Code型にエンコードされる。そして、シリアルイ匕した際に 1 シンボル内で時間的に先に来る信号を MSBとすると、エンコーダ回路 1504により MSBが LSBよりも高いレベルになるように出力され、シリアルイ匕回路 1502により MSB 力 LSBに順次シリアル化されて出力される。従って、このデータは、 DEIが Lowの場 合は、 1シンボルにおいてシリアルイ匕回路の出力は時間的に早い方が高いレベルに なっているため、シンボルの切り替わり時のみライズエッジが生じることになる。
[0255] スィッチ回路 1506は、 DEIを入力選択信号として使用し、 DEIが Highであれば入力色 データを DCバランスエンコーダ回路 1505でエンコードした結果を選択し、 Lowの場 合はエンコーダ回路 1504の出力を選択してシリアルイ匕回路 1502へ出力する。入力 クロック 1514は位相同期回路 1503で多相クロックに変換され、シリアル化回路 150 2はこの多相クロックを用いてスィッチ回路 1506の出力をシリアルイ匕し、出力バッファ 1507を通して出力する。
[0256] このような構成をとることにより、 DEIが Highの時は 1シンボル内のライズエッジはシン ボルの切り替わりのタイミング時以外に 2以上にできることなり、 DEIが Lowの時は 1シ ンボル内のライズエッジはシンボルの切り替わりのタイミング時のみになる。
[0257] 受信ユニット 1521においては、まず、クロック抽出回路 1523力 シリアルデータ 151 5から出力クロック（CLKO) 1534、および多相クロックを復元する。次に、多相クロック によりシリアルデータ 1515がパラレル化回路 1522でパラレル信号に変換される。パ ラレル信号はエッジ数判定回路 1528に入力される。エッジ数判定回路 1528はライ ズエッジがシンボル切り替わりのタイミング以外にあれば High、そうでなければ Lowを DEOとして出力する。ノ ラレル信号はデコーダ回路 1524に入力され、送信ユニット 1 501の DCバランスエンコーダ回路 1505のエンコードを戻すようにデコードされる。パ ラレル信号は同様にデコーダ回路 1525にも入力され、送信ユニット 1501のェンコ ーダ回路 1504のエンコードを戻すようにデコードされる。スィッチ回路 1526は DEO が Highの時にアクティブになり、デコーダ回路 1524の出力を出力色データ信号 153 1として出力し、 Lowの時は Lowレベルを出力色データとして出力する。スィッチ回路 1 527は DEOが Lowの時にアクティブになりデコーダ回路 1525の出力を出力同期デ ータ 1532として出力し、 Highの時は出力を保持する。
[0258] なお、図 58 (A)の点線で示すように、入力色データを DCバランス処理する DCバラ ンスエンコーダ回路 1505に DCノ ランスカウンターを設けて、 DCノ ランスエンコーダ 回路 1505から出力される色データの DCバランスをとるようにしてもょ 、。
実施例 9 [0259] 実施例 9は、送信側ユニットにエンコーダ回路を用いず、また受信側ユニットにデコ ーダ回路を用いな 、実施例である。
[0260] 図 59 (A)および（B)には、パラレルで入力された各 6ビットの色データ（RI5〜RIO、 GI5〜GIO、 BI5〜： BIO)および同期データ（Hsyncl、 Vsyncl、 CTRLI0〜2、 DEI) 力 本実施例の受信側ユニットにおいてシリアルイ匕されたシリアルデータ 1715の信 号波形の例が示されて 、る。
[0261] まず、 DEI (データイネ一ブル） = "High"、即ちアクティブ期間においては、シリアル データ 1715の 1シンボルは、スタートビット（Start)、データィネーブル反転信号（D EIn)、色データ（RI5、 RI4、 · · ·、 BI2、 BI1、 BIO)およびストップビット（Stop)の順 にシリアライズされたデータ構成をとつて 、る。
[0262] 一方、 DEI (データイネ一ブル） = "Low"即ちブランキング期間においては、シリアル データ 1715の 1シンボルは、スタートビット（Start)、データィネーブル反転信号（D EIn)、データイネ一ブルガードビット (DE grd)、 Hsyncl、 Vsynclおよび CTRLIO 〜2、ストップガードビット（Stop grd)およびストップビット（Stop)の順にシリアライズ されたデータ構成をとつて！/、る。
[0263] 本実施例にお!ヽては、データィネーブル反転信号 (DEIn)に続 ヽてデータイネーブ ルガードビット（DE grd)を設けている。このデータィネーブルガードビット（DE grd )を設けることにより、シリアルデータ 1715をパラレルデータに復元する際の復元ボイ ントとなるデータィネーブル反転信号 (DEIn)がより高精度に抽出されることになるの で、同期データのサンプリングエラーが発生する可能性を低くすることができ、高精 度にクロックの復元を行うことができる。
[0264] また、本実施例においては、同期データに引き続いてストップガードビット（Stop gr d)を設けている。こうすることによって、次の同期データの抽出をより正確に行うことが でき、同期データの伝送の信頼性が高くなり、安定したデータの伝送を実現すること ができる。
[0265] ここで、本実施例のデータ伝送システムの構成を図 60を参照して説明する。 1701は 送信ユニットで、入力される入力色データ 1711 (RI5〜RI0、 GI5〜GI0、 BI5〜： BIO )、入力同期データ 1712 (Hsyncl (入力水平同期データ）、 Vsyncl (入力垂直同期 データ）、 CTRLI0〜2 (入力コントロール 0〜2)、 DEI (入力選択信号（入力データネ 一ブル）））および入力クロック 1714をシリアル化しシリアルデータ 1715を形成し受 信ュニット 1721に送信する。
[0266] 受信ユニット 1721は、送信ユニット 1701から送信されるシリアルデータ 1715を受信 しパラレル化し、出力色データ 1731 (RO5〜RO0、 GO5〜GO0、 B05〜： BOO)、 出力同期データ 1732 (HsyncO (出力水平同期データ）、 VsyncO (出力垂直同期 データ）、 CTRLO0〜2 (出力コントロール 0〜2) )、出力選択信号 1733 (DEO (出 力データネーブル)）および出力クロック 1734を復元して出力する。
[0267] 送信ユニット 1701は、シリァル化回路1702
Figure imgf000074_0001
L回路）、スィッチ回路 1704および出力バッファ 1705 (Output Buffer)を有してい る。
[0268] また、受信ユニット 1721は、パラレル化回路 1722 (De— serializer)、クロック抽出 回路（CDRPLL回路） 1723、スィッチ回路 1724および入力バッファ 1725 (Input Buffer)を有している。
[0269] なお、出力バッファ 1705および入力バッファ 1725は必要に応じて設ければよい。ま た、本実施例においては、入力色データ 1711については、 RGB各色のデータが、 それぞれ 6ビットである例を示して 、るが、本発明がこれに限定されるわけではな!/、こ とは言うまでもない。
[0270] 入力色データ 1711および入力同期データ 1712は、送信ユニット 1701のスィッチ回 路 1704へ入力される。入力クロック 1714は、位相同期回路 1703へ入力され、位相 同期回路 1703で位相差を有する複数のクロックへと変換され、これらの位相差を有 する複数のクロックはシリアル化回路 1702へ入力される。スィッチ回路 1704は、 DE 1 = "High"の場合と、 DEI = "Low"の場合とで、シリアル化回路 1702へ出力するデ ータを選択する。シリアルイ匕回路 1702は、スィッチ回路 1704から入力される入力色 データ 1711、入力同期データ 1712および位相同期回路 1703から入力された位相 差を有する複数のクロックに基づきシリアルデータ 1715を形成する。
[0271] シリアルデータ 1715は、出力バッファ 1705を経て受信ユニット 1721へ出力される。
受信ユニット 1721のパラレル化回路 1722は、入力バッファ 1725を経て入力された シリアルデータ 1715をパラレル化し、その出力をスィッチ回路 1724へ出力する。ク ロック抽出回路 1723は、入力されたデータに基づき出力クロック 1734および位相の 異なる複数のクロックを復元し、これら位相の異なる複数のクロックをパラレルィ匕回路 1722へ出力する。スィッチ回路 1724は DEが Highの時は、パラレル化された出力色 データ信号 1731を出力し、 Lowの時は Lowレベルを出力色データとして出力する。 また、スィッチ回路 1724は DEが Lowの時はパラレルィ匕された同期データを出力同期 データ 1532として出力し、 Highの時は出力を保持する。
[0272] 図 61を参照する。図 61には、本実施例における送信ユニット 1701の構成が示され ている。入力色データ 1711 (RI5〜RI0、 GI5〜GI0、 BI5〜： BIO)および入力同期 データ（Hsyncl、 Vsyncl、 CTRLI0〜2、 DEI)は、スィッチ回路 1704へ入力される 。本実施例においては、スィッチ回路 1704を構成する並列に接続されたマルチプレ クサ 17041の一方の入力には、入カ色データ1711 (!^15〜1¾0、 GI5〜GI0、 BI5 〜BI0)が順に入力されるようになっており、入力色データ 1711のうち RI5および RI4 が入力されるマルチプレクサ 17041の他方の入力には" High"が、 BI0が入力される マルチプレクサ 17041の他方の入力には" Low"が入力される。また、 Hsynclは RI3 、 RI2および RI1が入力されるマルチプレクサ 17041の他方の入力へ入力され、 Vsy nclは、 RI0、 GI5および GI4が入力されるマルチプレクサ 17041の他方の入力へ入 力され、また CTRLI0〜2は、それぞれ、 GI3、 GI2および GI1、 GI0、 BI5および BI4 、 BI3、 BI2および ΒΠに入力されるマルチプレクサ 17041の他方の入力に入力され る。スィッチ回路 1704は、入力される DEI、入力色データ 1711および入力同期デ ータ 1712【こ基づさ、シリアノレ回路 1702【こデータ（SR1〜SR19)を出力する。
[0273] 位相同期回路 1703は、入力クロック 1714に基づき位相の異なる複数のクロックを形 成し、シリアルイ匕回路 1702へ出力する。
[0274] シリアルイ匕回路 1702は、入力されるデータ（SR1〜SR19)を位相同期回路 1703か ら入力される位相の異なる複数のクロックに基づきシリアルイ匕し、シリアルデータ 171 5を形成し、出力バッファ 1705を通して受信ユニット 1721へ出力する。
[0275] 図 62には、本実施例の受信ユニット 1721の構成が示されている。送信ユニット 170 1から出力されたシリアルデータ 1715は、入力バッファ 1725を通してパラレル化回 路 1722およびクロック抽出回路 1723へ入力される。クロック抽出回路 1723は、シリ アルデータ 1715からクロックを抽出し、出力クロック 1733および位相の異なる複数 のクロックを復元する。パラレル化回路 1722は、クロック抽出回路 1723によって復元 された位相の異なる複数のクロックに基づきシリアルデータ 1715をパラレルィ匕し、出 力データ (DSR0〜DSR20)をスィッチ回路 1724へ出力する。スィッチ回路 1724は 、パラレル化回路 1722から入力されるデータ（DSR0〜DSR20)を選択し、複数の フリップフロップ 17261を含むフリップフロップ回路 1726へ出力する。フリップフロッ プ回路 1726は、出力色データ 1731 (RO5〜RO0、 GO5〜GO0、 B05〜： BOO)お よび出力同期データ 1732 (HsyncO、 VsyncO、 CTRLO0〜2、 DEI)を出力する。
[0276] このようにして、パラレルに入力される入力色データ 1711、入力同期データ 1712お よび入力クロック 1714は、送信ユニット 1701によってシリアル化された後受信ュ-ッ トで送信され、受信ユニットでパラレルィ匕されて出力色データ 1731、出力同期データ 1732および出力クロック 1734に復元されて出力される。
[0277] 本実施例にお!ヽては、データィネーブル反転信号 (DEIn)に続 ヽてデータイネーブ ルガードビット（DE grd)を設けることにより、シリアルデータ 1715をパラレルデータ に復元する際の復元ポイントとなるデータィネーブル反転信号 (DEIn)がより高精度 に抽出されることになるので、同期データのサンプリングエラーが発生する可能性を 低くすることができ、高精度にクロックの復元を行うことができる。また、本実施例にお いては、同期データに引き続いてストップガードビット（Stop grd)を設けている。こう することによって、次の同期データの抽出をより正確に行うことができ、同期データの 伝送の信頼性が高くなり、安定したデータの伝送を実現することができる。
実施例 10
[0278] 実施例 10は、送信側ユニットにエンコーダ回路を用いず、また受信側ユニットにデコ ーダ回路を用いな 、データ伝送システムの別の実施例である。
[0279] 図 63 (A)および（B)には、パラレルで入力された各 6ビットの色データ（RI5〜RI0、 GI5〜GI0、 BI5〜： BIO)および同期データ（Hsyncl (入力水平同期データ）、 Vsyn cl (入力垂直同期データ）、 CTRLI (入力コントロール）、 DEI (入力データネーブル） )力 本実施例の受信側ユニットにおいてシリアルイ匕されたシリアルデータ 2000の信 号波形の例が示されている。なお、本実施例においては、 1シンボルは 21ビットであ る。
[0280] まず、 DEI (データイネ一ブル） = "High"、即ちアクティブ期間においては、シリアル データ 2000の 1シンボルは、スタートビット（Start)、データィネーブル反転信号（D EIn)、色データ（RI5、 RI4、 · · ·、 BI2、 BI1、 BIO)およびストップビット (Stop)の順 にシリアライズされたデータ構成をとつて 、る。
[0281] 一方、 DEI (データイネ一ブル） = "Low"、即ちブランキング期間においては、シリア ルデータ 2000の 1シンボルは、スタートビット（Start)、データィネーブル反転信号（ DEIn)、データイネ一ブルガードビット (DE grd)、 Hsyncl、 Vsynclおよび CTRLI 0〜2、システムリセット等の Special Caseデータ、ストップガードビット（Stop grd) およびストップビット（Stop)の順にシリアライズされたデータ構成をとつて！/、る。
[0282] 本実施例にお!、ては、データィネーブル反転信号 (DEIn)に続 、てデータイネーブ ルガードビット（DE grd)を設けている。このデータィネーブルガードビット（DE grd )を設けることにより、シリアルデータ 1715をパラレルデータに復元する際の復元ボイ ントとなるデータィネーブル反転信号 (DEIn)がより高精度に抽出されることになるの で、同期データのサンプリングエラーが発生する可能性を低くすることができ、高精 度にクロックの復元を行うことができる。
[0283] また、本実施例においては、同期データに引き続いてストップガードビット（Stop gr d)を設けている。こうすることによって、次の同期データの抽出をより正確に行うことが でき、同期データの伝送の信頼性が高くなり、安定したデータの伝送を実現すること ができる。
実施例 11
[0284] 実施例 11は、上述の実施形態および実施例 1乃至 5で用いられ得るクロック抽出回 路のー態様である。
[0285] 図 64には、クロック抽出回路の回路ブロック図が示されている。 2201は位相比較回 路 (PD)であり、 2202は位相積算回路 (LPF)であり、 2203は発振回路である。送 信ユニットから出力され受信ユニットへ入力されたシリアルデータ 2204は、位相比較 回路 2201、位相積算回路 2202および発振回路 2203を通り、信号処理され、且つ その出力が位相比較回路 2201へフィードバックされる構成となっている。
産業上の利用可能性
本発明のデジタルデータ送信回路、受信回路、エンコーダ、クロック抽出回路並びに デジタルデータ伝送方法及びそのシステムは、パラレルに供給されるデジタルデータ の送受信を装置間で行うことが必要なあらゆる装置に適用可能である。特に、パーソ ナルコンピュータとアクティブマトリクス型液晶ディスプレイとの間のデジタルデータの 送受信や、カーナビゲーシヨン本体とアクティブマトリクス型液晶ディスプレイとの間の デジタルデータの送受信に適用可能である。また、上述の実施形態および実施例で は、送信側ユニットと受信側ユニットとの間のデータの送受信は、一方的な場合につ いて説明したが、双方向でのデータの送受信が行えるようにしてもよい。また、上述の 実施形態および実施例にぉ 、ては、シリアルデータは一本の配線によって送受信さ れる例を示した力 シリアルデータを分割して複数の配線によって送受信されるように してちよい。

Claims

請求の範囲
[1] 第 1の情報と第 2の情報とをそれぞれ第 1の期間と第 2の期間とにおいて交互に周期 的に伝送するデジタルデータ伝送方法であって、
前記第 1の期間における前記第 1の情報の単位時間あたりの情報量は、前記第 2の 期間における前記第 2の情報の単位時間あたりの情報量よりも多ぐ
前記第 1の期間における前記第 1の情報は、最小のパルス幅の n倍を 1シンボルとす るシリアルデータとして伝送され、前記第 2の期間における前記第 2の情報は、パルス 幅変調されたシリアルデータとして伝送されることを特徴とする伝送方法。
[2] 前記ノ ルス幅変調されたシリアルデータは、常に上位ビットの値が下位ビットの値 以上であって、 1シンボルにライズエッジを 1つのみ有する請求項 1に記載の伝送方 法。
[3] 前記シリアルデータは、 DCバランスするようにエンコードされる請求項 1に記載の伝 送方法。
[4] 第 1の情報と第 2の情報とをそれぞれ第 1の期間と第 2の期間とにおいて交互に周期 的にシリアル伝送する伝送システムであって、
前記第 2の情報を、順にシリアルイ匕して 1シンボルのシリアルデータとしたときに前記 第 1の情報をシリアル化したときのシリアルデータの最小パルス幅の n倍の周期のパ ルス幅変調信号となるようにエンコードする第 2のエンコーダと、
前記第 1の情報を、順にシリアルィヒしたときの 1シンボルのシリアルデータが前記パル ス幅変調信号と相違するようにエンコードする第 1のエンコーダと、
前記エンコードされた前記第 1の情報を前記 1シンボルのシリアルデータに変換し、 前記エンコードされた前記第 2の情報を前記 1シンボルの前記パルス幅変調信号で あるシリアルデータに変換し、前記第 1の情報の 1シンボルシリアルデータと前記第 2 の情報の 1シンボルシリアルデータとを交互に周期的にシリアル化するシリアル化回 路と、
前記シリアル化されたデータを伝送する伝送路と、
前記伝送路を伝送した第 1の情報のシリアルデータ又は前記第 2の情報のシリアル データ力 これらシリアルデータにおける基準クロックを抽出するクロック抽出回路と、 前記第 1の情報のシリアルデータと前記第 2の情報のシリアルデータとのデータの前 記相違に基づき、前記第 1の情報のシリアルデータと前記第 2の情報のシリアルデー タとを判別する情報判別回路と、
前記分離された前記第 1の情報のシリアルデータを前記第 1のェンコーダに対応して 前記第 1の情報にデコードする第 1のデコーダと、前記分離された前記第 2の情報の シリアルデータを前記第 2のエンコーダに対応して前記第 2の情報にデコードする第 2のデコーダと、
を含み、
前記第 1の期間に伝送する前記第 1の情報の単位時間当たりの情報量は、前記第 2 の期間に伝送する前記第 2の情報の単位時間当たりの情報量よりも多いことを特徴と する伝送システム。
第 1の情報と第 2の情報とをそれぞれ第 1の期間と第 2の期間とにおいて交互に周期 的にシリアル伝送する伝送システムであって、
前記第 2の情報を、順にシリアルイ匕して 1シンボルのシリアルデータとしたときに前記 第 1の情報をシリアル化したときのシリアルデータの最小パルス幅の n倍の周期パル ス幅変調信号となるようにエンコードする第 2のエンコーダと、
前記第 1の情報を、順にシリアルィヒしたときの 1シンボルのシリアルデータが前記パル ス幅変調信号と相違するようにエンコードする第 1のエンコーダと、
前記エンコードされた前記第 1の情報を前記 1シンボルのシリアルデジタルデータに 変換し、前記エンコードされた前記第 2の情報を前記 1シンボルの前記パルス幅変調 信号であるシリアルデータに変換し、前記第 1の情報の 1シンボルシリアルデータと前 記第 2の情報の 1シンボルシリアルデータとを交互に周期的にシリアルイ匕するシリア ル化回路と、前記シリアル化されたデータを伝送する伝送路と、
前記伝送路を伝送した第 1の情報のシリアルデータ又は前記第 2の情報のシリアル データ力 これらシリアルデータにおける基準クロックを抽出するクロック抽出回路と、 を備え、
前記クロック抽出回路は、
電圧制御回路、前記シリアルデータと電圧制御発振回路の出力の位相を比較する 位相比較回路、前記電圧制御回路の制御電圧を生成するループフィルタ力 なる位 相比較ループと、
前記シリアルデータを前記電圧制御発振回路で生成された多相クロックでサンプリン グするサンプリング回路と、
前記 1シンボルのシリアルデータの周波数と前記電圧制御発振回路の発振周波数 とを比較して、電圧制御発振回路の発振周波数を前記 1シンボルのシリアルデータ の周波数にあわせる周波数制御回路であって、前記電圧制御発振回路で作られた 前記 1シンボルの期間中のシリアル信号中のライズエッジの数が 0か 1かそれ以外か 判定するエッジ数判定回路と、ライズェッジの数が 0か、周波数制御回路がディゼィ ブルされた場合にリセットされ所定の時間間隔でタイマ信号を出力するタイマとを有 し、ライズェッジの数が 0の場合に電圧制御発振回路の発振周波数を下げ、タイマか らタイマ信号が出力された場合には、電圧制御発振回路の周波数を上げるように制 御を行う周波数制御回路と、
前記周波数制御回路の出力を受けて、前記ループフィルタに電流パルスを出力す るチャージポンプと、
前記位相比較回路力 周波数比較モード要求信号が入力された場合には、周波 数制御回路をィネーブル、位相比較回路をディゼィブルし、ライズェッジもしくはフォ ールエッジの数力^の場合が所定の数以上続いたことを検出して、前記電圧制御発 振回路の出力周波数が前記位相比較ループのキヤプチャレンジ内であることを判定 し、周波数制御回路をディゼィブル、位相比較回路をイネ一ブルするモード切り替え 回路を有するクロック抽出回路と、
前記第 1の情報のシリアルデータと前記第 2の情報のシリアルデータとのデータの前 記相違に基づき、前記第 1の情報のシリアルデータと前記第 2の情報のシリアルデー タとを識別する情報判別回路と、
前記分離された前記第 1の情報のシリアルデータを前記第 1のェンコーダに対応して 前記第 1の情報にデコードする第 1のデコーダと、前記分離された前記第 2の情報の シリアルデータを前記第 2のエンコーダに対応して前記第 2の情報にデコードする第 2のデコーダと、 を含むことを特徴とする伝送システム。
[6] 第 1の情報と第 2の情報とをそれぞれ第 1の期間と第 2の期間とにおいて交互に周期 的にシリアル伝送するための送信回路であって、
前記第 2の情報を、順にシリアルイ匕して 1シンボルのシリアルデータとしたときに前記 第 1の情報をシリアル化したときのシリアルデータの最小パルス幅の n倍の周期のパ ルス幅変調信号となるようにエンコードする第 2のエンコーダと、
前記第 1の情報を、順にシリアルィヒしたときの 1シンボルのシリアルデータが前記パル ス幅変調信号と相違するようにエンコードする第 1のエンコーダと、
前記エンコードされた前記第 1の情報を前記 1シンボルのシリアルデータに変換し、 前記エンコードされた前記第 2の情報を前記 1シンボルの前記パルス幅変調信号で あるシリアルデータに変換するシリアルイ匕回路と、
を備える送信回路。
[7] 前記第 1のエンコーダは、前記 1シンボルのシリアルデータ中に 2つ以上のライズエツ ジを有するようにエンコードし、
前記第 2のエンコーダは、前記 1シンボルのシリアルデータ中に 1つのライズエッジの みを前記 1シンボルの始点から一定位置に配されるようにエンコードすることを特徴と する請求項 6に記載の送信回路。
[8] 前記ライズェッジをフォールエッジとした請求項 7に記載の送信回路。
[9] 前記第 1のエンコーダは、
入力と出力との対応関係を複数有する組み合わせ論理回路と、
少なくとも前記入力される第 1の情報を評価し、この評価に基づいた判定信号を出力 する判定回路と
を備え、
前記組み合わせ論理回路は、前記判定信号に応じて選択された前記対応関係のェ ンコードを行うとともに、この選択された前記対応関係を識別するためのエンコードビ ットを前記出力に付与することを特徴とする請求項 6に記載の送信回路。
[10] 前記対応関係は、第 1の対応関係と第 2の対応関係とを含み、
前記第 1の対応関係は、前記入力と出力とが等しい関係であり、 前記第 2の対応関係は、前記入力に対して出力を 2ビットおきに符号反転する関係で あることを特徴とする請求項 9に記載の送信回路。
[11] 前記判定回路は、前記第 1の情報を単純シリアル変換したときに、ライズェッジ数が 0 である場合には、前記組み合わせ論理回路に前記第 2の対応関係を選択させる判 定信号を出力することを特徴とする請求項 10に記載の送信回路。
[12] 前記ライズェッジをフォールエッジとした請求項 11に記載の送信回路。
[13] 前記判定回路は、前記第 1の情報を単純シリアル変換し、その前後に互いに符号の 異なるスタートビットとストップビットとを付加したときに、ライズェッジ数が 1である場合 には、前記組み合わせ論理回路に前記第 2の対応関係を選択させる判定信号を出 力することを特徴とする請求項 10に記載の送信回路。
[14] 前記ライズェッジをフォールエッジとした請求項 13に記載の送信回路。
[15] 前記判定回路は、前記組み合わせ論理回路に、前記複数の対応関係のうちェンコ ード後の前記 1シンボルのシリアルデータにおける同符号連続数力 最も小さくなる 前記対応関係を選択させる判定信号を出力することを特徴とする請求項 9に記載の 送信回路。
[16] 前記判定回路は、前記組み合わせ論理回路に、前記複数の対応関係のうちェンコ ード後の前記 1シンボルのシリアルデータにおける同符号連続数力 前記 1シンボル のシリアルデータのビット数の 2分の 1に 1をカ卩えた値より小さくなる前記対応関係を 選択させる判定信号を出力することを特徴とする請求項 9に記載の送信回路。
[17] 前記判定回路は、前記組み合わせ論理回路に、前記複数の対応関係のうちェンコ ード後のデータの対称関係にあるデータのそれぞれの累積数の差を、最も小さくさせ る前記対応関係を選択させる判定信号を出力することを特徴とする請求項 9に記載 の送信回路。
[18] 前記判定回路は、主情報伝送周波数、 EMI量、前記 1シンボルのシリアルデジタル データ及び前記パルス幅変調信号の SN比又はエラーレートのうち少なくとも一つを 含む情報を評価し、その評価に応じた判定信号を出力することを特徴とする請求項 9 に記載の送信回路。
[19] シリアル伝送された信号を受信するための受信回路であって、 前記第 1の情報のシリアルデータ又は前記第 2の情報のシリアルデータからこれらシ リアルデータにおける基準クロックを抽出するクロック抽出回路と、
前記第 1の情報のシリアルデータと前記第 2の情報のシリアルデータとのデータの前 記相違に基づき、前記第 1の情報のシリアルデータと前記第 2の情報のシリアルデー タとを判別する情報判別回路と、
前記判別された前記第 1の情報のシリアルデータを前記第 1のェンコーダに対応して 前記第 1の情報にデコードする第 1のデコーダと、前記分離された前記第 2の情報の シリアルデータを前記第 2のエンコーダに対応して前記第 2の情報にデコードする第 2のデコーダと、
を備え、
第 2の情報のシリアルデータであって、第 1の情報の 1シンボルのシリアルデータの最 小パルス幅の n倍の周期のパルス幅変調信号である 1シンボルのシリアルデータ化さ れた第 2の情報のシリアルデータと、第 1の情報のシリアルデータであって、 1シンポ ルのシリアルデータが前記パルス幅変調信号と相違するようにシリアルイ匕された第 1 の情報のシリアルデータと、が交互に周期的にシリアル伝送された信号を受信する受 信回路。
[20] 前記第 1の情報のシリアルデータは、エンコードモードを識別するエンコードビットを 含み、前記第 1のデコーダは、前記エンコードビットに応じたデコードを行うことを特徴 とする請求項 19に記載の受信回路。
[21] 前記情報判別回路は、前記シリアルデータの 1シンボル中におけるライズェッジ数に 応じて前記第 1の情報のシリアルデータと前記第 2の情報のシリアルデータとを識別 することを特徴とする請求項 19に記載の受信回路。
[22] 前記ライズエッジをフォールエッジとした請求項 21に記載の受信回路。
[23] 電圧制御回路、シリアルデータと電圧制御発振回路の出力の位相を比較する位相 比較回路、前記電圧制御回路の制御電圧を生成するループフィルタ力 なる位相比 較ノレープと、
前記シリアルデータを前記電圧制御発振回路で生成された多相クロックでサンプリン グするサンプリング回路と、 前記シリアルデータの周波数と前記電圧制御発振回路の発振周波数を比較して、 電圧制御発振回路の発振周波数をシリアルデータの周波数にあわせる周波数制御 回路であって、前記電圧制御発振回路で作られた 1シンボル分の期間中のシリアル 信号中のライズェッジの数が 0か 1かそれ以外力判定するエッジ数判定回路と、ライ ズエッジの数が 0か、周波数制御回路がディゼィブルされた場合にリセットされ所定 の時間間隔でタイマ信号を出力するタイマとを具備し、ライズェッジの数が 0の場合に 電圧制御発振回路の発振周波数を下げ、タイマカゝらタイマ信号が出力された場合に は、電圧制御発振回路の周波数を上げるように制御を行う周波数制御回路と、 前記周波数制御回路の出力を受けて、前記ループフィルタに電流パルスを出力す るチャージポンプと、
前記位相比較回路力 周波数比較モード要求信号が入力された場合には、周波 数制御回路をィネーブル、位相比較回路をディゼィブルし、ライズエッジの数が 1の 場合が所定の数以上続いたことを検出して、前記電圧制御発振回路の出力周波数 が前記位相比較ループのキヤプチャレンジ内であることを判定し、周波数制御回路 をディゼィブル、位相比較回路をイネ一ブルするモード切り替え回路と、を具備する ことを特徴とする受信回路。
[24] 前記エッジ数判定回路が、エッジ数ゼロの判定を、前記サンプリングされた信号中 のライズェッジ数の計数結果がゼロを示す出力と、前記シリアルデータから直接判断 した結果ライズェッジが存在しないことを示す出力との論理積によりエッジ数ゼロの判 定することを特徴とする請求項 23に記載の受信回路。
[25] 前記周波数制御回路が、前記電圧制御発振回路の発振周波数を上げることよりも
、下げることを優先して行うことを特徴とする請求項 23に記載の受信回路。
[26] 前記チャージポンプは、前記周波数制御回路力 アップ信号を受けた場合に充電 するトータルの電荷量が、前記周波数制御回路力 ダウン信号を受けた場合に放電 するトータルの電荷量よりも大きいことを特徴とする請求項 23の受信回路。
[27] シリアル伝送された信号力 クロックを抽出するクロック抽出回路であって、
前記シリアル伝送された信号は、第 1の情報がエンコードされた 1シンボルのシリアル デジタルデータと、 第 2の情報が前記 1シンボルのシリアルデジタルデータと異なるようにエンコードされ 、前記 1シンボルのシリアルデジタルデータを構成するデジタルデータのパルス幅の n倍の周期でパルス幅変調されたパルス幅変調信号であって、前記 1シンボル中にラ ィズエッジ又はフォールエッジを 1つのみ有し、前記ライズエッジ又はフォールエッジ は、前記 1シンボルのフレーム端力 一定位置に配されるノ ルス幅変調信号と、 が交互に周期的にシリアル伝送された信号であって、
電圧制御発振器と、
入力データ列と前記電圧制御発振器力ゝらの出力信号との位相差に応じた位相差信 号を出力する位相比較器と、
前記入力データ列と前記電圧制御発振器力 の出力信号との周波数差に応じた周 波数差信号を出力する周波数比較器と、
前記位相差信号又は周波数差信号を選択するモード切替回路と、
を備え、
前記周波数差比較器は、前記電圧制御発振器力 の出力信号の 1シンボル周期中 の入力データエッジ数が 0である力 1であるかを判定し、判定結果に応じたエッジ数 判定信号を出力するエッジ数判定回路と、
前記エッジ数が 0であり且つ前記位相差信号が選択されている場合にリセットされる、 所定の時間間隔でタイマ信号を出力するタイマと、
前記エッジ数判定信号と、前記タイマ信号とに基づき前記電圧制御発振器の発振周 波数を制御する周波数制御回路と、
を有し、
前記タイマの前記所定の時間間隔は、前記従情報が伝送される時間間隔よりも長く 前記周波数制御回路は、前記エッジ数が 0の場合には、前記電圧制御発振器の発 振周波数を下げ、前記タイマ信号が出力された場合には、前記電圧制御発振器の 発振周波数を上げ、
前記モード切替回路は、前記エッジ数が 1である判定結果を所定の回数だけ連続し て得られた場合に前記位相差信号を選択し、 前記電圧制御発振器の発振周波数は、前記モード切替回路によって選択された前 記位相差信号又は前記周波数差信号に基づき制御されるクロック抽出回路。
[28] 微調周波数比較回路を備え、
前記微調周波数比較回路は、 1シンボル中のライズェッジの位置のシンボル毎の変 化量に応じて前記発振器の発振信号の周波数と前記 1フレーム中の前記ライズエツ ジの周期に基づく周波数との周波数ずれ量を算出し、前記周波数ずれ量に応じた 制御信号を前記前記電圧制御発振器に出力することを特徴とする請求項 27に記載 のクロック抽出回路。
[29] 前記微調周波数比較回路は、前記 1シンボルにおけるスタートビットとストップビットと を推定する推定回路を備え、
前記スタートビット及び前記ストップビットの 1シンボル毎の変化量に応じて前記電圧 制御発振器の前記発振信号の周波数と前記 1シンボル中の前記ライズェッジの周期 に基づく周波数との周波数ずれ量を導出し、
前記周波数ずれ量に応じた制御信号を前記電圧制御発振器に出力することを特徴 とする請求項 28〖こ記載のクロック抽出回路。
[30] 入力データをサンプリングし、サンプリングデータを出力するサンブラ回路を備え、 前記エッジ数判定回路は、前記入力データに基づ 、て前記入力データ列のエッジ の有無を検出し、エッジ有無情報を出力するエッジ検出回路を有し、
前記エッジ数判定回路は、前記サンプリングデータと前記エッジ有無情報に基づ ヽ てエッジ数を判定することを特徴とする請求項 27に記載のクロック抽出回路。
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