JP2001285264A

JP2001285264A - データ受信装置

Info

Publication number: JP2001285264A
Application number: JP2000097719A
Authority: JP
Inventors: Norio Tsukagoshi; 紀夫塚越
Original assignee: Fujitsu Telecom Networks Ltd
Current assignee: Fujitsu Telecom Networks Ltd
Priority date: 2000-03-31
Filing date: 2000-03-31
Publication date: 2001-10-12
Anticipated expiration: 2020-03-31
Also published as: JP3572578B2

Abstract

(57)【要約】【課題】異なる伝送速度のデータの受信処理を可能と
したデータ受信装置に関し、自動的に伝送速度を判定し
てクロック信号を選択する。【解決手段】受信データの位相に同期化したクロック
信号を出力する位相同期回路３と、クロック信号のタイ
ミングにより受信データの識別再生を行う識別器２とを
含むデータ受信装置であって、位相同期回路３の出力信
号を異なる分周比でそれぞれ分周する複数の分周器８，
９と、それらの分周器８，９を選択するセレクタ７と、
受信データの伝送速度を符号則の違反の有無の検出等に
より判定して、セレクタ７を制御し、受信データの伝送
速度に対応したクロック信号を選択出力させる違反検出
部１１，積分回路１２，比較器１３，フリップフロップ
１４等からなる判定制御部を備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、受信データの伝送
速度を判定して、該伝送速度に対応したクロック信号を
選択し、該クロック信号によって受信データの識別再生
を行い、各種の伝送速度に対して共用化できるデータ受
信装置に関する。

【０００２】

【従来の技術】受信データを識別再生する為に、受信デ
ータの伝送速度に対応したクロック信号のタイミングで
レベル識別する構成が一般的である。例えば、図１４に
示すように、受信データを増幅器１００により増幅して
識別器１０１とフィルタ１０２とに入力し、フィルタ１
０２により受信データに含まれるクロック成分を抽出
し、そのクロック信号ＣＬＫのタイミングで識別器１０
１に於いて受信データのレベル識別を行ってデータＤＡ
ＴＡを出力する。この場合のフィルタ１０２は、高Ｑの
バンドパスフィルタ構成を有するもので、例えば、弾性
表面波フィルタ等が適用されている。

【０００３】又受信データの伝送速度に対応したクロッ
ク信号ＣＬＫを発生する電圧制御発振器を用いる構成も
知られている。例えば、図１５に示すように、受信デー
タを増幅器１１０により増幅して、識別器１１２と位相
同期回路（ＰＬＬ）１１３とに入力し、受信データの位
相と電圧制御発振器（ＶＣＯ）１１６の出力のクロック
信号ＣＬＫとの位相とを位相比較器１１４に於いて比較
し、位相差に対応した比較出力信号をローパスフィルタ
（ＬＰＦ）１１５を介して電圧制御発振器１１６の制御
電圧とし、受信データの位相に同期化したクロック信号
ＣＬＫを出力し、識別器１１２は、このクロック信号Ｃ
ＬＫのタイミングでレベル識別してデータＤＡＴＡを出
力する。

【０００４】

【発明が解決しようとする課題】従来例の図１４に示す
構成は、受信データの伝送速度に対応した中心周波数を
有するフィルタ１０２を用いるものであるから、伝送速
度が異なる場合には、異なる中心周波数のフィルタ１０
２に変更する必要がある。従って、伝送速度対応の構成
のデータ受信装置が用いられている。その為にコストア
ップとなる問題がある。又図１５に示す構成は、電圧制
御発振器１１６の発振出力周波数が、受信データの伝送
速度に追従して変化することができるが、周波数変化範
囲は、位相同期引込みの関係から比較的狭いものであ
る。即ち、受信データの伝送速度の揺らぎに追従してク
ロック信号ＣＬＫを出力できる程度のものである。従っ
て、伝送速度が２倍程度異なる場合には適用できないも
のである。本発明は、伝送速度が大きく相違する場合で
も、自動的に伝送速度に対応したクロック信号を選択出
力して、データの受信を可能とすることにより、各種の
伝送速度のデータを受信する場合の共用化を図ることを
目的とする。

【０００５】

【課題を解決するための手段】本発明のデータ受信装置
は、（１）受信データの位相に同期化したクロック信号
を出力する位相同期回路（ＰＬＬ）３と、クロック信号
により受信データの識別を行う識別器２とを含むデータ
受信装置であって、位相同期回路３からのクロック信号
をそれぞれ異なる分周比で分周する複数の分周器８，９
と、複数の分周器８，９の何れか一つを選択して、分周
出力信号を記識別器２に入力するクロック信号とするセ
レクタ７と、受信データの伝送速度を判定して、セレク
タ７を制御し、受信データの伝送速度に対応したクロッ
ク信号を選択出力して識別器２に入力する制御を行う判
定制御部とを備えている。

【０００６】（２）又判定制御部は、識別器による識別
データを基に受信データの符号則違反の有無を検出する
違反検出部と、この違反検出部による違反検出信号が連
続的に発生した時に異なる分周器によるクロック信号を
選択出力するように、セレクタを制御する構成を有する
ものである。

【０００７】又（３）判定制御部は、識別器による識別
データを基にＣＭＩ符号化された受信データの交番則違
反を検出する違反検出部と、この違反検出部による違反
検出信号を積分する積分回路と、この積分回路の積分出
力信号と基準電圧とを比較する比較器と、この比較器の
比較出力信号を入力して反転動作するフリップフロップ
とを含み、このフリップフロップの出力信号により、セ
レクタを制御する構成を有するものである。

【０００８】又（４）前述のそれぞれの判定制御部は、
複数の分周器の中の分周比の小さい分周器から順に選択
するように、セレクタを制御する構成を有するものであ
る。

【０００９】又（５）判定制御部は、受信データのエッ
ジ検出を行うパルスエッジ検出部と、このパルスエッジ
検出部の検出信号を積分して基準電圧と比較し、積分出
力信号が基準電圧を超えた時に、異なる分周器によるク
ロック信号を選択出力するように、セレクタを制御する
比較器とを有するものである。

【００１０】又（６）判定制御部は、受信データのエッ
ジ検出を行うパルスエッジ検出部と、このパルスエッジ
検出部の検出信号を積分する積分回路と、この積分回路
の積分出力信号とそれぞれ異なる基準電圧とを比較する
複数の比較器と、この複数の比較器の比較出力信号に従
った分周比の分周器を選択するように、セレクタを制御
する構成を有するものである。

【００１１】又（７）判定制御部は、識別器の識別出力
データを基にフレーム同期引込みを行い、フレーム同期
外れの検出信号を出力するフレーム同期回路と、フレー
ム同期外れの検出信号が継続して出力される時に、異な
る分周比の分周器によるクロック信号を選択出力するよ
うにセレクタを制御するフリップフロップとを有するも
のである。

【００１２】又（８）判定制御部は、高速クロック信号
を基に受信データの隣接したビットが同一符号か否かを
判定する手段と、この手段により同一符号の確率が低い
時に、受信データを高速データと判定して高速クロック
信号を選択し、同一符号の確率が高い時に、受信データ
を低速データと判定して低速クロック信号を選択するよ
うにセレクタを制御する手段とを有するものである。

【００１３】又（９）判定制御部は、位相同期回路から
のクロック信号を高速クロック信号とし、この高速クロ
ック信号を分周器により分周して低速クロック信号と
し、受信データをデータ端子に且つ前記高速クロック信
号をクロック端子にそれぞれ入力する第１のフリップフ
ロップと、この第１のフリップフロップの出力信号をデ
ータ端子に前記高速クロック信号をクロック端子にそれ
ぞれ入力する第２のフリップフロップと、前記第１，第
２のフリップフロップの出力信号を比較して、前記高速
クロック信号に従った隣接ビットが同一符号か否かを前
記低速クロック信号のタイミングで判定する排他的オア
回路及び第３のフリップフロップと、この第３のフリッ
プフロップの出力信号を加えるローパスフィルタと、こ
のローパスフィルタの出力信号と基準電圧とを比較し、
比較出力信号により前記高速クロック信号と低速クロッ
ク信号との何れかを選択出力するように、セレクタを制
御する比較器とを有するものである。

【００１４】

【発明の実施の形態】図１は本発明の第１の実施の形態
の説明図であり、１は増幅器、２は識別器、３は位相同
期回路（ＰＬＬ）、４は位相比較器、５はローパスフィ
ルタ（ＬＰＦ）、６は電圧制御発振器（ＶＣＯ）、７は
セレクタ、８は１／２の分周器、９は１／８の分周器、
１０はデコーダ、１１は符号則の違反検出部、１２は積
分回路（平滑回路又はローパスフィルタ）、１３は比較
器、１４はフリップフロップを示す。このフリップフロ
ップ１４は、リセット端子Ｒに加えられるパワーオン信
号ＰＷによりリセットされ、比較器１３の出力信号がク
ロック端子ＣＫに入力され、＊Ｑ端子出力がデータ端子
Ｄに入力され、Ｑ端子出力がセレクタ７の制御信号とな
る。

【００１５】又違反検出部１１と積分回路１２と比較器
１３とフリップフロップ１４により判定制御部を構成
し、受信データの伝送速度を判定して、セレクタ７を制
御するものである。又受信データがＣＭＩ符号化されて
いる場合、デコーダ１０は、ＣＭＩ符号から例えばＮＲ
Ｚ符号に変換してデータＤＡＴＡを出力し、且つそのデ
ータＤＡＴＡに同期したクロック信号ＣＬＫを出力す
る。その場合の違反検出部１１は、ＣＭＩ符号の交番則
違反を検出し、検出信号を積分回路１２を介して比較器
１３に入力し、基準電圧Ｖｒｅｆと比較する。

【００１６】又セレクタ７は、フリップフロップ１４の
Ｑ端子出力が“０”（ローレベル）の時に１／２の分周
器８を選択し、フリップフロップ１４のＱ端子出力が
“１”（ハイレベル）の時に１／８の分周器９を選択し
て、識別器２とデコーダ１０とに入力するクロック信号
とする。

【００１７】受信データの伝送速度が、例えば、１．５
４４Ｍｂｐｓと６．３１２Ｍｂｐｓとの何れかに対応し
て受信処理する場合、受信データがＣＭＩ符号化されて
いると、識別器２及びデコーダ１０に入力するクロック
信号は、伝送速度の２倍の速度が必要となる。そこで、
位相比較器４とフィルタ５と電圧制御発振器６とを含む
位相同期回路３の電圧制御発振器６の中心周波数を、例
えば、約２５ＭＨｚとし、受信データに位相同期化した
信号を出力する。そして、分周器８は１／２に分周して
約１２．５ＭＨｚとし、分周器９は１／８に分周して
３．１２５ＭＨｚとする。又デコーダ１０によりＣＭＩ
符号データをＮＲＺ符号データＤＡＴＡに変換すると共
に、識別器２に入力するクロック信号を１／２に分周し
て、データＤＡＴＡのクロック信号ＣＬＫとする。

【００１８】ＣＭＩ符号は、例えば、図２の（ａ）に示
すように、データ“０”は“０１”とし、“１”は“１
１”又は“００”とし、前回の“１”が“１１”の時、
今回の“１”は反転した“００”とする。従って、デー
タの“０”連続又は“１”連続の場合でも、クロック成
分を含む伝送データとなる。そして、図２の（ａ）に示
すＣＭＩ符号データは、ＣＭＩ符号則に従って（ｂ）に
示すＮＲＺ符号データにデコードすることができる。

【００１９】又図２の（ｃ）に示すＣＭＩ符号データの
場合、ｅｒ１として示す“１０”はデータ“０”に対す
るＣＭＩ符号則違反であり、又ｅｒ２として示す“１
１”は、その前も“１１”であるから、ＣＭＩ符号の交
番則違反である。又ｅｒ３として示す“００”もＣＭＩ
符号の交番則違反である。図２の（ｄ）は、このような
ＣＭＩ符号則の違反検出信号を示す。又違反検出部１１
は、ＣＭＩ符号の交番則違反のみ検出する構成とする
と、図２の（ｅ）に示す検出信号を出力することにな
る。この検出信号を積分回路１２に入力する。伝送エラ
ー等により単発的に発生するＣＭＩ符号の交番則違反の
場合は、積分回路１２の出力信号は、基準電圧Ｖｒｅｆ
を超えることがない。

【００２０】図３は本発明の第１の実施の形態の動作説
明図であり、（ａ）は１．５ＭｂｐｓのデータをＣＭＩ
符号化した伝送データ、（ｂ）はセレクタ７で選択出力
したクロック信号、（ｃ）は交番則違反検出信号、
（ｄ）は積分回路１２の出力信号、（ｅ）は比較器１３
の出力信号、（ｆ）はパワーオン信号ＰＷ、（ｇ）はフ
リップフロップ１４のＱ端子出力信号を示す。

【００２１】図３の（ｆ）のパワーオン信号によりフリ
ップフロップ１４はリセットされるから、そのＱ端子出
力信号は（ｇ）に示すように“０”となり、セレクタ７
は分周器８による１／２分周出力の１２．５ＭＨｚのク
ロック信号（１／２ＣＬＫ）を選択出力する。その場合
の識別器２は、この１２．５ＭＨｚのクロック信号のタ
イミングでレベル識別し、例えば、低速の伝送データの
“０”の点を識別すると、連続して“０”であるから交
番則違反となり、又伝送データの“１”の点を識別する
と、連続して“１”であるから交番則違反となり、
（ｃ）に示す違反検出信号が出力される。又デコーダ１
０からは正規なＮＲＺ符号データは出力されない。

【００２２】積分回路１２は、この違反検出信号を積分
し、（ｄ）に示す積分出力信号を比較器１３に入力し、
基準電圧Ｖｒｅｆと比較する。積分出力信号が基準電圧
Ｖｒｅｆを超えると、（ｅ）に示す比較出力信号により
フリップフロップ１４が反転し、Ｑ端子出力信号は
（ｇ）に示すように“１”となる。それにより、セレク
タ７は、分周器９による１／８分周出力の３．１２５Ｍ
Ｈｚのクロック信号（１／８ＣＬＫ）を選択する出力す
る。

【００２３】このクロック信号のタイミングで識別器２
に於いてレベル識別すると、伝送データの２倍の周波数
のクロック信号であるから、デコーダ１０は、ＣＭＩ符
号則に従ってデコードし、ＮＲＺ符号データに変換する
ことができる。又伝送エラーがなければ、交番則違反が
生じないから、違反検出部１１から検出信号が出力され
ないので、積分回路１２の積分出力信号は（ｄ）に示す
ように減少する。その後の伝送エラーによる交番則違反
は単発的であるから、積分出力信号は基準電圧Ｖｒｅｆ
を超えることはなく、従って、フリップフロップ１４は
セット状態を維持する。

【００２４】前述のように、１．５Ｍｂｐｓのデータと
６．３Ｍｂｐｓのデータとの何れかをＣＭＩ符号化して
伝送するシステムに於いて、判定制御部により符号則違
反検出を行って、自動的に伝送速度を判定し、その伝送
速度に対応したクロック信号を選択出力して、受信処理
することができる。この場合、２種類の伝送速度に対し
て共用化できることになる。

【００２５】なお、前述の場合に、６．３Ｍｂｐｓのデ
ータをＣＭＩ符号化して伝送し、これを受信データとす
ると、セレクタ７が最初に分周器８による１／２分周出
力のクロック信号を選択しているから、ＣＭＩ符号の交
番則違反が生じることがないので、フリップフロップ１
４はパワーオン信号ＰＷによりリセットされた状態を維
持し、セレクタ７は分周器８による１／２分周出力の１
２，５ＭＨｚのクロック信号を継続して選択出力するこ
とになる。

【００２６】図４は本発明の第２の実施の形態の説明図
であり、図１と同一符号は同一部分を示し、１５，１６
はフリップフロップ、１７はセレクタ、１８は１／４分
周する分周器、１９はリセット付き積分回路を示す。こ
の実施の形態は、３種類の伝送速度に対して共用化した
構成を示し、位相同期回路（ＰＬＬ）３の電圧制御発振
器６の出力信号を、例えば、１／２の分周器８と、１／
４の分周器１８と、１／８の分周器９とにより分周し、
セレクタ１７により何れかの分周出力をクロック信号と
して識別器２とデコーダ１０とに入力する。

【００２７】又フリップフロップ１５，１６は、比較器
１３の比較出力信号をクロック端子ＣＫに入力し、パワ
ーオン信号ＰＷをリセット端子Ｒに入力し、フリップフ
ロップ１５の＊Ｑ端子出力信号をデータ端子Ｄに入力
し、Ｑ端子出力信号をフリップフロップ１６のデータ端
子Ｄに入力する構成とする。又セレクタ１７は、フリッ
プフロップ１５，１６のＱ端子出力信号が共に“０”の
場合に、１／２の分周器８による分周出力信号を選択
し、フリップフロップ１５のＱ端子出力信号が“１”と
なると、１／４の分周器１８による分周出力信号を選択
し、フリップフロップ１６のＱ端子出力信号が“１”
で、フリップフロップ１５のＱ端子出力信号が“０”と
なると、１／８の分周器９による分周出力信号を選択す
る。又積分回路１９は違反検出部１１からの違反検出信
号を積分し、フリップフロップ１５，１６のＱ端子出力
信号が“１”となった時にリセットされる構成を有する
ものである。

【００２８】図５は本発明の第２の実施の形態の動作説
明図であり、（ａ）は１．５ＭｂｐｓのデータをＣＭＩ
符号化した伝送データ、（ｂ）はセレクタ１７で選択出
力したクロック信号、（ｃ）は交番則違反検出信号、
（ｄ）は積分回路１９の出力信号、（ｅ）は比較器１３
の出力信号、（ｆ）はフリップフロップ１５のＱ端子出
力信号、（ｇ）はフリップフロップ１６のＱ端子出力信
号を示す。

【００２９】位相同期回路３の電圧制御発振器６の出力
信号周波数を約２５ＭＨｚとすると、フリップフロップ
１５，１６のＱ端子出力信号が（ｆ），（ｇ）に示すよ
うに“０”の場合に、セレクタ１７は、１／２分周の１
２．５ＭＨｚのクロック信号（１／２ＣＬＫ）を識別器
２とデコーダ１０とに入力する。この場合、クロック周
波数が高過ぎるから、交番則違反が連続し、違反検出信
号を積分回路１９により積分した積分出力信号は、
（ｄ）に示すように、基準電圧Ｖｒｅｆを超えることに
なり、フリップフロップ１５のＱ端子出力信号は“１”
となる。又このＱ端子出力信号によって積分回路１９は
リセットされる。セレクタ１７は、フリップフロップ１
５のＱ端子出力信号が“１”、フリップフロップ１６の
Ｑ端子出力信号が“０”であることにより、１／４の分
周器１８による６，２５ＭＨｚのクロック信号（１／４
ＣＫＬ）を選択出力して、識別器２とデコーダ１０とに
入力する。

【００３０】この場合も、クロック周波数が高過ぎるか
ら、交番則違反が連続し、リセットされた積分回路１９
の積分出力信号は（ｄ）に示すように上昇して基準電圧
Ｖｒｅｆを超えることになる。それにより、フリップフ
ロップ１５のＱ端子出力信号は“０”、フリップフロッ
プ１６のＱ端子出力信号は“１”となる。それにより、
積分回路１９はリセットされ、又セレクタ１７は１／８
の分周器９による３．１２５ＭＨｚのクロック信号（１
／８ＣＬＫ）を選択して、識別器２とデコーダ１０とに
入力する。

【００３１】この場合、セレクタ１７により選択したク
ロック信号が、ＣＭＩ符号化データに対応したものとな
るから、交番則違反の検出信号が殆どなくなり、従っ
て、積分回路１９の積分出力信号はほぼ零の状態を継続
し、フリップフロップ１５，１６のＱ端子出力信号によ
るセレクタ１７の選択状態も継続して、１．５Ｍｂｐｓ
のデータの受信処理を行うことができる。

【００３２】なお、３ＭｂｐｓのデータをＣＭＩ符号化
して伝送した場合は、１／４の分周器１８による６．２
５ＭＨｚのクロック信号によってＮＲＺ符号への変換が
行われ、ＣＭＩ符号の交番則違反は殆ど生じないことに
なる。又分周器を更に多数設けて、分周比の小さい分周
器から、即ち、周波数の高いクロック信号から順次選択
して、ＣＭＩ符号の交番則違反が継続するか否かを判定
して、順次周波数の低いクロック信号に切替える構成と
することもできる。

【００３３】図６は本発明の第３の実施の形態の説明図
であり、図１と同一符号は同一部分を示し、２１はパル
スエッジ検出部、２２は積分回路（平滑回路，ローパス
フィルタ）、２３は比較器であり、判定制御部を構成し
ている。又セレクタ７は、比較器２３の比較出力信号に
より制御され、例えば、“０”の時に１／８の分周器９
による分周出力のクロック信号を選択し、“１”の時に
１／２の分周器８による分周出力のクロック信号を選択
する。

【００３４】図７は本発明の第３の実施の形態の動作説
明図であり、（ａ）は例えば６．３Ｍｂｐｓのデータを
ＣＭＩ符号化した伝送データ、（ｂ）はパルスエッジ検
出部２１による立上り検出信号、（ｃ）は１．５Ｍｂｐ
ｓのデータをＣＭＩ符号化した伝送データ、（ｄ）はパ
ルスエッジ検出部２１による立上り検出信号、（ｅ）は
積分回路２２の積分出力信号、（ｆ）は比較器２３の比
較出力信号を示す。

【００３５】立上り検出信号は、単位時間当たり高速デ
ータに対しては多く、低速データに対しては少なくな
る。従って、積分回路２２を例えばＣＲ時定数回路によ
る平滑回路構成とすると、立上り検出信号の直流成分を
出力することになり、例えば、（ｅ）に示すように、
６．３Ｍｂｐｓの高速データに対しては、ＨＳの曲線に
示すように変化し、又１．５Ｍｂｐｓの低速データに対
しては、ＬＳの曲線に示すように変化し、所定時間後に
はほぼ一定の直流レベルとなる。

【００３６】従って、基準電圧Ｖｒｅｆを、所定時間経
過後の曲線ＨＳ，ＬＳの中間程度に設定することによ
り、（ｆ）の比較出力信号がハイレベルとなる場合は、
高速データを受信していることが判る。そこで、比較出
力信号がハイレベルとなった時は、セレクタ７を制御し
て、１／２の分周器８による１２．５ＭＨｚのクロック
信号を選択して識別器２とデコーダ１０とに入力し、比
較出力信号がローレベルのままの時は、セレクタ７によ
り、１／８の分周器９による３．１２５ＭＨｚのクロッ
ク信号を選択して識別器２とデコーダ１０とに入力す
る。即ち、受信データが例えば６．３Ｍｂｐｓの高速の
ＣＭＩ符号化データであるか、１．５Ｍｂｐｓの低速の
ＣＭＩ符号化データであるかを、積分回路２２の積分出
力信号が基準電圧Ｖｒｅｆを超えるか否かにより判定
し、伝送速度に対応したクロック信号を選択することが
できる。

【００３７】図８は本発明の第４の実施の形態の説明図
であり、図１及び図６と同一符号は同一部分を示し、２
４〜２６は比較器、２７はセレクタ、２８〜３１はそれ
ぞれ１／２，１／４，１／８，１／１６の分周器、Ｖｒ
１，Ｖｒ２，Ｖｒ３は基準電圧を示し、判定制御部を構
成している。又位相同期回路（ＰＬＬ）３は、増幅器１
により増幅された受信データとセレクタ２７により選択
出力されたクロック信号との位相に同期した信号を電圧
制御発振器（ＶＣＯ）６から出力するもので、前述のよ
うに約２５ＭＨｚの周波数の信号を出力するものとする
と、分周器２８により１２．５ＭＨｚ、分周器２９によ
り６．２５ＭＨｚ、分周器３０により３．１２５ＭＨ
ｚ、分周器３１により１．５６ＭＨｚのクロック信号に
分周してセレクタ２７に入力する。

【００３８】又パルスエッジ検出部２１により前述のよ
うに受信データの立上りエッジを検出して積分回路２２
により積分すると、図７の（ｅ）に示すように、高速デ
ータとなる程、積分出力信号が大きくなる。そこで、Ｖ
ｒ１＜Ｖｒ２＜Ｖｒ３の関係に基準電圧を設定し、比較
器２４〜２６により積分出力信号と比較する。低速デー
タの立上り検出信号の時間間隔は長いから、積分出力信
号は基準電圧Ｖｒ１以下となる。その場合、セレクタ２
７は、１／１６の分周器３１による分周出力信号をクロ
ック信号として選択出力する。

【００３９】又積分出力信号が基準電圧Ｖｒ１を超えた
が、基準電圧Ｖｒ２を超えない場合は、１／８の分周器
３０による分周出力信号をクロック信号として選択出力
し、積分出力信号が基準電圧Ｖｒ２を超えたが、基準電
圧Ｖｒ３ａを超えない場合は、１／４の分周器２９によ
る分周出力信号をクロック信号として選択出力し、積分
出力信号が基準電圧Ｖｒ３を超えた場合は、高速データ
を受信した場合であるから、１／２の分周２８による分
周出力信号を選択出力する。

【００４０】図９は本発明の第５の実施の形態の説明図
であり、図１と同一符号は同一部分を示し、５１はフレ
ーム同期回路、５２はタイマ等による保護回路、５３は
フリップフロップで、判定制御部を構成している。又５
４は１／Ｍの分周器、５５は１／Ｎの分周器を示す。こ
の実施の形態は、識別器２によりレベル識別されたデー
タを基にフレーム同期引込みが可能か否かを判定し、フ
レーム同期引込みが不可能の場合に、セレクタ７を制御
して、分周器５４，５５の切替えを行うものである。

【００４１】例えば、パワーオン信号ＰＷによりリセッ
トされたフリップフロップ５３のＱ端子出力信号が
“０”で、セレクタ７は１／Ｍの分周器５４による分周
出力信号を選択してクロック信号としている時に、フレ
ーム同期回路５１は、フレーム同期引込みの処理を行
い、同期外れ検出信号を同期保護回路５２に入力する。
所定回数継続して同期外れ検出信号が得られると、フリ
ップフロップ５３のクロック端子ＣＫに信号を入力す
る。それにより、フリップフロップ５３のＱ端子出力信
号は“１”となり、セレクタ７は、１／Ｎの分周器５５
による分周出力信号を選択してクロック信号とする。

【００４２】即ち、セレクタ７により受信データの伝送
速度に対応したクロック信号を選択して識別器２とフレ
ーム同期回路５１とに入力し、識別器２により正常にデ
ータが識別再生されると、フレーム同期回路５１に於い
てフレーム同期をとることができる。その場合は、フリ
ップフロップ５３は現状の状態を維持し、それにより、
セレクタ７も現状の状態を維持する。

【００４３】これに対して、フレーム同期回路５１に於
いてフレーム同期をとることができない場合、識別器２
により正常なデータが識別再生されない場合であり、フ
レーム同期回路５１から同期外れ検出信号が保護回路５
２に入力され、所定の保護期間が経過すると、フリップ
フロップ５３のクロック端子ＣＫに信号を入力する。そ
れにより、フリップフロップ５３のＱ端子出力信号は
“１”となり、セレクタ７は、１／Ｍの分周器５４から
１／Ｎの分周器５５に切替えて、１／Ｎの分周器５５に
よる分周出力信号をクロック信号として識別器２とフレ
ーム同期回路５１とに入力する。それにより、受信デー
タの伝送速度に対応したクロック信号が選択されると、
フレーム同期回路５１に於いてフレーム同期をとること
ができるから、セレクタ７はこの状態を継続する。

【００４４】又受信データガ前述の各実施の形態と同様
にＣＭＩ符号化されている場合、識別器２の後段にデコ
ーダを設け、ＣＭＩ符号データをＲＺ符号データ等に変
換して、フレーム同期回路５１に於いてフレーム周期毎
にフレーム同期パルスを検出可能か否かを判定し、検出
可能の場合は、フレーム同期がとれたと判定し、検出不
可能の場合は、フレーム同期外れと判定し、積分回路５
２に同期外れ検出信号を入力する。即ち、受信データの
伝送速度に対応したクロック信号を選択できた時は、フ
レーム同期引込みが可能であるかから、フレーム同期引
込みが不可能の場合に、セレクタ７を制御して分周器の
切替えを行うものである。

【００４５】図１０は本発明の第６の実施の形態の説明
図であり、図１と同一符号は同一部分を示し、６１は速
度判定部、６２は分周器、６３，６４，６６はフリップ
フロップ、６５は排他的オア回路、６７はセレクタ、６
８はローパスフィルタ（ＬＯＦ）、６９は比較器を示
し、判定制御部を構成している。

【００４６】この実施の形態は、例えば、５０Ｍｂｐｓ
と１５０Ｍｂｐｓとの２種類の伝送速度対応して自動的
にクロック信号の切替えを行って受信処理する場合を示
し、位相同期回路（ＰＬＬ）３の電圧制御発振器（ＶＣ
Ｏ）６は、そのまま或いは分周して１５０ＭＨｚのクロ
ック信号を出力し、速度判定部６１の分周器６２により
１／３に分周して５０ＭＨｚのクロックを生成し、それ
ぞれセレクタ６７に入力する。又識別器２にセレクタ６
７により選択したクロック信号ＣＬＫと、増幅器１によ
り増幅した受信データとを入力し、レベル識別したデー
タＤＡＴＡを出力する。

【００４７】又フリップフロップ６３のデータ端子Ｄに
受信データを入力し、フリップフロップ６３，６４のク
ロック端子Ｃに１５０ＭＨｚのクロック信号を入力す
る。又フリップフロップ６３のＱ端子出力信号をフリッ
プフロップ６４のデータ端子Ｄに入力する。そして，フ
リップフロップ６３，６４のＱ端子出力信号を排他的オ
ア回路６５に入力し、その出力信号をフリップフロップ
６６のデータ端子Ｄに入力する。このフリップフロップ
６６のクロック端子Ｃに５０ＭＨｚのクロック信号を入
力する。

【００４８】従って、排他的オア回路６５の出力信号
は、１５０ＭＨｚの周期で同一符号が連続するか否かを
示すものとなり、連続しない場合に“１”の出力信号と
なる。この排他的オア回路６５の出力信号を、５０ＭＨ
ｚの周期で“１”となるか否かをフリップフロップ６６
により判定することになり、５０ＭＨｚ周期で“１”と
なる場合は、フリップフロップ６６のＱ端子出力信号を
ローパスフィルタ６８を介して比較器６９に入力し、基
準電圧Ｖｒと比較し、比較出力信号によりセレクタ６７
を制御する。

【００４９】図１１は本発明の第６の実施の形態の判定
動作説明図であり、（ａ）は受信データの一部を示し、
実線は高速データ、点線は低速データを示し、（ｂ）は
高速クロック信号、（ｃ）は排他的オア回路６５の出力
信号、（ｄ）は低速クロック信号、（ｅ）はフリップフ
ロップ６６のＱ端子出力信号を示す。

【００５０】又検出１，２，３は、（ｂ）の高速クロッ
ク信号によって高速データの２ビットが連続して同一符
号か否かを検出することを示し、低速データに対して
は、検出２，３は同一符号となり、検出１は、符号変換
点の場合は異なる符号、ＮＲＺ符号の符号変換点でない
場合は同一符号となる。又高速データに対しては、検出
１，２，３の何れも異なる符号となる場合が多い。そし
て、排他的オア回路６５の出力信号は、（ｃ）に示すよ
うに、検出１〜３による１〜３結果となるもので、１〜
３結果が異なる符号連続の場合に、“１”（ハイレベル
Ｈ）、同一符号連続の場合に、“０”（ローレベルＬ）
となる。即ち、高速データ受信の場合に、フリップフロ
ップ６８のＱ端子出力信号は“１”となり、低速データ
受信の場合に“０”となる。

【００５１】この排他的オア回路６５の出力信号を、
（ｄ）に示す低速クロック信号で判定する。即ち、フリ
ップフロップ６６は、排他的オア回路６５の出力信号を
低速クロック信号の立上りで判定し、異なる符号の判定
出力信号の場合に、フリップフロップ６６のＱ端子出力
信号は（ｅ）に示すように“１”となる。このＱ端子出
力信号をローパスフィルタ６８を介して比較器６９に入
力する。即ち、高速データ受信の場合に、フリップフロ
ップ６６のＱ端子出力信号が“１”となる確率が高くな
る。従って、所定時間経過によりローパスフィルタ６８
の出力信号が基準電圧Ｖｒを超えることになり、それに
より、比較器６９の比較出力信号が“１”となるから、
セレクタ６７を制御して高速クロック信号を選択出力し
てクロック信号ＣＬＫとし、識別器２に入力する。

【００５２】又低速データを受信している場合は、フリ
ップフロップ６６のＱ端子出力信号は“０”を継続する
ことが多く、従って、比較器６９の比較出力信号は
“０”を継続し、セレクタ６７は低速クロック信号を選
択してクロック信号ＣＬＫとし、識別器２に入力する。

【００５３】図１２は本発明の第６の実施の形態の低速
データ受信の動作説明図であり、（ａ）は低速受信デー
タ、（ｂ）は１５０ＭＨｚの高速クロック信号、（ｃ）
はフリップフロップ６３のＱ端子出力信号、（ｄ）はフ
リップフロップ６４のＱ端子出力信号、（ｅ）は排他的
オア回路６５の出力信号、（ｆ）は５０ＭＨｚの低速ク
ロック信号、（ｇ）はフリップフロップ６６のＱ端子出
力信号、（ｈ）はローパスフィルタ６８の出力信号、
（ｉ）は比較器６９の出力信号を示す。

【００５４】（ａ）に示す“１０１００１”の低速デー
タを受信し、（ｂ）に示す高速クロック信号でフリップ
フロップ６３，６４を動作させ、排他的オア回路６５に
より同一符号が連続したか否かを判定する。この場合、
排他的オア回路６５の出力信号は（ｅ）に示すものとな
る。この排他的オア回路６５の出力信号を、（ｆ）に示
す低速クロック信号で判定すると、フリップフロップ６
６のＱ端子出力信号は、（ｇ）に示すように“０”
（Ｌ）連続となる。従って、ローパスフィルタ６８の出
力信号は、（ｈ）に示すように、“０”（Ｌ）連続とな
る。比較器６９はこのローパスフィルタ６８の出力信号
と基準電圧Ｖｒとを比較するから、比較出力信号は
（ｉ）に示すように、“１”（Ｈ）連続となる。従っ
て、セレクタ６７は、５０ＭＨｚの低速クロック信号を
選択して識別器２に入力する。

【００５５】図１３は本発明の第６の実施の形態の高速
データ受信の動作説明図であり、（ａ）は高速受信デー
タ、（ｂ）〜（ｉ）は図１２と同一の信号を示す。高速
データ受信の場合は、フリップフロップ６６のＱ端子出
力信号が、（ｇ）に示すものとなる。従って、ローパス
フィルタ６８の出力信号は、（ｈ）に示すように上昇す
る。このローパスフィルタ６８の出力信号が基準電圧Ｖ
ｒを超えると、比較器６９の比較出力信号は（ｉ）に示
すように“０”（Ｌ）となる。それにより、セレクタ６
７は、１５０ＭＨｚの高速クロック信号を選択して識別
器２に入力することになる。

【００５６】本発明は、前述の各実施の形態のみに限定
されるものではなく、種々付加変更することが可能であ
り、符号則違反検出を行う場合は、ＣＭＩ符号化以外の
符号化を行ってデータ伝送を行う場合も、その符号則に
違反するか否かを判定する手段を設けることができる。
又フレーム同期引込みを判定する手段の場合、各種のフ
レームフォーマットに対応したフレーム同期信号を検出
する手段を適用することができる。

【００５７】

【発明の効果】以上説明したように、本発明は、位相同
期回路（ＰＬＬ）の出力信号を分周する複数の分周器
と、それらの一つを選択するセレクタと、受信データの
伝送速度を、符号則違反検出，フレーム同期検出，変化
点（パルスエッジ）検出等により判定する判定制御部を
有するものであり、各種の伝送速度のデータを受信する
構成を共用化し、且つ伝送速度に対応したクロック信号
を自動的に選択できる利点がある。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の説明図である。

【図２】ＣＭＩ符号とＮＲＺ符号との変換説明図であ
る。

【図３】本発明の第１の実施の形態の動作説明図であ
る。

【図４】本発明の第２の実施の形態の説明図である。

【図５】本発明の第２の実施の形態の動作説明図であ
る。

【図６】本発明の第３の実施の形態の説明図である。

【図７】本発明の第３の実施の形態の動作説明図であ
る。

【図８】本発明の第４の実施の形態の説明図である。

【図９】本発明の第５の実施の形態の説明図である。

【図１０】本発明の第６の実施の形態の説明図である。

【図１１】本発明の第６の実施の形態の判定動作説明図
である。

【図１２】本発明の第６の実施の形態の低速データ受信
の動作説明図である。

【図１３】本発明の第６の実施の形態の高速データ受信
の動作説明図である。

【図１４】従来例のデータ受信装置の要部説明図であ
る。

【図１５】従来例のデータ受信装置の要部説明図であ
る。

【符号の説明】

１増幅器２識別器３位相同期回路（ＰＬＬ）４位相比較器５ローパスフィルタ（ＬＰＦ）６電圧制御発振器（ＶＣＯ）７セレクタ８１／２の分周器９１／８の分周器１０デコーダ１１違反検出部１２積分回路（平滑回路）１３比較器１４フリップフロップ

Claims

【特許請求の範囲】

【請求項１】受信データの位相に同期化したクロック
信号を出力する位相同期回路と、前記クロック信号によ
り前記受信データの識別を行う識別器とを含むデータ受
信装置に於いて、前記位相同期回路からのクロック信号をそれぞれ異なる
分周比で分周する複数の分周器と、前記複数の分周器の何れか一つを選択して、分周出力信
号を前記識別器に入力するクロック信号とするセレクタ
と、前記受信データの伝送速度を判定して前記セレクタを制
御し、受信データの伝送速度に対応したクロック信号を
選択出力して前記識別器に入力する制御を行う判定制御
部とを備えたことを特徴とするデータ受信装置。
【請求項２】前記判定制御部は、前記識別器による識
別データを基に前記受信データの符号則違反の有無を検
出する違反検出部と、該違反検出部による違反検出信号
が連続的に発生した時に異なる分周器によるクロック信
号を選択出力するように前記セレクタを制御する構成を
有することを特徴とする請求項１記載のデータ受信装
置。
【請求項３】前記判定制御部は、前記識別器による識
別データを基にＣＭＩ符号化された受信データの交番則
違反を検出する違反検出部と、該違反検出部による違反
検出信号を積分する積分回路と、該積分回路の積分出力
信号と基準電圧とを比較する比較器と、該比較器の比較
出力信号を入力して反転動作するフリップフロップとを
含み、該フリップフロップの出力信号により前記セレク
タを制御する構成を有することを特徴とする請求項１又
は２記載のデータ受信装置。
【請求項４】前記判定制御部は、前記複数の分周器の
中の分周比の小さい分周器から順に選択するように前記
セレクタを制御する構成を有することを特徴とする請求
項１又は２又は３記載のデータ受信装置。
【請求項５】前記判定制御部は、前記受信データのエ
ッジ検出を行うパルスエッジ検出部と、該パルスエッジ
検出部の検出信号を積分して基準電圧と比較し、積分出
力信号が前記基準電圧を超えた時に、異なる分周器によ
るクロック信号を選択出力するように前記セレクタを制
御する比較器とを有することを特徴とする請求項１記載
のデータ受信装置。
【請求項６】前記判定制御部は、前記受信データのエ
ッジ検出を行うパルスエッジ検出部と、該パルスエッジ
検出部の検出信号を積分する積分回路と、該積分回路の
積分出力信号とそれぞれ異なる基準電圧とを比較する複
数の比較器と、該複数の比較器の比較出力信号に従った
分周比の分周器を選択するように前記セレクタを制御す
る構成を有することを特徴とする請求項１記載のデータ
受信装置。
【請求項７】前記判定制御部は、前記識別器の識別出
力データを基にフレーム同期引込みを行い、フレーム同
期外れの検出信号を出力するフレーム同期回路と、前記
フレーム同期外れの検出信号が継続して出力される時
に、異なる分周比の分周器によるクロック信号を選択出
力する前記セレクタを制御するフリップフロップとを有
することを特徴とする請求項１記載のデータ受信装置。
【請求項８】前記判定制御部は、高速クロック信号を
基に受信データの隣接したビットが同一符号か否かを判
定する手段と、該手段により同一符号の確率が低い時に
前記受信データを高速データと判定して前記高速クロッ
ク信号を選択し、同一符号の確率が高い時に前記受信デ
ータを低速データと判定して低速クロック信号を選択す
るようにセレクタを制御する手段とを有することを特徴
とする請求項１記載のデータ受信装置。
【請求項９】前記判定制御部は、前記位相同期回路か
らのクロック信号を高速クロック信号とし、該高速クロ
ック信号を分周器により分周して低速クロック信号と
し、受信データをデータ端子に且つ前記高速クロック信
号をクロック端子にそれぞれ入力する第１のフリップフ
ロップと、該第１のフリップフロップの出力信号をデー
タ端子に前記高速クロック信号をクロック端子にそれぞ
れ入力する第２のフリップフロップと、前記第１，第２
のフリップフロップの出力信号を比較して、前記高速ク
ロック信号に従った隣接ビットが同一符号か否かを前記
低速クロック信号のタイミングで判定する排他的オア回
路及び第３のフリップフロップと、該第３のフリップフ
ロップの出力信号を加えるローパスフィルタと、該ロー
パスフィルタの出力信号と基準電圧とを比較し、比較出
力信号により前記高速クロック信号と低速クロック信号
との何れかを選択出力するように前記セレクタを制御す
る比較器とを有することを特徴とする請求項１又は８記
載のデータ受信装置。