JPH11341087A

JPH11341087A - ４値ｆｓｋ方式のクロック再生回路

Info

Publication number: JPH11341087A
Application number: JP10144269A
Authority: JP
Inventors: Hiroaki Abe; 浩明阿部; Yasushi Osato; 靖大里
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-05-26
Filing date: 1998-05-26
Publication date: 1999-12-10

Abstract

(57)【要約】【課題】本発明は４値ＦＳＫ方式の受信信号をＡ／Ｄコ
ンバータへ供給してディジタル信号に変換して，位相比
較を行った結果を制御信号として対応する周波数を発振
する回路によりクロックを再生すると共に前記Ａ／Ｄコ
ンバータへ入力する構成を備えた４値ＦＳＫ方式のクロ
ック再生回路に関し，低い周波数を用いた４値ＦＳＫ方
式の受信データからのクロック引き込みを高速に行うこ
とを目的とする。【解決手段】受信開始時に位相比較結果を制御信号とし
て対応する周波数を発振する回路から受信信号の周期内
にｍ個の異なる位相のサンプル信号を発生する回路を備
える。Ａ／Ｄコンバータにおいてｍ倍のサンプリングを
行い，サンプリングにより得られたデータからアイパタ
ーン開口部を検出して，クロック位相を最適位置に引き
込む最適初期位相検出回路を備えるよう構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は４値ＦＳＫ方式の信
号の復調部のクロックを高速に引込むことができる４値
ＦＳＫ方式のクロック再生回路に関する。

【０００２】一般的に，クロック再生回路は，無線装置
の受信部で用いられる回路であり，変調信号を復調した
信号からクロック成分を再生して，これを主に受信デー
タ（信号）を識別する識別器（例えば，Ａ／Ｄコンバー
タ等）の動作タイミング信号として供給する回路であ
る。

【０００３】４値ＦＳＫ方式のクロック再生回路で再生
されるクロックは，復調信号のレベルを識別すべきタイ
ミング，すなわちアイパターンの開口部の位相と一致し
なければならないが，各種の要因によりクロックの位相
ずれが生じるので，常にクロックの位相ずれを正確に調
整して高精度な信号識別用のクロックを供給することが
できることが望まれている。

【０００４】携帯無線装置では省電力化のため受信待受
時にパワーセービング動作を行う場合があり，その時で
きるだけ長いパワーセービング時間を得ようとするた
め，待受状態から受信状態までの状態遷移時間を短縮す
ることが要求される。

【０００５】このため，省電力を実現できる高速引込み
が可能なクロック再生回路が必要となる。

【０００６】

【従来の技術】携帯用無線機として，トランシーバとし
てシンプレックス（単信）により通信を行う装置が知ら
れている。このような携帯用無線機において，音声入力
をＤＰＣＭ（差分ＰＣＭ）による符号化（Ａ／Ｄ変換）
によりディジタル化して１６Ｋｈｚの直列の２ビットの
ディジタル信号を発生し，この２ビット分を４値化（ア
ナログ化）して，その４値のアナログ信号をＶＣＯ（Vo
ltage Controled Oscillator: 電圧制御発振器）へ入力
して, 各アナログ信号電圧に対応した周波数に変換して
送信する４値ＦＳＫ方式が知られている。

【０００７】このような，４値ＦＳＫ方式による信号を
受信する場合の携帯用無線機のクロック再生回路を図１
３に示す従来例の構成図を用いて説明する。なお，クロ
ック位相検出回路及びクロック再生回路については，先
に本発明の出願人と同一出願人により提案された「多重
無線装置の受信部に設けられたクロック位相検出回路及
びクロック再生回路」（特開平８−２５６１８８号公
報）がある。

【０００８】図１３において，８０はＡ／Ｄコンバー
タ，８１は位相比較器，８２はループフィルタ，８３は
ＶＣＸＯ（電圧制御水晶発振器) ，８４はＮ分周回路で
ある。この従来例では，受信データレート（データ速
度）として，比較的に高い速度，例えば２０Ｍｈｚの４
値ＦＳＫのアナログ信号が入力され，ｆ＝２０Ｍｈｚ，
Ｎ＝１（分周しない）である。この受信データは，Ａ／
Ｄコンバータ８０でディジタル信号（４値信号を２ビッ
トのディジタル信号）に変換される。この信号は位相比
較器８１へ入力される。この位相比較器８１では，アイ
パターンの最大の開口部の位相（最適位相）を検出する
ため位相比較が行われ，最適位相が出力される。

【０００９】この位相比較は，上記先に提案されたクロ
ック位相検出回路を用いることができ，その原理を概説
すると，入力信号を直交検波部で２種の信号（Ｉｃｈ，
Ｑｃｈ）に復調し，Ａ／Ｄ変換により発生した出力を等
価器で等価を行って，それぞれ等価された信号を出力す
る。一方，この等価器の入力信号と出力信号の差分を求
めて信号誤差ｅを検出し，その信号誤差ｅと位相成分検
出部で検出した信号Ｉｃｈの傾きｇを乗算することによ
りクロックの位相ずれ情報を発生し，クロック再生部か
らのクロックが入力される位相器において位相ずれ情報
によりクロックの位相を調整する。

【００１０】このようにして，最適な位相の出力信号が
得られるとループフィルタ８２へ入力され，雑音等が除
去されてＶＣＸＯ８３へ供給される。ＶＣＸＯ８３で
は，入力されたアナログ電圧（４値の中の何れかの値）
に対応した周波数信号を発生し，その周波数信号はＮ分
周回路８４で分周され，その分周出力はクロック信号と
して利用されると共にＡ／Ｄコンバータ８０へ供給され
て変換の同期信号として使用される。

【００１１】位相比較器８１は，アイパターンが最大の
開口部となるタイミングのサンプル信号を識別して，そ
のサンプル信号により受信ディジタル信号を検出する。

【００１２】

【発明が解決しようとする課題】上記した従来の構成で
は，単純な制御ループによりクロック再生回路が構成さ
れているため入力データレートが２０ＭＨｚ（搬送波）
である場合には，問題ないが，この回路を用いて低い周
波数（例えば，８ＫＨｈのデータレート）の携帯無線機
での４値ＦＳＫ方式のクロック引き込みに使用する場合
には，引き込み時間が長くなるという問題があった。

【００１３】本発明は低い周波数を用いた４値ＦＳＫ方
式の受信データからのクロック引き込みを高速に行うこ
とができるクロック再生回路を提供することを目的とす
る。

【００１４】

【課題を解決するための手段】図１は本発明の原理構成
を示す。図中，１はＡ・Ｄコンバータ，２は位相比較
器，３はループフィルタ，４はセレクタ，５は基準電圧
発生回路，６はＶＣＸＯ（電圧制御水晶発振器），７は
Ｎ／ｍ分周回路，８は最適初期位相検出回路，９はｍ位
相生成回路，１０はφ／ｍ位相選択回路である。

【００１５】本発明は４値ＦＳＫ方式の携帯用無線機の
復調部分を構成するクロック再生回路において，受信デ
ータをオーバサンプリングすることによりアイパターン
の開口部を検出し，その位相に対応するようクロックを
制御することによりクロックの引き込み時間を短縮しよ
うとするものである。

【００１６】図１のＡ／Ｄコンバータ１にアナログの受
信データ（レートがｆ／Ｎ（Ｈｚ）が入力される。但
し，ｆはデータの周波数，Ｎはサンプル回数（送信側の
符号化時のサンプル回数）である。ｍ位相生成回路９
は，Ｎ／ｍ分周回路７から発生するデータの１周期を表
す信号に対して，各周期内にｍ個のサンプリング信号
（ｍ倍の速度）が発生し，このｍ倍のサンプリング信号
を受けたφ／ｍ位相選択回路１０は，選択信号が供給さ
れない時は入力したｍ個のサンプリング信号をそのまま
Ａ／Ｄコンバータ１へ出力する。Ａ／Ｄコンバータ１は
このｍ倍の速度でオーバサンプリングによるＡ／Ｄ変換
を行い，最適初期位相検出回路８はそのｍ倍の速度の出
力信号を用いてアイパターンの開口部を検出し，一つの
最適位相φが検出されると，最適初期位相選択信号が発
生してφ／ｍ位相選択回路１０に供給する。これにより
φ／ｍ位相選択回路１０はｍ個のサンプリング信号の中
から対応する一つの位相のサンプリング信号を選択して
Ａ／Ｄコンバータ１へ供給して，オーバサンプリングを
停止する。この結果，最適初期位相に対して２π／ｍ以
内の位相にクロックを高速で引き込ませることができ
る。

【００１７】また，オーバサンプリングにより検出する
期間も制御がかかってＶＣＸＯ６により発生するクロッ
クの周波数が変化する可能性があるので，この期間はセ
レクタ４で予め設定された電圧を発生する基準電圧発生
回路５の電圧を選択してＶＣＸＯ６から発生する周波数
を一定にして引き込みの立ち上げ時間を短縮し一定時間
になるとセレクタ４は位相比較器２，ループフィルタ３
の出力に切替えられる。

【００１８】

【発明の実施の形態】図２，図３は実施例の構成図（そ
の１），（その２）であり，上記図１の原理構成を具体
化したブロック構成を示す。図２，図３において，１は
Ａ／Ｄコンバータ，２は位相比較器，３はループフィル
タ，４はアナログスイッチ（図１のセレクタに対応），
５は基準電圧発生回路，６はＶＣＸＯ，７は分周回路，
８は最適初期位相検出回路，９はｍ位相生成回路（ｍ＝
８の場合），１０はφ／ｍ位相選択回路（ｍ＝８の場
合），１１は受信検出回路，１２−１〜１２−８はＡ／
Ｄコンバータ１で８倍の速度のサンプリング信号により
サンプリングされた時の各Ａ／Ｄ変換出力を保持する８
個のデータラッチ回路（ＦＦφ１〜ＦＦφ８で表し，そ
れぞれ８ビットで構成）である。

【００１９】上記図２，図３の構成において，位相比較
器２の内部構成の例は図４に示され，ｍ位相生成回路の
内部構成の例は図５に示され，最適初期位相検出回路８
の内部構成の例は図６，図７に示され，φ／ｍ位相選択
回路１０の内部構成の例は図８に示され，受信検出回路
１１の内部構成の例は後述する図９に示される。

【００２０】最初に図２のＡ／Ｄコンバータ１はアナロ
グ信号が入力されると，φ／ｍ位相選択回路１０から発
生するサンプル信号のタイミングでサンプルを行い，リ
ード信号のタイミングでＡ／Ｄ変換の出力が発生し，ラ
ッチ信号のタイミングでＡ／Ｄ変換出力信号がデータラ
ッチ回路（後述する）に保持される。サンプリングはｍ
位相生成回路９から発生する受信データ信号の１周期の
間にｍ個（この例ではｍ＝８）のサンプル信号によりオ
ーバサンプリングされる。

【００２１】すなわち，１周期（８ＫＨｚ）に８回（６
４ＫＨｚ）の速度でサンプリングされたデータ信号がＡ
／Ｄ変換されて，発生したディジタル信号（１２ビッ
ト）は，それぞれデータラッチ回路ＦＦφ１〜ＦＦφ８
（１２）へ対応するラッチ信号φ１〜φ８のタイミング
でラッチされる。なお，ラッチ信号φ１〜φ８はｍ位相
生成回路９から発生する。各データラッチ回路ＦＦφ１
〜ＦＦφ８は８ビットで構成され，１２ビットの入力の
中の上位８ビットだけがラッチされる。

【００２２】各データラッチ回路ＦＦφ１〜ＦＦφ８の
出力は一方では位相比較器２へ入力され，他方は最適初
期位相検出回路８へ供給される。最適初期位相検出回路
８は，アイパターン開口部のタイミングに合った位相を
８個の各データラッチ回路の値から検出する動作を行
い，最適初期位相φを検出するとそれを表す最適初期位
相φ選択信号（３ビット）を出力する。その選択信号は
φ／ｍ位相選択回路１０へ入力されると，対応する位相
のサンプル信号とリード信号（Ａ／Ｄコンバータの値を
読み出す信号）を選択して，Ａ／Ｄコンバータ１やその
他の各部へ供給する。

【００２３】受信検出回路１１はアナログスイッチ４か
ら出力された受信検出信号（ＶＣＯＸ６の制御信号と同
じ）を検知して，予め決められた４値信号の電圧範囲を
外れるとリセット信号を発生して，最適初期位相の検出
動作を開始させる。

【００２４】図４に示す位相比較器２の内部構成の例を
説明する。図４において，２−１〜２−８はそれぞれ位
相比較器φ１〜φ８を表し，２０はセレクタである。各
位相比較器２−１〜２−８は同様の構成を備え，位相比
較器２−１について説明すると，その内部は上記図２の
データラッチ回路１２−１の出力１ビット目が供給され
るフリップフロップ（ＦＦ１），データラッチ回路１２
−１の出力３ビット目が供給されるフリップフロップ
（ＦＦ２），ＦＦ２がシフト入力されるフリップフロッ
プ（ＦＦ３），及びＦＦ１とＦＦ３の出力の排他的論理
和回路（ＥＸ−ＯＲ）とで構成され，他の位相比較器φ
２〜φ８については図示省略されているが位相比較器φ
１と同様の構成を備える。

【００２５】この位相比較器の動作を位相比較器φ１
（２−１）により説明すると，ＦＦφ１出力１ビット目
と，ＦＦφ１出力３ビット目の出力信号がそれぞれＦＦ
１，ＦＦ２のデータ端子（Ｄ）へ入力され，ラッチ信号
φ１が発生すると，各信号がＦＦ１，ＦＦ２へラッチさ
れる。また，ＦＦ３にはその１周期前にセットされたＦ
Ｆ１出力３ビット目が保持されており，排他的論理和回
路（ＥＸ−ＯＲ）では，現在のＦＦφ１出力１ビット目
の信号と前の周期のＦＦφ１出力３ビット目の信号の排
他的論理和の論理演算を行って，何れか一方が“１”の
場合に“１”出力を発生し，結果を位相比較出力φ１と
して出力する。各位相比較器φ１〜φ８は，それぞれ
“０”と“１”とが５０％の確率で発生する位相（アイ
パターンの開口部）を出力するために設けられており，
それぞれが検出する“０”または“１”を検出する率に
対応する出力を発生する。

【００２６】位相比較回路φ１〜φ８の各出力信号はセ
レクタ２０へ入力されると，最適初期位相検出回路８
（後述する図６，図７参照）からの最適初期位相選択信
号（３ビット）により一つが選択されて位相比較出力と
なる。

【００２７】次に図５に示すｍ位相生成回路９の内部構
成の例を説明する。図５において，９０は８進のカウン
タで６４ＫＨｚのクロックをカウントするカウンタ，９
１はデコーダ，９２は３２ＫＨｚのクロックをデータ入
力として，２．０４８ＭＨｚのクロックをシフトクロッ
クとするシフトレジスタ，９３はフリップフロップ回路
（ＦＦ），９４はフリップフロップ回路（ＦＦ）の出力
をクロック入力とし，リセット信号及びカウントエンド
信号発生時にカウントを行うカウンタ，９５は８個の回
路からならノット回路，９６は８つの位相の異なるサン
プル信号を出力するオア回路，９７は８つの位相の異な
るリード信号を出力するオア回路，９８は８つの位相が
異なるラッチ信号を発生するアンド回路である。

【００２８】このｍ位相生成回路９では，クロックの再
生が失敗した時に発生するリセット信号によりカウンタ
９０，デコーダ９１の動作によりデコーダ９１のＹ０〜
Ｙ７からの８つの位相が異なる８ＫＨｚの信号を発生
し，全部を合わせると６４ＫＨｚの周期の信号となる。
これらの信号から８つのサンプル信号φ１〜φ８，リー
ド信号φ１〜φ８，ラッチ信号φ１〜φ８が発生され
る。また，２．０４８ＭＨｚと３２ＫＨｚのクロック信
号から，サンプル信号源とリード信号源が生成され，上
記デコーダ９１から発生する信号とは独立して各サンプ
ル信号とリード信号がオア回路９６，９７からそれぞれ
出力される。

【００２９】また，カウンタ９４はクロック再生が最適
な位相にならないと発生するリセット信号により２．０
４８ＭＨｚのクロックのカウントを開始して，オーバサ
ンプリングのためのカウントイネーブル信号を発生す
る。

【００３０】図６，図７は最適初期位相検出回路（図２
の８）の内部構成の例（その１），（その２）である。
図６，図７において，５０は８個の排他的論理和回路
（ＥＸ−ＯＲ）５０ａ〜５０ｈで構成されるレベル検出
部，５１はアンド回路，５２ａ〜５２ｈは８ビットの容
量を持つカウンタ，５３ａ〜５３ｆは２つの入力Ａ，Ｂ
の中から選択信号Ｓにより一方を選択して出力するセレ
クタ，５４ａ〜５４ｆは２つの入力Ａ，Ｂの値を比較し
て比較結果を発生するコンパレータ，５５ａ〜５５ｄは
アンド回路，５６ａ〜５６ｄはオア回路である。

【００３１】図６，図７の動作を説明すると，各ＥＸ−
ＯＲ５０ａ〜５０ｈでは，それぞれ上記図２のデータラ
ッチ回路ＦＦφ１〜ＦＦφ８の出力の中から，３ビット
目と４ビット目の出力の排他的論理和がとられる。すな
わち，ＥＸ−ＯＲ５０ａではＦＦφ１出力３ビット目と
ＦＦφ１出力４ビット目の排他的論理和の論理演算が行
われる。この演算は，その中の上位から３ビット目と４
ビット目の排他的論理和で“１”が成立すると，アイパ
ターンの検出範囲を表し，この点を図８，図９により説
明する。

【００３２】図８は本発明の受信データのアイパターン
開口部とサンプリング信号とのタイミング関係を示す。
図８に示すように，アイパターン開口部は受信ディジタ
ル信号の周期である８ＫＨｈ毎に発生し，このアイパタ
ーンの最大の開口部を検出するためにサンプル信号φ１
〜φ８がｍ位相生成回路９（上記図５）から図８の(1)
〜(8) のように発生して，全位相のサンプリングを行う
オーバサンプリング時には(9) に示すタイミングでＡ／
Ｄコンバータ１からの全ての位相のサンプル信号により
読み出されたディジタル信号がデータラッチ回路ＦＦ１
〜ＦＦ８へラッチされ，そのビット出力が最適初期位相
検出回路８（図６，図７）へ供給される。

【００３３】図９は最適初期位相検出論理を示し，デー
タラッチ回路ＦＦ１〜ＦＦ８のデータに対するアイパタ
ーン開口部の最適初期位相を検出するための論理を示
す。図８の左側にＡ／Ｄコンバータ（図２の１）で発生
したディジタル信号をＡＤＣ出力として表示され，左端
側の上位の第１ビットから順番に第５ビットまでの値を
表し，右側には各ディジタル信号が４値（“００”，
“０１”，“１１”，“１１”）の何れに属するかを判
別するためのアイパターン開口部と４値の検出範囲〜
を示す。

【００３４】図６に示すレベル検出部５０では，各サン
プル信号φ１〜φ８に対応するＡ／Ｄ変換信号がラッチ
されるデータラッチ回路ＦＦ１〜ＦＦ８（それぞれ８ビ
ットで構成）の出力の中の，３ビット目と４ビット目が
入力される排他的論理和（ＥＸ−ＯＲ）５０ａ〜５０ｈ
の値により図９に示す検出範囲（〜で示す）をを表
す信号値を検出する。この，レベル検出部５０からの信
号とカウントエンド信号（初期位相を固定化する時のタ
イミングで発生）とが各アンド回路５１でアンド論理が
とられてカウンタ５２ａ〜５２ｈの各イネーブル端子
（ＥＮ）へ“１”が供給されると，それぞれクロック端
子（ＣＫ）に入力されるラッチ信号φ１〜φ８をカウン
トする。

【００３５】このようにアイパターンの検出範囲を表す
信号の数が各カウンタ５２ａ〜５２ｈでカウントされる
と，そのカウント値が最大となるカウンタを判別する動
作が，図７の構成により行われる。

【００３６】すなわち，各カウンタ５２ａ〜５２ｈの各
カウント値出力φ１〜φ８は，順番に２組ずつセレクタ
５３ａ〜５３ｄの入力Ａ，入力Ｂの端子へ入力されると
共に，コンパレータ５４ａ〜５４ｄの入力Ａ，入力Ｂの
端子へ入力される。各コンパレータ５４ａ〜５４ｄにお
いて入力Ａ，入力Ｂのカウント値を比較して，その比較
結果（Ａ≦Ｂ）がセレクタ５３ａ〜５３ｄの選択端子Ｓ
へ供給され，Ａ≦Ｂの場合は“１”出力が発生し，そう
でない場合（Ａ＞Ｂ）は“０”が発生する。各セレクタ
５３ａ〜５３ｄは，選択端子Ｓに“１”が入力すると入
力Ａを選択し，“０”が入力すると入力Ｂを選択して出
力端子ＯＵＴから，対応する次段のセレクタ５３ｅ，５
３ｆ及びコンパレータ５４ｅ，５４ｆの入力端子Ａまた
はＢへ入力する。

【００３７】セレクタ５３ｅ，５３ｆ及びコンパレータ
５４ｅ，５４ｆでも，同様に比較動作が行われる。この
場合，コンパレータ５４ｅ，５４ｆの比較結果（Ａ≦
Ｂ）によりセレクタ５３ｅ，５３ｆでカウント値が大き
い入力Ａまたは入力Ｂの一方を選択する。セレクタ５３
ｅ，５３ｆで選択されたカウント値は更にコンパレータ
５４ｇへ入力されて，比較が行われて比較結果の出力Ａ
＞Ｂがアンド回路５５ｅ，５５ｇへ，比較結果の出力Ａ
≦Ｂがアンド回路５５ｆ，５５ｈへ入力される。

【００３８】一方，コンパレータ５４ａ，５４ｂの比較
結果の出力Ａ≦Ｂは対応するセレクタへ入力されるのと
同時にアンド回路５５ａ，５５ｂへ入力され，アンド回
路５５ａ，５５ｂでそれぞれコンパレータ５４ｅからの
２つの比較結果の各出力とのアンド論理がとられて，結
果がオア回路５６ａを介してアンド回路５５ｅへ入力さ
れる。同様に，コンパレータ５４ｃ，５４ｄの比較結果
の出力Ａ≦Ｂは対応するセレクタへ入力されるのと同時
にアンド回路５５ｃ，５５ｄへ入力され，アンド回路５
５ｃ，５５ｄでそれぞれコンパレータ５４ｆからの２つ
の比較結果の各出力とのアンド論理がとられて，結果が
オア回路５６ｂを介してアンド回路５５ｆへ入力され
る。また，コンパレータ５４ｅ，５４ｆの比較結果の出
力Ａ≦Ｂはそれぞれアンド回路５５ｇ，５５ｈへ入力さ
れ，それぞれコンパレータ５４ｇからの比較結果の出力
Ａ＞Ｂ，Ａ≦Ｂとアンド論理がとられる。

【００３９】各アンド回路５５ｅ，５５ｆの出力はオア
回路５６ｃへ入力され，その出力は３ビットで構成する
最適初期位相選択信号の２⁰ビット（最下位ビット）の
値を表す。また，アンド回路５５ｇ，５５ｈの出力はオ
ア回路５６ｄへ入力され，その出力は３ビットで構成す
る最適初期位相選択信号の２¹ビット（最下位ビットの
１つ上位のビット）の値を表す。そして，コンパレータ
５４ｇの比較結果の出力Ａ≦Ｂの出力が入力され，その
出力が最適初期位相選択信号の２²ビット（最上位ビッ
ト）の値を表す。

【００４０】このように，図６，図７の最適初期位相検
出回路８により，８個のサンプリングデータの中からア
イパターンの開口部が最大となる初期位相（または最も
近い位相）を識別し，最適位相を表す３ビットの選択信
号を発生する。

【００４１】図１０にφ／ｍ位相選択回路（図３の１０
に対応しｍ＝８とする）の内部構成の例を示す。図中，
１００は上記図６，図７に示す最適初期位相検出回路８
から入力する最適初期位相選択信号（３ビット）のデコ
ーダ，１０１はデコーダ１００のデコード出力とカウン
トイネーブル信号とのアンド論理をとる８個のアンド回
路，１０２はアンド回路１０１の出力信号（選択された
一つの出力信号）とサンプル信号φ１〜φ８とリード信
号φ１〜φ８を入力するオア回路，１０３はサンプル信
号を出力するアンド回路，１０４はリード信号を出力す
るアンド回路である。なお，サンプル信号及びリード信
号はアクティブ“Ｌ”の負論理の信号であり，オア回路
１０２は論理積，アンド回路１０３，１０４は論理和の
機能を備える。

【００４２】この図１０の回路では最適初期位相検出回
路（上記図６，図７参照）からの最適初期位相φ選択信
号をデコードし，カウントイネーブル信号のタイミング
でＹ０〜Ｙ７の一つからデコード出力が発生し，８個の
アンド回路１０１の中の選択された一つから出力が発生
し，上記のｍ位相生成回路９（上記図５参照）から発生
するサンプル信号φ１〜φ８，リード信号φ１〜φ８の
中から各アンド回路１０２によりそれぞれ一つのサンプ
ル信号とリード信号が選択され，オア回路１０３，１０
４から出力される。

【００４３】図１１は受信検出回路（図３の１１）の内
部構成の例である。この受信検出回路は，上記図２の構
成において，位相比較器２，ループフィルタ３を介して
アナログスイッチ４から発生した４値のアナログ信号の
レベルを監視して，正常な４値のレベルの範囲（図９）
を外れたこと（クロック再生に失敗した状態）を検出す
ると，リセット信号を発生して，最適初期位相検出回路
（図２の８）及びφ／ｍ位相選択回路１０による位相選
択動作を起動させてクロック再生の引き込みを開始させ
る。

【００４４】図１１において，１１０増幅器，１１１，
１１２，１１３は比較器，１１４は一定レベル以上か否
かを検出するシュミット回路，１１５はシフトレジス
タ，１１６は排他的論理和回路（ＥＸ−ＯＲ），１１７
はノット（ＮＯＴ）回路，１１８はオア回路である。

【００４５】増幅器１１０へは，上記図２のＶＣＸＯ６
への制御信号（４値を表す信号）と同じ信号が入力さ
れ，その出力は比較器１１１と１１２へ供給される。比
較器１１１では電源電圧Ｖｃｃ（＝５Ｖ）を分圧抵抗に
より０．１倍した電圧０．５Ｖが比較電圧として＋端子
に供給され，比較器１１２ではＶｃｃ（＝５Ｖ）を分圧
抵抗により０．９倍した電圧４．５Ｖが比較電圧として
＋端子に供給されて，−端子の入力電圧と比較を行い，
その出力は比較器１１３へ供給される。この結果，比較
器１１３の出力側の端子ＯＵＴには，入力電圧が予め決
められた規定範囲０．５Ｖ〜４．５Ｖの電圧の場合はＶ
ｃｃ電圧が出力され，入力電圧が規定範囲以下である
０．５Ｖ以下の場合はＧＮＤ（グランド）電圧が出力さ
れ，入力電圧が規定範囲以上である４．５Ｖ以上の場合
もＧＮＤ電圧が出力される。

【００４６】この出力電圧はシュミット回路１１４を介
してシフトレジスタ１１５のデータ入力端子Ｄへ供給さ
れる。シフトレジスタ１１５では４．０９６ＭＨｚのク
ロックによりシフト動作を行い，出力端子ＱＡ，ＱＢか
ら１クロック位相がずれた出力を発生する。この２つの
端子ＱＡ，ＱＢの信号が入力されるＥＸ−ＯＲ１１６及
びＮＯＴ１１７は，瞬間的に発生するノイズに対し動作
しないようにするための回路であり，一定時間以上継続
してシフトレジスタ１１５にＧＮＤ電圧が入力すると，
ＯＲ回路１１８からリセット信号（“１”）が発生す
る。

【００４７】このリセット信号は，図２，図３に示す各
部に供給されて初期設定され，オーバーサンプリングモ
ードとなって，最適初期位相φの選択動作が開始され
る。図１２はレベル検出部の他の内部構成の例である。
この構成は上記図６，図７に示す最適初期位相検出回路
の中のレベル検出部５０の構成を改善したものである。
すなわち，図６のレベル検出部５０は，各位相のデータ
ラッチ回路ＦＦ１〜ＦＦ８に対応して設けられ，それぞ
れＦＦ出力３ビット目と４ビット目の排他的論理和をと
る構成であるが，その方法では検出範囲が粗いため，図
１２の構成ではＦＦ出力５ビット目〜８ビット目までを
含めるようにしたものである。但し，ＦＦ出力３ビット
目，４ビット目，５ビット目及び６ビット目の各信号
は，実線で表した排他的論理和回路（ＥＸ−ＯＲ）５０
０，５０１，５０２とノット回路（ＮＯＴ）５０５，５
０６及びアンド回路（ＡＮＤ）５０９で構成することが
でき，ＦＦ出力７ビット目と８ビット目を使用する必要
がある場合は，点線で表す排他的論理和回路（ＥＸ−Ｏ
Ｒ）５０３，５０４とノット回路（ＮＯＴ）５０７，５
０８を追加すれば良い。

【００４８】この構成により，レベル検出部のレベル検
出の精度を可変とすることができる。

【００４９】

【発明の効果】本発明によれば最適初期位相をｍ倍の周
期で発生するオーバーサンプリング信号を用いて検出す
るので，クロック再生の引き込み時間を短縮することが
できる。

【図面の簡単な説明】

【図１】本発明の原理構成を示す図である。

【図２】実施例の構成（その１）を示す図である。

【図３】実施例の構成（その２）を示す図である。

【図４】位相比較器の内部構成の例を示す図である。

【図５】ｍ位相生成回路の内部構成の例を示す図であ
る。

【図６】最適初期位相検出回路の内部構成の例を示す図
（その１）である。

【図７】最適初期位相検出回路の内部構成の例を示す図
（その２）である。

【図８】本発明の受信データのアイパターン開口部とサ
ンプリング信号とのタイミング関係を示す図である。

【図９】最適初期位相検出論理を示す図である。

【図１０】φ／ｍ位相選択回路の内部構成の例を示す図
である。

【図１１】受信検出回路の内部構成の例を示す図であ
る。

【図１２】レベル検出部の他の内部構成の例を示す図で
ある。

【図１３】従来例の構成図である。

【符号の説明】

１Ａ／Ｄコンバータ２位相比較器３ループフィルタ４セレクタ５基準電圧発生回路６ＶＣＸＯ７Ｎ／ｍ分周回路８最適初期位相検出回路９ｍ位相生成回路１０ φ／ｍ位相選択回路

Claims

【特許請求の範囲】

【請求項１】４値ＦＳＫ方式の受信信号をＡ／Ｄコン
バータへ供給してディジタル信号に変換して，位相比較
を行った結果を制御信号として対応する周波数を発振す
る回路によりクロックを再生すると共に前記Ａ／Ｄコン
バータへ入力する構成を備えたクロック再生回路におい
て，受信開始時に前記発振回路から受信信号の周期にｍ
個の異なる位相のサンプル信号を発生する回路を備え，
該ｍ個のサンプル信号により前記Ａ／Ｄコンバータにお
いてｍ倍のサンプリングを行い，前記サンプリングによ
り得られたデータからアイパターン開口部を検出して，
クロック位相を最適位置に引き込む最適初期位相検出回
路を備えることを特徴とする４値ＦＳＫ方式のクロック
再生回路。
【請求項２】請求項１において，前記最適初期位相検
出回路内のレベル検出部は，前記ｍ個のサンプリングに
より発生したデータをラッチする回路を備え，前記各デ
ータラッチ回路の中の複数ビットの論理演算によりレベ
ルの検出を行い，前記複数ビットを変更することにより
検出レベルを変更することを特徴とする４値ＦＳＫ方式
のクロック再生回路。
【請求項３】請求項１において，前記受信データの検
出動作中に，受信データのレベルを監視して，予め設定
されたレベルになったことを検出するとオーバサンプリ
ング動作を行わせるためのトリガ信号を発生する受信検
出回路を備えることを特徴とする４値ＦＳＫ方式のクロ
ック再生回路。