JPH11341087A - 4値fsk方式のクロック再生回路 - Google Patents
4値fsk方式のクロック再生回路Info
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- JPH11341087A JPH11341087A JP10144269A JP14426998A JPH11341087A JP H11341087 A JPH11341087 A JP H11341087A JP 10144269 A JP10144269 A JP 10144269A JP 14426998 A JP14426998 A JP 14426998A JP H11341087 A JPH11341087 A JP H11341087A
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- Japan
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- circuit
- signal
- phase
- clock
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】本発明は4値FSK方式の受信信号をA/Dコ
ンバータへ供給してディジタル信号に変換して,位相比
較を行った結果を制御信号として対応する周波数を発振
する回路によりクロックを再生すると共に前記A/Dコ
ンバータへ入力する構成を備えた4値FSK方式のクロ
ック再生回路に関し,低い周波数を用いた4値FSK方
式の受信データからのクロック引き込みを高速に行うこ
とを目的とする。 【解決手段】受信開始時に位相比較結果を制御信号とし
て対応する周波数を発振する回路から受信信号の周期内
にm個の異なる位相のサンプル信号を発生する回路を備
える。A/Dコンバータにおいてm倍のサンプリングを
行い,サンプリングにより得られたデータからアイパタ
ーン開口部を検出して,クロック位相を最適位置に引き
込む最適初期位相検出回路を備えるよう構成する。
ンバータへ供給してディジタル信号に変換して,位相比
較を行った結果を制御信号として対応する周波数を発振
する回路によりクロックを再生すると共に前記A/Dコ
ンバータへ入力する構成を備えた4値FSK方式のクロ
ック再生回路に関し,低い周波数を用いた4値FSK方
式の受信データからのクロック引き込みを高速に行うこ
とを目的とする。 【解決手段】受信開始時に位相比較結果を制御信号とし
て対応する周波数を発振する回路から受信信号の周期内
にm個の異なる位相のサンプル信号を発生する回路を備
える。A/Dコンバータにおいてm倍のサンプリングを
行い,サンプリングにより得られたデータからアイパタ
ーン開口部を検出して,クロック位相を最適位置に引き
込む最適初期位相検出回路を備えるよう構成する。
Description
【0001】
【発明の属する技術分野】本発明は4値FSK方式の信
号の復調部のクロックを高速に引込むことができる4値
FSK方式のクロック再生回路に関する。
号の復調部のクロックを高速に引込むことができる4値
FSK方式のクロック再生回路に関する。
【0002】一般的に,クロック再生回路は,無線装置
の受信部で用いられる回路であり,変調信号を復調した
信号からクロック成分を再生して,これを主に受信デー
タ(信号)を識別する識別器(例えば,A/Dコンバー
タ等)の動作タイミング信号として供給する回路であ
る。
の受信部で用いられる回路であり,変調信号を復調した
信号からクロック成分を再生して,これを主に受信デー
タ(信号)を識別する識別器(例えば,A/Dコンバー
タ等)の動作タイミング信号として供給する回路であ
る。
【0003】4値FSK方式のクロック再生回路で再生
されるクロックは,復調信号のレベルを識別すべきタイ
ミング,すなわちアイパターンの開口部の位相と一致し
なければならないが,各種の要因によりクロックの位相
ずれが生じるので,常にクロックの位相ずれを正確に調
整して高精度な信号識別用のクロックを供給することが
できることが望まれている。
されるクロックは,復調信号のレベルを識別すべきタイ
ミング,すなわちアイパターンの開口部の位相と一致し
なければならないが,各種の要因によりクロックの位相
ずれが生じるので,常にクロックの位相ずれを正確に調
整して高精度な信号識別用のクロックを供給することが
できることが望まれている。
【0004】携帯無線装置では省電力化のため受信待受
時にパワーセービング動作を行う場合があり,その時で
きるだけ長いパワーセービング時間を得ようとするた
め,待受状態から受信状態までの状態遷移時間を短縮す
ることが要求される。
時にパワーセービング動作を行う場合があり,その時で
きるだけ長いパワーセービング時間を得ようとするた
め,待受状態から受信状態までの状態遷移時間を短縮す
ることが要求される。
【0005】このため,省電力を実現できる高速引込み
が可能なクロック再生回路が必要となる。
が可能なクロック再生回路が必要となる。
【0006】
【従来の技術】携帯用無線機として,トランシーバとし
てシンプレックス(単信)により通信を行う装置が知ら
れている。このような携帯用無線機において,音声入力
をDPCM(差分PCM)による符号化(A/D変換)
によりディジタル化して16Khzの直列の2ビットの
ディジタル信号を発生し,この2ビット分を4値化(ア
ナログ化)して,その4値のアナログ信号をVCO(Vo
ltage Controled Oscillator: 電圧制御発振器)へ入力
して, 各アナログ信号電圧に対応した周波数に変換して
送信する4値FSK方式が知られている。
てシンプレックス(単信)により通信を行う装置が知ら
れている。このような携帯用無線機において,音声入力
をDPCM(差分PCM)による符号化(A/D変換)
によりディジタル化して16Khzの直列の2ビットの
ディジタル信号を発生し,この2ビット分を4値化(ア
ナログ化)して,その4値のアナログ信号をVCO(Vo
ltage Controled Oscillator: 電圧制御発振器)へ入力
して, 各アナログ信号電圧に対応した周波数に変換して
送信する4値FSK方式が知られている。
【0007】このような,4値FSK方式による信号を
受信する場合の携帯用無線機のクロック再生回路を図1
3に示す従来例の構成図を用いて説明する。なお,クロ
ック位相検出回路及びクロック再生回路については,先
に本発明の出願人と同一出願人により提案された「多重
無線装置の受信部に設けられたクロック位相検出回路及
びクロック再生回路」(特開平8−256188号公
報)がある。
受信する場合の携帯用無線機のクロック再生回路を図1
3に示す従来例の構成図を用いて説明する。なお,クロ
ック位相検出回路及びクロック再生回路については,先
に本発明の出願人と同一出願人により提案された「多重
無線装置の受信部に設けられたクロック位相検出回路及
びクロック再生回路」(特開平8−256188号公
報)がある。
【0008】図13において,80はA/Dコンバー
タ,81は位相比較器,82はループフィルタ,83は
VCXO(電圧制御水晶発振器) ,84はN分周回路で
ある。この従来例では,受信データレート(データ速
度)として,比較的に高い速度,例えば20Mhzの4
値FSKのアナログ信号が入力され,f=20Mhz,
N=1(分周しない)である。この受信データは,A/
Dコンバータ80でディジタル信号(4値信号を2ビッ
トのディジタル信号)に変換される。この信号は位相比
較器81へ入力される。この位相比較器81では,アイ
パターンの最大の開口部の位相(最適位相)を検出する
ため位相比較が行われ,最適位相が出力される。
タ,81は位相比較器,82はループフィルタ,83は
VCXO(電圧制御水晶発振器) ,84はN分周回路で
ある。この従来例では,受信データレート(データ速
度)として,比較的に高い速度,例えば20Mhzの4
値FSKのアナログ信号が入力され,f=20Mhz,
N=1(分周しない)である。この受信データは,A/
Dコンバータ80でディジタル信号(4値信号を2ビッ
トのディジタル信号)に変換される。この信号は位相比
較器81へ入力される。この位相比較器81では,アイ
パターンの最大の開口部の位相(最適位相)を検出する
ため位相比較が行われ,最適位相が出力される。
【0009】この位相比較は,上記先に提案されたクロ
ック位相検出回路を用いることができ,その原理を概説
すると,入力信号を直交検波部で2種の信号(Ich,
Qch)に復調し,A/D変換により発生した出力を等
価器で等価を行って,それぞれ等価された信号を出力す
る。一方,この等価器の入力信号と出力信号の差分を求
めて信号誤差eを検出し,その信号誤差eと位相成分検
出部で検出した信号Ichの傾きgを乗算することによ
りクロックの位相ずれ情報を発生し,クロック再生部か
らのクロックが入力される位相器において位相ずれ情報
によりクロックの位相を調整する。
ック位相検出回路を用いることができ,その原理を概説
すると,入力信号を直交検波部で2種の信号(Ich,
Qch)に復調し,A/D変換により発生した出力を等
価器で等価を行って,それぞれ等価された信号を出力す
る。一方,この等価器の入力信号と出力信号の差分を求
めて信号誤差eを検出し,その信号誤差eと位相成分検
出部で検出した信号Ichの傾きgを乗算することによ
りクロックの位相ずれ情報を発生し,クロック再生部か
らのクロックが入力される位相器において位相ずれ情報
によりクロックの位相を調整する。
【0010】このようにして,最適な位相の出力信号が
得られるとループフィルタ82へ入力され,雑音等が除
去されてVCXO83へ供給される。VCXO83で
は,入力されたアナログ電圧(4値の中の何れかの値)
に対応した周波数信号を発生し,その周波数信号はN分
周回路84で分周され,その分周出力はクロック信号と
して利用されると共にA/Dコンバータ80へ供給され
て変換の同期信号として使用される。
得られるとループフィルタ82へ入力され,雑音等が除
去されてVCXO83へ供給される。VCXO83で
は,入力されたアナログ電圧(4値の中の何れかの値)
に対応した周波数信号を発生し,その周波数信号はN分
周回路84で分周され,その分周出力はクロック信号と
して利用されると共にA/Dコンバータ80へ供給され
て変換の同期信号として使用される。
【0011】位相比較器81は,アイパターンが最大の
開口部となるタイミングのサンプル信号を識別して,そ
のサンプル信号により受信ディジタル信号を検出する。
開口部となるタイミングのサンプル信号を識別して,そ
のサンプル信号により受信ディジタル信号を検出する。
【0012】
【発明が解決しようとする課題】上記した従来の構成で
は,単純な制御ループによりクロック再生回路が構成さ
れているため入力データレートが20MHz(搬送波)
である場合には,問題ないが,この回路を用いて低い周
波数(例えば,8KHhのデータレート)の携帯無線機
での4値FSK方式のクロック引き込みに使用する場合
には,引き込み時間が長くなるという問題があった。
は,単純な制御ループによりクロック再生回路が構成さ
れているため入力データレートが20MHz(搬送波)
である場合には,問題ないが,この回路を用いて低い周
波数(例えば,8KHhのデータレート)の携帯無線機
での4値FSK方式のクロック引き込みに使用する場合
には,引き込み時間が長くなるという問題があった。
【0013】本発明は低い周波数を用いた4値FSK方
式の受信データからのクロック引き込みを高速に行うこ
とができるクロック再生回路を提供することを目的とす
る。
式の受信データからのクロック引き込みを高速に行うこ
とができるクロック再生回路を提供することを目的とす
る。
【0014】
【課題を解決するための手段】図1は本発明の原理構成
を示す。図中,1はA・Dコンバータ,2は位相比較
器,3はループフィルタ,4はセレクタ,5は基準電圧
発生回路,6はVCXO(電圧制御水晶発振器),7は
N/m分周回路,8は最適初期位相検出回路,9はm位
相生成回路,10はφ/m位相選択回路である。
を示す。図中,1はA・Dコンバータ,2は位相比較
器,3はループフィルタ,4はセレクタ,5は基準電圧
発生回路,6はVCXO(電圧制御水晶発振器),7は
N/m分周回路,8は最適初期位相検出回路,9はm位
相生成回路,10はφ/m位相選択回路である。
【0015】本発明は4値FSK方式の携帯用無線機の
復調部分を構成するクロック再生回路において,受信デ
ータをオーバサンプリングすることによりアイパターン
の開口部を検出し,その位相に対応するようクロックを
制御することによりクロックの引き込み時間を短縮しよ
うとするものである。
復調部分を構成するクロック再生回路において,受信デ
ータをオーバサンプリングすることによりアイパターン
の開口部を検出し,その位相に対応するようクロックを
制御することによりクロックの引き込み時間を短縮しよ
うとするものである。
【0016】図1のA/Dコンバータ1にアナログの受
信データ(レートがf/N(Hz)が入力される。但
し,fはデータの周波数,Nはサンプル回数(送信側の
符号化時のサンプル回数)である。m位相生成回路9
は,N/m分周回路7から発生するデータの1周期を表
す信号に対して,各周期内にm個のサンプリング信号
(m倍の速度)が発生し,このm倍のサンプリング信号
を受けたφ/m位相選択回路10は,選択信号が供給さ
れない時は入力したm個のサンプリング信号をそのまま
A/Dコンバータ1へ出力する。A/Dコンバータ1は
このm倍の速度でオーバサンプリングによるA/D変換
を行い,最適初期位相検出回路8はそのm倍の速度の出
力信号を用いてアイパターンの開口部を検出し,一つの
最適位相φが検出されると,最適初期位相選択信号が発
生してφ/m位相選択回路10に供給する。これにより
φ/m位相選択回路10はm個のサンプリング信号の中
から対応する一つの位相のサンプリング信号を選択して
A/Dコンバータ1へ供給して,オーバサンプリングを
停止する。この結果,最適初期位相に対して2π/m以
内の位相にクロックを高速で引き込ませることができ
る。
信データ(レートがf/N(Hz)が入力される。但
し,fはデータの周波数,Nはサンプル回数(送信側の
符号化時のサンプル回数)である。m位相生成回路9
は,N/m分周回路7から発生するデータの1周期を表
す信号に対して,各周期内にm個のサンプリング信号
(m倍の速度)が発生し,このm倍のサンプリング信号
を受けたφ/m位相選択回路10は,選択信号が供給さ
れない時は入力したm個のサンプリング信号をそのまま
A/Dコンバータ1へ出力する。A/Dコンバータ1は
このm倍の速度でオーバサンプリングによるA/D変換
を行い,最適初期位相検出回路8はそのm倍の速度の出
力信号を用いてアイパターンの開口部を検出し,一つの
最適位相φが検出されると,最適初期位相選択信号が発
生してφ/m位相選択回路10に供給する。これにより
φ/m位相選択回路10はm個のサンプリング信号の中
から対応する一つの位相のサンプリング信号を選択して
A/Dコンバータ1へ供給して,オーバサンプリングを
停止する。この結果,最適初期位相に対して2π/m以
内の位相にクロックを高速で引き込ませることができ
る。
【0017】また,オーバサンプリングにより検出する
期間も制御がかかってVCXO6により発生するクロッ
クの周波数が変化する可能性があるので,この期間はセ
レクタ4で予め設定された電圧を発生する基準電圧発生
回路5の電圧を選択してVCXO6から発生する周波数
を一定にして引き込みの立ち上げ時間を短縮し一定時間
になるとセレクタ4は位相比較器2,ループフィルタ3
の出力に切替えられる。
期間も制御がかかってVCXO6により発生するクロッ
クの周波数が変化する可能性があるので,この期間はセ
レクタ4で予め設定された電圧を発生する基準電圧発生
回路5の電圧を選択してVCXO6から発生する周波数
を一定にして引き込みの立ち上げ時間を短縮し一定時間
になるとセレクタ4は位相比較器2,ループフィルタ3
の出力に切替えられる。
【0018】
【発明の実施の形態】図2,図3は実施例の構成図(そ
の1),(その2)であり,上記図1の原理構成を具体
化したブロック構成を示す。図2,図3において,1は
A/Dコンバータ,2は位相比較器,3はループフィル
タ,4はアナログスイッチ(図1のセレクタに対応),
5は基準電圧発生回路,6はVCXO,7は分周回路,
8は最適初期位相検出回路,9はm位相生成回路(m=
8の場合),10はφ/m位相選択回路(m=8の場
合),11は受信検出回路,12−1〜12−8はA/
Dコンバータ1で8倍の速度のサンプリング信号により
サンプリングされた時の各A/D変換出力を保持する8
個のデータラッチ回路(FFφ1〜FFφ8で表し,そ
れぞれ8ビットで構成)である。
の1),(その2)であり,上記図1の原理構成を具体
化したブロック構成を示す。図2,図3において,1は
A/Dコンバータ,2は位相比較器,3はループフィル
タ,4はアナログスイッチ(図1のセレクタに対応),
5は基準電圧発生回路,6はVCXO,7は分周回路,
8は最適初期位相検出回路,9はm位相生成回路(m=
8の場合),10はφ/m位相選択回路(m=8の場
合),11は受信検出回路,12−1〜12−8はA/
Dコンバータ1で8倍の速度のサンプリング信号により
サンプリングされた時の各A/D変換出力を保持する8
個のデータラッチ回路(FFφ1〜FFφ8で表し,そ
れぞれ8ビットで構成)である。
【0019】上記図2,図3の構成において,位相比較
器2の内部構成の例は図4に示され,m位相生成回路の
内部構成の例は図5に示され,最適初期位相検出回路8
の内部構成の例は図6,図7に示され,φ/m位相選択
回路10の内部構成の例は図8に示され,受信検出回路
11の内部構成の例は後述する図9に示される。
器2の内部構成の例は図4に示され,m位相生成回路の
内部構成の例は図5に示され,最適初期位相検出回路8
の内部構成の例は図6,図7に示され,φ/m位相選択
回路10の内部構成の例は図8に示され,受信検出回路
11の内部構成の例は後述する図9に示される。
【0020】最初に図2のA/Dコンバータ1はアナロ
グ信号が入力されると,φ/m位相選択回路10から発
生するサンプル信号のタイミングでサンプルを行い,リ
ード信号のタイミングでA/D変換の出力が発生し,ラ
ッチ信号のタイミングでA/D変換出力信号がデータラ
ッチ回路(後述する)に保持される。サンプリングはm
位相生成回路9から発生する受信データ信号の1周期の
間にm個(この例ではm=8)のサンプル信号によりオ
ーバサンプリングされる。
グ信号が入力されると,φ/m位相選択回路10から発
生するサンプル信号のタイミングでサンプルを行い,リ
ード信号のタイミングでA/D変換の出力が発生し,ラ
ッチ信号のタイミングでA/D変換出力信号がデータラ
ッチ回路(後述する)に保持される。サンプリングはm
位相生成回路9から発生する受信データ信号の1周期の
間にm個(この例ではm=8)のサンプル信号によりオ
ーバサンプリングされる。
【0021】すなわち,1周期(8KHz)に8回(6
4KHz)の速度でサンプリングされたデータ信号がA
/D変換されて,発生したディジタル信号(12ビッ
ト)は,それぞれデータラッチ回路FFφ1〜FFφ8
(12)へ対応するラッチ信号φ1〜φ8のタイミング
でラッチされる。なお,ラッチ信号φ1〜φ8はm位相
生成回路9から発生する。各データラッチ回路FFφ1
〜FFφ8は8ビットで構成され,12ビットの入力の
中の上位8ビットだけがラッチされる。
4KHz)の速度でサンプリングされたデータ信号がA
/D変換されて,発生したディジタル信号(12ビッ
ト)は,それぞれデータラッチ回路FFφ1〜FFφ8
(12)へ対応するラッチ信号φ1〜φ8のタイミング
でラッチされる。なお,ラッチ信号φ1〜φ8はm位相
生成回路9から発生する。各データラッチ回路FFφ1
〜FFφ8は8ビットで構成され,12ビットの入力の
中の上位8ビットだけがラッチされる。
【0022】各データラッチ回路FFφ1〜FFφ8の
出力は一方では位相比較器2へ入力され,他方は最適初
期位相検出回路8へ供給される。最適初期位相検出回路
8は,アイパターン開口部のタイミングに合った位相を
8個の各データラッチ回路の値から検出する動作を行
い,最適初期位相φを検出するとそれを表す最適初期位
相φ選択信号(3ビット)を出力する。その選択信号は
φ/m位相選択回路10へ入力されると,対応する位相
のサンプル信号とリード信号(A/Dコンバータの値を
読み出す信号)を選択して,A/Dコンバータ1やその
他の各部へ供給する。
出力は一方では位相比較器2へ入力され,他方は最適初
期位相検出回路8へ供給される。最適初期位相検出回路
8は,アイパターン開口部のタイミングに合った位相を
8個の各データラッチ回路の値から検出する動作を行
い,最適初期位相φを検出するとそれを表す最適初期位
相φ選択信号(3ビット)を出力する。その選択信号は
φ/m位相選択回路10へ入力されると,対応する位相
のサンプル信号とリード信号(A/Dコンバータの値を
読み出す信号)を選択して,A/Dコンバータ1やその
他の各部へ供給する。
【0023】受信検出回路11はアナログスイッチ4か
ら出力された受信検出信号(VCOX6の制御信号と同
じ)を検知して,予め決められた4値信号の電圧範囲を
外れるとリセット信号を発生して,最適初期位相の検出
動作を開始させる。
ら出力された受信検出信号(VCOX6の制御信号と同
じ)を検知して,予め決められた4値信号の電圧範囲を
外れるとリセット信号を発生して,最適初期位相の検出
動作を開始させる。
【0024】図4に示す位相比較器2の内部構成の例を
説明する。図4において,2−1〜2−8はそれぞれ位
相比較器φ1〜φ8を表し,20はセレクタである。各
位相比較器2−1〜2−8は同様の構成を備え,位相比
較器2−1について説明すると,その内部は上記図2の
データラッチ回路12−1の出力1ビット目が供給され
るフリップフロップ(FF1),データラッチ回路12
−1の出力3ビット目が供給されるフリップフロップ
(FF2),FF2がシフト入力されるフリップフロッ
プ(FF3),及びFF1とFF3の出力の排他的論理
和回路(EX−OR)とで構成され,他の位相比較器φ
2〜φ8については図示省略されているが位相比較器φ
1と同様の構成を備える。
説明する。図4において,2−1〜2−8はそれぞれ位
相比較器φ1〜φ8を表し,20はセレクタである。各
位相比較器2−1〜2−8は同様の構成を備え,位相比
較器2−1について説明すると,その内部は上記図2の
データラッチ回路12−1の出力1ビット目が供給され
るフリップフロップ(FF1),データラッチ回路12
−1の出力3ビット目が供給されるフリップフロップ
(FF2),FF2がシフト入力されるフリップフロッ
プ(FF3),及びFF1とFF3の出力の排他的論理
和回路(EX−OR)とで構成され,他の位相比較器φ
2〜φ8については図示省略されているが位相比較器φ
1と同様の構成を備える。
【0025】この位相比較器の動作を位相比較器φ1
(2−1)により説明すると,FFφ1出力1ビット目
と,FFφ1出力3ビット目の出力信号がそれぞれFF
1,FF2のデータ端子(D)へ入力され,ラッチ信号
φ1が発生すると,各信号がFF1,FF2へラッチさ
れる。また,FF3にはその1周期前にセットされたF
F1出力3ビット目が保持されており,排他的論理和回
路(EX−OR)では,現在のFFφ1出力1ビット目
の信号と前の周期のFFφ1出力3ビット目の信号の排
他的論理和の論理演算を行って,何れか一方が“1”の
場合に“1”出力を発生し,結果を位相比較出力φ1と
して出力する。各位相比較器φ1〜φ8は,それぞれ
“0”と“1”とが50%の確率で発生する位相(アイ
パターンの開口部)を出力するために設けられており,
それぞれが検出する“0”または“1”を検出する率に
対応する出力を発生する。
(2−1)により説明すると,FFφ1出力1ビット目
と,FFφ1出力3ビット目の出力信号がそれぞれFF
1,FF2のデータ端子(D)へ入力され,ラッチ信号
φ1が発生すると,各信号がFF1,FF2へラッチさ
れる。また,FF3にはその1周期前にセットされたF
F1出力3ビット目が保持されており,排他的論理和回
路(EX−OR)では,現在のFFφ1出力1ビット目
の信号と前の周期のFFφ1出力3ビット目の信号の排
他的論理和の論理演算を行って,何れか一方が“1”の
場合に“1”出力を発生し,結果を位相比較出力φ1と
して出力する。各位相比較器φ1〜φ8は,それぞれ
“0”と“1”とが50%の確率で発生する位相(アイ
パターンの開口部)を出力するために設けられており,
それぞれが検出する“0”または“1”を検出する率に
対応する出力を発生する。
【0026】位相比較回路φ1〜φ8の各出力信号はセ
レクタ20へ入力されると,最適初期位相検出回路8
(後述する図6,図7参照)からの最適初期位相選択信
号(3ビット)により一つが選択されて位相比較出力と
なる。
レクタ20へ入力されると,最適初期位相検出回路8
(後述する図6,図7参照)からの最適初期位相選択信
号(3ビット)により一つが選択されて位相比較出力と
なる。
【0027】次に図5に示すm位相生成回路9の内部構
成の例を説明する。図5において,90は8進のカウン
タで64KHzのクロックをカウントするカウンタ,9
1はデコーダ,92は32KHzのクロックをデータ入
力として,2.048MHzのクロックをシフトクロッ
クとするシフトレジスタ,93はフリップフロップ回路
(FF),94はフリップフロップ回路(FF)の出力
をクロック入力とし,リセット信号及びカウントエンド
信号発生時にカウントを行うカウンタ,95は8個の回
路からならノット回路,96は8つの位相の異なるサン
プル信号を出力するオア回路,97は8つの位相の異な
るリード信号を出力するオア回路,98は8つの位相が
異なるラッチ信号を発生するアンド回路である。
成の例を説明する。図5において,90は8進のカウン
タで64KHzのクロックをカウントするカウンタ,9
1はデコーダ,92は32KHzのクロックをデータ入
力として,2.048MHzのクロックをシフトクロッ
クとするシフトレジスタ,93はフリップフロップ回路
(FF),94はフリップフロップ回路(FF)の出力
をクロック入力とし,リセット信号及びカウントエンド
信号発生時にカウントを行うカウンタ,95は8個の回
路からならノット回路,96は8つの位相の異なるサン
プル信号を出力するオア回路,97は8つの位相の異な
るリード信号を出力するオア回路,98は8つの位相が
異なるラッチ信号を発生するアンド回路である。
【0028】このm位相生成回路9では,クロックの再
生が失敗した時に発生するリセット信号によりカウンタ
90,デコーダ91の動作によりデコーダ91のY0〜
Y7からの8つの位相が異なる8KHzの信号を発生
し,全部を合わせると64KHzの周期の信号となる。
これらの信号から8つのサンプル信号φ1〜φ8,リー
ド信号φ1〜φ8,ラッチ信号φ1〜φ8が発生され
る。また,2.048MHzと32KHzのクロック信
号から,サンプル信号源とリード信号源が生成され,上
記デコーダ91から発生する信号とは独立して各サンプ
ル信号とリード信号がオア回路96,97からそれぞれ
出力される。
生が失敗した時に発生するリセット信号によりカウンタ
90,デコーダ91の動作によりデコーダ91のY0〜
Y7からの8つの位相が異なる8KHzの信号を発生
し,全部を合わせると64KHzの周期の信号となる。
これらの信号から8つのサンプル信号φ1〜φ8,リー
ド信号φ1〜φ8,ラッチ信号φ1〜φ8が発生され
る。また,2.048MHzと32KHzのクロック信
号から,サンプル信号源とリード信号源が生成され,上
記デコーダ91から発生する信号とは独立して各サンプ
ル信号とリード信号がオア回路96,97からそれぞれ
出力される。
【0029】また,カウンタ94はクロック再生が最適
な位相にならないと発生するリセット信号により2.0
48MHzのクロックのカウントを開始して,オーバサ
ンプリングのためのカウントイネーブル信号を発生す
る。
な位相にならないと発生するリセット信号により2.0
48MHzのクロックのカウントを開始して,オーバサ
ンプリングのためのカウントイネーブル信号を発生す
る。
【0030】図6,図7は最適初期位相検出回路(図2
の8)の内部構成の例(その1),(その2)である。
図6,図7において,50は8個の排他的論理和回路
(EX−OR)50a〜50hで構成されるレベル検出
部,51はアンド回路,52a〜52hは8ビットの容
量を持つカウンタ,53a〜53fは2つの入力A,B
の中から選択信号Sにより一方を選択して出力するセレ
クタ,54a〜54fは2つの入力A,Bの値を比較し
て比較結果を発生するコンパレータ,55a〜55dは
アンド回路,56a〜56dはオア回路である。
の8)の内部構成の例(その1),(その2)である。
図6,図7において,50は8個の排他的論理和回路
(EX−OR)50a〜50hで構成されるレベル検出
部,51はアンド回路,52a〜52hは8ビットの容
量を持つカウンタ,53a〜53fは2つの入力A,B
の中から選択信号Sにより一方を選択して出力するセレ
クタ,54a〜54fは2つの入力A,Bの値を比較し
て比較結果を発生するコンパレータ,55a〜55dは
アンド回路,56a〜56dはオア回路である。
【0031】図6,図7の動作を説明すると,各EX−
OR50a〜50hでは,それぞれ上記図2のデータラ
ッチ回路FFφ1〜FFφ8の出力の中から,3ビット
目と4ビット目の出力の排他的論理和がとられる。すな
わち,EX−OR50aではFFφ1出力3ビット目と
FFφ1出力4ビット目の排他的論理和の論理演算が行
われる。この演算は,その中の上位から3ビット目と4
ビット目の排他的論理和で“1”が成立すると,アイパ
ターンの検出範囲を表し,この点を図8,図9により説
明する。
OR50a〜50hでは,それぞれ上記図2のデータラ
ッチ回路FFφ1〜FFφ8の出力の中から,3ビット
目と4ビット目の出力の排他的論理和がとられる。すな
わち,EX−OR50aではFFφ1出力3ビット目と
FFφ1出力4ビット目の排他的論理和の論理演算が行
われる。この演算は,その中の上位から3ビット目と4
ビット目の排他的論理和で“1”が成立すると,アイパ
ターンの検出範囲を表し,この点を図8,図9により説
明する。
【0032】図8は本発明の受信データのアイパターン
開口部とサンプリング信号とのタイミング関係を示す。
図8に示すように,アイパターン開口部は受信ディジタ
ル信号の周期である8KHh毎に発生し,このアイパタ
ーンの最大の開口部を検出するためにサンプル信号φ1
〜φ8がm位相生成回路9(上記図5)から図8の(1)
〜(8) のように発生して,全位相のサンプリングを行う
オーバサンプリング時には(9) に示すタイミングでA/
Dコンバータ1からの全ての位相のサンプル信号により
読み出されたディジタル信号がデータラッチ回路FF1
〜FF8へラッチされ,そのビット出力が最適初期位相
検出回路8(図6,図7)へ供給される。
開口部とサンプリング信号とのタイミング関係を示す。
図8に示すように,アイパターン開口部は受信ディジタ
ル信号の周期である8KHh毎に発生し,このアイパタ
ーンの最大の開口部を検出するためにサンプル信号φ1
〜φ8がm位相生成回路9(上記図5)から図8の(1)
〜(8) のように発生して,全位相のサンプリングを行う
オーバサンプリング時には(9) に示すタイミングでA/
Dコンバータ1からの全ての位相のサンプル信号により
読み出されたディジタル信号がデータラッチ回路FF1
〜FF8へラッチされ,そのビット出力が最適初期位相
検出回路8(図6,図7)へ供給される。
【0033】図9は最適初期位相検出論理を示し,デー
タラッチ回路FF1〜FF8のデータに対するアイパタ
ーン開口部の最適初期位相を検出するための論理を示
す。図8の左側にA/Dコンバータ(図2の1)で発生
したディジタル信号をADC出力として表示され,左端
側の上位の第1ビットから順番に第5ビットまでの値を
表し,右側には各ディジタル信号が4値(“00”,
“01”,“11”,“11”)の何れに属するかを判
別するためのアイパターン開口部と4値の検出範囲〜
を示す。
タラッチ回路FF1〜FF8のデータに対するアイパタ
ーン開口部の最適初期位相を検出するための論理を示
す。図8の左側にA/Dコンバータ(図2の1)で発生
したディジタル信号をADC出力として表示され,左端
側の上位の第1ビットから順番に第5ビットまでの値を
表し,右側には各ディジタル信号が4値(“00”,
“01”,“11”,“11”)の何れに属するかを判
別するためのアイパターン開口部と4値の検出範囲〜
を示す。
【0034】図6に示すレベル検出部50では,各サン
プル信号φ1〜φ8に対応するA/D変換信号がラッチ
されるデータラッチ回路FF1〜FF8(それぞれ8ビ
ットで構成)の出力の中の,3ビット目と4ビット目が
入力される排他的論理和(EX−OR)50a〜50h
の値により図9に示す検出範囲(〜で示す)をを表
す信号値を検出する。この,レベル検出部50からの信
号とカウントエンド信号(初期位相を固定化する時のタ
イミングで発生)とが各アンド回路51でアンド論理が
とられてカウンタ52a〜52hの各イネーブル端子
(EN)へ“1”が供給されると,それぞれクロック端
子(CK)に入力されるラッチ信号φ1〜φ8をカウン
トする。
プル信号φ1〜φ8に対応するA/D変換信号がラッチ
されるデータラッチ回路FF1〜FF8(それぞれ8ビ
ットで構成)の出力の中の,3ビット目と4ビット目が
入力される排他的論理和(EX−OR)50a〜50h
の値により図9に示す検出範囲(〜で示す)をを表
す信号値を検出する。この,レベル検出部50からの信
号とカウントエンド信号(初期位相を固定化する時のタ
イミングで発生)とが各アンド回路51でアンド論理が
とられてカウンタ52a〜52hの各イネーブル端子
(EN)へ“1”が供給されると,それぞれクロック端
子(CK)に入力されるラッチ信号φ1〜φ8をカウン
トする。
【0035】このようにアイパターンの検出範囲を表す
信号の数が各カウンタ52a〜52hでカウントされる
と,そのカウント値が最大となるカウンタを判別する動
作が,図7の構成により行われる。
信号の数が各カウンタ52a〜52hでカウントされる
と,そのカウント値が最大となるカウンタを判別する動
作が,図7の構成により行われる。
【0036】すなわち,各カウンタ52a〜52hの各
カウント値出力φ1〜φ8は,順番に2組ずつセレクタ
53a〜53dの入力A,入力Bの端子へ入力されると
共に,コンパレータ54a〜54dの入力A,入力Bの
端子へ入力される。各コンパレータ54a〜54dにお
いて入力A,入力Bのカウント値を比較して,その比較
結果(A≦B)がセレクタ53a〜53dの選択端子S
へ供給され,A≦Bの場合は“1”出力が発生し,そう
でない場合(A>B)は“0”が発生する。各セレクタ
53a〜53dは,選択端子Sに“1”が入力すると入
力Aを選択し,“0”が入力すると入力Bを選択して出
力端子OUTから,対応する次段のセレクタ53e,5
3f及びコンパレータ54e,54fの入力端子Aまた
はBへ入力する。
カウント値出力φ1〜φ8は,順番に2組ずつセレクタ
53a〜53dの入力A,入力Bの端子へ入力されると
共に,コンパレータ54a〜54dの入力A,入力Bの
端子へ入力される。各コンパレータ54a〜54dにお
いて入力A,入力Bのカウント値を比較して,その比較
結果(A≦B)がセレクタ53a〜53dの選択端子S
へ供給され,A≦Bの場合は“1”出力が発生し,そう
でない場合(A>B)は“0”が発生する。各セレクタ
53a〜53dは,選択端子Sに“1”が入力すると入
力Aを選択し,“0”が入力すると入力Bを選択して出
力端子OUTから,対応する次段のセレクタ53e,5
3f及びコンパレータ54e,54fの入力端子Aまた
はBへ入力する。
【0037】セレクタ53e,53f及びコンパレータ
54e,54fでも,同様に比較動作が行われる。この
場合,コンパレータ54e,54fの比較結果(A≦
B)によりセレクタ53e,53fでカウント値が大き
い入力Aまたは入力Bの一方を選択する。セレクタ53
e,53fで選択されたカウント値は更にコンパレータ
54gへ入力されて,比較が行われて比較結果の出力A
>Bがアンド回路55e,55gへ,比較結果の出力A
≦Bがアンド回路55f,55hへ入力される。
54e,54fでも,同様に比較動作が行われる。この
場合,コンパレータ54e,54fの比較結果(A≦
B)によりセレクタ53e,53fでカウント値が大き
い入力Aまたは入力Bの一方を選択する。セレクタ53
e,53fで選択されたカウント値は更にコンパレータ
54gへ入力されて,比較が行われて比較結果の出力A
>Bがアンド回路55e,55gへ,比較結果の出力A
≦Bがアンド回路55f,55hへ入力される。
【0038】一方,コンパレータ54a,54bの比較
結果の出力A≦Bは対応するセレクタへ入力されるのと
同時にアンド回路55a,55bへ入力され,アンド回
路55a,55bでそれぞれコンパレータ54eからの
2つの比較結果の各出力とのアンド論理がとられて,結
果がオア回路56aを介してアンド回路55eへ入力さ
れる。同様に,コンパレータ54c,54dの比較結果
の出力A≦Bは対応するセレクタへ入力されるのと同時
にアンド回路55c,55dへ入力され,アンド回路5
5c,55dでそれぞれコンパレータ54fからの2つ
の比較結果の各出力とのアンド論理がとられて,結果が
オア回路56bを介してアンド回路55fへ入力され
る。また,コンパレータ54e,54fの比較結果の出
力A≦Bはそれぞれアンド回路55g,55hへ入力さ
れ,それぞれコンパレータ54gからの比較結果の出力
A>B,A≦Bとアンド論理がとられる。
結果の出力A≦Bは対応するセレクタへ入力されるのと
同時にアンド回路55a,55bへ入力され,アンド回
路55a,55bでそれぞれコンパレータ54eからの
2つの比較結果の各出力とのアンド論理がとられて,結
果がオア回路56aを介してアンド回路55eへ入力さ
れる。同様に,コンパレータ54c,54dの比較結果
の出力A≦Bは対応するセレクタへ入力されるのと同時
にアンド回路55c,55dへ入力され,アンド回路5
5c,55dでそれぞれコンパレータ54fからの2つ
の比較結果の各出力とのアンド論理がとられて,結果が
オア回路56bを介してアンド回路55fへ入力され
る。また,コンパレータ54e,54fの比較結果の出
力A≦Bはそれぞれアンド回路55g,55hへ入力さ
れ,それぞれコンパレータ54gからの比較結果の出力
A>B,A≦Bとアンド論理がとられる。
【0039】各アンド回路55e,55fの出力はオア
回路56cへ入力され,その出力は3ビットで構成する
最適初期位相選択信号の20 ビット(最下位ビット)の
値を表す。また,アンド回路55g,55hの出力はオ
ア回路56dへ入力され,その出力は3ビットで構成す
る最適初期位相選択信号の21 ビット(最下位ビットの
1つ上位のビット)の値を表す。そして,コンパレータ
54gの比較結果の出力A≦Bの出力が入力され,その
出力が最適初期位相選択信号の22 ビット(最上位ビッ
ト)の値を表す。
回路56cへ入力され,その出力は3ビットで構成する
最適初期位相選択信号の20 ビット(最下位ビット)の
値を表す。また,アンド回路55g,55hの出力はオ
ア回路56dへ入力され,その出力は3ビットで構成す
る最適初期位相選択信号の21 ビット(最下位ビットの
1つ上位のビット)の値を表す。そして,コンパレータ
54gの比較結果の出力A≦Bの出力が入力され,その
出力が最適初期位相選択信号の22 ビット(最上位ビッ
ト)の値を表す。
【0040】このように,図6,図7の最適初期位相検
出回路8により,8個のサンプリングデータの中からア
イパターンの開口部が最大となる初期位相(または最も
近い位相)を識別し,最適位相を表す3ビットの選択信
号を発生する。
出回路8により,8個のサンプリングデータの中からア
イパターンの開口部が最大となる初期位相(または最も
近い位相)を識別し,最適位相を表す3ビットの選択信
号を発生する。
【0041】図10にφ/m位相選択回路(図3の10
に対応しm=8とする)の内部構成の例を示す。図中,
100は上記図6,図7に示す最適初期位相検出回路8
から入力する最適初期位相選択信号(3ビット)のデコ
ーダ,101はデコーダ100のデコード出力とカウン
トイネーブル信号とのアンド論理をとる8個のアンド回
路,102はアンド回路101の出力信号(選択された
一つの出力信号)とサンプル信号φ1〜φ8とリード信
号φ1〜φ8を入力するオア回路,103はサンプル信
号を出力するアンド回路,104はリード信号を出力す
るアンド回路である。なお,サンプル信号及びリード信
号はアクティブ“L”の負論理の信号であり,オア回路
102は論理積,アンド回路103,104は論理和の
機能を備える。
に対応しm=8とする)の内部構成の例を示す。図中,
100は上記図6,図7に示す最適初期位相検出回路8
から入力する最適初期位相選択信号(3ビット)のデコ
ーダ,101はデコーダ100のデコード出力とカウン
トイネーブル信号とのアンド論理をとる8個のアンド回
路,102はアンド回路101の出力信号(選択された
一つの出力信号)とサンプル信号φ1〜φ8とリード信
号φ1〜φ8を入力するオア回路,103はサンプル信
号を出力するアンド回路,104はリード信号を出力す
るアンド回路である。なお,サンプル信号及びリード信
号はアクティブ“L”の負論理の信号であり,オア回路
102は論理積,アンド回路103,104は論理和の
機能を備える。
【0042】この図10の回路では最適初期位相検出回
路(上記図6,図7参照)からの最適初期位相φ選択信
号をデコードし,カウントイネーブル信号のタイミング
でY0〜Y7の一つからデコード出力が発生し,8個の
アンド回路101の中の選択された一つから出力が発生
し,上記のm位相生成回路9(上記図5参照)から発生
するサンプル信号φ1〜φ8,リード信号φ1〜φ8の
中から各アンド回路102によりそれぞれ一つのサンプ
ル信号とリード信号が選択され,オア回路103,10
4から出力される。
路(上記図6,図7参照)からの最適初期位相φ選択信
号をデコードし,カウントイネーブル信号のタイミング
でY0〜Y7の一つからデコード出力が発生し,8個の
アンド回路101の中の選択された一つから出力が発生
し,上記のm位相生成回路9(上記図5参照)から発生
するサンプル信号φ1〜φ8,リード信号φ1〜φ8の
中から各アンド回路102によりそれぞれ一つのサンプ
ル信号とリード信号が選択され,オア回路103,10
4から出力される。
【0043】図11は受信検出回路(図3の11)の内
部構成の例である。この受信検出回路は,上記図2の構
成において,位相比較器2,ループフィルタ3を介して
アナログスイッチ4から発生した4値のアナログ信号の
レベルを監視して,正常な4値のレベルの範囲(図9)
を外れたこと(クロック再生に失敗した状態)を検出す
ると,リセット信号を発生して,最適初期位相検出回路
(図2の8)及びφ/m位相選択回路10による位相選
択動作を起動させてクロック再生の引き込みを開始させ
る。
部構成の例である。この受信検出回路は,上記図2の構
成において,位相比較器2,ループフィルタ3を介して
アナログスイッチ4から発生した4値のアナログ信号の
レベルを監視して,正常な4値のレベルの範囲(図9)
を外れたこと(クロック再生に失敗した状態)を検出す
ると,リセット信号を発生して,最適初期位相検出回路
(図2の8)及びφ/m位相選択回路10による位相選
択動作を起動させてクロック再生の引き込みを開始させ
る。
【0044】図11において,110増幅器,111,
112,113は比較器,114は一定レベル以上か否
かを検出するシュミット回路,115はシフトレジス
タ,116は排他的論理和回路(EX−OR),117
はノット(NOT)回路,118はオア回路である。
112,113は比較器,114は一定レベル以上か否
かを検出するシュミット回路,115はシフトレジス
タ,116は排他的論理和回路(EX−OR),117
はノット(NOT)回路,118はオア回路である。
【0045】増幅器110へは,上記図2のVCXO6
への制御信号(4値を表す信号)と同じ信号が入力さ
れ,その出力は比較器111と112へ供給される。比
較器111では電源電圧Vcc(=5V)を分圧抵抗に
より0.1倍した電圧0.5Vが比較電圧として+端子
に供給され,比較器112ではVcc(=5V)を分圧
抵抗により0.9倍した電圧4.5Vが比較電圧として
+端子に供給されて,−端子の入力電圧と比較を行い,
その出力は比較器113へ供給される。この結果,比較
器113の出力側の端子OUTには,入力電圧が予め決
められた規定範囲0.5V〜4.5Vの電圧の場合はV
cc電圧が出力され,入力電圧が規定範囲以下である
0.5V以下の場合はGND(グランド)電圧が出力さ
れ,入力電圧が規定範囲以上である4.5V以上の場合
もGND電圧が出力される。
への制御信号(4値を表す信号)と同じ信号が入力さ
れ,その出力は比較器111と112へ供給される。比
較器111では電源電圧Vcc(=5V)を分圧抵抗に
より0.1倍した電圧0.5Vが比較電圧として+端子
に供給され,比較器112ではVcc(=5V)を分圧
抵抗により0.9倍した電圧4.5Vが比較電圧として
+端子に供給されて,−端子の入力電圧と比較を行い,
その出力は比較器113へ供給される。この結果,比較
器113の出力側の端子OUTには,入力電圧が予め決
められた規定範囲0.5V〜4.5Vの電圧の場合はV
cc電圧が出力され,入力電圧が規定範囲以下である
0.5V以下の場合はGND(グランド)電圧が出力さ
れ,入力電圧が規定範囲以上である4.5V以上の場合
もGND電圧が出力される。
【0046】この出力電圧はシュミット回路114を介
してシフトレジスタ115のデータ入力端子Dへ供給さ
れる。シフトレジスタ115では4.096MHzのク
ロックによりシフト動作を行い,出力端子QA,QBか
ら1クロック位相がずれた出力を発生する。この2つの
端子QA,QBの信号が入力されるEX−OR116及
びNOT117は,瞬間的に発生するノイズに対し動作
しないようにするための回路であり,一定時間以上継続
してシフトレジスタ115にGND電圧が入力すると,
OR回路118からリセット信号(“1”)が発生す
る。
してシフトレジスタ115のデータ入力端子Dへ供給さ
れる。シフトレジスタ115では4.096MHzのク
ロックによりシフト動作を行い,出力端子QA,QBか
ら1クロック位相がずれた出力を発生する。この2つの
端子QA,QBの信号が入力されるEX−OR116及
びNOT117は,瞬間的に発生するノイズに対し動作
しないようにするための回路であり,一定時間以上継続
してシフトレジスタ115にGND電圧が入力すると,
OR回路118からリセット信号(“1”)が発生す
る。
【0047】このリセット信号は,図2,図3に示す各
部に供給されて初期設定され,オーバーサンプリングモ
ードとなって,最適初期位相φの選択動作が開始され
る。図12はレベル検出部の他の内部構成の例である。
この構成は上記図6,図7に示す最適初期位相検出回路
の中のレベル検出部50の構成を改善したものである。
すなわち,図6のレベル検出部50は,各位相のデータ
ラッチ回路FF1〜FF8に対応して設けられ,それぞ
れFF出力3ビット目と4ビット目の排他的論理和をと
る構成であるが,その方法では検出範囲が粗いため,図
12の構成ではFF出力5ビット目〜8ビット目までを
含めるようにしたものである。但し,FF出力3ビット
目,4ビット目,5ビット目及び6ビット目の各信号
は,実線で表した排他的論理和回路(EX−OR)50
0,501,502とノット回路(NOT)505,5
06及びアンド回路(AND)509で構成することが
でき,FF出力7ビット目と8ビット目を使用する必要
がある場合は,点線で表す排他的論理和回路(EX−O
R)503,504とノット回路(NOT)507,5
08を追加すれば良い。
部に供給されて初期設定され,オーバーサンプリングモ
ードとなって,最適初期位相φの選択動作が開始され
る。図12はレベル検出部の他の内部構成の例である。
この構成は上記図6,図7に示す最適初期位相検出回路
の中のレベル検出部50の構成を改善したものである。
すなわち,図6のレベル検出部50は,各位相のデータ
ラッチ回路FF1〜FF8に対応して設けられ,それぞ
れFF出力3ビット目と4ビット目の排他的論理和をと
る構成であるが,その方法では検出範囲が粗いため,図
12の構成ではFF出力5ビット目〜8ビット目までを
含めるようにしたものである。但し,FF出力3ビット
目,4ビット目,5ビット目及び6ビット目の各信号
は,実線で表した排他的論理和回路(EX−OR)50
0,501,502とノット回路(NOT)505,5
06及びアンド回路(AND)509で構成することが
でき,FF出力7ビット目と8ビット目を使用する必要
がある場合は,点線で表す排他的論理和回路(EX−O
R)503,504とノット回路(NOT)507,5
08を追加すれば良い。
【0048】この構成により,レベル検出部のレベル検
出の精度を可変とすることができる。
出の精度を可変とすることができる。
【0049】
【発明の効果】本発明によれば最適初期位相をm倍の周
期で発生するオーバーサンプリング信号を用いて検出す
るので,クロック再生の引き込み時間を短縮することが
できる。
期で発生するオーバーサンプリング信号を用いて検出す
るので,クロック再生の引き込み時間を短縮することが
できる。
【図1】本発明の原理構成を示す図である。
【図2】実施例の構成(その1)を示す図である。
【図3】実施例の構成(その2)を示す図である。
【図4】位相比較器の内部構成の例を示す図である。
【図5】m位相生成回路の内部構成の例を示す図であ
る。
る。
【図6】最適初期位相検出回路の内部構成の例を示す図
(その1)である。
(その1)である。
【図7】最適初期位相検出回路の内部構成の例を示す図
(その2)である。
(その2)である。
【図8】本発明の受信データのアイパターン開口部とサ
ンプリング信号とのタイミング関係を示す図である。
ンプリング信号とのタイミング関係を示す図である。
【図9】最適初期位相検出論理を示す図である。
【図10】φ/m位相選択回路の内部構成の例を示す図
である。
である。
【図11】受信検出回路の内部構成の例を示す図であ
る。
る。
【図12】レベル検出部の他の内部構成の例を示す図で
ある。
ある。
【図13】従来例の構成図である。
1 A/Dコンバータ 2 位相比較器 3 ループフィルタ 4 セレクタ 5 基準電圧発生回路 6 VCXO 7 N/m分周回路 8 最適初期位相検出回路 9 m位相生成回路 10 φ/m位相選択回路
Claims (3)
- 【請求項1】 4値FSK方式の受信信号をA/Dコン
バータへ供給してディジタル信号に変換して,位相比較
を行った結果を制御信号として対応する周波数を発振す
る回路によりクロックを再生すると共に前記A/Dコン
バータへ入力する構成を備えたクロック再生回路におい
て,受信開始時に前記発振回路から受信信号の周期にm
個の異なる位相のサンプル信号を発生する回路を備え,
該m個のサンプル信号により前記A/Dコンバータにお
いてm倍のサンプリングを行い,前記サンプリングによ
り得られたデータからアイパターン開口部を検出して,
クロック位相を最適位置に引き込む最適初期位相検出回
路を備えることを特徴とする4値FSK方式のクロック
再生回路。 - 【請求項2】 請求項1において,前記最適初期位相検
出回路内のレベル検出部は,前記m個のサンプリングに
より発生したデータをラッチする回路を備え,前記各デ
ータラッチ回路の中の複数ビットの論理演算によりレベ
ルの検出を行い,前記複数ビットを変更することにより
検出レベルを変更することを特徴とする4値FSK方式
のクロック再生回路。 - 【請求項3】 請求項1において,前記受信データの検
出動作中に,受信データのレベルを監視して,予め設定
されたレベルになったことを検出するとオーバサンプリ
ング動作を行わせるためのトリガ信号を発生する受信検
出回路を備えることを特徴とする4値FSK方式のクロ
ック再生回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10144269A JPH11341087A (ja) | 1998-05-26 | 1998-05-26 | 4値fsk方式のクロック再生回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10144269A JPH11341087A (ja) | 1998-05-26 | 1998-05-26 | 4値fsk方式のクロック再生回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11341087A true JPH11341087A (ja) | 1999-12-10 |
Family
ID=15358170
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10144269A Withdrawn JPH11341087A (ja) | 1998-05-26 | 1998-05-26 | 4値fsk方式のクロック再生回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11341087A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7254598B2 (en) | 2002-03-14 | 2007-08-07 | Matsushita Electric Industrial Co., Ltd. | Finite impulse response filter and digital signal receiving apparatus |
CN100358238C (zh) * | 2002-09-02 | 2007-12-26 | 瑞昱半导体股份有限公司 | 资料回复系统及其方法 |
JP2008236735A (ja) * | 2007-02-20 | 2008-10-02 | Fujitsu Ltd | 同期損失防止方法及び同期損失防止装置 |
US8504862B2 (en) | 2007-02-20 | 2013-08-06 | Fujitsu Semiconductor Limited | Device and method for preventing lost synchronization |
-
1998
- 1998-05-26 JP JP10144269A patent/JPH11341087A/ja not_active Withdrawn
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---|---|---|---|
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