JP2008236735A - 同期損失防止方法及び同期損失防止装置 - Google Patents

同期損失防止方法及び同期損失防止装置 Download PDF

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Abstract

【課題】CDR回路側の原因による接続ノード間の同期化の非成立を抑制し、接続失敗を抑制することができる同期損失防止方法及び同期損失防止装置を提供する。
【解決手段】受信データから同期化クロックを生成するCDR(Clock Data Recovery )回路と、受信データの受信開始から同期化検出時間Nを経過しても同期化クロックに基づく接続ノード間の同期化が非成立のときに、接続失敗処理を行う接続失敗処理段階(S15)と、受信データの受信開始から同期化リトライ判定時間(N/2)を経過しても同期化クロックに基づく接続ノード間の同期化が非成立のときに、CDR回路の動作を補正処理する補正処理段階(S13)とを備える。
【選択図】図4

Description

同期損失防止方法及び同期損失防止装置に関するものである。
近年、大容量データを高速に処理し転送することが不可欠となっており、インタフェースの高速化の要求が高まっている。Gbps帯のデータ転送を実現する高速のインタフェースでは、クロックを併走させる従来の同期転送ではなく、非同期での転送が要求される。従って、受信ノードでは、受信データに対する同期を取るために、受信データに同期化したクロック(同期化クロック)を生成するCDR(Clock Data Recovery )回路が不可欠となっている。
従来、CDR回路としては、例えば特許文献1に記載されたものが知られている。このCDR回路は、アナログの回路構成を採用しており、高速のインタフェースには不向きと推測されるものの、データとクロックとの位相差が大きい場合に応答感度を上げ、小さくなるに従って応答感度を鈍くする機能を備えている。
一方、特許文献2に記載されたCDR回路は、位相比較器、シリアル/パラレル変換回路及びデジタルフィルタ等を備えており、特許文献1のLPF(Low-Pass Filter )に代えてデジタルフィルタを採用し得ることが明示されている。
図17は、例えばIEEE1394.bのようなシリアルインタフェースの従来の回路構成をデータの流れと併せて示すブロック図である。同図に示されるように、送信ノード80は、パラレル/シリアル変換回路81及びトランスミッタ回路82を備えて構成される。パラレル/シリアル変換回路81は、パラレルの送信データを入力するとともに、該送信データをシリアルの送信データに変換しこれをトランスミッタ回路82に出力する。トランスミッタ回路82は、パラレル/シリアル変換回路81からの送信データを差動シリアルデータとして受信ノード90に出力する。
受信ノード90は、レシーバ回路91、CDR回路92及びシリアル/パラレル変換回路93を備えて構成される。レシーバ回路91は、送信ノード80(トランスミッタ回路82)からの差動シリアルデータを受信するとともに、該差動シリアルデータをシングルエンドシリアルデータとしてCDR回路92に出力する。CDR回路92は、レシーバ回路91からのシングルエンドシリアルデータ(受信データ)に同期化したクロック(同期化クロック)を生成するとともに、該同期化クロックでシングルエンドシリアルデータを同期化した同期化シリアルデータをシリアル/パラレル変換回路93に出力する。そして、シリアル/パラレル変換回路93は、この同期化シリアルデータをパラレルのデータに変換し次段の各種処理回路に出力する。
ここで、ノイズ等の影響で受信ノード90の内部回路が予期せぬ状態に陥った場合、データ受信を開始しても同期化クロックが正しく生成されず、接続ノード間(送信ノード80及び受信ノード90間)の通信の接続に失敗してしまう場合がある。また、一旦、同期化クロックが正しく生成されデータ転送が開始されても、データ転送の最中にクロックの同期化が外れ、接続ノード間の通信の接続が切断してしまう場合がある。
図18は、受信ノード90における従来の同期化手順を示すフローチャートである。IEEE1394.bのようなシリアルインタフェースでは、まず接続ノード間で同期化を行うための同期化用データの送受信を行うようになっており、受信ノード90は、この同期化用データを受信する(ステップS91)。
この同期化用データには、ある決まった同期化検出用キャラクタコード並びが存在しており、受信ノード90は、この同期化検出用キャラクタコード並びを検出し、その後ある決まった期間正常に同期化用データ受信できることを確認することによって、相手ノード(送信ノード80)との同期化が成立したものと判断する。CDR回路92は、この過程で同期化クロックを生成する。
すなわち、受信ノード90は、例えば送信ノード80からのデータ受信の開始を起点に同期化検出用キャラクタコード並びを検出し、その後ある決まった期間正常に同期化用データを受信したかチェックする(ステップS92)。そして、受信ノード90は、決められた同期化検出時間N内に同期化検出用キャラクタコード並びを検出し、その後ある決まった期間正常に同期化用データ受信を確認することができなかったときは接続失敗処理を行い(ステップS93)、同期化検出用キャラクタコード並びを検出し、その後ある決まった期間正常に同期化用データ受信を確認することにより同期化が成立したものとして、通常データ受信を開始する(ステップS94)。なお、同期化検出時間Nは、データ転送の規格に応じて規定される時間(例えばIEEE1394.bでは数十ms)である。
また、受信ノード90は、接続ノード間の同期化成立後の通常データ受信の開始後、規定外のデータ列の検出を常時判断し(ステップS95)、該規定外のデータ列を検出すると同期化が外れたものとして、接続中断処理を行う(ステップS96)。なお、規定外のデータ列は、データ転送の規格に応じて規定されるデータ列以外のデータ列(例えばIEEE1394.bでは、8B/10Bエンコードされたデータパターン以外)である。
特開2005−150890号公報(第[0026]段落、第1、3図) 特開2005−257376号公報(第1図)
ところで、CDR回路92側の何らかの原因で接続ノード間の同期化が成立できない場合、正常ならば同期化検出時間Nよりも短い時間で同期化クロックを生成し得るCDR回路92を備えた受信ノード90であっても、徒に同期化検出時間Nの経過を待った上で、そのまま接続失敗の結果に甘んじることになる。
また、接続ノード間の同期化成立後であっても、CDR回路がノイズの影響を著しく受けると、同期化が外れて接続を中断することになる。
第1の目的は、CDR回路側の原因による接続ノード間の同期化の非成立を抑制し、接続失敗を抑制することができる同期損失防止方法及び同期損失防止装置を提供することにある。
第2の目的は、接続ノード間の同期化成立後において、CDR回路に対するノイズの影響を抑制し、同期化の外れによる接続中断を抑制することができる同期損失防止方法及び同期損失防止装置を提供することにある。
この同期損失防止方法は、受信データから同期化クロックを生成するCDR(Clock Data Recovery )回路を用いた同期化処理において、前記受信データの受信開始から第1所定時間を経過しても前記同期化クロックに基づく接続ノード間の同期化が非成立のときに、接続失敗処理を行う接続失敗処理段階と、前記受信データの受信開始から前記第1所定時間よりも短い第2所定時間を経過しても前記同期化クロックに基づく接続ノード間の同期化が非成立のときに、前記CDR回路の動作を補正処理する補正処理段階とを備えたことを要旨とする。
例えば、正常なら前記受信データの受信開始から前記第2所定時間内に確実に同期化クロックを生成可能な能力のCDR回路を備える場合、該第2所定時間を経過しても前記同期化クロックに基づく接続ノード間の同期化が非成立のときは、前記CDR回路側に何らかの原因がある可能性がある。同構成によれば、前記受信データの受信開始から前記第2所定時間を経過しても前記同期化クロックに基づく接続ノード間の同期化が非成立のときに、前記補正処理段階において前記CDR回路の動作が補正処理されることで、該CDR回路側の原因が前記第1所定時間内で解消できる可能性が高まり、前記接続失敗処理段階における接続失敗処理を抑制することができる。
また、この同期損失防止方法は、前記補正処理段階は、前記CDR回路をリセットすることを要旨とする。
同構成によれば、前記補正処理段階において前記CDR回路がリセットされて前記同期化クロックの生成がやり直されることで、前記接続失敗処理段階における接続失敗処理を抑制することができる。
また、この同期損失防止方法は、前記補正処理段階は、前記CDR回路の応答感度を上げることを要旨とする。
同構成によれば、前記補正処理段階において前記CDR回路の応答感度が上げられて追従特性が上げられることで、前記接続失敗処理段階における接続失敗処理を抑制することができる。
また、この同期損失防止方法は、接続ノード間の通信周波数の差を検出する周波数差検出段階と、前記受信データの受信開始から前記第2所定時間を経過しても前記同期化クロックに基づく接続ノード間の同期化が非成立のとき、前記検出された周波数差が前記CDR回路による同期化可能な所定値内にあれば、前記CDR回路の動作の補正処理を禁止する補正処理禁止段階とを備えたことを要旨とする。
同構成によれば、前記受信データの受信開始から前記第2所定時間を経過しても前記同期化クロックに基づく接続ノード間の同期化が非成立のとき、前記検出された周波数差が前記所定値内にあれば、即ち未だ接続ノード間の同期化が非成立であるものの同期化成立間際の状態と推定されるときには、前記補正処理禁止段階において前記CDR回路の動作の補正処理が禁止されるため、徒に同期化処理をやり直す(再同期化処理に移行する)ことを防止でき、ひいては同期化処理に要する時間を短縮することができる。
この同期損失防止方法は、受信データから同期化クロックを生成するCDR(Clock Data Recovery )回路を用いた同期化処理において、前記受信データの受信開始から第1所定時間を経過しても前記同期化クロックに基づく接続ノード間の同期化が非成立のときに、接続失敗処理を行う接続失敗処理段階と、接続ノード間の通信周波数の差を検出する周波数差検出段階と、前記第1所定時間内で、前記検出された周波数差が所定値を超えたときに、前記CDR回路の動作を補正処理する補正処理段階とを備えたことを要旨とする。
同構成によれば、前記第1所定時間内で、前記検出された周波数差が当該通信の規格で取り得る所定値を超えたときに、前記補正処理段階において前記CDR回路の動作が補正処理されることで、該CDR回路側の何らかの原因が前記第1所定時間内で解消できる可能性が高まり、前記接続失敗処理段階における接続失敗処理を抑制することができる。
また、この同期損失防止方法は、前記補正処理段階は、前記第1所定時間内で、前記検出された周波数差が所定値を超える都度に、前記CDR回路の動作を補正処理することを要旨とする。
同構成によれば、前記第1所定時間を経過しない限り、前記検出された周波数差が所定値を超える都度に何度でも、前記補正処理段階において前記CDR回路の動作が補正処理されることで、前記接続失敗処理段階における接続失敗処理を更に抑制することができる。
この同期損失防止方法は、受信データから同期化クロックを生成するCDR(Clock Data Recovery )回路を用いた同期化処理において、前記同期化クロックに基づく接続ノード間の同期化成立後、前記同期化クロックに基づく接続ノード間の同期化が外れたときに、接続中断処理を行う接続中断処理段階と、前記CDR回路の応答感度を変更する応答感度変更段階とを備え、前記応答感度変更段階は、前記同期化成立後、前記CDR回路の応答感度を下げることを要旨とする。
同構成によれば、同期化成立後、前記応答感度変更段階において前記CDR回路の応答感度が下げられることで、接続ノード間の同期化成立後の前記CDR回路に対するノイズの影響が抑制され、前記同期化クロックに基づく同期化の外れが抑制されて、接続中断処理段階における接続中断処理を抑制することができる。
また、この同期損失防止方法は、接続ノード間の通信周波数の差を検出する周波数差検出段階を備え、前記応答感度変更段階は、前記検出された周波数差に応じて前記CDR回路の応答感度を調整することを要旨とする。
同構成によれば、前記応答感度変更段階において、前記検出された周波数差に応じて前記CDR回路の応答感度が調整されて追従特性が調整されることで、前記接続中断処理段階における接続中断処理を更に抑制することができる。
この同期損失防止装置は、受信データから同期化クロックを生成するCDR(Clock Data Recovery )回路と、前記同期化クロックに基づく同期状態を検出する検出回路と、
前記受信データの受信開始から第1所定時間、及び前記第1所定時間よりも短い第2所定時間をカウントするタイマ回路と、前記検出回路からの出力と前記第1所定時間に応じて接続失敗処理を行う接続失敗処理手段と、前記検出回路からの出力と前記第2所定時間に応じて前記CDR回路の動作を補正処理する補正処理手段とを備えたことを要旨とする。
例えば、正常なら前記受信データの受信開始から前記第2所定時間内に確実に同期化クロックを生成可能な能力のCDR回路を備える場合、該第2所定時間を経過しても前記同期化クロックに基づく接続ノード間の同期化が非成立のときは、前記CDR回路側に何らかの原因がある可能性がある。同構成によれば、前記受信データの受信開始から前記第2所定時間を経過しても前記同期化クロックに基づく接続ノード間の同期化が非成立のときに、前記補正処理手段により前記CDR回路の動作が補正処理されることで、該CDR回路側の原因が前記第1所定時間内で解消できる可能性が高まり、前記接続失敗処理手段による接続失敗処理を抑制することができる。
この同期損失防止装置は、受信データから同期化クロックを生成するCDR(Clock Data Recovery )回路と、前記同期化クロックに基づく同期状態を検出する検出回路と、
前記受信データの受信開始から第1所定時間をカウントするタイマ回路と、前記検出回路からの出力と前記第1所定時間に応じて接続失敗処理を行う接続失敗処理手段と、前記受信データと前記同期化クロック間の通信周波数の差を検出する周波数差検出手段と、前記周波数差検出手段からの出力と前記第1所定時間に応じて前記CDR回路の動作を補正処理する補正処理手段とを備えたことを要旨とする。
同構成によれば、前記第1所定時間内で、前記検出された周波数差が当該通信の規格で取り得る所定値を超えたときに、前記補正処理手段により前記CDR回路の動作が補正処理されることで、該CDR回路側の何らかの原因が前記第1所定時間内で解消できる可能性が高まり、前記接続失敗処理手段による接続失敗処理を抑制することができる。
開示した同期損失防止方法及び同期損失防止装置では、CDR回路側の原因による接続ノード間の同期化の非成立を抑制し、接続失敗を抑制することができる。
開示した同期損失防止方法及び同期損失防止装置では、接続ノード間の同期化成立後において、CDR回路に対するノイズの影響を抑制し、同期化の外れによる接続中断を抑制することができる。
(第1の実施形態)
以下、第1の実施形態について図面に従って説明する。
図5は、受信データからクロック生成するようなインタフェース(例えばIEEE1394.b)において、受信ノードによるデータ受信開始からの同期化手順を示すタイムチャートである。同図に示されるように、こうしたインタフェースでは、データ受信開始からクロック同期化完了までの上限の期間(同期化完了最大時間)が、第1所定時間としての所定の同期化検出時間Nとして規定されている。つまり、データ受信開始からの経過時間が前記同期化検出時間Nに達しても接続ノード間(送信ノード及び受信ノード間)の同期化が非成立のときには、接続失敗処理される。なお、この同期化検出時間Nは、データ転送の規格に応じて規定される時間(例えばIEEE1394.bでは数十ms)である。
ここで、正常なら同期化検出時間Nよりも十分に短い期間、例えば時間(N/5)内に同期化クロックを生成可能な能力のCDR回路を備える場合、同期化検出時間Nよりは短いものの時間(N/5)に余裕を持たせた第2所定時間としての所定の同期化リトライ判定時間(N/2)内で前記同期化クロックに基づく接続ノード間の同期化が非成立のときは、CDR回路側に何らかの原因がある可能性がある。従って、本実施形態では、同期化リトライ判定時間(N/2)を経過しても接続ノード間の同期化が非成立のときは、CDR回路がリセットされる。あるいは、CDR回路が受信データに追従できなくなっている可能性があるため、該CDR回路の応答感度としてのゲインが上げられる(大きくされる)。図6は、CDR回路のゲインと追従特性との関係を示すグラフである。同図により、ゲインを上げることで、これに応じて追従特性が大きくなることが説明される。従って、データ受信開始時は、ゲインを上げることで、接続ノード間の同期化時に有利に働く可能性が示唆される。
図1は、例えばIEEE1394.bのようなシリアルインタフェースの、主として同期化リトライに係る回路構成をデータの流れと併せて示すブロック図である。なお、送信ノードの構成は、従来と同様であるため同一の符号を付してその説明を割愛する。
受信ノード10は、レシーバ回路11、CDR回路12、同期キャラクタ検出回路13、シリアル/パラレル変換回路14、時間管理を行うタイマ回路15、データパターンチェック回路16及び状況に応じた処理手順の制御など各種制御を行うシーケンサ回路17を備えて構成される。
レシーバ回路11は、前記送信ノード80(トランスミッタ回路82)からの差動シリアルデータを受信するとともに、該差動シリアルデータをシングルエンドシリアルデータD1としてCDR回路12に出力する。
CDR回路12は、レシーバ回路11からのシングルエンドシリアルデータ(受信データ)D1に同期化したクロック(同期化クロック)を生成するとともに、該同期化クロックでシングルエンドシリアルデータD1を同期化した同期化シリアルデータD2を同期キャラクタ検出回路13及びシリアル/パラレル変換回路14に出力する。
同期キャラクタ検出回路13は、同期化シリアルデータD2より同期化検出用キャラクタコード並びを検出し、同期キャラクタ検出信号SCをデータパターンチェック回路16及びシーケンサ回路17に出力する。なお、同期化検出用キャラクタコード並びは、データ転送の規格に応じて規定されるデータ列であって、同期化を行うために接続ノード間でやりとりされるデータ(同期化用データ)に含まれる。
シリアル/パラレル変換回路14は、同期化シリアルデータD2をパラレルデータD3に変換しデータパターンチェック回路16に出力する。
データパターンチェック回路16は、パラレルデータD3が規定外のデータ列でないかを常時チェックし、該規定外のデータ列を検出すると、NGデータ検出信号SNGをシーケンサ回路17に出力する。なお、規定外のデータ列は、データ転送の規格に応じて規定されるデータ列以外のデータ列(例えばIEEE1394.bでは、8B/10Bエンコードされたデータパターンでないデータ列)である。
シーケンサ回路17は、同期キャラクタ検出信号SC及びNGデータ検出信号SNGをその同期化リトライ処理部17aに入力するとともに、同期キャラクタ検出信号SC及びNGデータ検出信号SNGをその接続失敗処理部17bに入力する。
同期化リトライ処理部17aは、同期化リトライ判定時間(N/2)の経過を表すタイマ回路15からの信号を併せて入力しており、該同期化リトライ判定時間(N/2)を経過した時点で同期化検出用キャラクタコード並びが検出されない、または同期化検出用キャラクタコード並びは検出されているが、規定外のデータ列を検出しているときに、同期化処理を最初からやり直す(リトライする)べく、前記CDR回路12にリセット信号SRを出力する(補正処理段階、補正処理手段)。CDR回路12は、このリセット信号SRの入力によりその保持データが初期状態にリセットされる。これにより、同期化検出時間Nの経過前にCDR回路12側の何らかの原因が解消される可能性が高まり、接続ノード間の同期化が成立する可能性が高まる。
一方、接続失敗処理部17bは、同期化検出時間Nの経過を表すタイマ回路15からの信号を併せて入力しており、該同期化検出時間Nを経過した時点で同期化検出用キャラクタコード並びが検出されない、または同期化検出用キャラクタコード並びは検出されているが、規定外のデータ列を検出しているとき、即ち接続ノード間の同期化が非成立のときに、同期化に失敗したものと判断し接続失敗処理を行う(接続失敗処理段階、接続失敗処理手段)。すなわち、相手ノード80とのデータ通信を停止する。
なお、CDR回路12のゲイン(応答感度)を表すパラメータを変更できる場合には、CDR回路12のリセットに代えて、若しくは加えて、当該パラメータを変更してもよい。すなわち、図1に併せ示したように、CDR回路12の初期ゲインパラメータ及びリトライゲインパラメータを保持するレジスタ群18及び該レジスタ群18が保持するこれらゲインパラメータのいずれか一つを選択するセレクタ回路19を備えるとする。なお、初期ゲインパラメータは、CDR回路12の初期状態で選択されるゲインパラメータであって、リトライゲインパラメータよりも小さく設定されている。この場合、同期化リトライ処理部17aは、同期化リトライ判定時間(N/2)を経過した時点で同期化検出用キャラクタコード並びが検出されない、または同期化検出用キャラクタコード並びは検出されているが、規定外のデータ列を検出しているときに、CDR回路12の設定ゲインを上げるべく、初期ゲインパラメータからリトライゲインパラメータへとその選択を切り替えるように前記セレクタ回路19にゲイン切換信号SSWを出力する(補正処理段階、補正処理手段)。つまり、セレクタ回路19は、最初の同期化処理時には初期ゲインパラメータを選択し、同期化リトライ処理時には初期ゲインパラメータよりも大きなリトライゲインパラメータを選択する。これにより、同期化検出時間Nの経過前にCDR回路12側の何らかの原因が解消される可能性が高まり、接続ノード間の同期化が成立する可能性が高まる。
なお、同期化リトライ処理部17aによるCDR回路12のゲインパラメータの切換えを、該CDR回路12のリセットと併せて行う場合には、これらの処理を時系列的に行うことが好ましい。例えば、同期化リトライ処理時、当初はCDR回路12のゲインパラメータの切換えを行い、第2の判定時間(3N/4)を経過した時点で改善が見られないときに更にCDR回路12のリセットを行うようにする。このように変更することで、同期化検出時間Nの経過前にCDR回路12側の何らかの原因が解消される可能性が更に高まり、接続ノード間の同期化が成立する可能性が高まる。ただし、同期化リトライ処理部17aによるCDR回路12のゲインパラメータの切換えを、該CDR回路12のリセットと同時に行ってもよい。
また、一旦、同期化検出用キャラクタコード並びを検出し、その後ある決まった期間同期化用データ受信され同期化が成立した場合であっても、同期化検出時間N内であれば、同期化リトライ処理部17aは、NGデータ検出信号SNGが出力されることで同様の処理(リセット処理若しくはゲインパラメータ変更処理)を行う。
次に、CDR回路12の同期化クロックの生成に係る構成について、図2のブロック図に基づいて説明する。同図に示されるように、CDR回路12は、位相差検出回路21と、デジタルフィルタ22と、位相補正クロック生成回路23とを備えて構成される。
位相差検出回路21は、シングルエンドシリアルデータD1(受信データ)と該シングルエンドシリアルデータD1から再生した同期化クロックCLKとの間の位相進み/遅れを判定し、進んでいる場合には+1、遅れている場合には−1というように、データ化し、該データをその内蔵する加算器で同期化クロックCLKの所定周期分(例えば10周期分)だけ加算したものをデジタルの位相コードDINとしてデジタルフィルタ22に出力する。この所定周期分は、通信のレート等に応じて設定される。
デジタルフィルタ22は、位相コードDINを同期化クロックCLKの所定周期分(例えば10周期分)で累積平均化し、デジタルの位相制御コードDOUTとして位相補正クロック生成回路23に出力する。なお、デジタルフィルタ22は、ゲインパラメータにより、その応答感度(追従特性)が変更される。
位相補正クロック生成回路23は、位相制御コードDOUTにより0〜2πの任意の位相を持つ同期化クロックCLKを生成・出力する。例えば、位相制御コードDOUTが64通りのコードを取り得る場合、このコードに応じて、0〜2πを64分割した位相条件のうち1つの位相条件のクロックを同期化クロックCLKとして生成・出力する。この同期化クロックCLKは、位相差検出回路21にフィードバックされており、該位相差検出回路21において受信データと随時位相比較されて、前述の位相コードDINの生成に供される。なお、CDR回路12は、この同期化クロックCLKでシングルエンドシリアルデータD1を同期化した同期化シリアルデータD2を出力することは既述のとおりである。
ここで、図3は、デジタルフィルタ22の構成を示すブロック図である。同図に示されるように、デジタルフィルタ22は、乗算器31,32と、加算器33,34と、Dフリップフロップ35,36とを備えて構成される。
乗算器31は、位相差検出回路21からの位相コードDINを入力するとともに、該位相コードDINを所定のゲインパラメータG1で乗じたものを加算器33に出力する。乗算器32は、位相差検出回路21からの位相コードDINを入力するとともに、該位相コードDINをゲインパラメータG2で乗じたものを加算器34に出力する。なお、前記同期化リトライ処理部17aによるCDR回路12のゲインパラメータの切換えの際は、このゲインパラメータG2が変更される。
加算器33は、位相コードDINをゲインパラメータG1で乗じた乗算器31の出力及びDフリップフロップ35の出力を加算して該Dフリップフロップ35のD入力端子に出力する。この加算器33の出力は、周波数差コードDFとしてゲイン調整に使用する場合には外部にも出力される。なお、Dフリップフロップ35は、同期化クロックCLKの所定周期分(例えば10周期分)分周されたデジタルフィルタクロックCLKDFに同期して加算器33に出力する。
加算器34は、位相コードDINをゲインパラメータG2で乗じた乗算器32の出力、周波数差コードDF及びDフリップフロップ36の出力を加算して該Dフリップフロップ36のD入力端子に出力する。なお、Dフリップフロップ36は、同期化クロックCLKの所定周期分(例えば10周期分)分周されたデジタルフィルタクロックCLKDFに同期して加算器34の出力を位相制御コードDOUTとして出力する。この位相制御コードDOUTは、前記位相補正クロック生成回路23に入力されて同期化クロックCLKの生成に供されることは既述のとおりである。ゲインパラメータG1、G2は、CDR回路のループ帯域やジッター特性に影響するので、これらの特性を鑑みて適切な値を設定する。
次に、データ受信の開始時の同期損失防止態様について図4のフローチャートに従って説明する。
IEEE1394.bのようなシリアルインタフェースでは、まず接続ノード間で同期化を行うための同期化用データの送受信を行うようになっており、受信ノード10は、この同期化用データを受信する(ステップS11)。
受信ノード10は、この同期化用データに存在する同期化検出用キャラクタコード並びを検出し、その後ある決まった期間正常に同期化用データ受信できることを確認することによって、相手ノード(送信ノード80)との同期化が成立したものと判断する。CDR回路12は、この過程で同期化クロックを生成する。
すなわち、受信ノード10は、例えば送信ノード80からのデータ受信の開始を起点に同期化検出用キャラクタコード並びの検出を待ち、その後ある決まった期間同期化用データ受信をチェックする(ステップS12)。そして、受信ノード10は、同期化リトライ判定時間(N/2)を経過しても同期化検出用キャラクタコード並びが検出されない、または同期化検出用キャラクタコード並びは検出されているが、規定外のデータ列を検出しているときに、CDR回路12のリセット処理若しくはゲインパラメータ変更処理を行う(ステップS13)。
この状態で、受信ノード10は、引き続き、同期化検出用キャラクタコード並びの検出を待ち、その後ある決まった期間同期化用データ受信をチェックする(ステップS14)。そして、同期化検出時間N内に同期化検出用キャラクタコード並びが検出できない、または同期化検出用キャラクタコード並びは検出されているが、規定外のデータ列を検出しているときは接続失敗処理を行う(ステップS15)。また、ステップS12若しくはステップS14で同期化検出用キャラクタコード並びを検出し、その後ある決まった期間同期化用データ受信すると同期化が成立したものとして、通常データ受信を開始する(ステップS16)。
なお、図4では割愛されているが、同期化成立後であっても、同期化検出時間N内であれば、受信ノード10は、規定外のデータ列を検出したときに、CDR回路12のリセット処理若しくはゲインパラメータ変更処理を行う。
以上詳述したように、本実施形態によれば、以下に示す効果が得られるようになる。
(1)本実施形態では、受信データの受信開始から同期化リトライ判定時間(N/2)を経過しても前記同期化クロックCLKに基づく接続ノード間の同期化が非成立のときに、前記CDR回路12の動作が補正処理(リセット処理若しくはゲインパラメータ変更処理)されることで、該CDR回路12側の原因が同期化検出時間N内で解消できる可能性が高まり、接続失敗を抑制することができる。
(2)本実施形態では、受信データの受信開始から同期化リトライ判定時間(N/2)を経過しても前記同期化クロックCLKに基づく接続ノード間の同期化が非成立のときに、前記CDR回路12がリセットされて同期化クロックCLKの生成がやり直されることで、接続失敗を抑制することができる。
(3)本実施形態では、受信データの受信開始から同期化リトライ判定時間(N/2)を経過しても前記同期化クロックCLKに基づく接続ノード間の同期化が非成立のときに、前記CDR回路12の応答感度が上げられて追従特性が上げられることで、接続失敗を抑制することができる。
(第2の実施形態)
以下、第2の実施形態を図面に従って説明する。なお、第2の実施形態は、接続失敗の抑制のために、相手ノードと自ノードとの通信周波数差(動作周波数差)の情報を利用することが第1の実施形態と異なる。従って、前記第1の実施形態と同様の構成については同一の符号を付してその説明を一部省略する。
既述のように、CDR回路12が備えるデジタルフィルタ22は、図3に示すような2次構成にされており、相手ノード(送信ノード80)と自ノード(受信ノード10)との通信周波数差のパラメータである周波数差コードDFは、その1次出力として検出される(周波数差検出段階、周波数差検出手段)。
図7に示されるように、受信ノード10には、この周波数差コードDFを管理する周波数差コード管理回路41が追加されており、CDR回路12(デジタルフィルタ22)は、周波数差コードDFを周波数差コード管理回路41に出力する。
周波数差コード管理回路41は、周波数差コードDFが規定値を超える値になっていないかを常時チェックし、該規定値を超えたことを検出すると、NG周波数差コード検出信号SFNGをシーケンサ回路17に出力する。なお、周波数差コードDFの規定値は、データ転送の規格に応じて規定される所定値(例えば500MHzにおいて±100ppm)である。
本実施形態のシーケンサ回路17は、同期化リトライ判定時間(N/2)の経過を表す信号に代えて、NG周波数差コード検出信号SFNGをその同期化リトライ処理部17aに入力する。同期化リトライ処理部17aは、同期化検出時間N内で、周波数差コードDFが規定値を超えたときに、同期化処理を最初からやり直す(リトライする)べく、前記第1の実施形態と同様にCDR回路12にリセット信号SRを出力する(補正処理段階、補正処理手段)。これにより、同期化検出時間Nの経過前にCDR回路12側の何らかの原因が解消される可能性が高まり、接続ノード間の同期化が成立する可能性が高まる。
また、CDR回路12のゲイン(応答感度)を表すパラメータを変更できる場合には、前記第1の実施形態と同様、CDR回路12のリセットに代えて、若しくは加えて、当該パラメータを変更してもよい(補正処理段階、補正処理手段)。これにより、同期化検出時間Nの経過前にCDR回路12側の何らかの原因が解消される可能性が高まり、接続ノード間の同期化が成立する可能性が高まる。
なお、図4のフローチャートで示したステップS12の処理において、周波数差コードDFが規定値を超えたことが検出されたときに、CDR回路12のリセット処理若しくはゲインパラメータ変更処理を行うように変更したものが、本実施形態の同期損失防止態様に相当する。
以上詳述したように、本実施形態によれば、以下に示す効果が得られるようになる。
(1)本実施形態では、受信データの受信開始から同期化検出時間N内で、周波数差コードDFが当該通信の規格で取り得る所定値を超えたときに、前記CDR回路12の動作が補正処理(リセット処理若しくはゲインパラメータ変更処理)されることで、該CDR回路12側の原因が同期化検出時間N内で解消できる可能性が高まり、接続失敗を抑制することができる。
(2)本実施形態では、同期化検出時間N内で、周波数差コードDFが当該通信の規格で取り得る所定値を超えたときに、前記CDR回路12がリセットされて同期化クロックCLKの生成がやり直されることで、接続失敗を抑制することができる。
(3)本実施形態では、同期化検出時間N内で、周波数差コードDFが当該通信の規格で取り得る所定値を超えたときに、前記CDR回路12の応答感度が上げられて追従特性が上げられることで、接続失敗を抑制することができる。
(第3の実施形態)
以下、第3の実施形態を図面に従って説明する。なお、第3の実施形態は、通常データ受信の状態において、CDR回路12の応答感度を下げるべくゲインを下げてノイズに追従しにくくし、接続中断を抑制するようにした構成である。従って、前記第1の実施形態と同様の構成については同一の符号を付してその説明を一部省略する。
図8は、例えばIEEE1394.bのようなシリアルインタフェースの、主として通常データ受信開始後のCDR回路12のゲイン調整に係る回路構成をデータの流れと併せて示すブロック図である。同図に示されるように、本実施形態のシーケンサ回路17は、同期キャラクタ検出信号SCをその同期化確立部46に入力するとともに、NGデータ検出信号SNGをその接続中断処理部47に入力する。
同期化確立部46は、同期化検出時間Nの経過を表すタイマ回路15からの信号を併せて入力しており、同期化検出時間N内で同期化検出用キャラクタコード並びが検出され、その後ある決まった期間同期化用データ受信したときに、接続ノード間の同期化が確立したものと判断し同期化確立を行う(接続段階、接続手段)。これにより、通常データ受信が開始される。
接続中断処理部47は、同期化検出時間Nの経過を表すタイマ回路15からの信号を併せて入力しており、同期化検出時間Nの経過後にNGデータ検出信号SNGが検出されたときに、同期が外れたと判断し、接続中断処理を行う(接続中断処理段階、接続中断処理手段)。
また、受信ノード10には、同期化確立までのCDR回路12の初期ゲインパラメータを保持するレジスタ群48と、CDR回路12(デジタルフィルタ22)が出力する周波数差コードDFを適切なCDR回路12の同期化確立後ゲインパラメータに変換する周波数差コード/ゲイン変換テーブル回路49と、レジスタ群48が保持する初期ゲインパラメータ及び周波数差コード/ゲイン変換テーブル回路49で変換された同期化確立後ゲインパラメータのいずれか一つを選択するセレクタ回路50が追加されている。周波数差コード/ゲイン変換テーブル回路49は、例えば周波数差コードが大きい程、ゲインパラメータも大きくなるような関係で構成されている。
なお、同期化確立後ゲインパラメータは、周波数差コードDFに応じて変更されるものの、初期ゲインパラメータよりも小さく設定されている。この場合、同期化確立部46は、同期化検出時間N内での同期化確立後、同期化確立のために用いた応答感度を下げるべく、初期ゲインパラメータから同期化確立後ゲインパラメータへとその選択を切り替えるように前記セレクタ回路50にゲイン切換信号SSWを出力する(応答感度変更段階、応答感度変更手段)。つまり、セレクタ回路50は、同期化確立までは初期ゲインパラメータを選択し、同期化確立後は初期ゲインパラメータよりも小さな同期化確立後ゲインパラメータを選択する。これにより、CDR回路12は、同期化確立後にノイズに追従しにくくなる(図6参照)。
なお、前記同期化確立部46によるCDR回路12のゲインパラメータの切換えの際は、前記デジタルフィルタ22のゲインパラメータG2が変更される。これにより、同期化確立後にCDR回路12がノイズに追従しにくくなり、接続中断を抑制する可能性が高まる。この同期化確立後ゲインパラメータは、通常データ受信の状態で、周波数差コードDFに応じて自動調整されることはいうまでもない。すなわち、周波数差コードDFが大きい場合には同期化確立後ゲインパラメータの下げ幅を大きくし、周波数差コードDFが小さい場合には同期化確立後ゲインパラメータの下げ幅を小さくする。
次に、接続ノード間の同期化確立後の同期損失防止態様について図9のフローチャートに従って説明する。同図に示されるように、受信ノード10は、同期化確立後、CDR回路12の同期化確立後のゲインパラメータ設定を行う(ステップS31)。同時に、受信ノード10は、通常データ受信を開始する(ステップS32)。
そして、受信ノード10は、通常データ受信の開始後、規定外のデータ列の検出を常時判断し(ステップS33)、該規定外のデータ列を検出すると同期化が外れたものとして、接続中断処理を行う(ステップS34)。なお、規定外のデータ列は、データ転送の規格に応じて規定されるデータ列以外のデータ列(例えばIEEE1394.bでは、8B/10Bエンコードされたデータパターン以外)である。
以上詳述したように、本実施形態によれば、以下に示す効果が得られるようになる。
(1)本実施形態では、同期確立後、前記CDR回路12の応答感度が下げられることで、接続ノード間の同期化成立後の前記CDR回路12に対するノイズの影響が抑制され、前記同期化クロックCLKに基づく同期化の外れが抑制されて、接続中断を抑制することができる。
(2)本実施形態では、周波数差コード/ゲイン変換テーブル回路49により、周波数差コードDFに応じて前記CDR回路12の応答感度が調整されて追従特性が調整されることで、接続中断を更に抑制することができる。
(第4の実施形態)
以下、第4の実施形態を図面に従って説明する。なお、第4の実施形態は、接続失敗の抑制のために、同期化が非成立な状態での経過時間の情報とともに、相手ノードと自ノードとの通信周波数差(動作周波数差)の情報を併せて利用することが第1及び第2の実施形態と異なる。従って、前記第1及び第2の実施形態と同様の構成については同一の符号を付してその説明を一部省略する。
図10に示されるように、本実施形態では、図7に示した回路構成に対し、同期化リトライ処理部17aが同期化リトライ判定時間(N/2)の経過を表すタイマ回路15からの信号及び周波数差コード管理回路41からの同期化リトライ不要信号SFUNを併せて入力している。なお、この同期化リトライ不要信号SFUNは、前記周波数差コードDFが規定値DFN内にあることが周波数差コード管理回路41で検出されるときに、該周波数差コード管理回路41から出力されるものである。この規定値DFNは、CDR回路12の同期化性能に応じて規定される所定値であって、データ転送の規格に応じて規定される所定値(例えば100ppm)よりも大きな所定値(例えば200ppm)に設定されている。
そして、本実施形態の同期化リトライ処理部17aは、同期化リトライ不要信号SFUNを入力したとき、同期化リトライ判定時間(N/2)の経過後に未だ同期化が非成立であっても前述の同期化リトライ処理を行わない(補正処理禁止段階、補正処理禁止手段)。
次に、データ受信の開始時の同期損失防止態様について図11のフローチャートに従って説明する。同図に示されるように、受信ノード10は、前記第1及び第2の実施形態(ステップS11参照)と同様にして同期化用データを受信する(ステップS41)。
続いて、受信ノード10は、前記第1及び第2の実施形態(ステップS12参照)と同様にして同期化検出用キャラクタコード並びの検出を待ち、その後ある決まった期間同期化用データ受信をチェックする(ステップS42)。そして、受信ノード10は、ステップS42において、周波数差コードDFが規定値を超えたことが検出されたときに、CDR回路12のリセット処理若しくはゲインパラメータ変更処理を行う(ステップS43)。
この状態で、受信ノード10は、引き続き、同期化検出用キャラクタコード並びの検出を待ち、その後ある決まった期間同期化用データ受信をチェックする(ステップS44)。そして、同期化検出時間N内に同期化検出用キャラクタコード並びが検出できない、または同期化検出用キャラクタコード並びは検出されているが、規定外のデータ列を検出しているときは接続失敗処理を行う(ステップS45)。
一方、受信ノード10は、ステップS42において、同期化リトライ判定時間(N/2)を経過しても同期化検出用キャラクタコード並びが検出されない、または同期化検出用キャラクタコード並びは検出されているが、規定外のデータ列を検出しているときに、周波数差コードDFが前記規定値DFN内にあるか否かを判断する(ステップS46)。そして、受信ノード10は、ステップS46において、周波数差コードDFが規定値DFN外にあることが検出されたときに、CDR回路12のリセット処理若しくはゲインパラメータ変更処理を行う(ステップS47)。
この状態で、受信ノード10は、引き続き、同期化検出用キャラクタコード並びの検出を待ち、その後ある決まった期間同期化用データ受信をチェックする(ステップS48)。また、受信ノード10は、ステップS46において、周波数差コードDFが規定値DFN内にあることが検出されたとき、即ち未だ接続ノード間の同期化が非成立であるものの同期化成立間際の状態と推定されるときには、CDR回路12のリセット処理若しくはゲインパラメータ変更処理を行うことなくステップS48の処理を行う。そして、同期化検出時間N内に同期化検出用キャラクタコード並びが検出できない、または同期化検出用キャラクタコード並びは検出されているが、規定外のデータ列を検出しているときは接続失敗処理を行う(ステップS49)。
また、受信ノード10は、ステップS42、ステップS44若しくはステップS48で同期化検出用キャラクタコード並びを検出し、その後ある決まった期間同期化用データ受信すると同期化が成立したものとして、前述の通常データ受信を開始する(ステップS16)。本実施形態では、ステップS46において周波数差コードDFが規定値DFN内にあることが検出されたとき、ステップS42及びステップS48で同期化処理が連続的に継続されることで、これに要する時間が短縮される可能性が高くなっている。
以上詳述したように、本実施形態によれば、前記第2の実施形態と同様の効果に加えて以下に示す効果が得られるようになる。
(1)本実施形態では、受信データの受信開始から同期化リトライ判定時間(N/2)を経過しても同期化クロックに基づく接続ノード間の同期化が非成立のとき、周波数差コードDFが前記規定値DFN内にあれば、即ち未だ接続ノード間の同期化が非成立であるものの同期化成立間際の状態と推定されるときには、前記CDR回路12の動作の補正処理(リセット処理若しくはゲインパラメータ変更処理)が禁止されるため、徒に同期化処理をやり直す(再同期化処理に移行する)ことを防止でき、ひいては同期化処理に要する時間を短縮することができる。このように、再同期化を実行する判断基準として、時間(同期化リトライ判定時間)及び周波数差コードDFの両方の判断基準を同時にチェックすることで、より効率的に再同期化処理を行うことができる。
(第5の実施形態)
以下、第5の実施形態を図面に従って説明する。なお、第5の実施形態は、接続失敗を抑制するための処理をハードウェアに代えて、マイコン(ファームウェア)で行うことが第1の実施形態と異なる。従って、前記第1の実施形態と同様の構成については同一の符号を付してその説明を一部省略する。
図12に示されるように、本実施形態では、図1に示した回路構成に対し、マイコン51を備えており、シーケンサ回路17の同期化リトライ処理部52は、同期化リトライ判定時間(N/2)を経過した時点で同期化検出用キャラクタコード並びが検出されない、または同期化検出用キャラクタコード並びは検出されているが、規定外のデータ列を検出しているときに、マイコン51に対し同期化リトライ処理通知信号SREPを出力する(通知手段)。
また、受信ノード(コントローラ)10のレジスタ群53は、CDR回路12に設定するゲインパラメータ(応答感度)をそのレジスタ53aに記憶・保持するとともに、タイマ回路15に設定する同期化リトライ判定時間(例えばN/2)をそのレジスタ53bに記憶・保持する。このレジスタ群53の記憶するゲインパラメータ及び同期化リトライ判定時間は、マイコン51によって変更・設定可能となっている。さらに、CDR回路12に対するリセット信号SRは、マイコン51から出力可能となっている。
そして、マイコン51は、同期化リトライ処理通知信号SREPを検出したとき、同期化処理を最初からやり直す(リトライする)べく、CDR回路12のリセット処理若しくはレジスタ群53を通じたゲインパラメータ変更処理を行う。これにより、同期化検出時間Nの経過前にCDR回路12側の何らかの原因が解消される可能性が高まり、接続ノード間の同期化が成立する可能性が高まることは既述のとおりである。
次に、データ受信の開始時の同期損失防止態様について図13のフローチャートに従って説明する。同図に示されるように、マイコン51は、初期設定によりレジスタ群53(レジスタ53b)に同期化リトライ判定時間を設定する(ステップS51)。そして、受信ノード10は、前記第1の実施形態(ステップS11参照)と同様に同期化用データを受信する(ステップS52)。
続いて、受信ノード10は、前記第1の実施形態(ステップS12参照)と同様に同期化検出用キャラクタコード並びの検出を待ち、その後ある決まった期間同期化用データ受信をチェックする(ステップS53)。そして、受信ノード10は、同期化リトライ判定時間を経過しても同期化検出用キャラクタコード並びが検出されない、または同期化検出用キャラクタコード並びは検出されているが、規定外のデータ列を検出しているときに、マイコン51に対し同期化リトライ処理通知信号SREPを出力する(ステップS54)。
これにより、マイコン51は、CDR回路12のリセット処理若しくはレジスタ群53を通じたゲインパラメータ変更処理を行う(ステップS55)。なお、マイコン51によるCDR回路12の動作の補正処理後及びステップS53で同期化が成立した後は、前記第1の実施形態と同様の処理(ステップS14〜S16)が行われる。
以上詳述したように、本実施形態によれば、前記第1の実施形態と同様の効果に加えて以下に示す効果が得られるようになる。
(1)本実施形態では、マイコン51(ファームウェア)での処理によりCDR回路12の動作を補正処理することで、ハードウェアでの処理に比べてその処理のバリエーションを増やすことができる。
例えば、CDR回路12の動作を補正処理する回数を増やすために、レジスタ53bに書き込む同期化リトライ判定時間を「1/3N,2/3N,…」と逐次増やしていってもよい。
また、一旦出来上がった装置を評価しながら、例えば同期化リトライ判定時間などのパラメータを適切に変更・設定することができ、より適切な処理を行うことができる。
(2)本実施形態では、CDR回路12の動作補正に係るゲインパラメータ(応答感度)を記憶するレジスタ53aは、マイコン51にて書き換え可能であることで1つだけあればよく、例えば選択可能な複数のゲインパラメータを個別に記憶する複数のレジスタ(レジスタ群)を備える場合に比べて回路構成を簡易化することができる。
(第6の実施形態)
以下、第6の実施形態を図面に従って説明する。なお、第6の実施形態は、接続失敗を抑制するための処理をハードウェアに代えて、マイコン(ファームウェア)で行うことが第2の実施形態と異なる。また、従って、前記第2の実施形態と同様の構成については同一の符号を付してその説明を一部省略する。
図14に示されるように、本実施形態では、図7に示した回路構成に対し、マイコン61を備えており、シーケンサ回路17の同期化リトライ処理部62は、周波数差コードDFが規定値を超えたとき、即ちNG周波数差コード検出信号SFNGを検出したときに、受信ノード10の備える割り込み処理部63に対し同期化リトライ処理通知信号SREPを出力する。
割り込み処理部63は、同期化リトライ処理通知信号SREPを検出しているときに、アクティブとなる割り込み信号SINRを生成する(割り込み信号SINRをアクティブにする)とともに、該割り込み信号SINRをマイコン51に出力する(割り込み処理手段、通知手段)。
また、受信ノード10のレジスタ群64は、CDR回路12に設定するゲインパラメータ(応答感度)をそのレジスタ64aに記憶・保持するとともに、周波数差コード管理回路41に設定する規定値(以下、周波数差コード判定値ともいう)をそのレジスタ64bに記憶・保持し、更に割り込み処理部63に通知された割り込み内容をその割り込み表示レジスタ64cに表示する。すなわち、割り込み処理部63は、同期化リトライ処理通知信号SREPを検出することで、割り込み表示レジスタ64cに同期化リトライ処理の実行を示す情報を表示する。そして、外部割り込みを検出したマイコン61は、割り込み表示レジスタ64cの情報に基づいて同期化リトライ処理を実行する。つまり、外部信号でマイコンに通知する第5の実施形態の回路構成に対し、本実施形態では外部割り込み信号でマイコン61に通知する回路構成となっている。
なお、レジスタ群64の記憶するゲインパラメータ及び周波数差コード判定値は、マイコン61によって変更・設定可能となっている。さらに、CDR回路12に対するリセット信号SRは、マイコン61から出力可能となっている。ここでは、リセット信号SRを外部信号としているが、該リセット信号SRをレジスタに割り当ててレジスタ制御とすれば、これに要する端子数を削減することが可能である。
なお、図13のフローチャートで示したステップS51の処理において、周波数差コード判定値を設定するように変更するとともに、ステップS53の処理において、周波数差コードDFが規定値(周波数差コード判定値)を超えたことが検出されたときに、CDR回路12のリセット処理若しくはゲインパラメータ変更処理を行うように変更し、更にステップS54の処理において、マイコン51に対し割り込み信号SINRを出力するように変更したものが、本実施形態の同期損失防止態様に相当する。この場合、同期化検出時間Nを経過しない限り、NG周波数差コード検出信号SFNGを検出する都度に何度でも、CDR回路12に対する同期化リトライ処理(リセット処理若しくはゲインパラメータ変更処理)を行ってもよい。
以上詳述したように、本実施形態によれば、前記第2の実施形態及び第5の実施形態の(1)(2)と同様の効果に加えて以下に示す効果が得られるようになる。
(1)本実施形態では、マイコン61によるCDR回路12の動作の補正処理は、基本的に割り込み信号SINRが通知されるのみで開始(実行)可能であるため、例えば接続ノード間の同期化が非成立であることを第5の実施形態(図12参照)で示した専用信号(同期化リトライ処理通知信号SREP)でマイコンに通知する場合に比べて通知に要する端子数を削減することが可能である。
(第7の実施形態)
以下、第7の実施形態を図面に従って説明する。なお、第7の実施形態は、接続中断を抑制するための処理をハードウェアに代えて、マイコン(ファームウェア)で行うことが第3の実施形態と異なる。従って、前記第3の実施形態と同様の構成については同一の符号を付してその説明を一部省略する。
図15に示されるように、本実施形態では、図8に示した回路構成に対し、マイコン71を備えており、シーケンサ回路17の同期化確立部72は、同期化確立を行ったときに、マイコン71に対し同期化確立通知信号SFREPを出力する(通知手段)。
また、受信ノード(コントローラ)10のレジスタ群73は、CDR回路12に設定するゲインパラメータ(応答感度)をそのレジスタ73aに記憶・保持するとともに、CDR回路12からの周波数差コードDFをその周波数差コード表示レジスタ73bに表示する。レジスタ73aの記憶するゲインパラメータは、マイコン71によって変更・設定可能となっている。また、周波数差コード表示レジスタ73bの表示する周波数差コードDFは、マイコン71によって読み出し可能となっている。
そして、マイコン71は、同期化確立通知信号SFREPを検出したとき、周波数差コード表示レジスタ73bの周波数差コードDFを読み出してこれに基づきCDR回路12に設定するゲインパラメータを演算し、該ゲインパラメータをレジスタ73aに書き込む(記憶する)。このゲインパラメータは、同期化確立までの初期ゲインパラメータよりも小さな値であって、例えば周波数差コードDFが大きい程、大きくなるような関係で演算される。このように、同期化確立後は、マイコン71によりCDR回路12に初期ゲインパラメータよりも小さなゲインパラメータが設定されることで、CDR回路12はノイズに追従しにくくなる。これにより、同期化確立後の接続中断が抑制されることは既述のとおりである。
次に、接続ノード間の同期化確立後の同期損失防止態様について図16のフローチャートに従って説明する。同図に示されるように、受信ノード10の同期化確立部72は、同期化確立後、マイコン71に同期化確立通知信号SFREPを出力する(ステップS71)。そして、マイコン71は、同期化確立後のゲインパラメータ設定処理を行う(ステップS72)。すなわち、マイコン71は、周波数差コード表示レジスタ73bの周波数差コードDFを読み出してこれに基づきCDR回路12に設定するゲインパラメータを演算し、該ゲインパラメータをレジスタ73aに書き込む。なお、マイコン51によるCDR回路12のゲインパラメータの変更後は、前記第3の実施形態と同様の処理(ステップS32〜S34)が行われる。
以上詳述したように、本実施形態によれば、前記第3の実施形態と同様の効果に加えて以下に示す効果が得られるようになる。
(1)本実施形態では、マイコン71(ファームウェア)での処理によりCDR回路12の応答感度を下げることで、ハードウェアでの処理に比べてその処理のバリエーションを増やすことができる。
また、一旦出来上がった装置を評価しながら、例えばゲインパラメータの演算式を適切に変更・設定することができ、より適切な処理を行うことができる。
(2)本実施形態では、CDR回路12のゲインパラメータ(応答感度)を記憶するレジスタ73aは、マイコン71にて書き換え可能であることで1つだけあればよく、例えば選択可能な複数のゲインパラメータを個別に記憶する複数のレジスタ(レジスタ群)を備える場合に比べて回路構成を簡易化することができる。
なお、上記実施形態は以下のように変更してもよい。
・前記第1の実施形態において、同期化リトライ判定時間は、同期化検出時間Nよりも短ければ任意に設定できる。
・また、第1の実施形態において、同期化検出時間NをN/3、N/4…といった時間で区切って、CDR回路12に対する同期化リトライ処理(リセット処理若しくはゲインパラメータ変更処理)を複数回行ってもよい。この場合、同期化検出時間N内で、同期化クロックCLKに基づく接続ノード間の同期化が成立するまで、CDR回路12に対する同期化リトライ処理が繰り返されることで、接続失敗を更に抑制することができる。
・前記第1の実施形態において、CDR回路12に対する同期化リトライ処理は、リセット処理及びゲインパラメータ変更処理の両方を行ってもよいし、いずれか一方のみを行うようにしてもよい。なお、リセット処理及びゲインパラメータ変更処理のいずれか一方のみを行う場合には、リセット処理の方が有効である可能性が高い。
・前記第2の実施形態において、同期化検出時間Nを経過しない限り、NG周波数差コード検出信号SFNGを検出する都度に何度でも、CDR回路12に対する同期化リトライ処理(リセット処理若しくはゲインパラメータ変更処理)を行ってもよい。この場合、同期化検出時間Nを経過しない限り、NG周波数差コード検出信号SFNGを検出する都度にCDR回路12に対する同期化リトライ処理が繰り返されることで、接続失敗を更に抑制することができる。
・前記第2の実施形態において、リトライゲインパラメータは、周波数差コードDFに応じて変更してもよい。
・前記第4の実施形態において、接続失敗を抑制するための処理をハードウェアに代えて、マイコン(ファームウェア)で行うように変更してもよい。またこの場合、同期化リトライ処理部(17a)からマイコンへの通知は、専用信号(同期化リトライ処理通知信号SREP)で行ってもよいし、割り込み信号(SINR)で行ってもよい。
・前記第5の実施形態において、同期化リトライ処理部(52)からマイコンへの通知は、割り込み信号(SINR)で行ってもよい。
・前記第6の実施形態において、同期化リトライ処理部(62)からマイコンへの通知は、専用信号(同期化リトライ処理通知信号SREP)で行ってもよい。
・前記第7の実施形態において、同期化確立部(72)からマイコンへの通知は、割り込み信号で行ってもよい。
・前記第7の実施形態において、マイコン71は、周波数差コード表示レジスタ73bから読み出した周波数差コードDFに基づいて、予め登録されている複数候補のゲインパラメータの中から一つを選択し、これをレジスタ73aに書き込んでもよい。
以上の実施例1〜7を含む実施形態に関し、更に以下の付記を開示する。
(付記1)
受信データから同期化クロックを生成するCDR(Clock Data Recovery )回路を用いた同期化処理において、
前記受信データの受信開始から第1所定時間を経過しても前記同期化クロックに基づく接続ノード間の同期化が非成立のときに、接続失敗処理を行う接続失敗処理段階と、
前記受信データの受信開始から前記第1所定時間よりも短い第2所定時間を経過しても前記同期化クロックに基づく接続ノード間の同期化が非成立のときに、前記CDR回路の動作を補正処理する補正処理段階とを備えたことを特徴とする同期損失防止方法。
(付記2)
付記1に記載の同期損失防止方法において、
前記補正処理段階は、前記CDR回路をリセットすることを特徴とする同期損失防止方法。
(付記3)
付記1に記載の同期損失防止方法において、
前記補正処理段階は、前記CDR回路の応答感度を上げることを特徴とする同期損失防止方法。
(付記4)
付記1〜3のいずれか一項に記載の同期損失防止方法において、
前記補正処理段階は、前記第1所定時間内で、前記同期化クロックに基づく接続ノード間の同期化が成立するまで、前記CDR回路の動作を複数回補正処理することを特徴とする同期損失防止方法。
(付記5)
付記1〜4のいずれか一項に記載の同期損失防止方法において、
接続ノード間の通信周波数の差を検出する周波数差検出段階と、
前記受信データの受信開始から前記第2所定時間を経過しても前記同期化クロックに基づく接続ノード間の同期化が非成立のとき、前記検出された周波数差が前記CDR回路による同期化可能な所定値内にあれば、前記CDR回路の動作の補正処理を禁止する補正処理禁止段階とを備えたことを特徴とする同期損失防止方法。
(付記6)
受信データから同期化クロックを生成するCDR(Clock Data Recovery )回路を用いた同期化処理において、
前記受信データの受信開始から第1所定時間を経過しても前記同期化クロックに基づく接続ノード間の同期化が非成立のときに、接続失敗処理を行う接続失敗処理段階と、
接続ノード間の通信周波数の差を検出する周波数差検出段階と、
前記第1所定時間内で、前記検出された周波数差が所定値を超えたときに、前記CDR回路の動作を補正処理する補正処理段階とを備えたことを特徴とする同期損失防止方法。
(付記7)
付記6に記載の同期損失防止方法において、
前記補正処理段階は、前記第1所定時間内で、前記検出された周波数差が所定値を超える都度に、前記CDR回路の動作を補正処理することを特徴とする同期損失防止方法。
(付記8)
付記6又は7に記載の同期損失防止方法において、
前記補正処理段階は、前記CDR回路をリセットすることを特徴とする同期損失防止方法。
(付記9)
付記6又は7に記載の同期損失防止方法において、
前記補正処理段階は、前記CDR回路の応答感度を上げることを特徴とする同期損失防止方法。
(付記10)
受信データから同期化クロックを生成するCDR(Clock Data Recovery )回路を用いた同期化処理において、
前記同期化クロックに基づく接続ノード間の同期化成立後、前記同期化クロックに基づく接続ノード間の同期化が外れたときに、接続中断処理を行う接続中断処理段階と、
前記CDR回路の応答感度を変更する応答感度変更段階とを備え、
前記応答感度変更段階は、前記同期化成立後、前記CDR回路の応答感度を下げることを特徴とする同期損失防止方法。
(付記11)
付記10に記載の同期損失防止方法において、
接続ノード間の通信周波数の差を検出する周波数差検出段階を備え、
前記応答感度変更段階は、前記検出された周波数差に応じて前記CDR回路の応答感度を調整することを特徴とする同期損失防止方法。
(付記12)
受信データから同期化クロックを生成するCDR(Clock Data Recovery )回路と、
前記同期化クロックに基づく同期状態を検出する検出回路と、
前記受信データの受信開始から第1所定時間、及び前記第1所定時間よりも短い第2所定時間をカウントするタイマ回路と、
前記検出回路からの出力と前記第1所定時間に応じて接続失敗処理を行う接続失敗処理手段と、
前記検出回路からの出力と前記第2所定時間に応じて前記CDR回路の動作を補正処理する補正処理手段とを備えたことを特徴とする同期損失防止装置。
(付記13)
付記12に記載の同期損失防止装置において、
前記受信データと前記同期化クロックとの間の通信周波数の差を検出する周波数差検出手段と、
前記受信データの受信開始から前記第2所定時間を経過しても前記同期化クロックに基づく接続ノード間の同期化が非成立のとき、前記検出された周波数差が前記CDR回路による同期化可能な所定値内にあれば、前記補正処理手段による前記CDR回路の動作の補正処理を禁止する補正処理禁止手段とを備えたことを特徴とする同期損失防止装置。
(付記14)
付記12又は13に記載の同期損失防止装置において、
前記補正処理手段は、マイコンと、該マイコンに前記受信データの受信開始から前記第2所定時間を経過しても前記同期化クロックに基づく接続ノード間の同期化が非成立であることを表す信号を通知する通知手段とを備え、
前記通知手段が前記信号を通知したときに、前記マイコンにて前記CDR回路の動作を補正処理することを特徴とする同期損失防止装置。
(付記15)
付記14に記載の同期損失防止装置において、
前記補正処理手段は、前記CDR回路に設定される応答感度を記憶するレジスタを備え、
前記マイコンは、前記通知手段が前記信号を通知したときに、前記応答感度が上がるように前記レジスタを書き換えることを特徴とする同期損失防止装置。
(付記16)
付記14又は15に記載の同期損失防止装置において、
前記通知手段は、前記信号としての割り込み信号を生成する割り込み処理手段を備えたことを特徴とする同期損失防止装置。
(付記17)
受信データから同期化クロックを生成するCDR(Clock Data Recovery )回路と、
前記同期化クロックに基づく同期状態を検出する検出回路と、
前記受信データの受信開始から第1所定時間をカウントするタイマ回路と、
前記検出回路からの出力と前記第1所定時間に応じて接続失敗処理を行う接続失敗処理手段と、
前記受信データと前記同期化クロック間の通信周波数の差を検出する周波数差検出手段と、
前記周波数差検出手段からの出力と前記第1所定時間に応じて前記CDR回路の動作を補正処理する補正処理手段とを備えたことを特徴とする同期損失防止装置。
(付記18)
付記17に記載の同期損失防止装置において、
前記補正処理手段は、マイコンと、該マイコンに前記第1所定時間内で前記検出された周波数差が所定値を超えたことを表す信号を通知する通知手段とを備え、
前記通知手段が前記信号を通知したときに、前記マイコンにて前記CDR回路の動作を補正処理することを特徴とする同期損失防止装置。
(付記19)
付記18に記載の同期損失防止装置において、
前記補正処理手段は、前記CDR回路に設定される応答感度を記憶するレジスタを備え、
前記マイコンは、前記通知手段が前記信号を通知したときに、前記応答感度が上がるように前記レジスタを書き換えることを特徴とする同期損失防止装置。
(付記20)
付記18又は19に記載の同期損失防止装置において、
前記通知手段は、前記信号としての割り込み信号を生成する割り込み処理手段を備えたことを特徴とする同期損失防止装置。
(付記21)
受信データから同期化クロックを生成するCDR(Clock Data Recovery )回路と、
前記同期化クロックに基づく同期状態を検出する第1検出回路と、
前記受信データのデータ列の状態を検出する第2検出回路と、
前記第2検出回路の出力に応じて接続中断処理を行う接続中断処理手段と、
前記CDR回路の応答感度を変更する応答感度変更手段とを備え、
前記応答感度変更手段は、前記第1検出回路の出力に応じて前記CDR回路の応答感度を下げることを特徴とする同期損失防止装置。
(付記22)
付記21に記載の同期損失防止装置において、
前記補正処理手段は、マイコンと、該マイコンに同期化確立を表す信号を通知する通知手段とを備え、
前記通知手段が前記信号を通知したときに、前記マイコンにて前記CDR回路の応答感度を下げることを特徴とする同期損失防止装置。
(付記23)
付記22に記載の同期損失防止装置において、
前記補正処理手段は、前記CDR回路に設定される応答感度を記憶するレジスタを備え、
前記マイコンは、前記通知手段が前記信号を通知したときに、前記応答感度が下がるように前記レジスタを書き換えることを特徴とする同期損失防止装置。
(付記24)
付記22又は23に記載の同期損失防止装置において、
前記通知手段は、前記信号としての割り込み信号を生成する割り込み処理手段を備えたことを特徴とする同期損失防止装置。
第1の実施形態の回路構成を示すブロック図。 CDR回路を示すブロック図。 デジタルフィルタを示すブロック図。 同期損失防止態様を示すフローチャート。 同期化処理手順を示すタイムチャート。 ゲインと追従特性との関係を示すグラフ。 第2の実施形態の回路構成を示すブロック図。 第3の実施形態の回路構成を示すブロック図。 同期損失防止態様を示すフローチャート。 第4の実施形態の回路構成を示すブロック図。 同期損失防止態様を示すフローチャート。 第5の実施形態の回路構成を示すブロック図。 同期損失防止態様を示すフローチャート。 第6の実施形態の回路構成を示すブロック図。 第7の実施形態の回路構成を示すブロック図。 同期損失防止態様を示すフローチャート。 従来の回路構成を示すブロック図。 従来の同期化処理手順を示すフローチャート。
符号の説明
12…CDR回路
13…同期キャラクタ検出回路(検出回路、第1検出回路)
15…タイマ回路
16…データパターンチェック回路(第2検出回路)
17…シーケンサ回路
17a,52,62,72…同期化リトライ処理部
17b…接続失敗処理部
18,53,64,73…レジスタ群
19…セレクタ回路
46…同期化確立部
47…接続中断処理部
48…レジスタ群
49…周波数差コード/ゲイン変換テーブル回路
50…セレクタ回路
51,61,71…マイコン
53a,64a,73a…レジスタ
63…割り込み処理部

Claims (10)

  1. 受信データから同期化クロックを生成するCDR(Clock Data Recovery )回路を用いた同期化処理において、
    前記受信データの受信開始から第1所定時間を経過しても前記同期化クロックに基づく接続ノード間の同期化が非成立のときに、接続失敗処理を行う接続失敗処理段階と、
    前記受信データの受信開始から前記第1所定時間よりも短い第2所定時間を経過しても前記同期化クロックに基づく接続ノード間の同期化が非成立のときに、前記CDR回路の動作を補正処理する補正処理段階とを備えたことを特徴とする同期損失防止方法。
  2. 請求項1に記載の同期損失防止方法において、
    前記補正処理段階は、前記CDR回路をリセットすることを特徴とする同期損失防止方法。
  3. 請求項1に記載の同期損失防止方法において、
    前記補正処理段階は、前記CDR回路の応答感度を上げることを特徴とする同期損失防止方法。
  4. 請求項1〜3のいずれか一項に記載の同期損失防止方法において、
    接続ノード間の通信周波数の差を検出する周波数差検出段階と、
    前記受信データの受信開始から前記第2所定時間を経過しても前記同期化クロックに基づく接続ノード間の同期化が非成立のとき、前記検出された周波数差が前記CDR回路による同期化可能な所定値内にあれば、前記CDR回路の動作の補正処理を禁止する補正処理禁止段階とを備えたことを特徴とする同期損失防止方法。
  5. 受信データから同期化クロックを生成するCDR(Clock Data Recovery )回路を用いた同期化処理において、
    前記受信データの受信開始から第1所定時間を経過しても前記同期化クロックに基づく接続ノード間の同期化が非成立のときに、接続失敗処理を行う接続失敗処理段階と、
    接続ノード間の通信周波数の差を検出する周波数差検出段階と、
    前記第1所定時間内で、前記検出された周波数差が所定値を超えたときに、前記CDR回路の動作を補正処理する補正処理段階とを備えたことを特徴とする同期損失防止方法。
  6. 請求項5に記載の同期損失防止方法において、
    前記補正処理段階は、前記第1所定時間内で、前記検出された周波数差が所定値を超える都度に、前記CDR回路の動作を補正処理することを特徴とする同期損失防止方法。
  7. 受信データから同期化クロックを生成するCDR(Clock Data Recovery )回路を用いた同期化処理において、
    前記同期化クロックに基づく接続ノード間の同期化成立後、前記同期化クロックに基づく接続ノード間の同期化が外れたときに、接続中断処理を行う接続中断処理段階と、
    前記CDR回路の応答感度を変更する応答感度変更段階とを備え、
    前記応答感度変更段階は、前記同期化成立後、前記CDR回路の応答感度を下げることを特徴とする同期損失防止方法。
  8. 請求項7に記載の同期損失防止方法において、
    接続ノード間の通信周波数の差を検出する周波数差検出段階を備え、
    前記応答感度変更段階は、前記検出された周波数差に応じて前記CDR回路の応答感度を調整することを特徴とする同期損失防止方法。
  9. 受信データから同期化クロックを生成するCDR(Clock Data Recovery )回路と、
    前記同期化クロックに基づく同期状態を検出する検出回路と、
    前記受信データの受信開始から第1所定時間、及び前記第1所定時間よりも短い第2所定時間をカウントするタイマ回路と、
    前記検出回路からの出力と前記第1所定時間に応じて接続失敗処理を行う接続失敗処理手段と、
    前記検出回路からの出力と前記第2所定時間に応じて前記CDR回路の動作を補正処理する補正処理手段とを備えたことを特徴とする同期損失防止装置。
  10. 受信データから同期化クロックを生成するCDR(Clock Data Recovery )回路と、
    前記同期化クロックに基づく同期状態を検出する検出回路と、
    前記受信データの受信開始から第1所定時間をカウントするタイマ回路と、
    前記検出回路からの出力と前記第1所定時間に応じて接続失敗処理を行う接続失敗処理手段と、
    前記受信データと前記同期化クロック間の通信周波数の差を検出する周波数差検出手段
    と、
    前記周波数差検出手段からの出力と前記第1所定時間に応じて前記CDR回路の動作を補正処理する補正処理手段とを備えたことを特徴とする同期損失防止装置。
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Publication number Priority date Publication date Assignee Title
JP2010272950A (ja) * 2009-05-19 2010-12-02 Fujitsu Semiconductor Ltd ネットワークの接続方法及びインターフェース装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5537192B2 (ja) * 2010-03-04 2014-07-02 スパンション エルエルシー 受信装置及びゲイン設定方法
US20160112183A1 (en) * 2014-10-20 2016-04-21 Qualcomm Incorporated Signal sampling timing drift compensation

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62253224A (ja) * 1986-01-14 1987-11-05 Toshiba Corp 位相同期回路
JPH08331118A (ja) * 1995-06-02 1996-12-13 Yupiteru Ind Co Ltd デジタル無線電話装置の基準クロック再生方法及び装置
JPH11341087A (ja) * 1998-05-26 1999-12-10 Fujitsu Ltd 4値fsk方式のクロック再生回路
JP2005039638A (ja) * 2003-07-17 2005-02-10 Nec Corp データ転送システム及びそれに用いる再調整制御方法並びにそのプログラム

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62253224A (ja) * 1986-01-14 1987-11-05 Toshiba Corp 位相同期回路
JPH08331118A (ja) * 1995-06-02 1996-12-13 Yupiteru Ind Co Ltd デジタル無線電話装置の基準クロック再生方法及び装置
JPH11341087A (ja) * 1998-05-26 1999-12-10 Fujitsu Ltd 4値fsk方式のクロック再生回路
JP2005039638A (ja) * 2003-07-17 2005-02-10 Nec Corp データ転送システム及びそれに用いる再調整制御方法並びにそのプログラム

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010272950A (ja) * 2009-05-19 2010-12-02 Fujitsu Semiconductor Ltd ネットワークの接続方法及びインターフェース装置

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