TW202304155A - 顯示接口訊號輸出轉換電路及相關的方法 - Google Patents

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Abstract

本發明揭露了一種DP訊號輸出轉換電路，其包含有一解碼器、一時脈產生電路、一DP訊號產生電路與一符元計數值比較電路。該解碼器用以對一USB訊號進行解碼以產生多個封包，該時脈產生電路用以產生一時脈訊號，該DP訊號產生電路用以根據該多個封包以產生一DP訊號，並根據該時脈訊號CLK以輸出該DP訊號，以及該符元計數值比較電路用以即時地根據該多個封包所對應到的符元數以得到出一第一計數值，且使用該時脈訊號來進行計數以得到一第二計數值，並比較該第一計數值與該第二計數值以產生一控制訊號至該時脈產生電路，以供調整該時脈訊號的頻率。

Description

顯示接口訊號輸出轉換電路及相關的方法
本發明係有關於應用在通用序列匯流排(Universal Serial Bus，USB)裝置上的顯示接口(DisplayPort)訊號輸出轉換電路。
在USB版本4(以下稱USB4)的規範中，其提供了隧道(tunnel)以傳輸其他協定的資料，例如USB4可以支援基於DP訊號之隧道(DP tunneling)的隧道傳輸協定。舉例來說，當一或多個電子裝置使用USB4規格的訊號來傳送DP訊號時，假設目前DP訊號操作在2.7GHz的頻率，則一DP訊號輸入轉換電路(DP in adapter)的符元傳輸率(link symbol rate)也會是2.7GHz，且該DP訊號輸入轉換電路會將每一個符元(symbol)，在進行一定程度壓縮的情形下，一個不漏的透過USB4的相關電路與介面進行傳送；接著，一DP訊號輸出轉換電路(DP out adapter)在接收到USB4之傳輸層(transport layer)訊號之後，對傳輸層訊號進行解壓縮以產生影像資料，並使用內建之時脈產生電路所產生的一時脈訊號來將影像資料傳送給後端的顯示器，其中該時脈訊號的頻率必需與該DP訊號輸入轉換電路的符元傳輸率相同，例如2.7GHz。簡單來說，該DP訊號輸入轉換電路所接收之DP訊號的頻率必需與該DP訊號輸出轉換電路之輸出DP訊號的頻率相同，以確保資料內容的完整。然而，由於該DP訊號輸入轉換電路與該DP訊號輸出轉換電路所使用之內部時脈訊號的頻率可能會存在著偏差，故長久下來會造成資料的遺失。
為了解決上述問題，該DP訊號輸入轉換電路會在特定的時間傳送一個時脈同步封包(clock synchronization packet)至該DP訊號輸出轉換電路，以進行時脈訊號的頻率校正。然而，由於時脈同步封包的傳送時間通常約2毫秒，亦即該DP訊號輸出轉換電路在2毫秒左右才會調整一次時脈訊號的頻率，而2毫秒的時間大約會傳送170萬個符元，因此，上述調整方式可能會因為頻率差異較大而造成時脈訊號的調整較為劇烈，且該DP訊號輸出轉換電路內部需要設置較大的暫存器以避免在2毫秒的期間內因為時脈訊號偏差而可能漏掉的符元。
因此，本發明的目的之一在於提出一種DP訊號輸出轉換電路，其可以縮短時脈訊號的之頻率調整的間隔，且不會影響到其他訊號的傳送，以解決先前技術中所述的問題。
在本發明的一個實施例中，揭露了一種DP訊號輸出轉換電路，其包含有一解碼器、一時脈產生電路、一DP訊號產生電路與一符元計數值比較電路。該解碼器係用以對一USB訊號進行解碼以產生多個封包，該時脈產生電路係用以產生一時脈訊號，該DP訊號產生電路用以根據該多個封包以產生一DP訊號，並根據該時脈訊號CLK以輸出該DP訊號，以及該符元計數值比較電路用以即時地根據該多個封包所對應到的符元數以得到出一第一計數值，且使用該時脈訊號來進行計數以得到一第二計數值，並比較該第一計數值與該第二計數值以產生一控制訊號至該時脈產生電路，以供調整該時脈訊號的頻率。
在本發明的另一個實施例中，揭露了一種DP訊號輸出轉換方法，其包含有以下步驟：對一USB訊號進行解碼以產生多個封包；使用一時脈產生電路以產生一時脈訊號；使用一DP訊號產生電路以根據該多個封包以產生一DP訊號，並根據該時脈訊號CLK以輸出該DP訊號；即時地根據該多個封包所對應到的符元數以得到出一第一計數值；使用該時脈訊號來進行計數以得到一第二計數值；以及比較該第一計數值與該第二計數值以產生一控制訊號至該時脈產生電路，以供調整該時脈訊號的頻率。
第1圖為根據本發明一實施例之USB4系統的示意圖。如第1圖所示，USB4系統包含了一DP訊號來源裝置110、一USB4主機120、一USB4集線器130以及一DP訊號接收裝置140，其中USB4主機120包含了一DP訊號輸入轉換電路122，而USB4集線器130包含了一DP訊號輸出轉換電路132。在本實施例中，DP訊號來源裝置110可以是任何可以產生符合DP視訊介面標準的影像資料的元件或裝置，USB4主機120中的DP訊號輸入轉換電路122用以將DP訊號轉換為USB4訊號，並透過USB4介面傳送至USB4集線器130；接著，USB4集線器130中的DP訊號輸出轉換電路132再將來自USB4主機120的USB4訊號轉換為DP訊號，並傳送至DP訊號接收裝置140(例如，一顯示器)來進行播放。
如先前技術中所述，由於DP訊號的傳送不希望漏掉任何一個符元，因此，DP訊號輸入轉換電路122與DP訊號輸出轉換電路132所使用的時脈訊號會具有相同的頻率，例如2.7GHz，然而，由於不同裝置內的時脈訊號難免會有偏差，故DP訊號輸出轉換電路132需要持續對本身的時脈訊號進行頻率調整，以避免因為DP訊號輸入轉換電路122與DP訊號輸出轉換電路132之時脈訊號的頻率差異而造成DP訊號之符元遺失的問題。本實施例提出了一種DP訊號輸出轉換電路132的設計，其可以快速地判斷出DP訊號輸入轉換電路122與DP訊號輸出轉換電路132之時訊號的頻率差異，以快速地對DP訊號輸出轉換電路132的時脈訊號進行調整。
具體來說，請參考第2圖，其為根據本發明一實施例之DP訊號輸出轉換電路132的示意圖。如第2圖所示，DP訊號輸出轉換電路132包含了一解碼器210、一暫存器220、一DP訊號產生電路230、一同步封包處理電路240、一符元計數值比較器250以及一時脈產生電路260。在DP訊號輸出轉換電路132的操作中，解碼器210可以是符合USB4規範中關於“hopid9”的解碼器，其用來將USB4傳輸層訊號進行解碼以產生多個單一串流傳輸(Single Stream Transport，SST)封包或是多個多重串流傳輸(Multi-Stream Transport，MST)封包，而該多個SST封包或是該多個MST封包係儲存於暫存器220中。此時，同步封包處理電路240接收來自USB4主機120約每2毫秒發送一次的時脈同步封包，並根據時脈同步封包的內容來產生一控制訊號Vc1，以指示時脈產生電路260升高或是降低時脈訊號CLK的頻率。舉例來說，USB4主機120之DP訊號輸入轉換電路122內部具有一計數器，其中該計數器使用內部時脈訊號以持續進行計數，並每隔2^21奈秒(nano-second)會產生一次計數值，並將該計數值進行一些無限脈衝響應(Infinite Impulse Response，IIR)濾波運算之後，透過時脈同步封包將濾波後計數值傳送至USB集線器130。同時間，DP訊號輸出轉換電路132內之同步封包處理電路240亦包含了一計數器以使用時脈訊號CLK來持續進行計數，並每隔2^21奈秒產生一次計數值。因此，同步封包處理電路240可以透過本身所產生的計數值與來自時脈同步封包內的計數值，以判斷要降低或是升高時脈訊號CLK的頻率。舉例來說，若是同步封包處理電路240本身所產生的計數值高於時脈同步封包內的計數值，則產生控制訊號Vc1以指示時脈產生電路260降低時脈訊號CLK的頻率；而若是同步封包處理電路240本身所產生的計數值低於時脈同步封包內的計數值，則產生控制訊號Vc1以指示時脈產生電路260增加時脈訊號CLK的頻率。
另一方面，由於同步封包處理電路240每隔2^21奈秒才會產生一次控制訊號Vc1來指示時脈產生電路260調整時脈訊號CLK的頻率，因此無法快速地反映出DP訊號輸入轉換電路122與DP訊號輸出轉換電路132之內部時脈訊號的頻率差異，因此，本實施例提出了符元計數值比較器250，其可以在接收到每一個封包時便即時地產生控制訊號Vc2，以指示時脈產生電路260調整時脈訊號CLK的頻率。具體來說，參考第3圖所示之符元計數值比較器250的示意圖，其包含了一解多工器310、一SST符元解碼器320、一MST符元解碼器330、一多工器340、兩個累加器350、360以及一調整電路370。在符元計數值比較器250的操作中，首先，解多工器310根據一選擇訊號SEL以決定將解碼器210所解出的封包傳送至SST符元解碼器320或是MST符元解碼器330，其中選擇訊號SEL係用來指示解碼器210所解出的封包是SST封包或是MST封包，若是SST封包則前往SST符元解碼器320，而若是MST封包則前往MST符元解碼器330。
在一範例中，若是SST封包，SST符元解碼器320對SST封包進行解碼以計算出目前所接收到之封包所實際上所對應到之DP訊號的符元數量，並將所計算出的符元數量透過多工器340傳送給累加器350。詳細來說，參考第4圖，在一例子中，DP訊號來源裝置110所產生的DP訊號依序包含了空白區域開始(Blanking Start，BS)、5個符元的填充資料、第二資料起始(Secondary data Start，SS)、10個符元的第二資料(Secondary data)、第二資料結束(Secondary data End，SE)、8個符元的填充資料、空白區域結束(Blanking End，BE)、20個符元的影像資料、填充開始(Fill Start，FS)、8個符元的填充資料、填充結束(Fill End，FE)、20個符元的影像資料、…等等，而由於填充資料在DP訊號中是對應到影像的空白區域而非是顯示資料，亦即填充資料可以視為冗餘資料或是無效資料，因此，USB4主機120的DP訊號輸入轉換電路122會將填充資料移除，但會紀錄每一筆填充資料所對應到的符元數。以第4圖為例來說，USB4訊號會基於DP訊號來依序產生第二資料封包、影像資料封包…等等，其中第二資料封包會在其標頭(header)記錄位於第二資料之前具有5個符元的填充資料、影像資料封包的標頭會記錄在影像資料之前具有8個符元的填充資料。因此，SST符元解碼器320可以在接收到每一個封包時判斷出實際DP訊號有多少個符元，以供累加器350進行累加操作。如第4圖所示，SST符元解碼器320對第二資料封包進行解碼以得知第二資料對應到10個符元且在第二資料之前具有5個符元的填充資料，故累加器350便可以在原本的計數值(假設是“0”)上加上“15”；接著，SST符元解碼器320對影像資料封包進行解碼以得知影像資料對應到20個符元且在影像資料之前具有8個符元的填充資料，故累加器350便可以在目前的計數值上加上“28”而成為“43”；接著，SST符元解碼器320對下一個影像資料封包進行解碼以得知影像資料對應到20個符元且在影像資料之前具有8個符元的填充資料，故累加器350便可以在目前的計數值上加上“28”而成為“71”，以此類推。
需注意的是，上述計算方式僅是作為範例說明，而非是本發明的限制，亦即只要SST符元解碼器320對每一個封包進行解碼以得到每一個封包實際所對應到之DP訊號的符元數，其可以有不同的計算與判斷機制。舉例來說，SST符元解碼器320可以根據SST封包內所接收到之空白區域開始(BS)的個數或其他欄位的個數、以判斷出每一個封包實際所對應到之DP訊號的符元數。在另一實施例中，上述關於累加器350之計數值的計算方式僅是作為範例說明，而非是本發明的限制，亦即只要累加器350是根據SST符元解碼器320的一解碼結果來計算出計數值，該解碼結果可以是每一個封包進行解碼以得到每一個封包實際所對應到之DP訊號的符元數、或是對應於每一個封包實際所對應到之DP訊號的符元數的數值(例如正比於每一個封包實際所對應到之DP訊號的符元數的數值、或是根據每一個封包實際所對應到之DP訊號的符元數所計算出的數值)。舉例來說，累加器350之所增加的計數值可以正比於每一個封包進行解碼以得到每一個封包實際所對應到之DP訊號的符元數。
另一方面，若是MST封包，MST符元解碼器330對MST封包進行解碼以計算出目前所接收到之封包所實際上所對應到之DP訊號的符元數量，並將所計算出的符元數量透過多工器340傳送給累加器350。詳細來說，參考第5圖，在MST封包的傳送機制中，係以64個時間槽(time slot)來進行規劃，以分時多工的方式傳送不同的串流。而在時間槽“0”會傳送一個封包，因此MST符元解碼器330只要確定所接收到的封包對應到時間槽“0”，便可以通知累加器350將目前的計數值加上“64”，如第5圖所示。
需注意的是，第5圖所示的僅為範例說明，基於類似的概念，在其他的實施例中，符元計數值比較電路250對每一個封包進行解碼以判斷該封包是否對應到一特定時間槽，且若是該封包對應到該特定時間槽，該符元計數值比較電路將該第一計數值加上一預定值，其中該特定時間槽並不限定是第5圖所示的時間槽“0”，且該預定值也不限於第5圖實施例中的“64”，例如該預定值可以是所使用之時間槽序號的數量、或是任何能表示接收到符元數量的數值，或正比於接收到符元數量的數值。
同時參考第4、5圖，累加器360會與累加器350同時開始進行計數，但是累加器360是單純由時脈產生電路260所產生的時脈訊號CLK來進行計數，亦即累加器360所產生的計數值可視為開始計數後經過了多少個時脈訊號CLK的週期。
接著，調整電路370接收來自累加器350的計數值AN1與來自累加器360的計數值AN2，並比較計數值AN1與計數值AN2以判斷要增加或是降低時脈訊號CLK的頻率，並據以產生控制訊號Vc2。舉例來說，考慮到計數值AN1是在解碼封包後再進行更新，而並非如計數值AN2是根據時脈訊號CLK持續地在更新，故調整電路370可以判斷計數值AN1與計數值AN2之間的差異是否大於一臨界值，以判斷要增加或是降低時脈訊號CLK的頻率。具體來說，若是計數值AN1大於計數值AN2加上一臨界值TH，亦即AN1＞(AN2+TH)，則產生控制訊號Vc2以增加時脈訊號CLK的頻率；而若是計數值AN2大於計數值AN1加上臨界值TH，亦即AN2＞(AN1+TH)，則產生控制訊號Vc2以降低時脈訊號CLK的頻率。此外，若是計數值AN1與計數值AN2之間的差異不大於該臨界值，亦即(AN1-AN2)＜TH，則不產生控制訊號Vc2、或是產生控制訊號Vc2以使得時脈訊號CLK維持目前的頻率。
需注意的是，在以上的實施例中，計數值AN1是根據SST符元解碼器320或是MST符元解碼器330所輸出之目前所接收到之封包所實際上所對應到之DP訊號的符元數量所得到，而計數值AN2則是開始計數後經過了多少個時脈訊號CLK的週期，然而，本發明並不以此為限。在其他的實施例中，只要計數值AN1與計數值AN2是根據相同的計算方式來得到的，例如計數值AN1是使用一計算方式(例如，比例計算)以對目前所接收到之封包所實際上所對應到之DP訊號的符元數量進行計算而得到，且計數值AN2也是使用相同的計算方式以對開始計數後經過了多少個時脈訊號CLK的週期進行計算而得到，這些設計上的變化應隸屬於本發明的範疇。
最後，回到第2圖，DP訊號產生電路230讀取暫存器220中所儲存的SST封包或是MST封包，並重建出DP訊號且根據時脈訊號CLK將DP訊號傳送至DP訊號接收裝置140。
需注意的是，第2圖所示之DP訊號輸出轉換電路132係包含了同步封包處理電路240以及符元計數值比較器250，以分別產生控制訊號Vc1、Vc2來控制時脈產生電路260所產生之時脈訊號CLK的頻率，然而，在本發明之其他實施例中，同步封包處理電路240可以自DP訊號輸出轉換電路132中移除，亦即時脈產生電路260只會根據符元計數值比較器250所產生的控制訊號Vc2來對時脈訊號CLK進行頻率調整，這些相關的變化應隸屬於本發明的範疇。
簡要歸納本發明，在本發明之DP訊號輸出轉換電路及相關的方法中，透過及時地分析封包的內容來得到每一個封包實際所對應到之DP訊號的符元數，並累加該多個封包所對應到的符元數以得到出一第一計數值，使用一內部時脈訊號來進行計數以得到一第二計數值，並比較該第一計數值與該第二計數值以產生一控制訊號至該時脈產生電路，以供調整該時脈訊號的頻率，可以縮短時脈訊號的之頻率調整的間隔，以避免先前技術中頻率調整之間隔過長而產生的問題。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
110:DP訊號來源裝置 120:USB4主機 122:DP訊號輸入轉換電路 130:USB4集線器 132:DP訊號輸出轉換電路 140:DP訊號接收裝置 210:解碼器 220:暫存器 230:DP訊號產生電路 240:同步封包處理電路 250:符元計數值比較器 260:時脈產生電路 310:解多工器 320:SST符元解碼器 330:MST符元解碼器 340:多工器 350, 360:累加器 370:調整電路 AN1, AN2:計數值 CLK:時脈訊號 SEL:選擇訊號 Vc1, Vc2:控制訊號
第1圖為根據本發明一實施例之USB4系統的示意圖。 第2圖為根據本發明一實施例之DP訊號輸出轉換電路的示意圖。 第3圖為根據本發明一實施例之符元計數值比較器的示意圖。 第4圖為根據本發明一實施例之SST符元解碼器及累加器的操作示意圖。 第5圖為根據本發明一實施例之MST符元解碼器及累加器的操作示意圖。
132:DP訊號輸出轉換電路
210:解碼器
220:暫存器
230:DP訊號產生電路
240:同步封包處理電路
250:符元計數值比較器
260:時脈產生電路
CLK:時脈訊號
Vc1,Vc2:控制訊號

Claims (10)

  1. 一種顯示接口(DisplayPort，DP)訊號輸出轉換電路，包含有： 一解碼器，用以對一通用序列匯流排(Universal Serial Bus，USB)訊號進行解碼以產生多個封包； 一時脈產生電路，用以產生一時脈訊號； 一DP訊號產生電路，用以根據該多個封包以產生一DP訊號，並根據該時脈訊號CLK以輸出該DP訊號；以及 一符元計數值比較電路，用以即時地根據該多個封包所對應到的符元數以得到出一第一計數值，且使用該時脈訊號來進行計數以得到一第二計數值，並比較該第一計數值與該第二計數值以產生一控制訊號至該時脈產生電路，以供調整該時脈訊號的頻率。
  2. 如申請專利範圍第1項所述之DP訊號輸出轉換電路，其中該USB訊號係為USB4訊號。
  3. 如申請專利範圍第2項所述之DP訊號輸出轉換電路，其中若是該多個封包為單一串流傳輸(Single Stream Transport，SST)封包，該符元計數值比較電路對每一個封包進行解碼，並根據一解碼結果來計算出該第一計數值，其中該解碼結果為每一個封包實際所對應到之DP訊號的符元數、或是對應於每一個封包實際所對應到之DP訊號的符元數的數值。
  4. 如申請專利範圍第2項所述之DP訊號輸出轉換電路，其中若是該多個封包為多重串流傳輸(Multi-Stream Transport，MST)封包，該符元計數值比較電路對每一個封包進行解碼以判斷該封包是否對應到一特定時間槽；以及若是該封包對應到該特定時間槽，該符元計數值比較電路將該第一計數值加上一預定值。
  5. 如申請專利範圍第4項所述之DP訊號輸出轉換電路，其中該特定時間槽為時間槽“0”，該預定值為所使用之時間槽序號的數量。
  6. 如申請專利範圍第1項所述之DP訊號輸出轉換電路，其中該符元計數值比較電路包含有： 一SST符元解碼器，其中若是該多個封包為單一串流傳輸封包，該SST符元解碼器對每一個封包進行解碼以得到每一個封包實際所對應到之DP訊號的符元數； 一MST符元解碼器，其中若是該多個封包為多重串流傳輸封包，該MST符元解碼器對每一個封包進行解碼以判斷該封包是否對應到一特定時間槽；以及若是該封包對應到該特定時間槽，該MST符元解碼器產生一預定值；以及 一第一累加器，用以持續接收來自該SST符元解碼器的每一個封包實際所對應到之DP訊號的符元數、或是該MST符元解碼器所產生的該預定值，以供產生該第一計數值。
  7. 如申請專利範圍第6項所述之DP訊號輸出轉換電路，其中該符元計數值比較電路另包含有： 一第二累加器，用以持續使用該時脈訊號來進行計數，以供產生該第二計數值。
  8. 如申請專利範圍第7項所述之DP訊號輸出轉換電路，其中該符元計數值比較電路另包含有： 一調整電路，用以判斷該第一計數值與該第二計數值之間的差異是否大於一臨界值，以產生該控制訊號至該時脈產生電路，以供調整該時脈訊號的頻率。
  9. 如申請專利範圍第8項所述之DP訊號輸出轉換電路，其中若是該第一計數值大於該第二計數值加上該臨界值，該調整電路產生該控制訊號至該時脈產生電路，以增加該時脈訊號的頻率；以及若是該第二計數值大於該第一計數值加上該臨界值，該調整電路產生該控制訊號至該時脈產生電路，以降低該時脈訊號的頻率。
  10. 一種顯示接口(DisplayPort，DP)訊號輸出轉換方法，包含有： 對一通用序列匯流排(Universal Serial Bus，USB)訊號進行解碼以產生多個封包； 使用一時脈產生電路以產生一時脈訊號； 使用一DP訊號產生電路以根據該多個封包以產生一DP訊號，並根據該時脈訊號CLK以輸出該DP訊號； 即時地根據該多個封包所對應到的符元數以得到出一第一計數值； 使用該時脈訊號來進行計數以得到一第二計數值；以及 比較該第一計數值與該第二計數值以產生一控制訊號至該時脈產生電路，以供調整該時脈訊號的頻率。
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