JP5537192B2 - 受信装置及びゲイン設定方法 - Google Patents

Description

本発明は、受信装置及びゲイン設定方法に関するものである。

近年、大容量データを高速に処理し転送することが不可欠となっており、インタフェースの高速化の要求が高まっている。このような高速のシリアルインタフェースでは、データにクロックを重複させて送信するクロックデータリカバリ方式が広く用いられている。このクロックデータリカバリ方式を採用した受信装置では、受信データからその受信データに同期したクロックを抽出するクロックデータリカバリ（ＣＤＲ）回路が必要となる。

従来のＣＤＲ回路としては、受信データとクロックとの位相差に応じて当該ＣＤＲ回路のループの応答感度を調整する機能を備えるものが知られている（例えば、特許文献１参照）。このＣＤＲ回路では、受信データとクロックとの位相差が大きくなるほどＣＤＲ回路のループの応答感度を高くするため、収束速度が速くなり、高速に受信データとクロックとの位相差を小さくすることができる。その一方で、受信データとクロックとの位相差が小さくなるに従って応答感度を低くするため、受信データとクロックとがほぼ一致した状態での安定性が向上する。

なお、応答感度を調整するＣＤＲ回路としては、例えば特許文献２に開示されたものも知られている。

特開２００５−１５０８９０号公報 特開２００８−２３６７３５号公報

ところで、受信データには通常ジッタが含まれるため、各シリアルインタフェース毎に許容可能なジッタ量が規定されている。このようなシリアルインタフェースにおける受信装置では、上記許容量までのジッタを含む受信データを、正常に受信できなければならない。

ところが、上述したＣＤＲ回路では、位相差量のみに応じて応答感度が調整されている、すなわち、ある位相差量の場合には常に特定の応答感度に設定されている。このため、ＣＤＲ回路では、例えば位相差量が小さい場合には、常に低い応答感度が設定されることになる。しかし、このように応答感度が低く設定されると、受信データのジッタ量が大きい場合には、そのジッタ量が上記許容量内であっても、受信データを正常に受信できなくなる虞がある。また、上記ＣＤＲ回路では、位相差量が大きい場合には、常に高い応答感度が設定されることになる。しかし、このように応答感度が高く設定されると、受信データのジッタ量が小さい場合には過剰に位相が変動することになるため、クロックの安定性が悪化するという問題がある。

受信装置で、受信特性を向上させることを目的とする。

開示の受信装置は、受信データに基づいてクロックを生成するクロックデータリカバリ回路と、前記受信データのジッタ量に応じて、前記クロックデータリカバリ回路において前記受信データと前記クロックとの位相差をフィルタするフィルタ処理のゲインを設定する設定部とを有する。

開示の受信装置によれば、受信特性を向上させることができるという効果を奏する。

第１実施形態の受信装置を示すブロック図。 フィルタ回路の回路構成例を示すブロック回路図。 第１実施形態のゲインパラメータの設定方法を示すフローチャート。 （ａ）〜（ｆ）ＣＤＲ回路の特性を示す特性図。 第２実施形態の受信装置を示すブロック図。 第２実施形態のゲインパラメータの設定方法を説明するための説明図。 第２実施形態のゲインパラメータの設定方法を示すフローチャート。 第２実施形態のゲインパラメータの設定方法を示すフローチャート。 第３実施形態の受信装置を示すブロック図。 第４実施形態の受信装置を示すブロック図。 ジッタ測定回路の構成例を示すブロック回路図。 ジッタ測定回路の動作を示す波形図。 ジッタ測定回路の動作を示す波形図。 第４実施形態のゲインパラメータの設定方法を示すフローチャート。 ジッタ測定タイミングを説明するための説明図。

（第１実施形態）
以下、第１実施形態を図１〜図４に従って説明する。
受信装置は、レシーバ回路１と、クロックデータリカバリ回路（ＣＤＲ回路）２と、ゲイン設定部３と、Ｄ−フリップフロップ回路（Ｄ−ＦＦ回路）４と、ロジック部５とを含む。

レシーバ回路１は、送信装置（図示略）から差動シリアルデータを受信する。このレシーバ回路１は、受信した差動シリアルデータの入力レベルからＨ／Ｌ判定して２値化したシリアルデータＤ１を生成するとともに、そのシリアルデータＤ１をＣＤＲ回路２とＤ−ＦＦ回路４に出力する。

ＣＤＲ回路２は、シリアルデータ（受信データ）Ｄ１から抽出した抽出クロックＣＬＫを生成する。なお、この抽出クロックＣＬＫは、受信データＤ１に同期したクロックである。また、ＣＤＲ回路２は、生成した抽出クロックＣＬＫをＤ−ＦＦ回路４及びロジック部５に出力する。

ゲイン設定部３は、受信データＤ１のジッタ量に応じて、ＣＤＲ回路２内のフィルタ回路１１のゲインパラメータ（ゲイン）Ｇ１を設定する。なお、このゲインパラメータＧ１が変更されると、ＣＤＲ回路２の追従特性（受信データＤ１に対する追従特性）も変更される。すなわち、ゲイン設定部３は、受信データＤ１のジッタ量に応じて、ＣＤＲ回路２の追従特性を設定する。

Ｄ−ＦＦ回路４は、そのデータ端子にはレシーバ回路１から受信データＤ１が入力されるとともに、クロック端子にはＣＤＲ回路２から抽出クロックＣＬＫが入力される。このＤ−ＦＦ回路４は、抽出クロックＣＬＫの立ち上がりエッジに同期して受信データＤ１をサンプリングし、そのサンプリングしたデータをリタイミングデータとしてロジック部５に出力する。

ロジック部５は、Ｄ−ＦＦ回路４からのリタイミングデータやＣＤＲ回路２からの抽出クロックＣＬＫに基づいて各種処理を実行する。
次に、ＣＤＲ回路２の内部構成について説明する。

ＣＤＲ回路２は、位相比較回路１０と、フィルタ回路１１と、位相補正制御回路１２とを含む。
位相比較回路１０は、受信データＤ１の位相と、位相補正制御回路１２からフィードバックされる抽出クロックＣＬＫの位相とを比較することにより、受信データＤ１と抽出クロックＣＬＫとの位相差を示す位相差情報Ｄ２を生成する。この位相比較回路１０は、生成した位相差情報Ｄ２をフィルタ回路１１とゲイン設定部３に出力する。具体的には、位相比較回路１０は、受信データＤ１とその受信データＤ１から抽出した抽出クロックＣＬＫとの間の位相進み／遅れを判定する。また、位相比較回路１０は、その判定結果に基づいて、位相が進んでいる場合には＋１、遅れている場合には−１というようにデータ化する。そして、位相比較回路１０は、そのデータ化したデータを、内蔵する加算器で抽出クロックＣＬＫの所定周期分（例えば１０周期分）だけ加算したものをデジタルの位相差情報（位相コード）Ｄ２としてフィルタ回路１１とゲイン設定部３に出力する。なお、この所定周期は、通信レート等に応じて設定される。

フィルタ回路１１は、位相差情報Ｄ２を累積平均化（フィルタリング）して位相制御コードＤ３を生成するとともに、その位相制御コードＤ３を位相補正制御回路１２に出力する。なお、フィルタ回路１１は、上記ゲイン設定部３にて設定されるゲインパラメータＧ１によって、その応答感度が設定される。また、このフィルタ回路１１の応答感度がＣＤＲ回路２の追従特性に反映される。すなわち、フィルタ回路１１のゲインパラメータＧ１によってＣＤＲ回路２の追従特性が決定される。

位相補正制御回路１２は、位相制御コードＤ３から０〜２πの任意の位相を持つ抽出クロックＣＬＫを生成する。すなわち、位相補正制御回路１２は、位相制御コードＤ３に基づいて抽出クロックＣＬＫの位相を決定する。例えば位相制御コードＤ３が６４通りのコードを取り得る場合、位相補正制御回路１２は、このコードに応じて、０〜２πを６４分割した位相条件のうち１つの位相条件のクロックを抽出クロックＣＬＫとして生成する。そして、ＣＤＲ回路２では、この抽出クロックＣＬＫを位相比較回路１０にフィードバックし、その抽出クロックＣＬＫと受信データＤ１とを随時位相比較することで、抽出クロックＣＬＫの位相が最適になるように制御している。

なお、ＣＤＲ回路としてはＰＬＬ(Phase Locked Loop)が用いられることが多いが、上述した位相比較回路１０、フィルタ回路１１及び位相補正制御回路１２は、ＰＬＬとは異なり、受信データＤ１から抽出クロックＣＬＫを生成するための特有の回路である。特に、ＰＬＬの場合には抽出クロックＣＬＫを生成するために発振回路（例えばＶＣＯ）が用いられるが、上記位相補正制御回路１２は、フィルタ回路１１の出力に応じて抽出クロックＣＬＫの位相を決定する回路であり、発振回路とは異なる。

次に、上記フィルタ回路１１の内部構成例を図２に従って説明する。
図２に示すように、フィルタ回路１１は、デジタルフィルタである。このフィルタ回路１１は、乗算器３１，３２と、加算器３３，３４と、Ｄ−ＦＦ回路３５，３６とを含む。

乗算器３１には、位相比較回路１０からの位相差情報Ｄ２と、固定のゲインパラメータＧとが入力される。この乗算器３１は、位相差情報Ｄ２にゲインパラメータＧを乗算した乗算値を加算器３３に出力する。加算器３３は、乗算器３１からの乗算値にＤ−ＦＦ回路３５の出力信号を加算するとともに、その加算値をＤ−ＦＦ回路３５のデータ端子に出力する。このＤ−ＦＦ回路３５のクロック端子には、抽出クロックＣＬＫを所定周期分（例えば１０周期分）分周したクロック信号ＣＬＫＤＦが入力される。このため、Ｄ−ＦＦ回路３５は、加算器３３から入力する加算値をクロック信号ＣＬＫＤＦに同期して加算器３３，３４に出力する。

一方、乗算器３２には、位相比較回路１０からの位相差情報Ｄ２と上記ゲイン設定部３によって設定されるゲインパラメータＧ１とが入力される。この乗算器３２は、位相差情報Ｄ２にゲインパラメータＧ１を乗算した乗算値を加算器３４に出力する。

加算器３４には、Ｄ−ＦＦ回路３５の出力信号及び乗算器３２からの乗算値と併せて、Ｄ−ＦＦ回路３６の出力信号が入力される。この加算器３４は、これらＤ−ＦＦ回路３５，３６の出力信号と乗算器３２からの乗算値とを加算するとともに、その加算値をＤ−ＦＦ回路３６のデータ端子に出力する。このＤ−ＦＦ回路３６のクロック端子には上記クロック信号ＣＬＫＤＦが入力される。このため、Ｄ−ＦＦ回路３６は、加算器３４からの加算値を、クロック信号ＣＬＫＤＦに同期して上記位相制御コードＤ３として位相補正制御回路１２に出力する。

このように構成されたフィルタ回路１１は、ゲインパラメータＧ，Ｇ１によって設定される応答感度に従って、位相差情報Ｄ２を抽出クロックＣＬＫの所定周期分（本例では１０周期分）で累積平均化して位相制御コードＤ３を生成する。ここで、ゲイン設定部３によってゲインパラメータＧ１が高く設定されると、フィルタ回路１１の応答感度が高くなる。これに伴って、ＣＤＲ回路２の追従特性も大きくなる。この点について詳述すると、フィルタ回路１１では、ゲインパラメータＧ１に応じて、乗算器３２の乗算値が変化し、位相制御コードＤ３も変化する。すなわち、フィルタ回路１１に入力される位相差情報Ｄ２が同じ値であっても、ゲインパラメータＧ１が高いほど、位相制御コードＤ３が大きくなる。これに伴って位相補正制御回路１２において、１回の位相制御における抽出クロックＣＬＫの位相変動量が大きくなる。このため、フィルタ回路１１のゲインパラメータＧ１が高くなるほど、ＣＤＲ回路２の追従特性が大きくなる。同様に、フィルタ回路１１のゲインパラメータＧ１が低くなるほど、ＣＤＲ回路２の追従特性が小さくなる。

次に、ゲイン設定部３の内部構成例について図１に従って説明する。
ゲイン設定部３は、受信データＤ１と抽出クロックＣＬＫとの位相差量を監視（モニタ）することで、上記ゲインパラメータＧ１に対する受信データＤ１のジッタ量の大小を判断し、そのジッタ量に応じたゲインパラメータＧ１を設定する。具体的には、ゲイン設定部３は、位相差量が所定の基準値以上の場合に、ゲインパラメータＧ１の初期値に基づいて上記位相差が小さくなるようにゲインパラメータＧ１を変更する。このゲイン設定部３は、演算回路２１と、比較回数レジスタ２２と、基準値レジスタ２３と、判定回路２４とを含む。

演算回路２１には、上記位相比較回路１０から位相差情報Ｄ２が入力されるとともに、比較回数レジスタ２２から設定回数Ｍが入力される。この演算回路２１は、設定回数Ｍ回（例えば１０回）分の位相差情報Ｄ２の平均値ＡＶＥを算出するとともに、その平均値ＡＶＥを判定回路２４に出力する。なお、演算回路２１は、内蔵のカウンタ２１ａのカウント動作に基づいて、位相比較回数が上記設定回数Ｍに達したか否かを判定する。

基準値レジスタ２３には、予め設定された位相差量の基準値Ｔ１が格納されている。この基準値Ｔ１は、上記位相差情報Ｄ２の平均値ＡＶＥがゲインパラメータＧ１を変更するレベルか否かを判定するための閾値である。

判定回路２４は、位相差情報Ｄ２の平均値ＡＶＥと、基準値レジスタ２３からの基準値Ｔ１とを比較した比較結果に基づいて、上記フィルタ回路１１のゲインパラメータＧ１を設定する。具体的には、判定回路２４は、平均値ＡＶＥが基準値Ｔ１未満の場合にはゲインパラメータＧ１を変更しない。その一方で、判定回路２４は、平均値ＡＶＥが基準値Ｔ１以上の場合には、その平均値ＡＶＥが小さくなるようにゲインパラメータＧ１を変更する。そして、判定回路２４は、設定したゲインパラメータＧ１をフィルタ回路１１に出力する。なお、本実施形態におけるゲインパラメータＧ１の初期値は、ＣＤＲ回路２の追従特性が小さくなるように低い値に設定されている（図４（ａ）参照）。

ところで、位相比較回路１０における受信データＤ１と抽出クロックＣＬＫとの位相差量（位相差情報Ｄ２）は、受信データＤ１のジッタ量と、ゲインパラメータＧ１で決定されるＣＤＲ回路２の追従特性との関係が適切でない場合に、その値が大きくなる。具体的には、受信データＤ１のジッタ量が大きいにも関わらず、ゲインパラメータＧ１が低い場合（ＣＤＲ回路２の追従特性が小さい場合）に、位相差情報Ｄ２が大きくなる。反対に、受信データＤ１のジッタ量が小さいにも関わらず、ゲインパラメータＧ１が高い場合（ＣＤＲ回路２の追従特性が大きい場合）にも、位相差情報Ｄ２が大きくなる。

このため、上記判定回路２４は、位相差情報Ｄ２の平均値ＡＶＥが基準値Ｔ１以上か否かを判定することによって、受信データＤ１のジッタ量とゲインパラメータＧ１で決定されるＣＤＲ回路２の追従特性との関係が適切であるか否かを判定している。このとき、上述のようにゲインパラメータＧ１の初期値が低く設定されているため、位相差情報Ｄ２の平均値ＡＶＥが基準値Ｔ１以上になった場合には、それが受信データＤ１のジッタ量が大きいことに起因していると判定することができる。すなわち、低く設定されたゲインパラメータＧ１（の初期値）に対する受信データＤ１のジッタ量が大きいために、平均値ＡＶＥが基準値Ｔ１以上になっていると判断することができる。そこで、本実施形態の判定回路２４は、平均値ＡＶＥが基準値Ｔ１以上の場合には、その平均値ＡＶＥ（位相差量）が小さくなるようにゲインパラメータＧ１を上げる。この変更に伴ってＣＤＲ回路２の追従特性が大きくなるように変更されるため、その追従特性が受信データＤ１のジッタ量に対して適切な値に近づくことになる。

次に、このように構成された受信装置におけるゲインパラメータＧ１（ＣＤＲ回路２の追従特性）の設定方法を図３及び図４に従って説明する。
まず、通信を開始する前に、演算回路２１と、カウンタ２１ａと、ゲインパラメータＧ１の初期化が行われる（ステップＳ１）。このときのゲインパラメータＧ１の初期値は、ＣＤＲ回路２の追従特性が小さくなるように低い値に設定される。その後、通信が開始されるまで待ち（ステップＳ２）、通信が開始されると（ステップＳ２でＹＥＳ）、位相比較回路１０において受信データＤ１の位相と抽出クロックＣＬＫの位相とが比較される（ステップＳ３）。

次に、その位相比較の回数が設定回数Ｍ回未満である場合には（ステップＳ４でＮＯ）、カウンタ２１ａをカウントアップし（ステップＳ５）、ステップＳ３に戻る。一方、位相比較の回数が設定回数Ｍ回に達した場合には（ステップＳ４でＹＥＳ）、演算回路２１において、そのＭ回分の位相差情報Ｄ２（位相差量）の平均値ＡＶＥが算出される（ステップＳ６）。

続いて、判定回路２４において、上記平均値ＡＶＥが基準値Ｔ１以上か否かが判定される（ステップＳ７）。換言すると、ステップＳ７において、受信データＤ１のジッタ量に対する現在のゲインパラメータＧ１（ここでは初期値）が適切な値であるか否かが判定される。このとき、平均値ＡＶＥが基準値Ｔ１以上の場合には、判定回路２４は、ゲインパラメータＧ１の初期値に対する受信データＤ１のジッタ量が大きいと判定する、つまり受信データＤ１のジッタ量に対するゲインパラメータＧ１が低いと判定する。この点について以下に詳述する。

本実施形態では、ゲインパラメータＧ１の初期値を低く設定し、位相差情報Ｄ２の平均値ＡＶＥをジッタ量としてモニタすることで、その設定したゲインパラメータＧ１と受信データＤ１のジッタ量との関係が適切であるか否かを判定している。言い換えれば、ゲインパラメータＧ１の初期値を低く設定することで、受信データＤ１のジッタ量に対して位相差情報Ｄ２が比例的に変化するようにし、位相差情報Ｄ２を受信データＤ１のジッタ量としてモニタすることができるようにしている。具体的には、ゲインパラメータＧ１の初期値を低く設定しているため、受信データＤ１のジッタ量が大きくなると位相差情報Ｄ２が大きくなる一方で、受信データＤ１のジッタ量が小さくなると位相差情報Ｄ２が小さくなる。このため、平均値ＡＶＥが基準値Ｔ１以上の場合には、上述のように、ゲインパラメータＧ１の初期値に対する受信データＤ１のジッタ量が大きいと判定する、つまり受信データＤ１のジッタ量に対するゲインパラメータＧ１が低いと判定することができる。

そこで、上記平均値ＡＶＥが基準値Ｔ１以上の場合には（ステップＳ７でＹＥＳ）、判定回路２４は、図４（ａ）の破線矢印のようにゲインパラメータＧ１を上げる（ステップＳ８）ことで、ＣＤＲ回路２の追従特性を大きくする。これにより、受信データＤ１のジッタ量に対してＣＤＲ回路２の追従特性が適切な値に近づくため、受信データＤ１と抽出クロックＣＬＫとの位相差量（平均値ＡＶＥ）が小さくなる。このように、判定回路２４は、平均値ＡＶＥが基準値Ｔ１以上の場合には、その平均値ＡＶＥが小さくなるようにゲインパラメータＧ１を変更する。その後、演算回路２１及びカウンタ２１ａがリセットされ（ステップＳ９）、ステップＳ３に戻る。

すると、ステップＳ３〜Ｓ６が再度実行され、受信データＤ１と上記ステップＳ８で変更されたゲインパラメータＧ１で決定されるＣＤＲ回路２の追従特性に従って生成された抽出クロックＣＬＫとの位相差量（位相差情報Ｄ２）の平均値ＡＶＥが算出される。続いて、この算出された平均値ＡＶＥが基準値Ｔ１以上か否かが判定される（ステップＳ７）。すなわち、上記ステップＳ８で変更されたゲインパラメータＧ１と受信データＤ１のジッタ量との関係が適切であるか否かが判定される。このとき、平均値ＡＶＥが基準値Ｔ１以上の場合には、判定回路２４は、現在のゲインパラメータＧ１に対する受信データＤ１のジッタ量が大きいために両者の関係が適切でないと判定する。そこで、判定回路２４は、位相差情報Ｄ２の平均値ＡＶＥが小さくなるように、図４（ａ）の破線矢印のようにゲインパラメータＧ１を更に上げる（ステップＳ８）。

これ以降も、ステップＳ７において位相差量の平均値ＡＶＥが基準値Ｔ１未満となるまで、ステップＳ３〜Ｓ９の処理が繰り返し実行される。すなわち、位相差量の平均値ＡＶＥの算出（ステップＳ３〜Ｓ６）、平均値ＡＶＥと基準値Ｔ１との比較（ステップＳ７）、及びゲインパラメータＧ１を上げる（ステップＳ８，Ｓ９）という処理が繰り返し実行される。このような一連の処理によって、ゲインパラメータＧ１が徐々に高くなるように変更され、ＣＤＲ回路２の追従特性が受信データＤ１のジッタ量に対する適切な値に徐々に近づくとともに、位相差量の平均値ＡＶＥが徐々に小さくなる。

そして、平均値ＡＶＥが基準値Ｔ１よりも小さくなると（ステップＳ７でＮＯ）、判定回路２４は、現在のゲインパラメータＧ１と受信データＤ１のジッタ量との関係が適切であると判定し、ゲインパラメータＧ１を変更せずに処理を終了する。すなわち、このときに受信データＤ１のジッタ量に応じた適切なゲインパラメータＧ１が設定され、受信データＤ１のジッタ量に対して適切なＣＤＲ回路２の追従特性が設定されたことになる。例えば図４（ｂ）に示すように、受信データＤ１のジッタ量が大きくなるほどゲインパラメータＧ１が高く設定されることになる。このように受信データＤ１のジッタ量に応じてゲインパラメータＧ１が設定されると、図４（ｃ）に示すように、受信データＤ１のジッタ量に関わらず、位相差量の平均値ＡＶＥが常に基準値Ｔ１よりも小さくなる（ハッチング参照）。

以上説明した本実施形態によれば、以下の効果を奏することができる。
（１）従来のＣＤＲ回路の場合には、図４（ｄ）に示すように、応答感度（ゲイン）が受信データＤ１と抽出クロックＣＬＫとの位相差量に対して一対一で対応づけられている。すなわち、従来のＣＤＲ回路のゲインは、図４（ｅ）、（ｆ）に示すように、受信データのジッタ量に関わらず、位相差量のみに応じて設定されている。このため、図４（ｅ）に示すように、受信データのジッタ量が同じであっても（破線参照）、位相差量が変動すればゲインも変動することになる。このような従来のＣＤＲ回路では、受信データのジッタ量が小さいとき（図４（ｆ）の破線矢印参照）にゲインが高く設定されていることに起因して位相差量が大きくなっている場合（一点鎖線矢印参照）であっても、その位相差量に応じてゲインが更に高く設定されることになる（太矢印参照）。すると、受信データのジッタ量とゲインとの関係が益々悪化し、位相差量が更に大きくなるという問題がある。なお、この問題は、仮にゲインと位相差量とが図４（ｄ）の破線で示すような非線形の関係であっても同様に生じる。

これに対し、本実施形態のゲイン設定部３では、受信データＤ１のジッタ量に応じてＣＤＲ回路２内のフィルタ回路１１のゲインパラメータＧ１を設定するようにした。これにより、受信データＤ１のジッタ量に適したゲインパラメータＧ１を設定することができる。ひいては、受信データＤ１のジッタ量に適したＣＤＲ回路２の追従特性を設定することができる。これにより、ジッタ量に関わらず、受信データＤ１を正常に受信することができ、受信特性（ジッタ耐性）を向上させることができる。

さらに言えば、上記構成によれば、従来のＣＤＲ回路のようにジッタ量が大きいにも関わらずゲインパラメータＧ１が低く設定されたり、ジッタ量が小さいにも関わらずゲインパラメータＧ１が高く設定されたりすることが抑制される。このため、上述した従来のＣＤＲ回路で発生するいずれの問題についても、その発生を抑制することができる。

（２）受信データＤ１と抽出クロックＣＬＫとの位相差量をジッタ量としてモニタし、その位相差量に応じてフィルタ回路１１のゲインパラメータＧ１を設定するようにした。これによれば、従来のＣＤＲ回路にも含まれる位相比較回路で生成される位相差情報Ｄ２に基づいて、ゲインパラメータＧ１を設定することができる。したがって、ジッタ量をモニタするための回路規模の増大を抑制することができる。

（３）受信データＤ１と抽出クロックＣＬＫの位相差量をジッタ量としてモニタし、ゲインパラメータＧ１の初期値に基づいてその位相差量が小さくなるようにゲインパラメータＧ１を変更するようにした。ここで、上記位相差量は、受信データＤ１のジッタ量とゲインパラメータＧ１（ＣＤＲ回路２の追従特性）との関係が適切であればその値が小さくなる。このため、位相差量が小さくなるようにゲインパラメータＧ１を変更すれば、自ずとゲインパラメータＧ１がジッタ量に対して適切な値に設定されることになる。したがって、この構成によれば、簡便な制御構成によってゲインパラメータＧ１を適切に設定することができる。

（４）ＣＤＲ回路２の追従特性が小さくなるようにゲインパラメータＧ１の初期値を低く設定することで、受信データＤ１のジッタ量に対して位相差情報Ｄ２が比例的に変化するようにした。これにより、位相差情報Ｄ２を受信データＤ１のジッタ量としてモニタすることができる。

（５）位相差情報Ｄ２の平均値ＡＶＥを算出し、その平均値ＡＶＥと基準値Ｔ１とを比較するようにした。これにより、位相差情報Ｄ２と基準値Ｔ１とを比較する場合に比べて、ゲインパラメータＧ１の変更制御の精度を向上させることができる。すなわち、位相差情報Ｄ２と基準値Ｔ１とを直接比較する場合には、位相差情報Ｄ２が単発的に基準値Ｔ１よりも大きくなった場合であってもゲインパラメータＧ１を変更することになるが、平均値ＡＶＥを算出する場合にはこのような問題を回避することができる。

（第２実施形態）
以下、第２実施形態について、図５〜図８に従って説明する。この実施形態の受信装置は、ゲイン設定部３ａの内部構成が上記第１実施形態と異なっている。以下、第１実施形態との相違点を中心に説明する。なお、先の図１〜図４に示した部材と同様の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。

ゲイン設定部３ａは、受信データＤ１と抽出クロックＣＬＫとの位相差量をモニタすることで、上記ゲインパラメータＧ１に対する受信データＤ１のジッタ量の大小を判断し、そのジッタ量に応じたゲインパラメータＧ１を設定する。さらに、ゲイン設定部３ａは、装置の動作状態等によって受信データＤ１のジッタ量が変動した場合に、その変動したジッタ量に応じたゲインパラメータＧ１を設定する。具体的には、ゲイン設定部３ａは、位相差量が基準値Ｔ１以上の場合に、ゲインパラメータＧ１の変更前後における上記位相差量の変化に基づいてその位相差量が小さくなるようにゲインパラメータＧ１を変更する。

このゲイン設定部３ａは、図５に示すように、演算回路２１と、比較回数レジスタ２２と、基準値レジスタ２３と、第１判定回路２５と、カレントレジスタ２６と、プレレジスタ２７と、第２判定回路２８と、セレクタ２９とを含む。

演算回路２１は、位相差情報Ｄ２の平均値ＡＶＥを算出するとともに、その平均値ＡＶＥを第１判定回路２５とカレントレジスタ２６に出力する。
第１判定回路２５は、位相差情報Ｄ２の平均値ＡＶＥと、基準値レジスタ２３からの基準値Ｔ１とを比較した比較結果に基づいて、ゲインパラメータＧ１ａを設定するとともに、そのゲインパラメータＧ１ａをセレクタ２９に出力する。具体的には、第１判定回路２５は、平均値ＡＶＥが基準値Ｔ１以上の場合にはゲインパラメータＧ１ａを変更する一方で、平均値ＡＶＥが基準値Ｔ１未満の場合にはゲインパラメータＧ１ａを変更しない。また、第１判定回路２５は、平均値ＡＶＥが基準値Ｔ１以上か否かを示す判定信号ＪＳを第２判定回路２８に出力する。なお、ゲインパラメータＧ１ａの初期値は、任意の値（例えば設定範囲の中心値）に設定されている。

カレントレジスタ２６は、直近の位相差情報Ｄ２の平均値ＡＶＥを保持するレジスタである。このカレントレジスタ２６には、演算回路２１において平均値ＡＶＥが算出されるたびに、その算出された平均値ＡＶＥが書き込まれる。カレントレジスタ２６は、保持した直近の平均値ＡＶＥをカレント平均値ＡＶＥ１としてプレレジスタ２７と第２判定回路２８に出力する。

プレレジスタ２７は、１つ前の位相差情報Ｄ２の平均値ＡＶＥを保持するレジスタである。このプレレジスタ２７には、演算回路２１において平均値ＡＶＥが算出されるたびに、カレントレジスタ２６から出力されるカレント平均値ＡＶＥ１が書き込まれる。プレレジスタ２７は、保持した平均値ＡＶＥ１（１つ前の平均値ＡＶＥ）をプレ平均値ＡＶＥ２として第２判定回路２８に出力する。

第２判定回路２８は、第１判定回路２５からの判定信号ＪＳと、カレント平均値ＡＶＥ１と、プレ平均値ＡＶＥ２と、ゲインパラメータＧ１の前回制御情報とに基づいて、ゲインパラメータＧ１ｂを設定する。そして、第２判定回路２８は、設定したゲインパラメータＧ１ｂをセレクタ２９に出力する。なお、第２判定回路２８は、ゲインパラメータＧ１（ゲインパラメータＧ１ａ，Ｇ１ｂ）が前回どのように変更制御されたかを示す前回制御情報を保持するレジスタ２８ａを含む。

この第２判定回路２８は、その時々で変動する受信データＤ１のジッタ量に応じて、そのジッタ量に適するようにゲインパラメータＧ１ｂを設定する。詳述すると、第２判定回路２８は、受信データＤ１のジッタ量に対してゲインパラメータＧ１が適切に設定されている場合には、ゲインパラメータＧ１ｂを変更しない。具体的には、第２判定回路２８は、平均値ＡＶＥ（カレント平均値ＡＶＥ１）が基準値Ｔ１未満であることを示す判定信号ＪＳが入力される場合には、ゲインパラメータＧ１ｂを変更しない。

その一方で、第２判定回路２８は、受信データＤ１のジッタ量に対してゲインパラメータＧ１が適切に設定されていない場合には、位相差情報Ｄ２（ジッタ量）に応じて、その位相差情報Ｄ２が小さくなるようにゲインパラメータＧ１ｂを変更する。具体的には、第２判定回路２８は、平均値ＡＶＥが基準値Ｔ１以上であることを示す判定信号ＪＳが入力される場合には、図６に示すように、カレント平均値ＡＶＥ１とプレ平均値ＡＶＥ２との比較結果と、ゲインパラメータＧ１の前回制御情報とに基づいて、ゲインパラメータＧ１ｂを増減する。なお、以下の説明において、ゲインパラメータＧ１（ゲインパラメータＧ１ａ又はＧ１ｂ）を上げる制御をＵＰ変更とし、ゲインパラメータＧ１を下げる制御をＤＯＷＮ変更とする。

図５に示すセレクタ２９は、第１判定回路２５からのゲインパラメータＧ１ａと第２判定回路２８からのゲインパラメータＧ１ｂとのいずれかを選択し、その選択したパラメータをゲインパラメータＧ１としてフィルタ回路１１に出力する。具体的には、セレクタ２９は、通信開始後１回目の変更制御ではゲインパラメータＧ１ａを選択する一方、通信開始後２回目以降の変更制御ではゲインパラメータＧ１ｂを選択する。このため、ゲインパラメータＧ１ａは、通信開始後１回目のゲインパラメータＧ１の変更制御のみに使用される。そして、通信開始後２回目以降のゲインパラメータＧ１の変更制御には、ゲインパラメータＧ１ｂが使用される。

次に、このように構成された受信装置におけるゲインパラメータＧ１（ＣＤＲ回路２の追従特性）の設定方法を図６〜図８に従って説明する。
まず、図７に示すステップＳ１１〜Ｓ１６まで上記第１実施形態のステップＳ１〜Ｓ６と同様の処理が実行される。これにより、通信開始後１回目における位相差情報Ｄ２の平均値ＡＶＥが演算回路２１で算出される（ステップＳ１６）。

次に、上記ステップＳ１６で算出された平均値ＡＶＥがカレントレジスタ２６に書き込まれる（ステップＳ１７）。続いて、第１判定回路２５において、上記ステップＳ１６で算出された平均値ＡＶＥが基準値Ｔ１以上であるか否かが判定される（ステップＳ１８）。このとき、上記平均値ＡＶＥが基準値Ｔ１以上である場合には、ゲインパラメータＧ１ａの初期値がジッタ量に対して適切でないため、第１判定回路２５はゲインパラメータＧ１ａに対して固定の変更制御、ここではＵＰ変更を実行する（ステップＳ１９）。なお、通信開始後１回目のゲインパラメータＧ１の変更制御においては、このゲインパラメータＧ１ａが使用されるため、ゲインパラメータＧ１ａが変更されることによってゲインパラメータＧ１が変更されることになる。その後、図８に示すステップＳ２０に移る。

一方、ステップＳ１６で算出された平均値ＡＶＥが基準値Ｔ１未満である場合には（ステップＳ１８でＮＯ）、ゲインパラメータＧ１ａの初期値がジッタ量に対して適切な値であるため、ゲインパラメータＧ１ａを変更せずにステップＳ２０に移る。なお、このゲインパラメータＧ１ａがどのように変更制御（ここでは、ＵＰ変更又は変更なし）されたかを示す情報が前回制御情報として第２判定回路２８内のレジスタ２８ａに格納される。

次に、図８に示すステップＳ２０において、演算回路２１及びカウンタ２１ａが一旦リセットされる。続いて、ステップＳ２１〜Ｓ２４まで上記ステップＳ１３〜Ｓ１６と同様の処理が実行される。これにより、通信開始後２回目以降における位相差情報Ｄ２の平均値ＡＶＥが演算回路２１で算出される（ステップＳ２４）。

すると、カレントレジスタ２６に保持されたカレント平均値ＡＶＥ１がプレレジスタ２７に書き込まれる（ステップＳ２５）。すなわち、１つ前の平均値ＡＶＥ、ここでは通信開始後１回目における位相差情報Ｄ２の平均値ＡＶＥがプレレジスタ２７に書き込まれる。続いて、上記ステップＳ２４で算出された直近の平均値ＡＶＥ、ここでは通信開始後２回目における位相差情報Ｄ２の平均値ＡＶＥがカレントレジスタ２６に書き込まれる。

次に、ゲインパラメータＧ１、ここではゲインパラメータＧ１ｂを変更させるか否かが判定される（ステップＳ２７）。具体的には、第１判定回路２５において、上記平均値ＡＶＥが基準値Ｔ１未満であると判定された場合には、現在のゲインパラメータＧ１がジッタ量に対して適切な値であるため、ゲインパラメータＧ１，Ｇ１ｂを変更せずにステップＳ２０に戻る。

一方、第１判定回路２５において、上記ステップＳ２４で算出された平均値ＡＶＥが基準値Ｔ１以上であると判定された場合には、第２判定回路２８は、図６に従ってゲインパラメータＧ１ｂを変更する（ステップＳ２８）。すなわち、この場合の第２判定回路２８は、ゲインパラメータＧ１の前回制御情報と、カレント平均値ＡＶＥ１とプレ平均値ＡＶＥ２との比較結果とに基づいて、平均値ＡＶＥが小さくなるようにゲインパラメータＧ１ｂを変更する。なお、通信開始後２回目以降のゲインパラメータＧ１の変更制御においては、このゲインパラメータＧ１ｂが使用されるため、ゲインパラメータＧ１ｂが変更されることによってゲインパラメータＧ１が変更されることになる。このため、以下の説明では、説明の便宜上、第２判定回路２８がゲインパラメータＧ１を変更すると説明する。

ここで、上記第２判定回路２８におけるゲインパラメータＧ１の変更制御について図６を参照して詳述する。
まず、ゲインパラメータＧ１の前回制御（例えば図７に示すステップＳ１９における変更制御）がＵＰ変更の場合について説明する。このときの第２判定回路２８は、そのＵＰ変更前の位相差量であるプレ平均値ＡＶＥ２よりもＵＰ変更後の位相差量であるカレント平均値ＡＶＥ１が大きくなった場合には、上記ＵＰ変更によってＣＤＲ回路２の追従特性が劣化する方向に変化したものと判定する。ここで、「追従特性が劣化する方向に変化する」とは、変更制御されたゲインパラメータＧ１の値が、受信データＤ１のジッタ量に対する適切な値から遠ざかることである。そこで、この場合の第２判定回路２８は、位相差量が小さくなるようにゲインパラメータＧ１を変更する。具体的には、第２判定回路２８は、ゲインパラメータＧ１に対して前回のＵＰ変更とは反対方向のＤＯＷＮ変更を実行する。より具体的には、ＵＰ変更前のゲインパラメータＧ１を第１のゲインとし、第１のゲインに対してＵＰ方向（第１方向）の差を有する第２のゲインをＵＰ変更後のゲインパラメータＧ１とすれば、第２判定回路２８は、その第２のゲインから上記第１のゲインに対してＤＯＷＮ方向（第２方向）の差を有するゲインに変更する。すなわち、この場合の第２判定回路２８は、前回のＵＰ変更前のゲインパラメータＧ１よりも低くなるように該ゲインパラメータＧ１に対してＤＯＷＮ変更を実行する。このような変更制御により、ＣＤＲ回路２の追従特性が良化する方向に変化することになり、位相差情報Ｄ２の平均値ＡＶＥが小さくなる。なお、「追従特性が良化する方向に変化する」とは、変更制御されたゲインパラメータＧ１の値が、受信データＤ１のジッタ量に対する適切な値に近づくことである。

一方、第２判定回路２８は、ＵＰ変更前の位相差量であるプレ平均値ＡＶＥ２よりもＵＰ変更後の位相差量であるカレント平均値ＡＶＥ１が小さくなった場合には、上記ＵＰ変更によってＣＤＲ回路２の追従特性が良化する方向に変化したものと判定する。そこで、この場合の第２判定回路２８は、位相差量が更に小さくなるようにゲインパラメータＧ１に対して前回と同様のＵＰ変更を実行する。具体的には、第２判定回路２８は、ＵＰ変更前及び変更後のゲインパラメータＧ１をそれぞれ上記第１のゲイン及び上記第２のゲインとすれば、第２判定回路２８は、その第２のゲインから該第２のゲインに対してＵＰ方向（第１方向）の差を有するゲインに変更する。すなわち、この場合の第２判定回路２８は、前回のＵＰ変更後のゲインパラメータＧ１よりも更に高くなるように該ゲインパラメータＧ１に対してＵＰ変更を実行する。このような変更制御により、ＣＤＲ回路２の追従特性がさらに良化する方向に変化し、位相差情報Ｄ２の平均値ＡＶＥが更に小さくなる。

同様に、第２判定回路２８は、ゲインパラメータＧ１の前回制御がＤＯＷＮ変更であって、プレ平均値ＡＶＥ２よりもカレント平均値ＡＶＥ１が大きくなった場合には、ゲインパラメータＧ１に対して上記ＤＯＷＮ変更とは反対方向のＵＰ変更を実行する。また、第２判定回路２８は、ゲインパラメータＧ１の前回制御がＤＯＷＮ変更であって、プレ平均値ＡＶＥ２よりもカレント平均値ＡＶＥ１が小さくなった場合には、ゲインパラメータＧ１をさらにＤＯＷＮ変更する。

このように、第２判定回路２８は、ゲインパラメータＧ１の変更の前後で位相差情報Ｄ２の平均値が大きくなった場合（ＡＶＥ２＜ＡＶＥ１）には、ゲインパラメータＧ１に対して前回とは反対方向の変更制御（ＵＰ→ＤＯＷＮ又はＤＯＷＮ→ＵＰ）を実行する。具体的には、この場合の第２判定回路２８は、前回制御がＵＰ変更である場合には、そのＵＰ変更前のゲインパラメータＧ１よりも低くなるようにＤＯＷＮ変更を実行し、前回制御がＤＯＷＮ変更である場合には、そのＤＯＷＮ変更前のゲインパラメータＧ１よりも高くなるようにＵＰ変更を実行する。一方、第２判定回路２８は、ゲインパラメータＧ１の変更の前後で位相差情報Ｄ２の平均値が小さくなった場合（ＡＶＥ２＞ＡＶＥ１）には、ゲインパラメータＧ１に対して前回と同方向の変更制御（ＵＰ→ＵＰ又はＤＯＷＮ→ＤＯＷＮ）を実行する。これらの変更制御により、ゲインパラメータＧ１（ＣＤＲ回路２の追従特性）が受信データＤ１のジッタ量に対する適切な値に近づき、位相差情報Ｄ２の平均値ＡＶＥが小さくなる。なお、このようなゲインパラメータＧ１の変更制御が、位相差情報Ｄ２の平均値ＡＶＥが基準値Ｔ１未満になるまで繰り返し実行される（上記ステップＳ２０〜Ｓ２８）。

次に、ゲインパラメータＧ１を前回変更していない場合、すなわち前回の位相差量であるプレ平均値ＡＶＥ２が基準値Ｔ１未満である場合について説明する。このときの第２判定回路２８は、基準値Ｔ１未満のプレ平均値ＡＶＥ２よりもカレント平均値ＡＶＥ１が大きくなった場合には、受信データＤ１のジッタ量が変動したと判断する。すなわち、受信データＤ１のジッタ量の変動によってＣＤＲ回路２の追従特性が劣化する方向に変化したものと判断する。但し、この場合には、受信データＤ１のジッタ量がどのように変動したか（大きくなったのか小さくなったのか）を知ることができない。そこで、この場合の第２判定回路２８は、ゲインパラメータＧ１に対して予め設定された固定の変更制御（ＵＰ変更又はＤＯＷＮ変更）を実行する。なお、この変更制御によりＣＤＲ回路２の追従特性が劣化する方向に変化した場合には、次の変更制御においてゲインパラメータＧ１に対して反対方向の変更制御を実行することにより、ＣＤＲ回路２の追従特性が良化する方向に変化するように制御できる。これによって、位相差情報Ｄ２の平均値ＡＶＥを小さくすることができる。

続いて、プレ平均値ＡＶＥ２とカレント平均値ＡＶＥ１とが等しい場合について説明する。このときの第２判定回路２８は、ゲインパラメータＧ１の前回の変更制御に関わらず、ゲインパラメータＧ１に対して予め設定された固定の変更制御（ＵＰ変更、ＤＯＷＮ変更又は前回と同じ変更制御）を実行する。すなわち、プレ平均値ＡＶＥ２とカレント平均値ＡＶＥ１とが等しい場合には、前回の変更制御が適切であったかが不明であるため、第２判定回路２８は、ゲインパラメータＧ１に対して固定の変更制御を実行する。なお、この変更制御によりＣＤＲ回路２の追従特性が劣化する方向に変化した場合にも、次の変更制御においてゲインパラメータＧ１に対して反対方向の変更制御を実行することにより、ＣＤＲ回路２の追従特性が良化する方向に変化するように制御できる。これによって、位相差情報Ｄ２の平均値ＡＶＥを小さくすることができる。

以上のように、ステップＳ２８において、位相差情報Ｄ２の平均値ＡＶＥが小さくなるようにゲインパラメータＧ１が増減される。その後、ステップＳ２０に戻り、通信が終了するまでステップＳ２０〜Ｓ２８が繰り返し実行される。そして、このような一連の処理によって、位相差情報Ｄ２の平均値ＡＶＥが基準値Ｔ１よりも小さくなった場合には、その時の受信データＤ１のジッタ量に対して適切なＣＤＲ回路２のジッタ量が設定されたことになる。

以上説明した実施形態によれば、第１実施形態の（１）、（２）、（５）の作用効果に加えて以下の効果を奏する。
（６）受信データＤ１と抽出クロックＣＬＫの位相差量をジッタ量としてモニタし、ゲインパラメータＧ１の変更前後における位相差量の変化に基づいて上記位相差量が小さくなるようにゲインパラメータＧ１を増減するようにした。これにより、装置の動作状態等によってジッタ量が変動（増減）しても、そのジッタ量の変動に合わせてゲインパラメータＧ１を増減させることができる。したがって、その時々で変動するジッタ量に適したゲインパラメータＧ１を設定することができ、そのジッタ量に適したＣＤＲ回路２の追従特性を設定することができる。

（第３実施形態）
以下、第３実施形態を図９に従って説明する。先の図１〜図８に示した部材と同一の部材にはそれぞれ同一の符号を付し、それら各要素についての詳細な説明は省略する。

図９に示すように、受信装置は、レシーバ回路１と、複数（本例ではｎ個）のＣＤＲ回路Ｃ２ｉ（ｉ＝１，２，…，ｎ）と、ゲイン設定部３ｂとを含む。
複数のＣＤＲ回路Ｃ２ｉの各々は、上記第１実施形態のＣＤＲ回路２と同様に、位相比較回路１０ｉと、フィルタ回路１１ｉと、位相補正制御回路１２ｉとを含む。これら各ＣＤＲ回路Ｃ２ｉ内のフィルタ回路１１ｉには、互いに異なる固定のゲインパラメータＧ１ｉが設定されている。このため、これらＣＤＲ回路Ｃ２ｉの各々は、レシーバ回路１からの受信データＤ１に基づいて、互いに異なる位相を有するクロック信号ＣＬＫｉを生成する。具体的には、第１ＣＤＲ回路Ｃ２１はゲインパラメータＧ１１で決定される追従特性に従ってクロック信号ＣＬＫ１を生成するとともに、第２ＣＤＲ回路Ｃ２２はゲインパラメータＧ１２で決定される追従特性に従ってクロック信号ＣＬＫ２をする。なお、これらクロック信号ＣＬＫｉは、ゲイン設定部３ｂ内のセレクタ５２に供給される。

また、各位相補正制御回路１２ｉで生成される上記クロック信号ＣＬＫｉの位相が互いに異なるため、位相比較回路１０ｉの各々は、互いに異なる位相差を示す位相差情報Ｄ２ｉを生成する。具体的には、第１ＣＤＲ回路Ｃ２１内の位相比較回路１０１は、受信データＤ１とクロック信号ＣＬＫ１との位相差を示す位相差情報Ｄ２１を生成する。また、第２ＣＤＲ回路Ｃ２２内の位相比較回路１０２は、受信データＤ１とクロック信号ＣＬＫ２との位相差を示す位相差情報Ｄ２２を生成する。なお、これら位相差情報Ｄ２ｉは、ゲイン設定部３ｂ内の演算回路２１ｉにそれぞれ供給される。

ゲイン設定部３ｂは、複数のＣＤＲ回路Ｃ２ｉからの位相差情報Ｄ２ｉに基づいて、最も位相差量が小さくなるＣＤＲ回路Ｃ２ｉを選択し、その選択したＣＤＲ回路Ｃ２ｉが生成するクロック信号ＣＬＫｉを抽出クロックＣＬＫとして出力する。なお、この抽出クロックＣＬＫが図１に示すＤ−ＦＦ回路４やロジック部５に供給される。

上記ゲイン設定部３ｂは、各ＣＤＲ回路Ｃ２ｉに対応するｎ個の演算回路２１ｉと、比較回数レジスタ２２と、判定回路５１と、セレクタ５２とを含む。
各演算回路２１ｉには、対応するＣＤＲ回路Ｃ２ｉ内の位相比較回路１０ｉから位相差情報Ｄ２ｉが入力されるとともに、比較回数レジスタ２２から設定回数Ｍが入力される。これら演算回路２１ｉは、上記演算回路２１と同様に、設定回数Ｍ回（例えば１０回）分の位相差情報Ｄ２ｉの平均値ＡＥｉをそれぞれ算出するとともに、その平均値ＡＥｉを判定回路５１に出力する。具体的には、演算回路２１１は、第１ＣＤＲ回路Ｃ２１内の位相比較回路１０１からの位相差情報Ｄ２１の設定回数Ｍ回分の平均値ＡＥ１を算出する。また、演算回路２１２は、第２ＣＤＲ回路Ｃ２２内の位相比較回路１０２からの位相差情報Ｄ２２の設定回数Ｍ回分の平均値ＡＥ２を算出する。そして、それら平均値ＡＥ１，ＡＥ２が判定回路５１に供給される。

判定回路５１は、各演算回路２１ｉから入力する複数の平均値ＡＥｉを比較することにより、最も位相差量が小さい平均値ＡＥｉを判定する。そして、判定回路５１は、その判定結果に基づいて、最も位相差量が小さい平均値ＡＥｉを生成した演算回路２１ｉに対応するＣＤＲ回路Ｃ２ｉを選択するための選択信号Ｓ１を生成するとともに、その選択信号Ｓ１をセレクタ５２に出力する。セレクタ５２は、選択信号Ｓ１に応じて、ＣＤＲ回路Ｃ２ｉからのクロック信号ＣＬＫｉのうちのいずれか１つを選択して抽出クロックＣＬＫとして出力する。

具体的には、上記判定回路５１において、平均値ＡＥ１〜ＡＥｎのうち平均値ＡＥ１が最も位相差量が小さいと判定された場合には、セレクタ５２には、第１ＣＤＲ回路Ｃ２１を選択するための選択信号Ｓ１が供給される。セレクタ５２は、この選択信号Ｓ１に応答して、クロック信号ＣＬＫ１〜ＣＬＫｎの中から第１ＣＤＲ回路Ｃ２１によって生成されたクロック信号ＣＬＫ１を選択し、そのクロック信号ＣＬＫ１を抽出クロックＣＬＫとして出力する。これにより、位相差量が最も小さくなるゲインパラメータＧ１１を持つ第１ＣＤＲ回路Ｃ２１で生成されたクロック信号ＣＬＫ１を抽出クロックＣＬＫとして出力することができる。すなわち、その時の受信データＤ１のジッタ量に対して最も適したゲインパラメータＧ１１で決定される追従特性に従って生成されるクロック信号ＣＬＫ１を抽出クロックＣＬＫとして出力することができる。

以上説明した実施形態によれば、第１実施形態の（１）及び（５）の作用効果に加えて以下の効果を奏する。
（７）平均値ＡＥｉ（位相差量）が最も小さくなるＣＤＲ回路Ｃ２ｉにて生成されたクロック信号ＣＬＫｉを抽出クロックＣＬＫとして出力するようにした。ここで、位相差量が最も小さいということは、その時の受信データＤ１のジッタ量とゲインパラメータＧ１ｉ（ＣＤＲ回路Ｃ２ｉの追従特性）との関係が最も適切であると言える。このため、上記構成によれば、装置の動作状態等によってジッタ量が変動（増減）しても、抽出クロックＣＬＫを、その時のジッタ量に対して最も適したゲインパラメータＧ１ｉを持つＣＤＲ回路にて生成されるクロック信号ＣＬＫｉに変更することができる。そして、この変更（更新）は設定回数Ｍ回ごとに実行されるため、常に最適な抽出クロックＣＬＫを生成することができる。

さらに、平均値ＡＥｉが最も小さくなるＣＤＲ回路Ｃ２ｉを選択するだけで、ゲインパラメータＧ１ｉやＣＤＲ回路Ｃ２ｉの追従特性を変更することができる。このため、受信データＤ１のジッタ量が変動した場合に、その変動後のジッタ量に対して最適なゲインパラメータＧ１ｉやＣＤＲ回路Ｃ２ｉの追従特性を迅速に設定することができる。

（第４実施形態）
以下、第４実施形態を図１０〜図１５に従って説明する。先の図１〜図８に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。

図１０に示すように、受信装置は、レシーバ回路１と、ＣＤＲ回路２と、Ｄ−ＦＦ回路４と、ロジック部５と、ジッタ測定回路６と、タイマ７とを含む。
レシーバ回路１から出力される受信データＤ１は、ＣＤＲ回路２と、Ｄ−ＦＦ回路４と、ジッタ測定回路６とに供給される。ジッタ測定回路６には、タイマ７から所定の測定期間Ｔａも入力される。

このジッタ測定回路６は、受信データＤ１のジッタ量を測定し、そのジッタ量に応じてＣＤＲ回路２内のフィルタ回路１１のゲインパラメータＧ１を設定する。具体的には、ジッタ測定回路６は、測定期間Ｔａにおける最大のジッタ量を測定し、その最大のジッタ量に対して適切な追従特性となるようにゲインパラメータＧ１を設定する。

次に、ジッタ測定回路６の内部構成例を図１１に従って説明する。
ジッタ測定回路６は、ＣＤＲ回路６１と、複数（ここではｍ個）のＤ−ＦＦ回路Ａｊ（ｊ＝１，２，…，ｍ）と、直列に複数段（ここではｍ−１段）接続されたバッファ回路Ｂｋ（ｋ＝２，３，…，ｍ）とを含む。また、ジッタ測定回路６は、ｍ−１個の排他的論理和（ＥＯＲ）回路Ｃｘｙ（ｘ＝１，２，…，ｍ−１、ｙ＝２，３，…，ｍ）と、ｍ−１個のＤ−ＦＦ回路Ｅｘｙと、最大ジッタ量判定回路６２と、最大ジッタ量記憶回路６３と、変換テーブル６４とを含む。

ＣＤＲ回路６１は、図示は省略するが、位相比較回路と、固定のゲインパラメータが設定されたフィルタ回路と、位相補正制御回路とを備える。このＣＤＲ回路６１は、レシーバ回路１からの受信データＤ１に基づいて、位相の異なる２つのクロック信号ＣＫ１，ＣＫ２１を生成する。具体的には、ＣＤＲ回路６１は、図１２に示すように、受信データＤ１に対しセットアップ時間及びホールド時間を確保できるように、受信データＤ１の中央位置にエッジ（本例では、立ち上がりエッジ）が来るようなクロック信号ＣＫ１を生成する。また、ＣＤＲ回路６１は、図１２に示すように、受信データＤ１のデータ遷移点に立ち上がりエッジが来るようなクロック信号ＣＫ２１を生成する。このようにＣＤＲ回路６１は、互いに位相が略１８０度ずれたクロック信号ＣＫ１，ＣＫ２１を生成する。そして、ＣＤＲ回路６１は、図１１に示すように、クロック信号ＣＫ１をＤ−ＦＦ回路Ｅｘｙのクロック端子に出力するとともに、クロック信号ＣＫ２ｊとしてクロック信号ＣＫ２１をＤ−ＦＦ回路Ａ１のクロック端子及びバッファ回路Ｂｋの初段のバッファ回路Ｂ２に出力する。

上記バッファ回路Ｂ２は、クロック信号ＣＫ２１を所定時間だけ遅延させたクロック信号ＣＫ２２を生成するとともに、そのクロック信号ＣＫ２２をＤ−ＦＦ回路Ａ２のクロック端子と次段のバッファ回路Ｂ３に出力する。以降のバッファ回路Ｂｋは、前段のバッファ回路Ｂ（ｋ−１）から入力するクロック信号ＣＫ２（ｊ−１）を所定時間だけ遅延させたクロック信号ＣＫ２ｊを生成し、そのクロック信号ＣＫ２ｊをＤ−ＦＦ回路Ａｊのクロック端子と次段のバッファ回路Ｂ（ｋ＋１）に出力する。そして、最終段のバッファ回路Ｂｍは、前段のバッファ回路Ｂ（ｍ−１）から入力するクロック信号ＣＫ２（ｍ−１）を所定時間だけ遅延させたクロック信号ＣＫ２ｍを生成し、そのクロック信号ＣＫ２ｍをＤ−ＦＦ回路Ａｍのクロック端子に出力する。このように、ＣＤＲ回路６１及び複数のバッファ回路Ｂｋによって所定時間ずつ位相の遅延されたｍ段階のクロック信号ＣＫ２ｊが生成される。なお、これらクロック信号ＣＫ２ｊは、最終段のバッファ回路Ｂｍにて生成されるクロック信号ＣＫ２ｍが上記クロック信号ＣＫ１の立ち上がりエッジよりも早く立ち上がるように生成される（図１２参照）。

Ｄ−ＦＦ回路Ａｊは各々、そのデータ端子に受信データＤ１が入力される一方、クロック端子にクロック信号ＣＫ２ｊが入力される。このＤ−ＦＦ回路Ａｊは、クロック信号ＣＫ２ｊの立ち上がりエッジに同期してデータ端子に入力する受信データＤ１のレベルを持つ信号をデータＤ１ｊとして出力する。すなわち、これらＤ−ＦＦ回路Ａｊは、所定の遅延時間ずつ位相のずれたクロック信号ＣＫ２ｊで受信データＤ１をサンプリングし、そのサンプリングしたデータをデータＤ１ｊとして出力する。そして、Ｄ−ＦＦ回路Ａｊのうちの隣り合うＤ−ＦＦ回路Ａｘ，Ａｙ（ｙ＝ｘ＋１）の出力端子が１つのＥＯＲ回路Ｃｘｙの第１及び第２入力端子にそれぞれ接続されている。このため、隣り合うＤ−ＦＦ回路Ａｘ，Ａｙから出力されるデータＤ１ｘ，Ｄ１ｙが１つのＥＯＲ回路Ｃｘｙに供給される。換言すると、クロック信号ＣＫ２ｘでサンプリングされたデータＤ１ｘと、クロック信号ＣＫ２ｙでサンプリングされたデータＤ１ｙとが１つのＥＯＲ回路Ｃｘｙに供給される。より具体的には、Ｄ−ＦＦ回路Ａ１から出力される（クロック信号ＣＫ２１でサンプリングされる）データＤ１１と、Ｄ−ＦＦ回路Ａ２から出力される（クロック信号ＣＫ２２でサンプリングされる）データＤ１２とがＥＯＲ回路Ｃ１２に供給される。また、Ｄ−ＦＦ回路Ａ２から出力されるデータＤ１２と、Ｄ−ＦＦ回路Ａ３から出力されるデータＤ１３とがＥＯＲ回路Ｃ２３に供給される。

ＥＯＲ回路Ｃｘｙは、隣り合うＤ−ＦＦ回路Ａｘ，Ａｙから入力するデータＤ１ｘ，Ｄ１ｙを比較する。そして、ＥＯＲ回路Ｃｘｙは、両データＤ１ｘ，Ｄ１ｙの値が一致している場合にはＬレベルの信号ＣＭｘｙをＤ−ＦＦ回路Ｅｘｙのデータ端子に出力する一方、両データＤ１ｘ，Ｄ１ｙの値が異なる場合にはＨレベルの信号ＣＭｘｙをＤ−ＦＦ回路Ｅｘｙのデータ端子に出力する。

Ｄ−ＦＦ回路Ｅｘｙは各々、そのデータ端子にＥＯＲ回路Ｃｘｙからの信号ＣＭｘｙが入力される一方、クロック端子に上記ＣＤＲ回路６１からのクロック信号ＣＫ１が入力される。このＤ−ＦＦ回路Ｅｘｙは、クロック信号ＣＫ１の立ち上がりエッジに同期してデータ端子に入力する信号ＣＭｘｙのレベルを持つ信号ＣＭＲｘｙを最大ジッタ量判定回路６２に出力する。

ここで、受信データＤ１にデータ遷移がある場合、受信データＤ１のジッタ量に応じてＤ−ＦＦ回路Ａｊの出力値が変化する、つまりジッタ量に応じたタイミング前後で立ち上がるクロック信号ＣＫ２ｘ，ＣＫ２ｙでサンプリングされるＤ−ＦＦ回路Ａｘ，Ａｙ間で出力値が変化する。このため、隣り合うＤ−ＦＦ回路Ａｘ，Ａｙの出力データＤ１ｘ，Ｄ１ｙの値が一致するか否かを判定することにより、クロック信号ＣＫ２ｘ及びクロック信号ＣＫ２ｙのエッジ間でデータ遷移が生じたか否かを判定することができる。さらに、クロック信号ＣＫ２１の立ち上がりからデータ遷移が生じたクロック信号ＣＫ２ｙの立ち上がりまでの時間がジッタ量に相当すると判定することができる。

この点について、図１２及び図１３を参照して説明する。なお、図１２は、受信データＤ１にジッタが含まれない場合のジッタ測定回路６の動作を示し、図１３は、受信データＤ１にジッタが含まれる場合のジッタ測定回路６の動作を示している。なお、同図において、縦軸及び横軸は、説明を簡潔にするため、適宜拡大、縮小して示している。

図１３を参照して、受信データＤ１にジッタが含まれることによって、クロック信号ＣＫ２２とクロック信号ＣＫ２３とのエッジ間に、受信データＤ１が（Ｎ−１）から（Ｎ）にデータ遷移する場合について説明する。

この場合には、図１３に示すように、受信データＤ１の実際のデータ遷移点である時刻ｔ２よりも前にクロック信号ＣＫ２１，ＣＫ２２が立ち上がり、時刻ｔ２よりも後にクロック信号ＣＫ２３〜ＣＫ２ｍが立ち上がる。このため、Ｄ−ＦＦ回路Ａ１は、クロック信号ＣＫ２１の立ち上がりエッジに同期してその時の受信データＤ１のレベル（Ｎ−１）を持つデータＤ１１をＥＯＲ回路Ｃ１２に出力する。また、Ｄ−ＦＦ回路Ａ２は、クロック信号ＣＫ２２の立ち上がりエッジに同期してその時の受信データＤ１のレベル（Ｎ−１）を持つデータＤ１２をＥＯＲ回路Ｃ１２，Ｃ２３に出力する。一方、Ｄ−ＦＦ回路Ａ３は、クロック信号ＣＫ２３の立ち上がりエッジに同期してその時の受信データＤ１のレベル（Ｎ）を持つデータＤ１３をＥＯＲ回路Ｃ２３，Ｃ３４に出力する。

このため、ＥＯＲ回路Ｃ１２は、レベル（Ｎ−１）であるデータＤ１２が入力された後は、入力する両データＤ１１，Ｄ１２の値が一致するため、Ｌレベルの信号ＣＭ１２をＤ−ＦＦ回路Ｅ１２に出力する。

一方、ＥＯＲ回路Ｃ２３には、レベル（Ｎ）であるデータＤ１３が入力された後は、レベル（Ｎ−１）であるデータＤ１２とレベル（Ｎ）であるデータＤ１３とが入力される。このため、ＥＯＲ回路Ｃ２３は、入力する両データＤ１２，Ｄ１３の値が一致しないため、Ｈレベルの信号ＣＭ２３をＤ−ＦＦ回路Ｅ２３に出力する。このＨレベルの信号ＣＭ２３は、両データＤ１２，Ｄ１３のレベルが変化する次のデータ遷移点付近まで出力される。なお、上記ＥＯＲ回路Ｃ２３の次段以降のＥＯＲ回路Ｃｘｙは、レベル（Ｎ）であるデータＤ１ｙが入力された後は、入力する両データＤ１ｘ，Ｄ１ｙの値が一致するため、Ｌレベルの信号ＣＭｘｙをＤ−ＦＦ回路Ｅｘｙに出力する。

続いて、Ｄ−ＦＦ回路Ｅｘｙでは、Ｈレベルの信号ＣＭ２３がデータ端子に入力されるＤ−ＦＦ回路Ｅ２３のみが、クロック信号ＣＫ１の立ち上がりエッジに同期してＨレベルの信号ＣＭＲ２３を出力する。なお、そのＤ−ＦＦ回路Ｅ２３以外のＤ−ＦＦ回路Ｅｘｙは、クロック信号ＣＫ１の立ち上がり時にＬレベルの信号ＣＭｘｙが入力されているため、その立ち上がりエッジに同期してＬレベルの信号ＣＭＲｘｙを出力する。

本例のように、クロック信号ＣＫ２２とクロック信号ＣＫ２３とのエッジ間に受信データＤ１のデータ遷移がある場合には、そのクロック信号ＣＫ２２，ＣＫ２３でサンプリングされるＤ−ＦＦ回路Ａ２，Ａ３の出力データＤ１２，Ｄ１３の値が異なるようになる。換言すると、隣り合うＤ−ＦＦ回路Ａ２，Ａ３の出力データＤ１２，Ｄ１３の値が異なる場合には、対応するクロック信号ＣＫ２２，ＣＫ２３のエッジ間で受信データＤ１のデータ遷移があったと判定することができる。反対に、隣り合うＤ−ＦＦ回路Ａｘ，Ａｙから出力されるデータＤ１ｘ，Ｄ１ｙの値が一致する場合には、対応するクロック信号ＣＫ２ｘ，ＣＫ２ｙのエッジ間で受信データＤ１のデータ遷移がなかったと判定することができる。

ここで、Ｄ−ＦＦ回路Ｅｘｙでは、隣り合うＤ−ＦＦ回路Ａｘ，Ａｙから出力されるデータＤ１ｘ，Ｄ１ｙの値が異なるためにＨレベルの信号ＣＭｘｙを出力するＥＯＲ回路Ｃｘｙと接続されるＤ−ＦＦ回路Ｅｘｙのみから、Ｈレベルの信号ＣＭＲｘｙが出力される。このため、Ｈレベルの信号ＣＭＲｘｙを検出することによって、クロック信号ＣＫ２ｘとクロック信号ＣＫ２ｙとのエッジ間で受信データＤ１の遷移があったと判定することができる。したがって、本例では、Ｈレベルの信号ＣＭＲ２３が検出されるため、クロック信号ＣＫ２２とクロック信号ＣＫ２３とのエッジ間で受信データＤ１の遷移があったと判定することができる。さらに、このように受信データＤ１にデータ遷移がある場合には、受信データＤ１のジッタ量に応じたタイミング前後で立ち上がるクロック信号ＣＫ２２，ＣＫ２３でサンプリングされるＤ−ＦＦ回路Ａ２，Ａ３間で出力値が変化する。このため、本例では、クロック信号ＣＫ２１の立ち上がりからクロック信号ＣＫ２３の立ち上がりまでの時間がジッタ量に略相当すると判定することができる。

なお、受信データＤ１にジッタが含まれない場合には（図１２参照）、受信データＤ１の実際のデータ遷移点と、クロック信号ＣＫ２１の立ち上がりエッジとのタイミングが略一致するため、全てのＥＯＲ回路Ｃｘｙに入力される両データＤ１ｘ，Ｄ１ｙの値が一致する。もしくは、初段のＥＯＲ回路Ｃ１２に入力されるデータＤ１１，Ｄ１２の値のみが異なる。このため、この場合には、全Ｄ−ＦＦ回路ＥｘｙからＬレベルの信号ＣＭＲｘｙが出力されるか、初段のＤ−ＦＦ回路Ｅ１２からのみＨレベルの信号ＣＭＲ１２が出力される。

図１１に示す上記最大ジッタ量判定回路（判定回路）６２には、各Ｄ−ＦＦ回路Ｅｘｙから出力される信号ＣＭＲｘｙと併せて、最大ジッタ量記憶回路（記憶回路）６３に記憶された最大ジッタ量が供給される。この判定回路６２は、複数の信号ＣＭＲｘｙのうちＨレベルとなる信号を検出し、その信号に基づいてジッタ量を判定する。具体的には、判定回路６２は、上述のようにＥＯＲ回路Ｃ２３から入力する信号ＣＭＲ２３がＨレベルの場合には、クロック信号ＣＫ２１の立ち上がりからクロック信号ＣＫ２３の立ち上がりまでの時間をジッタ量と判定する。そして、判定回路６２は、Ｈレベルの信号ＣＭＲｘｙから判定したジッタ量と、記憶回路６３からの最大ジッタ量とを比較し、前者が後者よりも大きい場合には前者のジッタ量を新たな最大ジッタ量として記憶回路６３に出力する。

記憶回路６３は、図１０に示すタイマ７から供給される測定期間Ｔａが経過する毎に、その時に記憶している最大ジッタ量を変換テーブル６４に出力するとともに、その記憶している情報（最大ジッタ量）をリセットする。

なお、図１３の時刻ｔ１〜ｔ４までを測定期間Ｔａとすると、時刻ｔ２〜ｔ３において、Ｈレベルの信号ＣＭＲ２３によって判定されたジッタ量が最大ジッタ量として記憶回路６３に最初に記憶される。その後、時刻ｔ３〜ｔ４において、クロック信号ＣＫ２３とクロック信号ＣＫ２４とのエッジ間で受信データＤ１のデータ遷移が生じる（時刻ｔ３）ため、隣り合うＤ−ＦＦ回路Ａ３，Ａ４の出力データＤ１３，Ｄ１４の値が異なるようになる。すると、ＥＯＲ回路Ｃ３４からＨレベルの信号ＣＭ３４が出力され、第１クロック信号ＣＫ１の立ち上がりエッジに同期してＤ−ＦＦ回路Ｅ３４からＨレベルの信号ＣＭＲ３４が出力される。この場合の判定回路６２は、Ｈレベルの信号ＣＭＲ３４に基づいて、クロック信号ＣＫ２１の立ち上がりからクロック信号ＣＫ２４の立ち上がりまでの時間をジッタ量と判定する。さらに、判定回路６２は、記憶回路６３から入力する最大ジッタ量（Ｈレベルの信号ＣＭＲ２３に基づくジッタ量）よりもＨレベルの信号ＣＭＲ３４に基づくジッタ量の方が大きいと判定し、そのジッタ量を新たな最大ジッタ量として記憶回路６３に出力する。このため、本例の記憶回路６３は、Ｈレベルの信号ＣＭＲ３４に基づくジッタ量を最大ジッタ量として変換テーブル６４に出力することになる。

図１１に示す変換テーブル６４は、記憶回路６３から出力される最大ジッタ量をゲインパラメータＧ１に変換し、そのゲインパラメータＧ１を図１０に示すＣＤＲ回路２内のフィルタ回路１１に出力する。詳述すると、変換テーブル６４には、受信データＤ１のジッタ量とゲインパラメータＧ１とを対応付けたテーブルが格納されている。例えば変換テーブル６４には、図４（ｂ）に示すように受信データＤ１のジッタ量が大きくなるほど、ゲインパラメータＧ１が大きくなるように両者を対応付けたテーブルが格納されている。これにより、その時々で変動する受信データＤ１のジッタ量に応じてゲインパラメータＧ１を変更（更新）することができる。

次に、このように構成された受信装置におけるゲインパラメータＧ１（ＣＤＲ回路２の追従特性）の設定方法を図１４に従って説明する。
まず、通信を開始する前に、ゲインパラメータＧ１と、ジッタ測定回路６と、タイマ７の初期化が行われる（ステップＳ３１）。その後、通信が開始されるまで待ち（ステップＳ３２）、通信が開始されると（ステップＳ３２でＹＥＳ）、測定期間Ｔａをカウントするタイマのカウント動作を開始する（ステップＳ３３）。

続いて、ジッタ測定回路６において受信データＤ１のジッタ量の測定が開始される（ステップＳ３４）。次に、測定期間Ｔａが経過したか否かが判定され（ステップＳ３５）、測定期間Ｔａが経過するまで受信データＤ１の最大ジッタ量の測定が継続される（ステップＳ３４，Ｓ３５）。一方、測定期間Ｔａが経過すると（ステップＳ３５でＹＥＳ）、その測定期間Ｔａにおける最大ジッタ量に応じたゲインパラメータＧ１が設定される（ステップＳ３６）。すなわち、変換テーブル６４において、記憶回路６３から出力される最大ジッタ量がゲインパラメータＧ１に変換される。そして、そのゲインパラメータＧ１がフィルタ回路１１に設定される。これにより、受信データＤ１のジッタ量に適したゲインパラメータＧ１を設定することができる。ひいては、受信データＤ１のジッタ量に適したＣＤＲ回路２の追従特性を設定することができる。

次に、ジッタ測定回路６とタイマ７とがリセットされ（ステップＳ３７）、ステップＳ３３に戻る。すると、タイマ７のカウント動作が再び開始され（ステップＳ３３）、測定期間Ｔａにおける最大ジッタ量に応じたゲインパラメータＧ１が再度設定される（ステップＳ３４〜Ｓ３７）。このような一連の処理によって、測定期間Ｔａごとに、その時のジッタ量に応じてゲインパラメータＧ１が変更される。これにより、装置の動作状態により変動するジッタ量に対して常に最適なＣＤＲ回路２の追従特性を設定することができる。

なお、例えばＩＥＥＥ１３９４−２００８のようなシリアルインタフェースでは、図１５に示すように、実際のデータ通信は１２５Ｍｂｐｓから４Ｇｂｐｓといった高速で行われる。その一方で、データ通信を開始する前に、トーン信号の送受信による装置間の接続確認や通信速度確認などが低速で行われる。このような低速で行われる通信期間に、上記ジッタ測定回路６によるジッタ測定（ステップＳ３〜Ｓ５）を行うことにより、その受信データＤ１のジッタ量の測定及びゲインパラメータＧ１（ステップＳ６）の設定を確実に実行することができる。なお、上記低速の通信は、４８ＭＨｚから６４ＭＨｚのクロック信号が使用されるため、この場合のジッタ測定回路６内のＣＤＲ回路６１は、４８ＭＨｚから６４ＭＨｚのクロック信号ＣＫ１，ＣＫ２１を生成する回路となる。

以上説明した実施形態によれば、第１実施形態の（１）の作用効果に加えて以下の効果を奏する。
（８）受信データＤ１に基づいて該受信データＤ１のジッタ量を測定し、その測定したジッタ量に応じたゲインパラメータＧ１を設定するようにした。これによれば、受信データＤ１のジッタ量そのものに応じてゲインパラメータＧ１が変更されるため、そのゲインパラメータＧ１の変更制御の精度を向上させることができる。

（他の実施形態）
なお、上記実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・上記第１実施形態では、ＣＤＲ回路２の追従特性が小さくなるようにゲインパラメータＧ１の初期値を低く設定した。これに限らず、例えばＣＤＲ回路２の追従特性が大きくなるようにゲインパラメータＧ１の初期値を高く設定してもよい。なお、この場合の判定回路２４は、平均値ＡＶＥが基準値Ｔ１以上の場合には、その平均値ＡＶＥが小さくなるようにゲインパラメータＧ１を下げるようにする。

・上記第２実施形態におけるゲインパラメータＧ１ａの初期値を、ＣＤＲ回路２の追従特性が小さくなるように低く設定してもよく、ＣＤＲ回路２の追従特性が大きくなるように高く設定してもよい。

・上記第１〜第３実施形態では、位相比較回路１０，１０ｉで生成した位相差情報Ｄ２，Ｄ２ｉの平均値ＡＶＥ，ＡＥｉを受信データＤ１のジッタ量としてモニタするようにした。すなわち、上記第１及び第２実施形態では、位相比較回路１０で生成した位相差情報Ｄ２の平均値ＡＶＥを基準値Ｔ１と比較するようにした。これに限らず、例えば位相比較回路１０で生成した位相差情報Ｄ２を基準値Ｔ１と比較するようにしてもよい。

また、第３実施形態では、位相比較回路１０ｉで生成した位相差情報Ｄ２ｉの平均値ＡＥｉを比較することにより、最も位相差量が小さくなるＣＤＲ回路Ｃ２ｉを判定するようにした。これに限らず、位相比較回路１０ｉで生成した位相差情報Ｄ２ｉを比較することにより、最も位相差量が小さくなるＣＤＲ回路Ｃ２ｉを判定するようにしてもよい。

・上記第１及び第２実施形態におけるゲインパラメータＧ１の変更制御において、そのゲインパラメータＧ１を変更する際の変更幅（増加又は減少させる割合）を変更するようにしてもよい。例えば位相差情報Ｄ２の平均値ＡＶＥ（もしくは位相差情報Ｄ２）の大きさ、具体的には基準値Ｔ１との差分量に応じてゲインパラメータＧ１の変更幅を変更するようにしてもよい。第１実施形態で言えば、判定回路２４において、平均値ＡＶＥが基準値Ｔ１以上の場合に、その平均値ＡＶＥと基準値Ｔ１との差分量が大きいほど、ゲインパラメータＧ１を上げる際の変更幅を大きくするようにしてもよい。これにより、ゲインパラメータＧ１を迅速に適切な値に近づけることができる。

あるいは、上述のゲインパラメータＧ１の変更幅を、通信相手に応じて変更するようにしてもよい。
・上記各実施形態における基準値Ｔ１、設定回数Ｍや測定期間Ｔａを装置外部から設定するようにしてもよい。

・上記第４実施形態におけるジッタ測定回路６の内部構成は図１１に示した回路に特に限定されない。ジッタ測定回路６は、受信データＤ１のジッタ量を測定することのできる回路であれば、上記第４実施形態の（８）と同様の効果を奏することができる。

・上記各実施形態におけるＣＤＲ回路２，２ｉの内部構成は特に制限されない。例えばフィルタ回路１１，１１ｉをアナログフィルタに変更してもよい。
・上記各実施形態のレシーバ回路１に入力されるデータは差動シリアルデータに限定されない。例えばレシーバ回路１にシングルエンドシリアルデータが入力されるようにしてもよい。

上記各実施形態に関し、以下の付記を開示する。
（付記１）
受信データに基づいてクロックを生成するクロックデータリカバリ回路と、
前記受信データのジッタ量に応じて、前記クロックデータリカバリ回路において前記受信データと前記クロックとの位相差をフィルタするフィルタ処理のゲインを設定する設定部と
を有することを特徴とする受信装置。
（付記２）
前記設定部は、前記位相差を前記ジッタ量としてモニタし、前記フィルタ処理のゲインを設定することを特徴とする付記１に記載の受信装置。
（付記３）
前記設定部は、所定回数分の前記位相差の平均値を前記ジッタ量としてモニタし、前記フィルタ処理のゲインを設定することを特徴とする付記１に記載の受信装置。
（付記４）
前記設定部は、前記位相差が基準以上の場合に、前記フィルタ処理のゲインの初期設定に基づいて前記位相差が小さくなるように前記フィルタ処理のゲインを変更することを特徴とする付記２又は３に記載の受信装置。
（付記５）
前記設定部は、前記位相差が基準以上の場合に、前記フィルタ処理のゲインの変更前後における前記受信データと前記クロックとの位相差の変化に基づいて前記位相差が小さくなるように前記フィルタ処理のゲインを変更することを特徴とする付記２又は３に記載の受信装置。
（付記６）
前記設定部は、前記フィルタ処理のゲインを第１のゲインに設定した場合の前記受信データと前記クロックとの第１の位相差よりも、前記フィルタ処理のゲインを前記第１のゲインに対して第１方向の差を有する第２のゲインに変更した後の前記受信データと前記クロックとの第２の位相差が小さければ、前記第２のゲインに対して前記第１方向の差を有する第３のゲインを前記フィルタ処理のゲインに設定することを特徴とする付記５に記載の受信装置。
（付記７）
前記設定部は、前記フィルタ処理のゲインを第１のゲインに設定した場合の前記受信データと前記クロックとの第１の位相差よりも、前記フィルタ処理のゲインを前記第１のゲインに対して第１方向の差を有する第２のゲインに変更した後の前記受信データと前記クロックとの第２の位相差が大きければ、前記第２のゲインを前記第１方向とは反対方向の第２方向に変化させた第４のゲインを前記フィルタ処理のゲインに設定することを特徴とする付記５又は６に記載の受信装置。
（付記８）
前記第４のゲインは、前記第１のゲインに対して前記第２方向の差を有するゲインであることを特徴とする付記７に記載の受信装置。
（付記９）
前記クロックデータリカバリ回路は、前記フィルタ処理のゲインが互いに異なる複数のクロックデータリカバリ回路を有し、
前記設定部は、前記複数のクロックデータリカバリ回路のうち、前記位相差が最も小さくなるクロックデータリカバリ回路が生成するクロックを選択する選択回路を有することを特徴とする付記２又は３に記載の受信装置。
（付記１０）
前記設定部は、前記受信データに基づいて該受信データのジッタ量を測定し、その測定したジッタ量に応じた前記フィルタ処理のゲインを設定するジッタ測定回路を有することを特徴とする付記１に記載の受信装置。
（付記１１）
前記ジッタ測定回路は、
前記受信データに基づいて第１クロック及び第２クロックを出力するクロックデータリカバリ回路と、
前記第２クロックを所定時間ずつ遅延させた複数のクロックでそれぞれ前記受信データをサンプリングする複数のフリップフロップ回路と、
隣り合う前記フリップフロップ回路の出力値を排他的論理和演算する論理回路と、
前記論理回路の出力値を前記第１クロックでサンプリングすることで、前記隣り合うフリップフロップ回路の出力値が変化するタイミングを検出し、その検出したタイミングに基づいてジッタ量を測定する回路と、
前記測定したジッタ量を前記フィルタ処理のゲインに変換する変換テーブルとを有することを特徴とする付記１０に記載の受信装置。
（付記１２）
受信データに基づいてクロックを生成するクロックデータリカバリ回路において前記受信データと前記クロックとの位相差をフィルタするフィルタ処理のゲインを、前記受信データのジッタ量に応じて設定することを特徴とするゲイン設定方法。

１ 受信装置
２ クロックデータリカバリ回路
Ｃ２１〜Ｃ２ｎ クロックデータリカバリ回路
３，３ａ，３ｂ ゲイン設定部（設定部）
６ ジッタ測定回路（設定部）
１１，１１１〜１１ｎ フィルタ回路
５２ セレクタ（選択回路）
６１ クロックデータリカバリ回路
６２ 最大ジッタ量判定回路
６３ 最大ジッタ量記憶回路
６４ 変換テーブル
Ａ１〜Ａｍ Ｄ−フリップフロップ回路（フリップフロップ回路）
Ｃ１２〜Ｃ（ｍ−１）ｍ 排他的論理和回路（論理回路）
Ｅ１２〜Ｅ（ｍ−１）ｍ Ｄ−フリップフロップ回路
ＣＬＫ 抽出クロック（クロック）
Ｄ１ 受信データ
Ｄ２ 位相差情報（位相差）
Ｇ１ ゲインパラメータ（ゲイン）

Claims (10)

1. 受信データに基づいてクロックを生成するクロックデータリカバリ回路と、
   前記受信データのジッタ量に応じて、前記クロックデータリカバリ回路において前記受信データと前記クロックとの位相差をフィルタするフィルタ処理のゲインを設定する設定部と、を有し、
   前記設定部は、前記位相差を前記ジッタ量としてモニタし、
   前記設定部は、前記位相差が基準以上の場合に、前記フィルタ処理のゲインの初期設定に基づいて前記位相差が小さくなるように前記フィルタ処理のゲインを変更する
   ことを特徴とする受信装置。
2. 受信データに基づいてクロックを生成するクロックデータリカバリ回路と、
   前記受信データのジッタ量に応じて、前記クロックデータリカバリ回路において前記受信データと前記クロックとの位相差をフィルタするフィルタ処理のゲインを設定する設定部と、を有し、
   前記設定部は、前記位相差を前記ジッタ量としてモニタし、
   前記設定部は、前記位相差が基準以上の場合に、前記フィルタ処理のゲインの変更前後における前記受信データと前記クロックとの位相差の変化に基づいて前記位相差が小さくなるように前記フィルタ処理のゲインを変更する
   ことを特徴とする受信装置。
3. 前記設定部は、前記フィルタ処理のゲインを第１のゲインに設定した場合の前記受信データと前記クロックとの第１の位相差よりも、前記フィルタ処理のゲインを前記第１のゲインに対して第１方向の差を有する第２のゲインに変更した後の前記受信データと前記クロックとの第２の位相差が小さければ、前記第２のゲインに対して前記第１方向の差を有する第３のゲインを前記フィルタ処理のゲインに設定することを特徴とする請求項１又は２に記載の受信装置。
4. 前記設定部は、前記フィルタ処理のゲインを第１のゲインに設定した場合の前記受信データと前記クロックとの第１の位相差よりも、前記フィルタ処理のゲインを前記第１のゲインに対して第１方向の差を有する第２のゲインに変更した後の前記受信データと前記クロックとの第２の位相差が大きければ、前記第２のゲインを前記第１方向とは反対方向の第２方向に変化させた第４のゲインを前記フィルタ処理のゲインに設定することを特徴とする請求項１〜３のいずれか１項に記載の受信装置。
5. 前記クロックデータリカバリ回路は、前記フィルタ処理のゲインが互いに異なる複数のクロックデータリカバリ回路を有し、
   前記設定部は、前記複数のクロックデータリカバリ回路のうち、前記位相差が最も小さくなるクロックデータリカバリ回路が生成するクロックを選択する選択回路を有することを特徴とする請求項１〜４のいずれか１項に記載の受信装置。
6. 受信データに基づいてクロックを生成するクロックデータリカバリ回路と、
   前記受信データのジッタ量に応じて、前記クロックデータリカバリ回路において前記受信データと前記クロックとの位相差をフィルタするフィルタ処理のゲインを設定する設定部と、を有し、
   前記設定部は、前記受信データに基づいて該受信データのジッタ量を測定し、その測定したジッタ量に応じた前記フィルタ処理のゲインを設定するジッタ測定回路を有し、
   前記ジッタ測定回路は、
   前記受信データに基づいて第１クロック及び第２クロックを出力するクロックデータリカバリ回路と、
   前記第２クロックを所定時間ずつ遅延させた複数のクロックでそれぞれ前記受信データをサンプリングする複数のフリップフロップ回路と、
   隣り合う前記フリップフロップ回路の出力値を排他的論理和演算する論理回路と、
   前記論理回路の出力値を前記第１クロックでサンプリングすることで、前記隣り合うフリップフロップ回路の出力値が変化するタイミングを検出し、検出した前記タイミングに基づいてジッタ量を測定する回路と、を有する
   ことを特徴とする受信装置。
7. 前記測定したジッタ量を前記フィルタ処理のゲインに変換する変換テーブルをさらに有することを特徴とする請求項６に記載の受信装置。
8. 受信データに基づいてクロックを生成するクロックデータリカバリ回路において前記受信データと前記クロックとの位相差をフィルタするフィルタ処理のゲインを、前記受信データのジッタ量に応じて設定し、
   前記位相差を前記ジッタ量としてモニタし、
   前記位相差が基準以上の場合に、前記フィルタ処理のゲインの初期設定に基づいて前記位相差が小さくなるように前記フィルタ処理のゲインを変更する
   ことを特徴とするゲイン設定方法。
9. 受信データに基づいてクロックを生成するクロックデータリカバリ回路において前記受信データと前記クロックとの位相差をフィルタするフィルタ処理のゲインを、前記受信データのジッタ量に応じて設定し、
   前記位相差を前記ジッタ量としてモニタし、
   前記位相差が基準以上の場合に、前記フィルタ処理のゲインの変更前後における前記受信データと前記クロックとの位相差の変化に基づいて前記位相差が小さくなるように前記フィルタ処理のゲインを変更する
   ことを特徴とするゲイン設定方法。
10. 受信データに基づいてクロックを生成するクロックデータリカバリ回路において前記受信データと前記クロックとの位相差をフィルタするフィルタ処理のゲインを、前記受信データのジッタ量に応じて設定し、
    前記ゲインの設定は、
    前記受信データに基づいて該受信データのジッタ量を測定し、その測定したジッタ量に応じた前記フィルタ処理のゲインを設定し、
    前記ジッタの測定は、
    前記受信データに基づいて第１クロック及び第２クロックを出力し、
    前記第２クロックを所定時間ずつ遅延させた複数のクロックでそれぞれ前記受信データをサンプリングし、
    隣り合う前記フリップフロップ回路の出力値を排他的論理和演算し、
    隣り合う前記フリップフロップ回路の出力値を排他的論理和演算する論理回路の出力値を前記第１クロックでサンプリングすることで、前記隣り合うフリップフロップ回路の出力値が変化するタイミングを検出し、検出した前記タイミングに基づいてジッタ量を測定する
    ことを特徴とするゲイン設定方法。

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