JP6244722B2 - Ｃｄｒ回路 - Google Patents

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Description

本発明は、ＣＤＲ（Clock and Data Recovery）回路について説明する。
回路に関する。
従来より、デジタルフィルタにおいて通信信号を適応フィルタ処理する方法がある。この方法では、デジタルフィルタの１つのランに応答してデジタルフィルタを１組の係数でランさせ、１組の係数を使用してデジタルフィルタからの出力が選択したエラーレベルと等しいか否かを決定する。この方法では、さらに、１組の係数を使用してデジタルフィルタからの出力が選択したエラーレベルと等しくないことの決定に応答して１組の係数を使用したデジタルフィルタからの出力が選択したエラーレベルに等しくなるまで１組の係数内において係数を調節し、格納した１組の係数を形成するためにメモリ内に１組の係数を格納する。この方法では、格納した１組の係数をデジタルフィルタのその後のランに応答してメモリからデジタルフィルタ内へロードさせる（例えば、特許文献１参照）。
従来より、５Ｇｂｐｓのトランシーバーがある。レシーバーはＡＤＣ(Analog to Digital Converter)を用いたフロントエンドを含む。このフロントエンドは、サンプリングクロックと入力信号の位相差を調整することなく入力信号を抽出する。入力信号の位相トラッキングとデータ判定は、計算領域で行われる（例えば、非特許文献１参照）。
特開２０００−０７７９７９号公報
Yamaguchi, H. "A 5Gb/s transceiver with an ADC-based feedforward CDR and CMA adaptive equalizer in 65nm CMOS", 2010 IEEE International Solid-State Circuits Conference Digest of Technical Papers (ISSCC)
ところで、従来の方法又はトランシーバーでは、オーバヘッドの増大を抑制しつつ、より小さな位相検出誤差での検出を実現することは行われていない。
そこで、以下で説明する実施の形態では、オーバヘッドの増大を抑制しつつ、より小さな位相検出誤差での検出を実現するＣＤＲ回路を提供する。
そこで、オーバヘッドの増大を抑制しつつ、より小さな位相検出誤差での検出を実現するＣＤＲ回路を提供することを目的とする。
本発明の実施の形態のＣＤＲ回路は、動作クロックに応じて、入力信号をＡＤ変換するＡＤコンバータと、前記入力信号のシンボルレートと等しい第１周波数の第１クロックに、前記第１クロックの変調に用いる第１位相を加算して得る、前記第１周波数よりも高い第２周波数の第２クロックを前記動作クロックとして前記ＡＤコンバータに入力する位相調整部と、前記ＡＤコンバータの出力信号に含まれる位相を検出する位相検出器と、前記位相検出器によって検出される第２位相と、前記第１位相と、自己が出力する第３位相とに基づいてフィルタ処理を行い、前記第３位相を求めるフィルタと、前記フィルタによって求められる前記第３位相と、前記第１位相とを加算して第４位相を求める加算器と、前記加算器によって求められる前記第４位相を用いて、前記ＡＤコンバータの出力信号から再生データを求める判定器とを含み、前記フィルタ処理は、前記第２位相と前記第４位相との位相誤差を最小にする前記第３位相を求める処理である。
オーバヘッドの増大を抑制しつつ、より小さな位相検出誤差での検出を実現するＣＤＲ回路を提供することができる。
前提技術のブラインドサンプリング型のＣＤＲ回路１０を示す図である。 ブラインドサンプリング型のＣＤＲ回路１０における位相検出誤差を示す図である。 実施の形態１のブラインドサンプリング型のＣＤＲ回路１００を示す図である。 実施の形態１のブラインドサンプリング型のＣＤＲ回路１００の動作原理を示す図である。 実施の形態１のＣＤＲ回路１００において、最小二乗法で直線を求める手法を示す図である。 実施の形態１の変形例のブラインドサンプリング型のＣＤＲ回路１００Ａを示す図である。 実施の形態２のＣＤＲ回路の一部と、波形図を示す図である。
実施の形態のブラインドサンプリング型の受信器について説明する前に、図１及び図２を用いて、前提技術によるブラインドサンプリング型のＣＤＲ（Clock and Data Recovery）回路１０について説明する。
図１は、前提技術のブラインドサンプリング型のＣＤＲ回路１０を示す図である。
ブラインドサンプリング型のＣＤＲ回路１０は、ＡＤＣ(Analog to Digital Converter)１、位相検出器（Phase Detector: PD）２、フィルタ(Filter)３、及び判定器（Decision Circuit）４を含む。
ブラインドサンプリング型のＣＤＲ回路１０は、入力信号の位相にトラッキングするのではなく、ＡＤＣ１でサンプリングした信号から位相情報を取り出し、取り出した位相情報を用いて、ＡＤＣ１でのサンプリングを行う。
ブラインドサンプリング型のＣＤＲ回路１０は、ＡＤＣ１でデジタル変換して得る出力信号の位相を位相検出器２で検出し、検出した位相信号をフィルタ３で再生して再生位相コード(Recovered phase code)を生成し、再生位相コードと、ＡＤＣ１の出力信号とに基づいて、サンプリングした信号に含まれるデータを判定器４で再生する。
判定器４の出力信号は、ＡＤＣ１の入力信号を再生した再生データ(Recovered Data)である。
ブラインドサンプリング型のＣＤＲ回路１０において、信号のゼロクロスが生じるサンプル区間（サンプリング間隔）での信号レベルの変化がＡＤＣ１の分解能よりも小さい場合には、位相検出器２の検出結果に、サンプリング間隔に等しいデッドゾーンが生じる。
図２は、ブラインドサンプリング型のＣＤＲ回路１０における位相検出誤差を示す図である。
図２（Ａ）は、ブラインドサンプリング型のＣＤＲ回路１０で１ＵＩ(Unit Interval)に２回サンプリングを行う場合の位相検出誤差を示す。ＡＤＣ１は１ビットで出力は１／０だが、ここでは１／−１で表す。１と−１の間は０（ゼロ）である。
ＡＤＣ１の入力信号は、送信器から送信され、伝送路を伝送される間に波形が鈍るため、正弦波状の信号になる。信号が０（ゼロ）の点を通過するゼロクロスの実際の位相は分からないが、２つのサンプル点で挟むことができるため、１ＵＩの間の前半又は後半のどちらにゼロクロス点が存在するかを知ることはできる。従って、位相検出誤差は０．５ＵＩｐ−ｐとなる。
図２（Ｂ）は、図２（Ａ）に比べてＡＤＣ１のサンプリング回数を２倍にした場合であり、１ＵＩに４回サンプリングを行う場合の位相検出誤差を示す。ＡＤＣ１は１ビットであり、図２（Ａ）の場合と同様である。
１ＵＩの間にサンプリングを４回行うので、位相検出誤差は図２（Ａ）の場合の半分の０．２５ＵＩｐ−ｐとなる。
図２（Ｃ）は、図２（Ａ）に比べて、ＡＤＣ１のビット数を２倍にした場合の位相検出誤差を示す。すなわち、２ビットのＡＤＣを用いて、１ＵＩに２回サンプリングを行う。
２ビットのＡＤＣ１は、＋１／２、＋３／２、−１／２、−３／２の４段階の信号レベルを判定できる。なお、＋１／２と−１／２の間が０（ゼロ）である。
２ビットのＡＤＣ１でサンプリングを行うので、位相検出誤差は図２（Ａ）の場合の半分の０．２５ＵＩｐ−ｐとなる。
以上のように、図２（Ａ）の場合よりも位相検出誤差を小さくするには、図２（Ｂ）に示すようにＡＤＣのサンプリング回数を増大させるか、又は、図２（Ｃ）に示すようにＡＤＣのビット数を増大させればよい。
しかしながら、ＡＤＣ１のサンプリング回数を増大させる場合と、ＡＤＣ１のビット数を増大させる場合には、ＡＤＣ１の周囲のアナログ回路のオーバヘッド(overhead)が大きくなる。
そこで、以下で説明する実施の形態では、オーバヘッドの増大を抑制したＣＤＲ回路を提供する。
以下、本発明のＣＤＲ回路を適用した実施の形態について説明する。
＜実施の形態１＞
図３は、実施の形態１のブラインドサンプリング型のＣＤＲ（Clock and Data Recovery）回路１００を示す図である。
実施の形態１のＣＤＲ回路１００は、入力端子１０１、出力端子１０２、ＡＤＣ(Analog to Digital Converter)１１０、位相検出器（PD (Phase Detector)）１２０、位相差出力回路１３０、フィルタ１４０、加算器１５０、判定器（Decision Circuit）１６０、位相調整回路１７０、基準位相出力部１８０、及びクロック生成器(Clock gen. (fb))１９０を含む。
なお、図３では、デジタル信号に含まれる位相情報には、＜＞を付けて示す。アナログ信号の位相には＜＞を付けずに示す。
入力端子１０１は、ＣＤＲ回路１００を含む情報処理装置等の伝送路を介して伝送される入力信号(Input signal)が入力される入力部である。ＣＤＲ回路１００は、入力端子１０１を介して、伝送路を経て伝送されるデータを受信する。入力信号(Input signal)のシンボルレート(symbol rate)はｆｂであり、位相はθｉｎである。二値変調の場合、ビットレート(bit rate)もｆｂである。なお、四値変調の場合のビットレートはｆｂ＊２になる。
出力端子１０２は、ＣＤＲ回路１００が再生した再生データ(Recovered Data)を出力する出力部である。出力端子１０２は、ＣＤＲ回路１００を含む情報処理装置等の伝送路に接続されている。
ＡＤＣ１１０は、入力端子１０１に入力されるデータをアナログデジタル変換することにより、デジタルコードの列を生成する。ＡＤＣ１１０は、位相調整回路１７０から動作クロックとして入力されるクロックＣＬＫの立ち上がり及び立ち下がりに応じて、データのデータ間隔毎に（１ＵＩ(Unit Interval)毎に）２点のサンプリングを行う。これは、図２（Ａ）に示す前提技術のＡＤＣ１と同様である。ＡＤＣ１１０によってデジタル変換された出力信号は、位相検出器１２０と判定器１６０に入力される。
位相検出器１２０は、ＡＤＣ１１０でデジタル変換されたデジタル信号の位相情報θＰＤ（ｋ）を検出する。位相情報θＰＤ（ｋ）は、ＡＤＣ１１０でデジタル変換されたデジタル信号に含まれる。位相情報θＰＤ（ｋ）は、位相検出器１２０によって検出される、入力信号に含まれる位相の実測値（測定値）である。位相検出器１２０が検出する位相情報θＰＤ（ｋ）を表すデジタル信号は、位相差出力回路１３０に入力される。
ここで、ｋは、１からＮまでの整数であり、位相調整回路１７０からＡＤＣ１１０に動作クロックとして入力されるクロックＣＬＫの１周期毎に１つずつ増大する。ｋは、Ｎまで増大すると、１に戻る。Ｎは、後述する式（３）に含まれる値である。
位相差出力回路１３０は、位相検出器１２０によって検出される位相情報θＰＤ（ｋ）から、フィルタ１４０が出力するデジタル信号に含まれる位相情報Δθと、基準位相出力部１８０が出力するデジタル信号に含まれる基準位相情報θ０（ｋ）とを減じて得る位相情報θ１（ｋ）を含むデジタル信号を出力する。位相情報θ１（ｋ）は、次式（１）で表される。
θ１（ｋ）＝θＰＤ（ｋ）−θ０（ｋ）−Δθ （１）
位相差出力回路１３０が出力する位相情報θ１（ｋ）は、フィルタ１４０に入力される。
フィルタ１４０は、クロックＣＬＫの１周期毎に位相差出力回路１３０から出力される位相情報θ１（ｋ）の集合に対して、最小二乗法による近似処理を行うことにより、位相情報Δθを含むデジタル信号を出力する。位相情報Δθは、位相検出器１２０が検出する位相情報θＰＤ（ｋ）と、加算器１５０から位相コードとして出力される位相情報θ（ｋ）との位相誤差の最小値であり、最小二乗法による近似処理によって求められる。フィルタ１４０が出力するデジタル信号に含まれる位相情報Δθは、位相差出力回路１３０と加算器１５０に入力される。なお、最小二乗法による近似処理については、後述する。
加算器１５０は、フィルタ１４０から出力される位相情報Δθと、基準位相出力部１８０から出力される基準位相情報θ０（ｋ）とを加算して、次式（２）で表される位相情報θ（ｋ）を含むデジタル信号を出力する。加算器１５０から出力される位相情報θ（ｋ）は、判定器１６０に入力される。
θ（ｋ）＝Δθ＋θ０（ｋ） （２）
位相情報θ（ｋ）は、入力端子１０１に入力される入力信号から取り出した位相コードである。
判定器１６０は、加算器１５０が出力する位相情報θ（ｋ）（位相コード）を用いてＡＤＣ１１０の出力信号を再生し、再生データを出力する。
位相調整回路１７０は、クロック生成器１９０から出力されるクロックＣＬＫ（ｆｂ）の位相を調整したクロックＣＬＫを出力する。位相調整回路１７０は、デジタル−アナログ変換を行うことにより、クロックＣＬＫ（ｆｂ）の位相信号θｃｌｋから、基準位相出力部１８０から出力される基準位相θ０（ｋ）を減じる。これにより、位相調整回路１７０から出力されるクロックＣＬＫの位相信号は、θｃｌｋ−θ０（ｋ）となる。なお、位相調整回路１７０としては、フェイズインターポレータ（phase interpolator）又は遅延制御回路（delay control circuit）を用いることができる。
クロック生成器１９０から出力されるクロックＣＬＫ（ｆｂ）の周波数はｆｂであり、入力信号の周波数ｆｂと等しい。このため、位相調整回路１７０から出力されるクロックＣＬＫの周波数ｆｃｌｋは、基準位相θ０（ｋ）が正の値を取る場合には、クロックＣＬＫ（ｆｂ）の周波数ｆｂよりも高くなる。
また、基準位相出力部１８０から出力される基準位相情報θ０（ｋ）は、周期関数であり、周期はNクロックサイクルとする。各クロックサイクルにインデックスk (k = 1, 2, ..., N) を付ける。変調前のクロックＣＬＫ（ｆｂ）の周期はTb=1/fbである。
基準位相出力部１８０は、基準位相情報θ０（ｋ）を出力する。基準位相情報θ０（ｋ）は、周期関数であり、例えば、次式（３）で表すことができる。
θ０（ｋ）＝ｋ×Δｆ×Ｔｂ （３）
ただし、式（３）にはサイクルスリップは含まれていない。サイクルスリップとはデータとクロックとの間に周波数オフセットが存在する場合に、周期的に見かけ上あるクロックサイクル内のデータ数が減少（fclk>fdata）もしくは増加(fclk<fdata)することである。
また、図６に示したΔｆは、Δｆ＝ｆｃｌｋ−ｆｂで表される。
従って、クロックＣＬＫ（ｆｂ）と等しい周波数の入力信号のデータの７ＵＩの期間と、位相調整回路１７０からＡＤＣ１１０に入力されるクロックＣＬＫの８周期分の期間（８Ｔｃｌｋ）が等しいことになる。
これは、換言すれば、次の通りである。クロック生成器１９０から出力されるクロックＣＬＫ（ｆｂ）の８周期分の期間（８Ｔ）と、クロックＣＬＫ（ｆｂ）と等しい周波数の入力信号のデータの８ＵＩの期間とは等しい。
位相調整回路１７０からＡＤＣ１１０に入力されるクロックＣＬＫの８周期分の期間（８Ｔｃｌｋ）は、クロックＣＬＫ（ｆｂ）と等しい周波数の入力信号のデータの７ＵＩの期間とが等しい。
このため、位相調整回路１７０から出力されるクロックＣＬＫの周波数ｆｃｌｋは、クロック生成器１９０から出力されるクロックＣＬＫ（ｆｂ）の周波数ｆｂの８／７倍である。すなわち、ｆｃｌｋ＝（８／７）×ｆｂである。
このように、実施の形態１では、ＡＤＣ１１０に入力するクロックＣＬＫの周波数ｆｃｌｋを変調する。
なお、基準位相出力部１８０は、位相情報θ０（ｋ）を含むデジタル信号を出力できる回路である
クロック生成器１９０は、入力信号と等しい周波数ｆｂのクロックＣＬＫ（ｆｂ）を出力する。クロック生成部１９０は、例えば、ＰＬＬ(Phase Locked Loop)である。
ここで、フィルタ１４０によって行われる、最小二乗法による近似処理について説明する。
フィルタ１４０が出力する位相情報Δθは、位相検出器１２０が検出する位相情報θＰＤ（ｋ）と、加算器１５０から位相コードとして出力される位相情報θ（ｋ）との位相誤差の最小値であり、次のような最小二乗法による近似処理によって求められる。
最小二乗法による近似処理では、加算器１５０から位相コードとして出力される位相情報θ（ｋ）と、位相検出器１２０が検出する位相情報θＰＤ（ｋ）との誤差の２乗和E(Δθ)が最小になるような位相情報Δθを求める。ここで、ｋが１からＮの周期に対してE(Δθ)は次式（４）で与えられる。
式（４）においてE(Δθ)をΔθで微分してゼロ（０）とおくと、次式（５）が得られる。
従って、位相Δθは、次式（６）がゼロ（０）でないときに、式（７）で与えられる。式（６）で表されるNedgeは、Nクロックサイクル内で観察されるデータエッジ（トランジションポイント）の数である。なお、S(k)の値は、区間kにデータエッジが入っていればS(k)=1、入っていなければS(k)=0である。
式（７）は、位相情報Δθが位相検出器１２０の出力する位相情報θPD（ｋ）と、基準位相出力部１８０から出力される基準位相情報θ０（ｋ）との差の平均値で求められることを示している。
従って、フィルタ１４０は、式（７）で表されるΔθを得るためのフィルタ処理による演算を、フィルタ１４０と位相差出力回路１３０とで構築するループで行えるように構築されていればよい。
図４は、実施の形態１のブラインドサンプリング型のＣＤＲ回路１００の動作原理を示す図である。ここでは、前提技術のブラインドサンプリング型のＣＤＲ回路１０（図１参照）との違いを説明するために、まず、図４（Ａ）、（Ｂ）を用いて、前提技術のブラインドサンプリング型のＣＤＲ回路１０の動作について説明する。実施の形態１のブラインドサンプリング型のＣＤＲ回路１００の動作については、図４（Ｃ）、（Ｄ）を用いて後に説明する。
ここで、サンプリングをｎ回行う場合にはn相クロックを使う。図４はサンプリングを２回行い、かつADCの分解能が1ビットの例である。Blind samplingでADCの分解能が１ビットの場合、PDは隣接するサンプル点の間にデータエッジがあるかどうかのみを検出する。
図４（Ａ）は、前提技術のブラインドサンプリング型のＣＤＲ回路１０の入力データとクロックを示すタイミングチャートである。図４（Ａ）には、クロックの波形の下に、クロックのＨレベルの区間をＡで示し、クロックのＬレベルの区間をＢで示す。以下、区間Ａを濃いグレーで示し、区間Ｂを薄いグレーで示す。
図４（Ａ）では、データの１ＵＩとクロックＣＬＫの１周期（Ｔｃｌｋ）は一致している。すなわち、データの周波数ｆｂとクロックＣＬＫの周波数ｆｃｌｋは等しい（ｆｂ＝ｆｃｌｋ）。このため、８ＵＩのデータは、それぞれ、８Ｔｃｌｋの期間においてサンプリングされる。
８Ｔｃｌｋのうちの最初（１番目）の区間において、データのトランジションポイントが、クロックＣＬＫの区間Ｂの中央に位置しているため、クロックの２番目から８番目のすべての周期Ｔｃｌｋにおいて、データのトランジションポイントは、区間Ｂの中央にある。
このため、８つのデータのトランジションポイントは、すべて区間Ｂに含まれる。このように８つのデータのトランジションポイントが、区間Ａ又はＢのいずれに含まれるか表すパターンを図４（Ｂ）に示す。図４（Ｂ）は、データの周波数ｆｂとクロックＣＬＫの周波数ｆｃｌｋが等しい（ｆｂ＝ｆｃｌｋ）場合に、８ＵＩのデータのトランジションポイントが表れる区間Ａ、Ｂの組み合わせを示す図である。
上述のように、８つのデータの１番目から８番目までのすべてのデータのトランジションポイントが区間Ｂに含まれる場合は、図４（Ｂ）の下段に示すように、区間Ｂが８つ並ぶことになる。
また、上述の場合とは異なり、８つのデータの１番目から８番目までのすべてのデータのトランジションポイントが区間Ａに含まれる場合は、図４（Ｂ）の上段に示すように、区間Ａが８つ並ぶことになる。
図４（Ｂ）は、８つのデータのトランジションポイントが区間Ａ又はＢのいずれに含まれるかを示す図である。データの周波数ｆｂとクロックＣＬＫの周波数ｆｃｌｋが等しい（ｆｂ＝ｆｃｌｋ）場合は、８つのデータのトランジションポイントは、すべて区間Ａ（図４（Ｂ）の上段参照）に含まれるか、すべて区間Ｂ（図４（Ｂ）の下段参照）に含まれることになる。
これに対して、実施の形態１のブラインドサンプリング型のＣＤＲ回路１００（図３参照）では、図４（Ｃ）に示すように、データの周波数ｆｂに対して、ＡＤＣに入力するクロックの位相ｆｃｌｋをデータの周波数ｆｂの１／７だけずらしている（変調している）。このため、ＡＤＣに入力されるクロックの周波数ｆｃｌｋは、ｆｃｌｋ＝（８／７）ｆｂになる。クロックの周波数ｆｃｌｋの変調分は、データの周波数ｆｂの１／７である。
ＡＤＣに入力されるクロックの周波数ｆｃｌｋを、ｆｃｌｋ＝（８／７）ｆｂにすると、図４（Ｃ）に示すように、８周期のクロックを用いて７ＵＩのデータのサンプリングが行われることになる。このため、図４（Ｃ）では、７ＵＩのデータの区間と８周期のクロックの期間が一致している。
図４（Ｃ）には、クロックＣＬＫの波形の下に、クロックＣＬＫのＨレベルの区間をＡで示し、クロックＣＬＫのＬレベルの区間をＢで示す。区間Ａは濃いグレーで示し、区間Ｂは薄いグレーで示す。
なお、図４（Ｃ）に示すデータの１ＵＩは、図４（Ａ）に示すデータの１ＵＩよりも長く示してあり、図４（Ｃ）に示すクロックＣＬＫと、図４（Ａ）に示すクロックとは同一周期で表してある。
図４（Ｃ）に示すように、データのトランジションポイントは、７ＵＩのデータのうちの１番目のデータでは、クロックＣＬＫの区間Ａの最前部に位置しており、２番目のデータ以降のトランジションポイントは、徐々に区間Ａの後方に移動している。
７ＵＩのデータのうちの５番目のデータのトランジションポイントは、区間Ｂに突入し、６番目、７番目のデータでは、区間Ｂの中で徐々に後方に移動している。
このように、図４（Ｃ）では、データのトランジションポイントがクロックＣＬＫの区間Ａ、Ｂのうちのどこかに表れる。このため、７ＵＩのデータのトランジションポイントがクロックＣＬＫの区間Ａ、Ｂに表れる位相のパターンは、図４（Ｄ）に示すように１４通り存在する。
図４（Ｄ）は、データの周波数ｆｂに対して、ＡＤＣに入力するクロックの周波数ｆｃｌｋをｆｂの１／７だけずらしている（ｆｃｌｋ＝（８／７）ｆｂ）場合に、７つのデータのトランジションポイントが表れる区間Ａ、Ｂの組み合わせを示す図である。
図４（Ｄ）の最上段に示すパターンは、７ＵＩのデータのトランジションポイントが、区間Ａ、Ａ、Ａ、Ａ、Ｂ、Ｂ、Ｂに表れた場合を示しており、これは、図４（Ｃ）に示すパターンに対応する。
図４（Ｄ）には、７ＵＩのデータのトランジションポイントがクロックＣＬＫの区間Ａ、Ｂに表れる位相の１４通りのパターンを示す。１４通りのパターンは、データのトランジションポイントが区間Ａから区間Ｂに遷移する場合の７通りのパターンと、データのトランジションポイントが区間Ｂから区間Ａに遷移する場合の７通りのパターンとの合計である。図４（Ｄ）には、パターン番号ｍ＝０〜１３の１４通りのパターンを示す。
図４（Ｄ）に示す１４通りのパターンは、データの周波数ｆｂに対して、ＡＤＣに入力するクロックの周波数ｆｃｌｋをｆｂの１／７だけずらした場合に得られる、トランジションポイントのすべてのパターンを表す。
ただし、実際には、クロックＣＬＫの位相に対して、データのトランジションポイントは任意のタイミングで発生するため、７ＵＩのデータのトランジションポイントがクロックＣＬＫの区間Ａ、Ｂに表れる位相のパターンは、図４（Ｃ）に示す１４通りのパターンうちのいずれかになる。１４通りのパターンは、説明のために、パターン番号ｎが０から１３のものを順番に並べたものである。
なお、図４（Ｃ）において、クロックＣＬＫは差動形式のクロックであってもよい。
図５は、実施の形態１のＣＤＲ回路１００において、最小二乗法で直線を求める手法を示す図である。図５（Ａ）と図５（Ｂ）には、別々のパターンのデータに対して最小二乗法による近似処理を行って得る直線θ（ｋ）を示す。
図５（Ａ）、（Ｂ）において、横軸は、クロックの周期（Ｔｃｌｋ）を単位として時間を表す。横軸に示す整数はｋである。また、縦軸は、ＵＩ単位でデータの位相(Data phase)を表す。
ここで、1UIの間にサンプリングをｎ回行う場合にはn相クロックを使う。図５はサンプリングを２回行い、かつADCの分解能が1ビットの例である。Blind samplingでADCの分解能が１ビットの場合、PD（位相検出器）は隣接するサンプル点の間にデータエッジがあるかどうかのみを検出する。
また、ここでは、ＣＤＲ回路１００の位相検出器１２０の出力θＰＤ（ｋ）は、データのトランジションポイントが区間Ａにあるときは０．２５ＵＩであり、データのトランジションポイントが区間Ｂにあるときは０．７５ＵＩであることとする。
例えば、図５（Ａ）に示すように、区間Ａでは、ｋ＝２のときにデータのトランジションポイントが得られ、区間Ｂでは、ｋ＝５、６のときにデータのトランジションポイントが得られたとする。これらのトランジションポイントを白丸（○）で示す。
この場合に、式（７）によって得られるΔθはゼロ（０）であるとすると、式（２）より、加算器１５０から出力される位相情報θ（ｋ）は基準位相情報θ０（ｋ）と等しい。すなわち、θ（ｋ）＝θ０（ｋ）が成り立つ。
従って、加算器１５０から出力される位相情報θ（ｋ）は基準位相情報θ０（ｋ）となり、判定器１６０は、加算器１５０が出力する位相情報θ（ｋ）（位相コード）として基準位相情報θ０（ｋ）を用いてＡＤＣ１１０の出力信号を再生し、再生データを出力する。すなわち、０．５ＵＩｐ−ｐよりも小さな位相検出誤差を得ることができる。
また、図５（Ｂ）に示すように、区間Ａでは、ｋ＝１、２、７のときにデータのトランジションポイントが得られ、区間Ｂでは、ｋ＝４、６のときにデータのトランジションポイントが得られたとする。これらのトランジションポイントを白丸（○）で示す。
この場合に、式（７）によって得られるΔθは０．２５ＵＩであるとすると、式（２）より、加算器１５０から出力される位相情報θ（ｋ）は、θ（ｋ）＝θ０（ｋ）＋０．２５ＵＩとなる。
従って、判定器１６０は、加算器１５０が出力する位相情報θ（ｋ）（位相コード）として、θ（ｋ）＝θ０（ｋ）＋０．２５ＵＩを用いてＡＤＣ１１０の出力信号を再生し、再生データを出力する。すなわち、０．５ＵＩｐ−ｐよりも小さな位相検出誤差を得ることができる。
以上のように、実施の形態１のＣＤＲ回路１００によれば、ＡＤＣ１１０のサンプリング回数の増大、又は、ビット数の増大のいずれも行うことなく、位相検出誤差を０．５ＵＩｐ−ｐよりも小さくすることができる。
従って、オーバヘッドの増大を抑制しつつ、より小さな位相検出誤差での検出を実現したＣＤＲ回路１００を提供することができる。
なお、以上では、ＣＤＲ回路１００が位相調整回路１７０を含む形態について説明したが、図６に示すＣＤＲ回路１００Ａのような構成であってもよい。図６は、実施の形態１の変形例のブラインドサンプリング型のＣＤＲ回路１００Ａを示す図である。
図６に示すＣＤＲ回路１００Ａは、位相調整回路１７０（図３参照）を含まず、クロック生成器１９０Ａが出力するクロックＣＬＫの周波数がｆｂ＋Δｆであり、周波数ｆｂ＋Δｆが図３に示す位相調整回路１７０が出力するクロックＣＬＫの位相信号θｃｌｋ−θ０（ｋ）に対応している。このようなクロック生成器１９０Ａを含む場合は、位相調整回路１７０（図３参照）を省略することができる。クロック生成器１９０Ａは、位相がθｃｌｋ−ｋ×Δｆ×ＴｂのクロックＣＬＫを出力する。
＜実施の形態２＞
図７は、実施の形態２のＣＤＲ回路の一部と、波形図を示す図である。
図７（Ａ）に示す位相補間器(PI: Phase Interpolator)２１０は、制御信号Ｄｉｎに応じて、入力クロックＣＬＫｉｎの位相を補間して、図７（Ｂ）に示すように、任意の位相の出力クロックＣＬＫｏｕｔを出力することができる。
この場合、位相補間器２１０は、基準位相情報θ０（ｋ）を位相差出力回路１３０と加算器１５０に入力する。また、位相補間器２１０は、基準位相情報θ０（ｋ）に応じた電圧を制御信号Ｄｉｎとして用い、クロック生成器１９０から入力されるクロックＣＬＫ（ｆｂ）を入力クロックＣＬＫｉｎとして用いて、出力クロックＣＬＫｏｕｔとしてクロックＣＬＫを出力すればよい。
以上のように、実施の形態２のＣＤＲ回路によれば、ＡＤＣ１１０のサンプリング回数の増大、又は、ビット数の増大のいずれも行うことなく、位相検出誤差を０．５ＵＩｐ−ｐよりも小さくすることができる。
従って、オーバヘッドの増大を抑制しつつ、より小さな位相検出誤差での検出を実現したＣＤＲ回路を提供することができる。
図７（Ｃ）に示すように
なお、図７（Ａ）、（Ｂ）には、三角波状の入力クロックＣＬＫｉｎと出力クロックＣＬＫｏｕｔを示したが、図７（Ｃ）に示すようなランプ波形、又は、図７（Ｄ）に示すような鋸波形の信号を入力クロックＣＬＫｉｎと出力クロックＣＬＫｏｕｔとして用いてもよい。
以上、本発明の例示的な実施の形態のＣＤＲ回路１００について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
以上の実施の形態に関し、さらに以下の付記を開示する。
（付記１）
動作クロックに応じて、入力信号をＡＤ変換するＡＤコンバータと、
前記入力信号と等しい第１周波数の第１クロックに、前記第１クロックの変調に用いる第１位相を加算して得る第２周波数の第２クロックを前記動作クロックとして前記ＡＤコンバータに入力する位相調整部と、
前記ＡＤコンバータの出力信号に含まれる位相を検出する位相検出器と、
前記位相検出器によって検出される第２位相と、前記第１位相と、自己が出力する第３位相とに基づいてフィルタ処理を行い、前記第３位相を求めるフィルタと、
前記フィルタによって求められる前記第３位相と、前記第１位相とを加算して第４位相を求める加算器と、
前記加算器によって求められる前記第４位相を用いて、前記ＡＤコンバータの出力信号から再生データを求める判定器と
を含み、
前記フィルタ処理は、前記第２位相と前記第４位相との位相誤差を最小にする前記第３位相を求める処理である、ＣＤＲ回路。
（付記２）
動作クロックに応じて、入力信号をＡＤ変換するＡＤコンバータと、
前記入力信号と等しい第１周波数の第１クロックに、前記第１クロックの変調に用いる第１位相を加算して得る第２周波数の第２クロックを前記動作クロックとして前記ＡＤコンバータに入力するクロック生成部と、
前記ＡＤコンバータの出力信号に含まれる位相を検出する位相検出器と、
前記位相検出器によって検出される第２位相と、前記第１位相と、自己が出力する第３位相とに基づいてフィルタ処理を行い、前記第３位相を求めるフィルタと、
前記フィルタによって求められる前記第３位相と、前記第１位相とを加算して第４位相を求める加算器と、
前記加算器によって求められる前記第４位相を用いて、前記ＡＤコンバータの出力信号から再生データを求める判定器と
を含み、
前記フィルタ処理は、前記第２位相と前記第４位相との位相誤差を最小にする前記第３位相を求める処理である、ＣＤＲ回路。
（付記３）
前記第１位相は、周期関数で表される位相である、付記１又は２記載のＣＤＲ回路。
（付記４）
前記第１位相は、前記第１クロックの周期毎に線形的に変化する、付記３記載のＣＤＲ回路。
（付記５）
前記第１位相の信号を出力する位相信号出力部をさらに含む、付記１乃至４のいずれか一項記載のＣＤＲ回路。
（付記６）
前記加算器と前記位相信号出力部は、位相補間器によって実現される、付記５記載のＣＤＲ回路。
（付記７）
前記位相検出器と前記フィルタとの間に設けられ、前記第２位相から、前記第１位相及び前記第３位相を減算して得る位相差を前記フィルタに入力する、位相差検出部をさらに含む、付記１乃至６のいずれか一項記載のＣＤＲ回路。
１００ ＣＤＲ回路
１０１ 入力端子
１０２ 出力端子
１１０ ＡＤＣ
１２０ 位相検出器
１３０ 位相差出力回路
１４０ フィルタ
１５０ 加算器
１６０ 判定器
１７０ 加算器
１８０ 基準位相出力部
１９０ クロック生成器
２１０ 位相補間器

Claims (6)

  1. 動作クロックに応じて、入力信号をＡＤ変換するＡＤコンバータと、
    前記入力信号のシンボルレートと等しい第１周波数の第１クロックに、前記第１クロックの変調に用いる第１位相を加算して得る、前記第１周波数よりも高い第２周波数の第２クロックを前記動作クロックとして前記ＡＤコンバータに入力する位相調整部と、
    前記ＡＤコンバータの出力信号に含まれる位相を検出する位相検出器と、
    前記位相検出器によって検出される第２位相と、前記第１位相と、自己が出力する第３位相とに基づいてフィルタ処理を行い、前記第３位相を求めるフィルタと、
    前記フィルタによって求められる前記第３位相と、前記第１位相とを加算して第４位相を求める加算器と、
    前記加算器によって求められる前記第４位相を用いて、前記ＡＤコンバータの出力信号から再生データを求める判定器と
    を含み、
    前記フィルタ処理は、前記第２位相と前記第４位相との位相誤差を最小にする前記第３位相を求める処理である、ＣＤＲ回路。
  2. 動作クロックに応じて、入力信号をＡＤ変換するＡＤコンバータと、
    前記入力信号のシンボルレートと等しい第１周波数の第１クロックに、前記第１クロックの変調に用いる第１位相を加算して得る、前記第１周波数よりも高い第２周波数の第２クロックを前記動作クロックとして前記ＡＤコンバータに入力するクロック生成部と、
    前記ＡＤコンバータの出力信号に含まれる位相を検出する位相検出器と、
    前記位相検出器によって検出される第２位相と、前記第１位相と、自己が出力する第３位相とに基づいてフィルタ処理を行い、前記第３位相を求めるフィルタと、
    前記フィルタによって求められる前記第３位相と、前記第１位相とを加算して第４位相を求める加算器と、
    前記加算器によって求められる前記第４位相を用いて、前記ＡＤコンバータの出力信号から再生データを求める判定器と
    を含み、
    前記フィルタ処理は、前記第２位相と前記第４位相との位相誤差を最小にする前記第３位相を求める処理である、ＣＤＲ回路。
  3. 前記第１位相は、周期関数で表される位相である、請求項１又は２記載のＣＤＲ回路。
  4. 前記第１位相は、前記第１クロックの周期毎に線形的に変化する、請求項３記載のＣＤＲ回路。
  5. 前記第１位相の信号を出力する位相信号出力部をさらに含む、請求項１乃至４のいずれか一項記載のＣＤＲ回路。
  6. 前記位相検出器と前記フィルタとの間に設けられ、前記第２位相から、前記第１位相及び前記第３位相を減算して得る位相差を前記フィルタに入力する、位相差検出部をさらに含む、請求項１乃至５のいずれか一項記載のＣＤＲ回路。
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