JP6244722B2 - Cdr回路 - Google Patents
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Description
回路に関する。
図3は、実施の形態1のブラインドサンプリング型のCDR(Clock and Data Recovery)回路100を示す図である。
θ1(k)=θPD(k)−θ0(k)−Δθ (1)
位相差出力回路130が出力する位相情報θ1(k)は、フィルタ140に入力される。
θ(k)=Δθ+θ0(k) (2)
位相情報θ(k)は、入力端子101に入力される入力信号から取り出した位相コードである。
θ0(k)=k×Δf×Tb (3)
ただし、式(3)にはサイクルスリップは含まれていない。サイクルスリップとはデータとクロックとの間に周波数オフセットが存在する場合に、周期的に見かけ上あるクロックサイクル内のデータ数が減少(fclk>fdata)もしくは増加(fclk<fdata)することである。
クロック生成器190は、入力信号と等しい周波数fbのクロックCLK(fb)を出力する。クロック生成部190は、例えば、PLL(Phase Locked Loop)である。
図7は、実施の形態2のCDR回路の一部と、波形図を示す図である。
なお、図7(A)、(B)には、三角波状の入力クロックCLKinと出力クロックCLKoutを示したが、図7(C)に示すようなランプ波形、又は、図7(D)に示すような鋸波形の信号を入力クロックCLKinと出力クロックCLKoutとして用いてもよい。
以上の実施の形態に関し、さらに以下の付記を開示する。
(付記1)
動作クロックに応じて、入力信号をAD変換するADコンバータと、
前記入力信号と等しい第1周波数の第1クロックに、前記第1クロックの変調に用いる第1位相を加算して得る第2周波数の第2クロックを前記動作クロックとして前記ADコンバータに入力する位相調整部と、
前記ADコンバータの出力信号に含まれる位相を検出する位相検出器と、
前記位相検出器によって検出される第2位相と、前記第1位相と、自己が出力する第3位相とに基づいてフィルタ処理を行い、前記第3位相を求めるフィルタと、
前記フィルタによって求められる前記第3位相と、前記第1位相とを加算して第4位相を求める加算器と、
前記加算器によって求められる前記第4位相を用いて、前記ADコンバータの出力信号から再生データを求める判定器と
を含み、
前記フィルタ処理は、前記第2位相と前記第4位相との位相誤差を最小にする前記第3位相を求める処理である、CDR回路。
(付記2)
動作クロックに応じて、入力信号をAD変換するADコンバータと、
前記入力信号と等しい第1周波数の第1クロックに、前記第1クロックの変調に用いる第1位相を加算して得る第2周波数の第2クロックを前記動作クロックとして前記ADコンバータに入力するクロック生成部と、
前記ADコンバータの出力信号に含まれる位相を検出する位相検出器と、
前記位相検出器によって検出される第2位相と、前記第1位相と、自己が出力する第3位相とに基づいてフィルタ処理を行い、前記第3位相を求めるフィルタと、
前記フィルタによって求められる前記第3位相と、前記第1位相とを加算して第4位相を求める加算器と、
前記加算器によって求められる前記第4位相を用いて、前記ADコンバータの出力信号から再生データを求める判定器と
を含み、
前記フィルタ処理は、前記第2位相と前記第4位相との位相誤差を最小にする前記第3位相を求める処理である、CDR回路。
(付記3)
前記第1位相は、周期関数で表される位相である、付記1又は2記載のCDR回路。
(付記4)
前記第1位相は、前記第1クロックの周期毎に線形的に変化する、付記3記載のCDR回路。
(付記5)
前記第1位相の信号を出力する位相信号出力部をさらに含む、付記1乃至4のいずれか一項記載のCDR回路。
(付記6)
前記加算器と前記位相信号出力部は、位相補間器によって実現される、付記5記載のCDR回路。
(付記7)
前記位相検出器と前記フィルタとの間に設けられ、前記第2位相から、前記第1位相及び前記第3位相を減算して得る位相差を前記フィルタに入力する、位相差検出部をさらに含む、付記1乃至6のいずれか一項記載のCDR回路。
101 入力端子
102 出力端子
110 ADC
120 位相検出器
130 位相差出力回路
140 フィルタ
150 加算器
160 判定器
170 加算器
180 基準位相出力部
190 クロック生成器
210 位相補間器
Claims (6)
- 動作クロックに応じて、入力信号をAD変換するADコンバータと、
前記入力信号のシンボルレートと等しい第1周波数の第1クロックに、前記第1クロックの変調に用いる第1位相を加算して得る、前記第1周波数よりも高い第2周波数の第2クロックを前記動作クロックとして前記ADコンバータに入力する位相調整部と、
前記ADコンバータの出力信号に含まれる位相を検出する位相検出器と、
前記位相検出器によって検出される第2位相と、前記第1位相と、自己が出力する第3位相とに基づいてフィルタ処理を行い、前記第3位相を求めるフィルタと、
前記フィルタによって求められる前記第3位相と、前記第1位相とを加算して第4位相を求める加算器と、
前記加算器によって求められる前記第4位相を用いて、前記ADコンバータの出力信号から再生データを求める判定器と
を含み、
前記フィルタ処理は、前記第2位相と前記第4位相との位相誤差を最小にする前記第3位相を求める処理である、CDR回路。 - 動作クロックに応じて、入力信号をAD変換するADコンバータと、
前記入力信号のシンボルレートと等しい第1周波数の第1クロックに、前記第1クロックの変調に用いる第1位相を加算して得る、前記第1周波数よりも高い第2周波数の第2クロックを前記動作クロックとして前記ADコンバータに入力するクロック生成部と、
前記ADコンバータの出力信号に含まれる位相を検出する位相検出器と、
前記位相検出器によって検出される第2位相と、前記第1位相と、自己が出力する第3位相とに基づいてフィルタ処理を行い、前記第3位相を求めるフィルタと、
前記フィルタによって求められる前記第3位相と、前記第1位相とを加算して第4位相を求める加算器と、
前記加算器によって求められる前記第4位相を用いて、前記ADコンバータの出力信号から再生データを求める判定器と
を含み、
前記フィルタ処理は、前記第2位相と前記第4位相との位相誤差を最小にする前記第3位相を求める処理である、CDR回路。 - 前記第1位相は、周期関数で表される位相である、請求項1又は2記載のCDR回路。
- 前記第1位相は、前記第1クロックの周期毎に線形的に変化する、請求項3記載のCDR回路。
- 前記第1位相の信号を出力する位相信号出力部をさらに含む、請求項1乃至4のいずれか一項記載のCDR回路。
- 前記位相検出器と前記フィルタとの間に設けられ、前記第2位相から、前記第1位相及び前記第3位相を減算して得る位相差を前記フィルタに入力する、位相差検出部をさらに含む、請求項1乃至5のいずれか一項記載のCDR回路。
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