JP5510265B2 - データ判定回路、受信器およびデータ判定方法 - Google Patents

Description

本発明は、データの論理を判定するデータ判定回路、およびデータ判定回路を有する受信器に関する。

一般に、データ列が伝送路を介して伝送されるとき、データ列を表すアナログデータ信号の波形は歪み、アイパターンの開口度は小さくなる。アイパターンの開口度が小さくなると、データの論理が誤って判定されるおそれがある。アイパターンの開口度は、データの論理を判定するための閾値を変えることで求められる（例えば、特許文献１参照。）。データの論理を誤って判定することを防止するために、データ列のパターンの傾向に応じて、データの振幅を制御し、アイパターンの開口度を大きくする手法が知られている(例えば、特許文献２参照。）。また、アナログデータ信号をオーバーサンプルすることでデジタルコードを生成し、デジタルコードの符号の変化パターンに基づいて、元のデータの論理を判定する手法が知られている（例えば、特許文献３参照。）。

特開平８−１８１６３８号公報 特開２００５−１３０１７２号公報 特開２０１０−１３０３６６号公報

例えば、論理０のデータが続くデータ列中に論理１のデータが現れるとき、符号間干渉（ISI：Inter-Symbol Interference）等によりアイパターンの開口度は小さくなり、論理１（孤立パルス）は判定し難くなる。孤立パルスを確実に検出するためには、符号間干渉を低減するための等価回路等を付加する必要があり、データ判定回路の回路規模が大きくなる。

本発明の一形態では、データ判定回路は、２値データのデータ列を表すアナログデータ信号をオーバーサンプルすることにより生成されるデジタルコードを順に受け、２値データの論理０に対応する負のデジタルコードが連続するときに増加値を示す閾値信号を出力し、２値データの論理１に対応する正のデジタルコードが連続するときに減少値を示す閾値信号を出力し、負のデジタルコードと正のデジタルコードがランダムに現れるときにゼロを示す閾値信号を出力する閾値判定部と、デジタルコードに閾値信号が示す値を加えて補正デジタルコードを生成し、連続する複数の補正デジタルコードのうち、中央の補正デジタルコードの符号が他の補正デジタルコードの符号と異なるときに、中央の補正デジタルコードを孤立パルスとして検出する孤立パルス判定部と、連続するデジタルコードの符号の遷移に基づいて、２値データの論理を求めるバイナリ判定部と、孤立パルスが検出されるときに、孤立パルス判定部から供給される孤立パルスの論理を２値データの論理として出力し、孤立パルスが検出されないときに、バイナリ判定部により求められた２値データの論理を出力するデータ選択部とを備えている。

デジタルコードの符号が連続するときにデジタルコードの値を増加または減少することで、孤立パルスを確実に検出できる。これにより、簡易な回路で孤立パルスを検出でき、データ判定回路の回路規模を小さくできる。

一実施形態におけるデータ判定回路の例を示している。 別の実施形態におけるデータ判定回路の例を示している。 アナログデータ信号により表される２値データとデジタルコードとの関係を示している。 図２に示した閾値判定部の例を示している。 図２に示した孤立パルス判定部の例を示している。 図５に示したパルス検出器の例を示している。 図５に示した孤立パルス判定部の動作の例を示している。 図５に示した孤立パルス判定部の動作の別の例を示している。 図２に示した位相検出部の例を示している。 図９に示したサブ位相検出器の例を示している。 図１０に示したサブ位相検出器により検出される位相の例を示している。 図１０に示したサブ位相検出器の動作の例を示している。 図２に示した位相フィルタの例を示している。 図２に示したバイナリ判定部の例を示している。 図１４に示したバイナリ判定部の動作の例を示している。 図２に示したデータ選択部の例を示している。 デジタルコードがサンプルされる前のアナログデータ信号のアイパターンのシミュレーション波形の例を示している。 図２に示したデータ判定回路のジッタ耐性のシミュレーション波形の例を示している。 別の実施形態における閾値判定部の例を示している。 別の実施形態における閾値判定部の例を示している。 別の実施形態における閾値判定部の例を示している。 別の実施形態におけるデータ判定回路の例を示している。 別の実施形態におけるデータ判定回路の例を示している。 図２３に示した孤立パルス判定部の例を示している。 図２４に示したパルス検出器の例を示している。 図２３に示したデータ判定回路の動作の例を示している。 別の孤立パルス判定部の動作の例を示している。 上述したデータ判定回路が搭載される受信器の例を示している。

以下、図面を用いて実施形態を説明する。

図１は、一実施形態におけるデータ判定回路ＤＤＣの例を示している。データ判定回路ＤＤＣは、閾値判定部１、孤立パルス判定部２、バイナリ判定部３およびデータ選択部４を有している。閾値判定部１、孤立パルス判定部２およびバイナリ判定部３に供給されるｍビット（例えば、５ビット）のデジタルコードＤｉは、２値データのデータ列を表すアナログデータ信号をオーバーサンプルすることにより生成され、離散的なデジタル値を示す。データ列は、送信器からＮＲＺ（Non-Return to Zero）符号を用いて送信される。例えば、データ信号Ｄｉのサンプリングレートは、２値のデータ列のデータレートの２倍である。データ判定回路ＤＤＣは、ブラインドＣＤＲ（Clock and Data Recovery）の手法を用いてデータ列の論理を判定する。例えば、デジタルコードＤｉは、最上位ビットが”０”のとき負の値として扱われ、最上位ビットが”１”のとき正の値として扱われる。負のデジタルコードＤｉは、２値データの論理０に対応し、正のデジタルコードＤｉは、２値データの論理１に対応する。

閾値判定部１は、デジタルコードＤｉを順に受け、負のデジタルコードＤｉが連続するときに増加値を示す閾値信号ＶＴＨを出力する。閾値判定部１は、正のデジタルコードが連続するときに減少値を示す閾値信号ＶＴＨを出力する。閾値判定部１は、負のデジタルコードと正のデジタルコードがランダムに現れるときにゼロを示す閾値信号ＶＴＨを出力する。

孤立パルス判定部２は、加算器２ａおよびパルス検出器２ｂを有している。加算器２ａは、デジタルコードＤｉに閾値信号ＶＴＨが示す値を加えて補正デジタルコードＣＤｉを生成する。閾値信号ＶＴＨが増加値を示すとき、補正デジタルコードＣＤｉの値は、デジタルコードＤｉの値より大きくなる。閾値信号ＶＴＨが減少値を示すとき、補正デジタルコードＣＤｉの値は、デジタルコードＤｉの値より小さくなる。閾値信号ＶＴＨがゼロを示すとき、補正デジタルコードＣＤｉの値は、デジタルコードＤｉの値に等しい。

パルス検出器２ｂは、例えば、連続する３つの補正デジタルコードＣＤｉ１、ＣＤｉ２、ＣＤｉ３のうち、中央の補正デジタルコードＣＤｉ２の符号が他の補正デジタルコードＣＤｉ１、ＣＤｉ３の符号と異なるときに、中央の補正デジタルコードＣＤｉ２を孤立パルスとして検出し、孤立パルス検出信号ＰＬＳを出力する。孤立パルスは、補正デジタルコードＣＤｉ１、ＣＤｉ２、ＣＤｉ３の最上位ビットを比較することで、容易に検出できる。

バイナリ判定部３は、例えば、連続する３つのデジタルコードＤｉの符号の遷移に基づいて、アナログデータ信号が示す２値データの論理を求め、選択データＳＥＬＤとして出力する。データ選択部４は、孤立パルス判定部２から孤立パルス検出信号ＰＬＳが出力されるとき、検出された孤立パルスの論理を２値データの論理と判定し、出力データＤＯＵＴして出力する。データ選択部４は、孤立パルス判定部２から孤立パルス検出信号ＰＬＳが出力されないとき、すなわち、孤立パルスが検出されないとき、バイナリ判定部３により求められた選択データＳＥＬＤの論理を２値データの論理と判定し、出力データＤＯＵＴして出力する。

例えば、論理０のデータが続くデータ列中に論理１のデータが現れるとき（論理１の孤立パルス）、論理１のデータを示すデジタルコードＤｉの値は、論理１が連続するデータ列を示すデジタルコードＤｉの値より小さくなりやすい。同様に、論理１のデータが続くデータ列中に論理０のデータが現れるとき（論理０の孤立パルス）、論理０のデータを示すデジタルコードＤｉの値は、論理０が連続するデータ列を示すデジタルコードＤｉの値より大きくなりやすい。このとき、アイパターンの開口度は小さくなり、データ列の論理を誤って検出しやすい。

この実施形態では、デジタルコードＤｉの値に増加値または減少値を加えて、補正デジタルコードＣＤｉを生成することで、アイパターンの見かけの開口度を大きくでき、補正デジタルコードＣＤｉにより孤立パルスを確実に検出できる。例えば、デジタルコードＤｉが５ビット（３２通り）で表されるとき、増加値は”＋３”であり、減少値は”−３”である。

このように、デジタルコードＤｉの符号が連続することによりアイパターンの開口度が小さくなるときにも、デジタルコードＤｉの値を増加または減少することで、簡易な回路で孤立パルスを確実に検出でき、データの論理の判定ミスを削減できる。このため、アナログデータ信号やデジタルコードＤｉの符号間干渉を低減するための等価回路等が不要になり、あるいは、複雑な等価回路が不要になる。この結果、データ判定回路ＤＤＣの回路規模およびデータ判定回路ＤＤＣが搭載される受信器等の回路規模を小さくでき、消費電力を削減できる。

図２は、別の実施形態におけるデータ判定回路ＤＤＣの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。

この実施形態のデータ判定回路ＤＤＣは、閾値判定部１０、孤立パルス判定部２０、位相検出部３０、バイナリ判定部４０、判定タイミング生成部５０およびデータ選択部６０を有している。閾値判定部１０、孤立パルス判定部２０、位相検出部３０およびバイナリ判定部４０に供給されるｍビット（例えば、５ビット）のデジタルコードＤｉは、２値データのデータ列を表すアナログデータ信号をオーバーサンプルすることにより生成され、離散的なデジタル値を示す。例えば、デジタルコードＤｉは、アナログデータ信号をＡＤ変換器によりデジタル値に変換することで生成される。

例えば、デジタルコードＤｉのサンプリングレートは、２値データのデータ列のデータレートの２倍である。換言すれば、アナログデータ信号により表される２値データの間隔が１ＵＩ（ユニットインターバル）のとき、デジタルコードＤｉの間隔は、０．５ＵＩである。アナログデータ信号により表される２値データとデジタルコードＤｉとの関係は、図３に示す。デジタルコードＤｉは、最上位ビットが”０”のとき負の値として扱われ、最上位ビットが”１”のとき正の値として扱われる。

閾値判定部１０は、所定数の負のデジタルコードＤｉを連続して受けるときに、デジタルコードＤｉを増加するための閾値信号ＶＴＨを出力し、所定数の正のデジタルコードＤｉを連続して受けるときに、デジタルコードＤｉを減少するための閾値信号ＶＴＨを出力する。閾値判定部１０の例は、図４に示す。以下の説明では、閾値信号ＶＴＨの値を閾値ＶＴＨとも称する。デジタルコードＤｉにおいて、同じ符号が連続するときに、デジタルコードＤｉの値を増加または減少することで、孤立パルスを判定し易くできる。

ここで、孤立パルスは、連続する負のデジタルコードＤｉ中に現れる１つの正のデジタルコードＤｉ、または連続する正のデジタルコードＤｉ中に現れる１つの負のデジタルコードＤｉを示す。負の値を”０”で表し、正の値を”１”で表すとき、例えば、デジタルコードＤｉの列”０１０００”、”００１００”、”０００１０”に含まれる”１”およびデジタルコードＤｉの列”１０１１１”、”１１０１１”、”１１１０１”に含まれる”０”は、孤立パルスである。

孤立パルス判定部２０は、閾値ＶＴＨに応じてデジタルコードＤｉを増加または減少し、順に供給される複数のデジタルコードＤｉの正負を判定する。孤立パルス判定部２０は、正負を判定した複数のデジタルコードＤｉ中に孤立パルスが含まれるとき、孤立パルスの位置に応じて孤立パルス検出信号ＦＰＬＳ、ＭＰＬＳ、ＢＰＬＳのいずれかを出力し、孤立パルスの符号を示すパルス中央値ＦＰＣＶ、ＭＰＣＶ、ＢＰＣＶを出力する。パルス中央値ＦＰＣＶ、ＭＰＣＶ、ＢＰＣＶは、孤立パルス検出信号ＦＰＬＳ、ＭＰＬＳ、ＢＰＬＳにそれぞれ対応して出力される。孤立パルス判定部２０の例は、図５および図６に示す。

位相検出部３０は、デジタルコードＤｉを受け、隣接する２つのデジタルコードＤｉの符号が正から負、または負から正に変わるとき、２つのデジタルコードＤｉを結ぶ線分の符号が変わる位置（位相）を求め、クロス位置信号ＰＩＮＳＴとして出力する。以下の説明では、クロス位置信号ＰＩＮＳＴが示す位置（位相）は、クロス位置ＰＩＮＳＴとも称する。クロス位置ＰＩＮＳＴの例は、図３に示す。位相検出器３０の例は、図９および図１０に示す。

判定タイミング生成部５０は、位相フィルタ５１０および加算器５２０を有している。位相フィルタ５１０は、位相検出部３０から順に出力されるクロス位置ＰＩＮＳＴの平均を求め、平均クロス位置信号ＰＡＶとして出力する。以下の説明では、平均クロス位置信号ＰＡＶが示す平均値は、平均クロス位置ＰＡＶとも称する。平均クロス位置ＰＡＶは、連続する２つの２値データ（”０”、”１”または”１”、”０”）を示す位置のほぼ真ん中（境界）を示す。位相フィルタ５１０の例は、図１１に示す。

加算器５２０は、２値データの境界を示す平均クロス位置ＰＡＶに０．５ＵＩを加え、アナログデータ信号により表される２値データの中心位置（推定値）を示す推定位置信号ＰＰＩＣＫを出力する。推定位置信号ＰＰＩＣＫは、アナログデータ信号により表される２値データの中心位置を示し、２値データの論理を判定するためのタイミングを示す。以下の説明では、推定位置信号ＰＰＩＣＫが示すデータの中心位置は、推定位置ＰＰＩＣＫとも称する。推定位置ＰＰＩＣＫの例は、図３に示す。

バイナリ判定部４０は、１ＵＩの範囲に含まれる３つのデジタルコードＤｉを受け、位相検出部３０からのクロス位置信号ＰＩＮＳＴと判定タイミング生成部５０からの推定位置信号ＰＰＩＣＫとに基づいて、１ＵＩ毎にアナログデータ信号により表される２値データの論理を判定する。バイナリ判定部４０は、判定した２値データの論理を選択データＳＥＬＤとして出力する。バイナリ判定部４０の例は、図１４に示す。

データ選択部６０は、孤立パルス検出信号ＦＰＬＳ、ＭＰＬＳ、ＢＰＬＳが出力されないとき、バイナリ判定部４０からの選択データＳＥＬＤを選択し、出力データＤＯＵＴとして出力する。データ選択部６０は、孤立パルス検出信号ＦＰＬＳ、ＭＰＬＳ、ＢＰＬＳのいずれかが出力されるときに、対応するパルス中央値（ＦＰＣＶ、ＭＰＣＶ、ＢＰＣＶのいずれか）を選択し、出力データＤＯＵＴとして出力する。データ選択部６０の例は、図１６に示す。

図３は、アナログデータ信号により表される２値データとデジタルコードＤｉとの関係を示している。アナログデータ信号は太い曲線で示し、デジタルコードＤｉは白丸で示している。上述したように、データ信号Ｄｉのサンプリングレートは、２値のデータ列のデータレートの２倍である。このため、アナログデータ信号により表される２値データの間隔が１ＵＩのとき、デジタルコードＤｉの間隔は０．５ＵＩである。そして、１ＵＩの範囲に３つのデジタルコードＤｉが含まれる。換言すれば、１ＵＩの境界のデジタルコードＤｉは、隣接する２つのＵＩにより共有される。

特に限定されないが、データ信号Ｄｉは、アナログデータ信号の電圧レベルを３２通りで示すために５ビットを有する。図３の縦軸の２進数は、３２値のうち偶数のみを示している。デジタルコードＤｉは、最上位ビットが論理０の１６通りの正の値と、最上位ビットが論理１の１６通りの負の値とで表される。なお、以下の説明では、正のデジタルコードＤｉを”０”で表し、負のデジタルコードＤｉを”１”と表すときがある。

図２に示した位相検出部３０により生成されるクロス位置信号ＰＩＮＳＴは、例えば３ビットであり、クロス位置ＰＩＮＳＴは、１ＵＩを８等分した位相領域のいずれかを示す。クロス位置ＰＩＮＳＴの平均を示す平均クロス位置信号ＰＡＶは、クロス位置ＰＩＮＳＴと同様に３ビットである。推定位置ＰＰＩＣＫは、クロス位置ＰＩＮＳＴに０．５ＵＩ（２進数で”１００”）を加えて求められる。推定位置信号ＰＰＩＣＫは、例えば３ビットであり、各１ＵＩの開始点からの位置を、１／８ＵＩ単位で表す。

データ判定回路ＤＤＣは、各１ＵＩに含まれる３つのデジタルコードＤｉからアナログデータ信号が示す２値データの論理を示すデジタルコードＤｉを求める（図３（Ａ））。そして、データ判定回路ＤＤＣは、求めたデジタルコードＤｉの最上位ビットをアナログデータ信号が示す２値データの論理と判定し、出力データＤＯＵＴとして出力する（図３（Ｂ））。なお、図３は、閾値ＶＴＨが”０”に設定されている例を示しており、デジタルコードＤｉの最上位ビットの値が、そのまま論理の判定に使用される。

図４は、図２に示した閾値判定部１０の例を示している。閾値判定部１０は、符号判定部ＳＩＧＮ、ｎ個の保持部ＦＦおよび閾値制御部１１０を有している。”ｎ”は２以上の整数である。閾値制御部１１０は、ＮＯＲ回路、ＡＮＤ回路およびセレクタ１２０を有している。符号判定部ＳＩＧＮは、デジタルコードＤｉの符号を求め、最上位ビットＭＳＢとして出力する。最上位ビットＭＳＢは、デジタルコードＤｉの符号を示し、”０”のとき負であり、”１”のとき正である。このため、符号判定部ＳＩＧＮは、デジタルコードＤｉの最上位ビットＭＳＢを保持部ＦＦに出力すればよい。符号判定部ＳＩＧＮから出力される最上位ビットＭＳＢは、直列に接続された保持部ＦＦに順に保持される。例えば、保持部ＦＦは、フリップフロップ回路により形成される。なお、符号判定部ＳＩＧＮおよび保持部ＦＦは、閾値判定部１０の外部に形成されてもよい。

ＮＯＲ回路は、ｎ個の保持部ＦＦの出力が全て”０”のとき、選択信号ＳＥＬ０を論理１に活性化する。選択信号ＳＥＬ０の活性化は、ｎ個の連続するデジタルコードＤｉの符号が全て負であることを示す。ＡＮＤ回路は、ｎ個の保持部ＦＦの出力が全て”１”のとき、選択信号ＳＥＬ１を論理１に活性化する。選択信号ＳＥＬ１の活性化は、ｎ個の連続するデジタルコードＤｉの符号が全て正であることを示す。ｎ個の保持部ＦＦの出力が”１”および”０”を両方含むとき、選択信号ＳＥＬ０、ＳＥＬ１はともに論理０に非活性化される。

セレクタ１２０は、選択信号ＳＥＬ１の論理値を上位ビットとして受け、選択信号ＳＥＬ０の論理値を下位ビットとして受け、受けた２ビットの値に対応する入力端子で受ける値を閾値ＶＴＨとして出力する。なお、選択信号ＳＥＬ０、ＳＥＬ１がともに活性化されることはないため、入力端子１１は選択されない。

例えば、選択信号ＳＥＬ０が活性化されているときに、入力端子０１が選択され、値”＋ＶＴＨ”が閾値ＶＴＨとして出力される。選択信号ＳＥＬ１が活性化されているときに、入力端子１０が選択され、値”−ＶＴＨ”が閾値ＶＴＨとして出力される。選択信号ＳＥＬ０、ＳＥＬ１はともに非活性化されているときに、入力端子００が選択され、”０”の閾値ＶＴＨが出力される。この例では、閾値信号ＶＴＨは３ビットである。値”＋ＶＴＨ”は、後述するように、デジタルコードＤｉを増加させて補正デジタルコードＣＤｉを生成するための増加値であり、例えば”＋３”である。値”−ＶＴＨ”は、後述するように、デジタルコードＤｉを減少させて補正デジタルコードＣＤｉを生成するための減少値であり、例えば”−３”である。

図５は、図２に示した孤立パルス判定部２０の例を示している。孤立パルス判定部２０は、加算器２１０、符号判定部ＳＩＧＮ、５つの保持部ＦＦおよび３つのパルス検出器２２０、２３０、２４０を有している。例えば、保持部ＦＦはフリップフロップ回路により形成される。

加算器２１０は、デジタルコードＤｉに閾値ＶＴＨを加えて補正デジタルコードＣＤｉを生成し、生成した補正デジタルコードＣＤｉを符号判定部ＳＩＧＮに出力する。ここで、デジタルコードＤｉに加算される閾値ＶＴＨは、加算器２１０で受けるデジタルコードＤｉより前に生成される複数のデジタルコードＤｉを用いて生成される。

符号判定部ＳＩＧＮは、補正デジタルコードＣＤｉの符号を出力する。符号判定部ＳＩＧＮから出力される符号は、直列に接続された保持部ＦＦに順に保持され、補正デジタルコードＣＤｉの符号ビット値ＳＢ１、ＳＢ２、ＳＢ３、ＳＢ４、ＳＢ５として順に出力される。

パルス検出器２２０は、符号ビット値ＳＢ１−ＳＢ３を受け、符号ビット値ＳＢ１−ＳＢ３が孤立パルスを含むとき（”０１０”または”１０１”）、孤立パルス検出信号ＦＰＬＳを論理１に活性化する。符号ビット値ＳＢ１−ＳＢ３が孤立パルスでないとき、孤立パルス検出信号ＦＰＬＳは、論理０に保持される。パルス検出器２３０は、符号ビット値ＳＢ２−ＳＢ４を受け、符号ビット値ＳＢ２−ＳＢ４が孤立パルスのとき、孤立パルス検出信号ＭＰＬＳを論理１に活性化する。符号ビット値ＳＢ２−ＳＢ４が孤立パルスでないとき、孤立パルス検出信号ＭＰＬＳは、論理０に保持される。パルス検出器２４０は、符号ビット値ＳＢ３−ＳＢ５を受け、符号ビット値ＳＢ３−ＳＢ５が孤立パルスのとき、孤立パルス検出信号ＢＰＬＳを論理１に活性化する。符号ビット値ＳＢ３−ＳＢ５が孤立パルスでないとき、孤立パルス検出信号ＢＰＬＳは、論理０に保持される。

なお、符号ビット値ＳＢ２、ＳＢ３、ＳＢ４は、孤立パルスの中央値を示すパルス中央値ＦＰＣＶ、ＭＰＣＶ、ＢＰＣＶとして出力される。パルス検出器２２０、２３０、２４０の例は、図６に示す。孤立パルス判定部２０の動作は、図７および図８に示す。

図６は、図５に示したパルス検出器２２０、２３０、２４０の例を示している。パルス検出器２２０は、２つのＡＮＤ回路２２１、２２２とＡＮＤ回路２２１、２２２の出力を受けるＯＲ回路２２３とを有している。ＡＮＤ回路２２１は、符号ビット値ＳＢ１、ＳＢ３の反転論理と、符号ビット値ＳＢ２とを受け、孤立パルスパターン”０１０”を検出する。ＡＮＤ回路２２２は、符号ビット値ＳＢ１、ＳＢ３と符号ビット値ＳＢ２の反転論理とを受け、孤立パルスパターン”１０１”を検出する。そして、ＯＲ回路２２４は、符号ビット値ＭＳＢ２が孤立パルスのとき、孤立パルス検出信号ＦＰＬＳを論理１に活性化する。

パルス検出器２３０は、２つのＡＮＤ回路２３１、２３２とＡＮＤ回路２３１、２３２の出力を受けるＯＲ回路２３３とを有している。パルス検出器２４０は、２つのＡＮＤ回路２４１、２４２とＡＮＤ回路２４１、２４２の出力を受けるＯＲ回路２４３とを有している。パルス検出器２３０、２４０は、入力される信号および出力される信号が異なることを除き、パルス検出器２２０と同じ回路である。

図７は、図５に示した孤立パルス判定部２０の動作の例を示している。図７は、閾値ＶＴＨが”０”のときの動作を示している。太い実線はアナログデータ信号を示し、白丸はデジタルコードＤｉを示している。実際には、アナログデータ信号の波形は曲線であるが、ここでは、説明を簡潔にするために直線で表している。

閾値ＶＴＨが”０”のとき、図５に示した加算器２１０は、デジタルコードＤｉを補正デジタルコードＣＤｉとして出力する。このため、符号ビット値ＳＢ１−ＳＢ５は、デジタルコードＤｉの最上位ビットの値に等しい。各符号ビット値ＳＢ１−ＳＢ５は、デジタルコードＤｉが負（−）のときに”０”を示し、デジタルコードＤｉが正（＋）のときに”１”を示す。データ判定回路ＤＤＣが３つのデジタルコードＤｉ２、Ｄｉ３、Ｄｉ４に基づいてアナログデータ信号に表される２値データの論理を判定するとき、孤立パルス判定部２０は、前後のデジタルコードＤｉ１、Ｄｉ５を含めたデジタルコードＤ１−Ｄｉ５に対応する５つの符号ビット値ＳＢ１−ＳＢ５を用いて孤立パルスを検出する。

図７（Ａ）、（Ｄ）では、孤立パルス判定部２０は、符号ビット値ＳＢ２に対応するデジタルコードＤｉ２が孤立パルスであることを検出し、孤立パルス検出信号ＦＰＬＳを論理１に設定する。図７（Ｂ）、（Ｅ）では、孤立パルス判定部２０は、符号ビット値ＳＢ３に対応するデジタルコードＤｉ３が孤立パルスであることを検出し、孤立パルス検出信号ＭＰＬＳを論理１に設定する。図７（Ｃ）、（Ｆ）では、孤立パルス判定部２０は、符号ビット値ＳＢ４に対応するデジタルコードＤｉ４が孤立パルスであることを検出し、孤立パルス検出信号ＢＰＬＳを論理１に設定する。

図７に示した例では、アイパターンの開口度が０．５ＵＩ以上であるため、孤立パルスは確実に検出される。例えば、アイパターンの開口度は、アナログデータ信号の符号が正である期間、またはアナログデータ信号の符号が負である期間で表される。図７では、アイパターンの開口度は、負の値と正の値の境界であるゼロ点（０）とアナログデータ信号の波形とで形成される三角形の底辺の長さで表されている。

図８は、図５に示した孤立パルス判定部２０の動作の別の例を示している。図７と同じ動作については、詳細な説明は省略する。図８は、閾値ＶＴＨが”−３”または”＋３”のときの動作を示している。太い実線はアナログデータ信号を示し、白丸はデジタルコードＤｉを示している。黒丸はデジタルコードＣＤｉに閾値ＶＴＨを加えた補正デジタルコードＣＤｉを示し、太い破線は補正デジタルコードＣＤｉに対応する見かけのアナログデータ信号を示している。

例えば、符号間干渉(ＩＳＩ：Inter-Symbol Interference）によりアイパターンの開口度が０．５ＵＩより小さくなると、孤立パルス判定部２０は、孤立パルスを検出できなくなる。これを防止するために、図４に示した閾値判定部１０は、同じ符号のデジタルコードＤｉが所定数連続で発生するときに、アイパターンの開口度を大きくするために、閾値ＶＴＨを変更する。

負のデジタルコードＤｉが連続するときに、閾値ＶＴＨは”＋３”に設定される。図５に示した加算器２１０は、デジタルコードＤｉに”＋３”を加えて補正デジタルコードＣＤｉを生成する。これにより、図８（Ａ）、（Ｂ）、（Ｃ）に示すように、負のデジタルコードＤｉ２（または、Ｄｉ３、ＤＩ４）から正の補正デジタルコードＣＤｉ２（または、ＣＤｉ３、ＣＤｉ４）が生成され、アイパターンの見かけの開口度は大きくなる。そして、図７（Ａ）、（Ｂ）、（Ｃ）と同様に孤立パルスが検出可能になる。

一方、正のデジタルコードＤｉが連続するときに、閾値ＶＴＨの値は”−３”に設定される。加算器２１０は、デジタルコードＤｉに”−３”を加えて補正デジタルコードＣＤｉを生成する。これにより、図８（Ｄ）、（Ｅ）、（Ｆ）に示すように、正のデジタルコードＤｉ２（または、Ｄｉ３、ＤＩ４）から負の補正デジタルコードＣＤｉ２（または、ＣＤｉ３、ＣＤｉ４）が生成され、アイパターンの開口度は大きくなる。そして、図７（Ｄ）、（Ｅ）、（Ｆ）と同様に孤立パルスが検出可能になる。

図９は、図２に示した位相検出部３０の例を示している。位相検出器３０は、３つの保持部ＦＦ、２つのサブ位相検出器３１０、３２０、加算器３３０およびセレクタ３４０を有している。例えば、保持部ＦＦは、フリップフロップ回路により形成されている。保持部ＦＦは、直列に接続されており、５ビットのデジタルコードＤｉを順に保持し、デジタルコードＤｉＡ、ＤｉＢ、ＤｉＣとして出力する。

サブ位相検出器３１０は、デジタルコードＤｉＡ、ＤｉＢの符号が異なるとき、遷移信号ＴＲＡＮ１を出力し、デジタルコードＤｉＡ、ＤｉＢを結ぶ線分とゼロ点が交差するゼロクロス点の位相を求め、求めた位相を位相信号Ｕ１として出力する。同様に、サブ位相検出器３２０は、デジタルコードＤｉＢ、ＤｉＣの符号が異なるとき、遷移信号ＴＲＡＮ２を出力し、デジタルコードＤｉＢ、ＤｉＣを結ぶ線分とゼロ点が交差するゼロクロス点の位相を求め、求めた位相を位相信号Ｕ２として出力する。

なお、位相信号Ｕ１は、１ＵＩ内に含まれるデジタルコードＤｉＡ、ＤｉＢ、ＤｉＣのうち、最も時刻の早いデジタルコードＤｉＡの位置を基準とする相対位相を示す。位相信号Ｕ２は、１ＵＩ内の中央に位置するデジタルコードＤｉＢの位置を基準とする相対位相を示す。

例えば、位相信号Ｕ１、Ｕ２は、３ビットであり、０．５ＵＩを４等分した４つの領域のいずれにゼロクロス点が含まれるかを示す。各位相信号Ｕ１、Ｕ２が２進数で”０００”のとき、ゼロクロス点は０ＵＩから０．１２５ＵＩの間にある。各位相信号Ｕ１、Ｕ２が２進数で”００１”のとき、ゼロクロス点は０．１２５ＵＩから０．２５ＵＩの間にある。各位相信号Ｕ１、Ｕ２が２進数で”０１０”のとき、ゼロクロス点は０．２５ＵＩから０．３７５ＵＩの間にある。各位相信号Ｕ１、Ｕ２が２進数で”０１１”のとき、ゼロクロス点は０．３７５ＵＩから０．５ＵＩの間にある。

加算器３３０は、位相信号Ｕ２に０．５ＵＩ（２進数で”１００”）を加え、位相信号Ｕ２０として出力する。具体的には、位相信号Ｕ２０は、２進数で”１００”、”１０１”、”１１０”、”１１１”のいずれかである。位相信号Ｕ２０は、１ＵＩの開始点であるデジタルコードＤｉＡの位置を基準とするときに、ゼロクロス点が０．５ＵＩから０．６２５ＵＩの間、０．６２５ＵＩから０．７５ＵＩの間、０．７５ＵＩから０．８７５ＵＩの間、０．８７５ＵＩから１ＵＩの間のいずれかにあることを示す。すなわち、加算器３３０から出力される位相信号Ｕ２０は、デジタルコードＤｉＡの位置を基準とする相対位相を示す。

セレクタＳＥＬは、遷移信号ＴＲＡＮ１を受けているときに、位相信号Ｕ１をクロス位置信号ＰＩＮＳＴとして出力する。セレクタＳＥＬは、遷移信号ＴＲＡＮ２を受けているときに、位相信号Ｕ２をクロス位置信号ＰＩＮＳＴとして出力する。

図１０は、図９に示したサブ位相検出器３１０の例を示している。サブ位相検出器３１０は、結合器３１２およびクロス位置検出器３１４を有している。なお、図９に示したサブ位相検出部３２０は、デジタルコードＤｉＡ、ＤｉＢの代わりにデジタルコードＤｉＢ、ＤｉＣを受け、位相信号Ｕ１および遷移信号ＴＲＡＮ１の代わりに位相信号Ｕ２および遷移信号ＴＲＡＮ２を出力することを除き、サブ位相検出部３１０と同じ回路である。

結合器３１２は、乗算器ＭＵＬ１、ＭＵＬ２および加減算器ＡＤＤ１、ＡＤＤ２、ＡＤＤ３、ＡＤＤ４を有している。図１０では、説明を分かりやすくするために、デジタルコードＤｉＡ、ＤｉＢの値をそれぞれ”Ａ”、”Ｂ”としている。乗算器ＭＵＬ１は、デジタルコードＤｉＡの値を４倍して”４Ａ”を出力する。乗算器ＭＵＬ２は、デジタルコードＤｉＢの値を４倍して”４Ｂ”を出力する。

加減算器ＡＤＤ１は、デジタルコードＤｉＡからデジタルコードＤｉＢを減じて”Ａ−Ｂ”を出力する。加減算器ＡＤＤ２は、値”４Ａ”から”Ａ−Ｂ”を減じて”３Ａ＋Ｂ”を出力する。加減算器ＡＤＤ３は、値”Ａ”に値”Ｂ”を加えて”Ａ＋Ｂ”を出力する。加減算器ＡＤＤ４は、値”Ａ−Ｂ”に値”４Ｂ”を加えて”Ａ＋３Ｂ”を出力する。

クロス位置検出器３１４は、結合器３１２から出力される値に基づいて、位相信号Ｕ１および遷移信号ＴＲＡＮ１を生成する。クロス位置検出器３１４の動作は、図１１および図１２に示す。

図１１は、図１０に示したサブ位相検出器３１０により検出される位相の例を示している。図中の丸印を付けた”Ａ”、”Ｂ”は、図１０に示したデジタルコードＤｉＡ、ＤｉＢの値である。なお、”Ａ”、”Ｂ”を図９に示したサブ位相検出器３２０に供給されるデジタルコードＤｉＢ、ＤｉＣの値とすることで、図１１は、サブ位相検出器３２０の動作を示す。

”Ａ”と”Ｂ”を結ぶ線分における０．２５ＵＩの値は、値”Ａ”と”Ｂ”の平均値”（Ａ＋Ｂ）／２”である。”Ａ”と”Ｂ”を結ぶ線分における０．１２５ＵＩの値は、値”Ａ”と”（Ａ＋Ｂ）／２”の平均値”（３Ａ＋Ｂ）／２”である。”Ａ”と”Ｂ”を結ぶ線分における０．３７５ＵＩの値は、値”（Ａ＋Ｂ）／２”と”Ｂ”の平均値”（Ａ＋３Ｂ）／２”である。値”（Ａ＋Ｂ）／２”、”（３Ａ＋Ｂ）／２”、”（Ａ＋３Ｂ）／２”は、図１０に示した結合器３１２が出力する値”（Ａ＋Ｂ）”、”３Ａ＋Ｂ”、”Ａ＋３Ｂ”をそれぞれ１ビット下位側にシフトすることで求められる。

以上に基づいて、図１０に示したクロス位置検出器３１４は、値”Ａ”が負、値”Ｂ”が正で、値”（３Ａ＋Ｂ）／２”が正のとき、ゼロクロス点が０ＵＩと０．１２５ＵＩの間にあると判定し、位相信号Ｕ１を２進数で”０００”に設定する（図１１（ａ））。クロス位置検出器３１４は、値”Ａ”が負、値”Ｂ”が正で、値”（３Ａ＋Ｂ）／２”が負、かつ値”（Ａ＋Ｂ）／２”が正のとき、ゼロクロス点は０．１２５ＵＩと０．２５ＵＩの間にあると判定し、位相信号Ｕ１を２進数で”００１”に設定する（図１１（ｂ））。

クロス位置検出器３１４は、値”Ａ”が負、値”Ｂ”が正で、かつ値”（Ａ＋Ｂ）／２”が負、かつ値”（Ａ＋３Ｂ）／２”が正のとき、ゼロクロス点は０．２５ＵＩと０．３７５ＵＩの間にあると判定し、位相信号Ｕ１を２進数で”０１０”に設定する（図１１（ｃ））。クロス位置検出器３１４は、値”Ａ”が負、値”Ｂ”が正で、値”（Ａ＋３Ｂ）／２”が負のとき、ゼロクロス点は０．３７５ＵＩと０．５ＵＩの間にあると判定し、位相信号Ｕ１を２進数で”０１１”に設定する（図１１（ｄ））。

クロス位置検出器３１４は、値”Ａ”が正、値”Ｂ”が負で、値”（３Ａ＋Ｂ）／２”が負のとき、ゼロクロス点は０ＵＩと０．１２５ＵＩの間にあると判定し、位相信号Ｕ１を２進数で”０００”に設定する（図１１（ｅ））。クロス位置検出器３１４は、値”Ａ”が正、値”Ｂ”が負で、値”（３Ａ＋Ｂ）／２”が正、かつ値”（Ａ＋Ｂ）／２”が負のとき、ゼロクロス点は０．１２５ＵＩと０．２５ＵＩの間にあると判定し、位相信号Ｕ１を２進数で”００１”に設定する（図１１（ｆ））。

クロス位置検出器３１４は、値”Ａ”が正、値”Ｂ”が負で、かつ値”（Ａ＋Ｂ）／２”が正、かつ値”（Ａ＋３Ｂ）／２”が負のとき、ゼロクロス点は０．２５ＵＩと０．３７５ＵＩの間にあると判定し、位相信号Ｕ１を２進数で”０１０”に設定する（図１１（ｇ））。クロス位置検出器３１４は、値”Ａ”が正、値”Ｂ”が負で、値”（Ａ＋３Ｂ）／２”が正のとき、ゼロクロス点は０．３７５ＵＩと０．５ＵＩの間にあると判定し、位相信号Ｕ１を２進数で”０１１”に設定する（図１１（ｈ））。

図１２は、図１０に示したサブ位相検出器３１０の動作の例を示している。ゼロクロス点が存在するときの動作、すなわち、デジタルコードＤｉＡ、ＤｉＢの符号が異なるときの動作は、図１１の説明と同様である。サブ位相検出器３１０は、ゼロクロス点が存在するとき、位相信号Ｕ１の出力とともに遷移信号ＴＲＡＮ１を論理１に活性化する。

デジタルコードＤｉＡ、ＤｉＢの符号が同じとき、ゼロクロス点は存在しない。このため、サブ位相検出器３１０は、遷移信号ＴＲＡＮ１を論理０に非活性化する。遷移信号ＴＲＡＮ１が論理０のとき、位相信号Ｕ１の値は無効にされる。図１２に示す動作は、デジタルコードＤｉＡ、ＤｉＢ、位相信号Ｕ１および遷移信号ＴＲＡＮ１をデジタルコードＤｉＢ、ＤｉＣ、位相信号Ｕ２および遷移信号ＴＲＡＮ２に置き換えることで、図９に示したサブ位相検出器３２０の動作を示す。

図１３は、図２に示した位相フィルタ５１０の例を示している。位相フィルタ５１０は、増幅器５１１、５１２および積分器５１４、５１６を有している。増幅器５１１は、クロス位置信号ＰＩＮＳＴの値を利得Ｋ１で増幅して出力する。増幅器５１２は、増幅器５１１の出力を利得Ｋ２で増幅して出力する。

積分器５１４は、増幅器５１２の出力を積分し、積分結果を積分器５１６に出力する。積分器５１６は、増幅器５１１の出力および積分器５１６の出力を積分し、積分結果を平均クロス位置信号ＰＡＶとして出力する。各積分器５１４、５１６の出力は、自身にフィードバックされる。以上より、位相フィルタ５１０は、クロス位置ＰＩＮＳＴの値を平均した平均クロス位置ＰＡＶを生成する。

図１４は、図２に示したバイナリ判定部４０の例を示している。バイナリ判定部４０は、符号判定部ＳＩＧＮ、３つの保持部ＦＦ、排他的論理和回路４１０、４１２、４１４、比較器４２０、４２２、ＡＮＤ回路４３０、ＯＲ回路４３２およびセレクタ４４０、４４２、４４４を有している。例えば、保持部ＦＦは、フリップフロップ回路により形成されている。

符号判定部ＳＩＧＮは、デジタルコードＤｉの符号を判定し、符号ビット値ＭＳＢとして出力する。なお、デジタルコードＤｉの符号は、最上位ビットにより表されるため、例えば、符号判定部ＳＩＧＮは、デジタルコードＤｉの最上位ビットＭＳＢを出力すればよい。

保持部ＦＦは、符号判定部ＳＩＧＮから供給される符号ＭＳＢを順に保持し、符号ビット値ＭＳＢ２、ＭＳＢ３、ＭＳＢ４として出力する。なお、符号ビット値ＭＳＢ２、ＭＳＢ３、ＭＳＢ４は、図７および図８に示した３つのデジタルコードＤｉ２、Ｄｉ３、Ｄｉ４の符号を示す。そして、バイナリ判定部４０は、１ＵＩ内のアナログデータ信号が示す２値データの論理を判定する、
排他的論理和回路４１０は、符号ビット値ＭＳＢ２、ＭＳＢ３が同じとき、すなわち、デジタルコードＤｉ２、Ｄｉ３の符号が同じとき、論理０を出力する。排他的論理和回路４１０は、符号ビット値ＭＳＢ２、ＭＳＢ３が異なるとき、すなわち、デジタルコードＤｉ２、Ｄｉ３の符号が異なるとき、論理１を出力する。排他的論理和回路４１２は、符号ビット値ＭＳＢ３、ＭＳＢ４が同じとき、すなわち、デジタルコードＤｉ３、Ｄｉ４の符号が同じとき、論理０を出力する。排他的論理和回路４１２は、符号ビット値ＭＳＢ３、ＭＳＢ４が異なるとき、すなわち、デジタルコードＤｉ３、Ｄｉ４の符号が異なるとき、論理１を出力する。

排他的論理和回路４１４は、排他的論理和回路４１０、４１２から出力される論理が同じとき論理０を出力する。すなわち、排他的論理和回路４１４は、デジタルコードＤｉ２、Ｄｉ３、Ｄｉ４の符号が同じとき、あるいは、デジタルコードＤｉ３の符号がデジタルコードＤｉ２、Ｄｉ４の符号と異なるとき、論理０を出力する。また、排他的論理和回路４１４は、排他的論理和回路４１０、４１２から出力される論理が異なるとき論理１を出力する。すなわち、排他的論理和回路４１４は、デジタルコードＤｉ２の符号がデジタルコードＤｉ３、Ｄｉ４の符号と異なるとき、あるいは、デジタルコードＤｉ４の符号がデジタルコードＤｉ２、Ｄｉ４の符号と異なるとき、論理１を出力する。

比較器４２０は、クロス位置信号ＰＩＮＳＴの値が推定位置信号ＰＰＩＣＫの値より大きいとき論理１を出力し、クロス位置信号ＰＩＮＳＴの値が推定位置信号ＰＰＩＣＫの値より小さいとき論理０を出力する。比較器４２２は、推定位置信号ＰＰＩＣＫの値が０．５ＵＩ（２進数で”１００”）より小さいときに論理１を出力し、推定位置信号ＰＰＩＣＫの値が０．５ＵＩより大きいときに論理０を出力する。

ＡＮＤ回路４３０は、排他的論理和回路４１４の出力および比較器４２０の出力がともに論理１のとき、セレクタ４４０によりビット値ＭＳＢ１を選択するために論理１を出力する。ＡＮＤ回路４３０は、排他的論理和回路４１４の出力または比較器４２０の出力のいずれかが論理０のとき、セレクタ４４０によりビット値ＭＳＢ２を選択するために論理０を出力する。

ＯＲ回路４３２は、排他的論理和回路４１４の出力が論理０または比較器４２０の出力が論理１のとき、セレクタ４４２によりビット値ＭＳＢ２を選択するために論理１を出力する。ＯＲ回路４３２は、排他的論理和回路４１４の出力が論理１および比較器４２０の出力が論理０のとき、セレクタ４４２によりビット値ＭＳＢ３を選択するために論理０を出力する。

セレクタ４４０は、ＡＮＤ回路４３０から出力される論理に応じて、符号ビット値ＭＳＢ２、ＭＳＢ３のいずれかを選択し、セレクタ４４４に出力する。セレクタ４４２は、ＯＲ回路４３２から出力される論理に応じて、符号ビット値ＭＳＢ３、ＭＳＢ４のいずれかを選択し、セレクタ４４４に出力する。

セレクタ４４４は、比較器４２０の出力が論理１のとき、すなわち、推定位置ＰＰＩＣＫが０．５ＵＩより小さいときに、セレクタ４４０を介して供給される符号ビット値ＭＳＢ２またはＭＳＢ３を選択データＳＥＬＤとして出力する。セレクタ４４４は、比較器４２０の出力が論理０のとき、すなわち、推定位置ＰＰＩＣＫが０．５ＵＩより大きいときに、セレクタ４４２を介して供給される符号ビット値ＭＳＢ３またはＭＳＢ４を選択データＳＥＬＤとして出力する。

図１５は、図１４に示したバイナリ判定部４０の動作の例を示している。図１５（Ａ）では、クロス位置ＰＩＮＳＴは０．５ＵＩより小さく、符号ビット値ＭＳＢ２は符号ビット値ＭＳＢ３、ＭＳＢ４と異なる。このとき、図１４に示した排他的論理和回路４１４は論理１を出力する。推定位置ＰＰＩＣＫがクロス位置ＰＩＮＳＴの前にあるとき、符号ビット値ＭＳＢ２が選択データＳＥＬＤとして出力される（図１５（ａ））。推定位置ＰＰＩＣＫがクロス位置ＰＩＮＳＴの後ろにあり、かつ０．５ＵＩより小さいとき、符号ビット値ＭＳＢ３が選択データＳＥＬＤとして出力される（図１５（ｂ））。推定位置ＰＰＩＣＫが０．５ＵＩより大きいとき、符号ビット値ＭＳＢ４が選択データＳＥＬＤとして出力される（図１５（ｃ））。

図１５（Ｂ）では、推定位置ＰＰＩＣＫは０．５ＵＩより大きく、符号ビット値ＭＳＢ４は符号ビット値ＭＳＢ２、ＭＳＢ３と異なる。このとき、排他的論理和回路４１４は論理１を出力する。推定位置ＰＰＩＣＫが０．５ＵＩより小さいとき、符号ビット値ＭＳＢ２が選択データＳＥＬＤとして出力される（図１５（ｄ））。推定位置ＰＰＩＣＫが０．５ＵＩより大きく、かつクロス位置ＰＩＮＳＴの前にあるとき、符号ビット値ＭＳＢ３が選択データＳＥＬＤとして出力される（図１５（ｅ））。推定位置ＰＰＩＣＫがクロス位置ＰＩＮＳＴの後ろにあるとき、符号ビット値ＭＳＢ４が選択データＳＥＬＤとして出力される（図１５（ｆ））。

図１５（Ｃ）では、符号ビット値ＭＳＢ２、ＭＳＢ３、ＭＳＢ４は互いに同じである。このとき、排他的論理和回路４１４は論理０を出力し、セレクタ４４０の０入力とセレクタ４４２の１入力が常に選択される。そして、推定位置ＰＰＩＣＫに拘わらず、符号ビット値ＭＳＢ３が選択データＳＥＬＤとして常に出力される（図１５（ｇ））。

図１５（Ｄ）では、符号ビット値ＭＳＢ３は符号ビット値ＭＳＢ２、ＭＳＢ４と異なる。このとき、排他的論理和回路４１４は、論理０を出力する。このため、図１５（Ｃ）と同様に、符号ビット値ＭＳＢ３が選択データＳＥＬＤとして常に出力される（図１５（ｈ））。

図１６は、図２に示したデータ選択部６０の例を示している。データ選択部６０は、ＯＲ回路６１０、ＮＯＲ回路６１２、セレクタ６２０、比較器６３０およびインバータ６４０を有している。セレクタ６２０は、ＡＮＤ回路６２１、６２２、６２３、６２４およびＯＲ回路６２５を有している。

ＯＲ回路６１０は、孤立パルス検出信号ＦＰＬＳ、ＢＰＬＳのいずれかが論理１に活性化されているとき、ＡＮＤ回路６２１、６２３に論理１を出力する。ＮＯＲ回路６１２は、孤立パルス検出信号ＦＰＬＳ、ＭＰＬＳ、ＢＰＬＳのいずれかが論理１に活性化されているとき、ＡＮＤ回路６２４を無効にするために論理０を出力する。比較器６３０は、推定位置信号ＰＰＩＣＫの値が０．５ＵＩより大きいときに論理１を出力し、推定位置信号ＰＰＩＣＫの値が０．５ＵＩより小さいときに論理０を出力する。

ＡＮＤ回路６２１は、ＯＲ回路６１０およびインバータ６４０が論理１を出力しているときに、パルス中央値ＦＰＣＶの論理をＯＲ回路６２５に出力する。すなわち、孤立パルス検出信号ＦＰＬＳ、ＢＰＬＳのいずれかが活性化され、推定位置信号ＰＰＩＣＫの値が０．５ＵＩより小さいときに、パルス中央値ＦＰＣＶが選択される。ＡＮＤ回路６２２は、孤立パルス検出信号ＭＰＬＳが活性化されているときに、パルス中央値ＭＰＣＶの論理をＯＲ回路６２５に出力する。

ＡＮＤ回路６２３は、ＯＲ回路６１０および比較器６３０が論理１を出力しているときに、パルス中央値ＢＰＣＶの論理をＯＲ回路６２５に出力する。すなわち、孤立パルス検出信号ＦＰＬＳ、ＢＰＬＳのいずれかが活性化され、推定位置信号ＰＰＩＣＫの値が０．５ＵＩより大きいときに、パルス中央値ＢＰＣＶが選択される。

ＡＮＤ回路６２４は、孤立パルス検出信号ＦＰＬＳ、ＭＰＬＳ、ＢＰＬＳのいずれかが活性化されているとき、すなわち、孤立パルスが検出されるとき、選択データＳＥＬＤのＯＲ回路６２５への供給を禁止する。ＡＮＤ回路６２４は、全ての孤立パルス検出信号ＦＰＬＳ、ＭＰＬＳ、ＢＰＬＳが非活性化されているとき、すなわち、孤立パルスが検出されないとき、選択データＳＥＬＤをＯＲ回路６２５に供給する。なお、図１５（Ｄ）に示したデータパターンは、孤立パルス判定部２０により孤立パルスとしても検出される。このため、ＡＮＤ回路６２４は、選択データＳＥＬＤのＯＲ回路６２５への供給を禁止する。ＯＲ回路６２５は、ＡＮＤ回路６２１、６２２、６２３、６２４から受けるパルス中央値ＦＰＣＶ、ＭＰＣＶ、ＢＰＣＶまたは選択データＳＥＬＤのいずれかを出力データＤＯＵＴとして出力する。

図１７は、デジタルコードＤｉがサンプルされる前のアナログデータ信号のアイパターンのシミュレーション波形の例を示している。例えば、アナログデータ信号は、周波数が５ＧＨｚであり、振幅が１．６Ｖであり、１２ｄＢのチャネルロスがあるとする。太い実線で示した波形は、孤立パルスパターン（”０１０”）の例である。

閾値判定部１０を用いずに孤立パルスを判定するとき、すなわち、図５に示した孤立パルス判定部２０において、デジタルコードＤｉに閾値信号ＶＴＨを加えないとき、太い実線で示した波形のアイパターンの開口度は０．４ＵＩである。このとき、孤立パルスは検出できない。これに対して、閾値判定部１０を用いて、閾値信号ＶＴＨが、例えば”＋２”（０．１Ｖ）に設定されるとき、アイパターンの開口度を等価的に０．８ＵＩと見なすことができる。これにより、孤立パルス判定部２０により、孤立パルスを確実に検出できる。

図１８は、図２に示したデータ判定回路ＤＤＣのジッタ耐性のシミュレーション波形の例を示している。閾値判定部１０を有するデータ判定回路ＤＤＣは、図１７に示したように、孤立パルスを確実に検出できるため、データの判定ミスを減少できる。この結果、ジッタ量（実線）を制限値ＭＡＳＫ（一点鎖線）より大きくでき、閾値判定部１０を持たない従来のデータ判定回路（破線）に比べてジッタ耐性を向上できる。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、閾値信号ＶＴＨを用いて補正デジタルコードＣＤｉを生成することにより、図８に示したように、デジタルコードＤｉ１−Ｄｉ５が全て負または全て正のときにも、孤立パルスを検出できる。換言すれば、図１７に示したように、アイパターンの開口度が０．５ＵＩより小さいときにも、孤立パルスを確実に検出できる。

図１９は、別の実施形態における閾値判定部１０Ａの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明は省略する。閾値判定部１０Ａを搭載するデータ判定回路ＤＤＣは、図４に示した閾値判定部１０の代わりに閾値判定部１０Ａを有していることを除き、図２に示したデータ判定回路ＤＤＣと同様である。

閾値判定部１０Ａは、ｎ個の保持部ＦＦおよび平均化部１１０Ａを有している。”ｎ”は２以上の整数である。平均化部１１０Ａは、加算器１２０Ａおよび乗算器１３０Ａを有している。例えば、保持部ＦＦは、フリップフロップ回路により形成されている。保持部ＦＦは、直列に接続されており、ｍビットのデジタルコードＤｉ（例えば、５ビット）を順に保持する。加算器１２０Ａは、保持部ＦＦから出力されるデジタルコードＤｉを加算し、加算結果を乗算器１３０Ａに出力する。例えば、加算結果のビット数は、”ｍ＋（ｎ−１）”である。

乗算器１３０Ａは、加算結果をＧ倍（−ｋ／ｎ倍）し、閾値信号ＶＴＨとして出力する。加算結果を１／ｎ倍することで、デジタルコードＤｉの平均値が求められる。閾値信号ＶＴＨは、平均値に係数ｋを乗じることで生成される。例えば、係数ｋが１／８のとき、乗算器１３０Ａは、デジタルコードＤｉの平均値を−１／８倍し、閾値ＶＴＨとして出力する。閾値ＶＴＨをデジタルコードＤｉの平均値をＧ倍することにより生成することで、デジタルコードＤｉの推移に合わせて、連続的に変化する閾値ＶＴＨを生成できる。これにより、孤立パルスをより確実に検出でき、データの判定ミスを減少できる。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。

図２０は、別の実施形態における閾値判定部１０Ｂの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明は省略する。閾値判定部１０Ｂを搭載するデータ判定回路ＤＤＣは、図４に示した閾値判定部１０の代わりに閾値判定部１０Ｂを有していることを除き、図２に示したデータ判定回路ＤＤＣと同様である。

閾値判定部１０Ｂは、ｎ個の保持部ＦＦ、各保持部ＦＦの出力に接続されたｎ個の乗算器１３１Ｂ、１３２Ｂ、１３３Ｂ、１３４Ｂおよび加算器１２０Ｂを有している。”ｎ”は２以上の整数である。例えば、保持部ＦＦは、フリップフロップ回路により形成されている。保持部ＦＦは、直列に接続されており、ｍビットのデジタルコードＤｉ（例えば、５ビット）を順に保持する。

乗算器１３１Ｂは、対応する保持部ＦＦから出力される値をＧ１倍（−ｋ１／ｎ倍）し、乗算結果を加算器１２０Ｂに出力する。乗算器１３２Ｂは、対応する保持部ＦＦから出力される値をＧ２倍（−ｋ２／ｎ倍）し、乗算結果を加算器１２０Ｂに出力する。乗算器１３３Ｂは、対応する保持部ＦＦから出力される値をＧ３倍（−ｋ３／ｎ倍）し、乗算結果を加算器１２０Ｂに出力する。乗算器１３４Ｂは、対応する保持部ＦＦから出力される値をＧ４倍（−ｋ４／ｎ倍）し、乗算結果を加算器１２０Ｂに出力する。例えば、係数ｋ１、ｋ２、ｋ３、ｋ４の大きさは、ｋ１＞ｋ２＞ｋ３＞ｋ４である。これにより、相対的に新しいデジタルコードＤｉの重み付けを大きくでき、相対的に古いデジタルコードＤｉの重み付けを小さくできる。

加算器１２０Ｂは、乗算器１３１Ｂ、１３２Ｂ、１３３Ｂ、１３４Ｂからの出力値を加算し、加算結果を閾値ＶＴＨとして出力する。この実施形態では、新しいデジタルコードＤｉほど、閾値ＶＴＨの値を求めるときの影響を大きくできる。この結果、孤立パルスをより確実に検出でき、データの判定ミスを減少できる。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。

図２１は、別の実施形態における閾値判定部１０Ｃの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明は省略する。閾値判定部１０Ｃを搭載するデータ判定回路ＤＤＣは、図４に示した閾値判定部１０の代わりに閾値判定部１０Ｃを有していることを除き、図２に示したデータ判定回路ＤＤＣと同様である。

閾値判定部１０Ｃは、積分器１１０Ｃおよび乗算器１３０Ｃを有している。積分器１１０Ｃは、加算器１２０Ｃおよび保持部ＦＦを有している。例えば、保持部ＦＦは、フリップフロップ回路により形成されている。加算器１２０Ｃは、ｍビットのデジタルコードＤｉと、保持部ＦＦに保持された前回のデジタルコードＤｉとを加算し、加算結果を保持部ＦＦに出力する。乗算器１３０Ｃは、保持部ＦＦから出力されるデジタルコードＤｉの積算値をＧａ倍（例えば、−１／８倍）し、閾値ＶＴＨとして出力する。図２１に示した閾値判定部１０Ｃは、古いデジタルコードＤｉの影響が閾値ＶＴＨの値に含まれることを除き、図１９に示した閾値判定部１０Ａと同様に動作する。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。

図２２は、別の実施形態におけるデータ判定回路ＤＤＣの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明は省略する。この実施形態のデータ判定回路ＤＤＣは、図２に示した孤立パルス判定部２０の代わりに、孤立パルス判定部２０Ｄおよびデコーダ７０Ｄを有している。孤立パルス判定部２０Ｄは、３つの孤立パルス生成部２０１Ｄ、２０２Ｄ、２０３Ｄおよびパルス選択部８０Ｄを有している。データ判定回路ＤＤＣのその他の構成は、図２と同様である。なお、データ判定回路ＤＤＣは、図４に示した閾値判定部１０の代わりに、図１９、図２０、図２１に示した閾値判定部１０Ａ、１０Ｂ、１０Ｃのいずれかを有していてもよい。

孤立パルス生成部２０１Ｄは、図５に示した孤立パルス判定部２０の加算器２１０に閾値ＶＴＨではなく、固定値”＋ＶＴＨ”を供給することを除き、孤立パルス判定部２０と同様の回路である。すなわち、孤立パルス生成部２０１Ｄは、デジタルコードＣＤｉに固定値”＋ＶＴＨ”を加えて補正デジタルコードＣＤｉを生成する。固定値”＋ＶＴＨ”は、図４の”＋ＶＴＨ”と同じ値である。孤立パルス検出信号ＦＰＬＳ１、ＭＰＬＳ１、ＢＰＬＳ１およびパルス中央値ＦＰＣＶ１、ＭＰＣＶ１、ＢＰＣＶ１は、孤立パルス判定部２０が出力する孤立パルス検出信号ＦＰＬＳ、ＭＰＬＳ、ＢＰＬＳおよびパルス中央値ＦＰＣＶ、ＭＰＣＶ、ＢＰＣＶにそれぞれ対応する信号である。

孤立パルス生成部２０２Ｄは、図５に示した孤立パルス判定部２０の加算器２１０に閾値ＶＴＨではなく、固定値”０”を供給することを除き、孤立パルス判定部２０と同様の回路である。すなわち、孤立パルス生成部２０２Ｄは、デジタルコードＣＤｉに固定値”０”を加えて補正デジタルコードＣＤｉを生成する。孤立パルス検出信号ＦＰＬＳ２、ＭＰＬＳ２、ＢＰＬＳ２およびパルス中央値ＦＰＣＶ２、ＭＰＣＶ２、ＢＰＣＶ２は、孤立パルス判定部２０が出力する孤立パルス検出信号ＦＰＬＳ、ＭＰＬＳ、ＢＰＬＳおよびパルス中央値ＦＰＣＶ、ＭＰＣＶ、ＢＰＣＶにそれぞれ対応する信号である。

孤立パルス生成部２０３Ｄは、図５に示した孤立パルス判定部２０の加算器２１０に閾値ＶＴＨではなく、固定値”−ＶＴＨ”を供給することを除き、孤立パルス判定部２０と同様の回路である。すなわち、孤立パルス生成部２０３Ｄは、デジタルコードＣＤｉに固定値”−ＶＴＨ”を加えて補正デジタルコードＣＤｉを生成する。固定値” −ＶＴＨ”は、図４の” −ＶＴＨ”と同じ値である。孤立パルス検出信号ＦＰＬＳ３、ＭＰＬＳ３、ＢＰＬＳ３およびパルス中央値ＦＰＣＶ３、ＭＰＣＶ３、ＢＰＣＶ３は、孤立パルス判定部２０が出力する孤立パルス検出信号ＦＰＬＳ、ＭＰＬＳ、ＢＰＬＳおよびパルス中央値ＦＰＣＶ、ＭＰＣＶ、ＢＰＣＶにそれぞれ対応する信号である。孤立パルス生成部２０１Ｄ、２０２Ｄ、２０３Ｄは、閾値判定部１０により閾値信号ＶＴＨが生成される前に動作を開始できる。

各孤立パルス生成部２０１Ｄ、２０２Ｄ、２０３Ｄは、孤立パルス判定部２０と同様に、図５に示したパルス検出器２２０、２３０、２４０を有している。そして、各パルス検出器２２０、２３０、２４０は、３つの補正デジタルコードＣＤｉのうち、中央の補正デジタルコードＣＤｉの符号が他の２つの補正デジタルコードＣＤｉの符号と異なるときに、中央の補正デジタルコードＣＤｉを孤立パルスとして検出する。

デコーダ７０Ｄは、閾値ＶＴＨに応じて、パルス選択信号ＰＳＥＬを出力する。具体的には、閾値ＶＴＨが図４に示した”＋ＶＴＨ”のとき、孤立パルス生成部２０１Ｄの出力を選択するための”増加値”を示すパルス選択信号ＰＳＥＬが出力される。閾値ＶＴＨが図４に示した”０”のとき、孤立パルス生成部２０２Ｄの出力を選択するための”ゼロ”を示すパルス選択信号ＰＳＥＬが出力される。閾値ＶＴＨが図４に示した”−ＶＴＨ”のとき、孤立パルス生成部２０３Ｄの出力を選択するための”減少値”を示すパルス選択信号ＰＳＥＬが出力される。

パルス選択部８０Ｄは、パルス選択信号ＰＳＥＬに応じて、孤立パルス生成部２０１Ｄ、２０２Ｄ、２０３Ｄの出力のいずれかを選択し、孤立パルス検出信号ＦＰＬＳ、ＭＰＬＳ、ＢＰＬＳおよびパルス中央値ＦＰＣＶ、ＭＰＣＶ、ＢＰＣＶとして出力する。

この実施形態では、孤立パルス生成部２０１Ｄ、２０２Ｄ、２０３Ｄの動作を、閾値信号ＶＴＨが生成される前に開始できる。このため、孤立パルスを図２に示したデータ判定回路ＤＤＣに比べて早く検出できる。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。

図２３は、別の実施形態におけるデータ判定回路ＤＤＣの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明は省略する。この実施形態のデータ判定回路ＤＤＣは、図２に示した孤立パルス判定部２０の代わりに、有効判定部９０Ｅおよび孤立パルス判定部２０Ｅを有している。データ判定回路ＤＤＣのその他の構成は、図２と同様である。なお、データ判定回路ＤＤＣは、図４に示した閾値判定部１０の代わりに、図１９、図２０、図２１に示した閾値判定部１０Ａ、１０Ｂ、１０Ｃのいずれかを有していてもよい。

有効判定部９０Ｅは、符号判定部ＳＩＧＮ、保持部ＦＦ、排他的論理和回路９１０およびインバータ９２０を有している。例えば、保持部ＦＦは、フリップフロップ回路により形成されている。符号判定部ＳＩＧＮは、符号判定部ＳＩＧＮは、デジタルコードＤｉの符号を判定し、符号ビット値ＭＳＢとして出力する。なお、デジタルコードＤｉの符号は、最上位ビットにより表されるため、例えば、符号判定部ＳＩＧＮは、デジタルコードＤｉの最上位ビットＭＳＢを出力すればよい。保持部ＦＦは、１つ前のデジタルコードＤｉの符号ビット値ＭＳＢ０を出力する。排他的論理和回路９１０は、符号ビット値ＭＳＢ、ＭＳＢ０が同じとき、すなわち、連続する２つのデジタルコードＤｉの符号が同じときに論理０を出力する。排他的論理和回路９１０は、符号ビット値ＭＳＢ、ＭＳＢ０が異なるとき、すなわち、連続する２つのデジタルコードＤｉの符号が異なるときに論理１を出力する。

インバータ９２０は、排他的論理和回路９１０の出力を反転してイネーブル信号ＥＮとして出力する。したがって、有効判定部９０Ｅは、連続する２つのデジタルコードＤｉの符号が同じときに、イネーブル信号ＥＮを論理１に活性化し、連続する２つのデジタルコードＤｉの符号が異なるときに、イネーブル信号ＥＮを論理０に活性化する。

孤立パルス判定部２０Ｅは、イネーブル信号ＥＮが活性化されているときで、連続する３つのデジタルコードＤｉの符号ビット値が”１１０”、”００１”のときに、孤立パルスを検出する機能を有している。連続する３つのデジタルコードＤｉの最上位ビットＭＳＢが”０１０”、”１０１”のときに、孤立パルスを検出する機能は、図２に示した孤立パルス判定部２０と同じである。孤立パルス判定部２０Ｅの例は、図２４および図２５に示す。

図２４は、図２３に示した孤立パルス判定部２０Ｅの例を示している。孤立パルス判定部２０Ｅは、図５に示した孤立パルス判定部２０のパルス検出器２２０、２３０、２４０の代わりに、パルス検出器２２０Ｅ、２３０Ｅ、２４０Ｅを有している。孤立パルス判定部２０Ｅのその他の構成は、図５に示した孤立パルス判定部２０と同じである。パルス検出器２２０Ｅ、２３０Ｅ、２４０Ｅは、イネーブル信号ＥＮを受けて動作する。

図２５は、図２４に示したパルス検出器２２０Ｅの例を示している。図６と同じ要素については、詳細な説明は省略する。パルス検出器２２０Ｅは、ＡＮＤ回路２２１、２２２、２２４、２２５およびＯＲ回路２２６を有している。なお、図２４に示したパルス検出器２３０Ｅは、パルス検出器２２０Ｅと同じ回路であり、符号ビット値ＳＢ１、ＳＢ２、ＳＢ３の代わりに符号ビット値ＳＢ２、ＳＢ３、ＳＢ４を受け、孤立パルス検出信号ＦＰＬＳの代わりに孤立パルス検出信号ＭＰＬＳを出力する。図２４に示したパルス検出器２４０Ｅは、パルス検出器２２０Ｅと同じ回路であり、符号ビット値ＳＢ１、ＳＢ２、ＳＢ３の代わりに符号ビット値ＳＢ３、ＳＢ４、ＳＢ５を受け、孤立パルス検出信号ＦＰＬＳの代わりに孤立パルス検出信号ＢＰＬＳを出力する。

ＡＮＤ回路２２１、２２２は、図６と同じである。ＡＮＤ回路２２４は、イネーブル信号ＥＮが論理１に活性化されているときに、符号ビット値ＳＢ１、ＳＢ２と、符号ビット値ＳＢ３の反転論理とを受け、論理”１１０”を検出する。ＡＮＤ回路２２５は、イネーブル信号ＥＮが論理１に活性化されているときに、符号ビット値ＳＢ１、ＳＢ２の反転論理と、符号ビット値ＳＢ３とを受け、論理”００１”を検出する。ＯＲ回路２２４は、ＡＮＤ回路２２１、２２２、２２４、２２５のいずれかが論理１を出力するとき、孤立パルス検出信号ＦＰＬＳを論理１に活性化する。

図２６は、図２３に示したデータ判定回路ＤＤＣの動作の例を示している。図７および図８と同じ動作については、詳細な説明は省略する。図２６は、閾値ＶＴＨが”−３”または”＋３”のときの動作を示している。図８と同様に、太い実線はアナログデータ信号を示し、白丸はデジタルコードＤｉを示している。黒丸はデジタルコードＤｉに閾値ＶＴＨを加えた補正デジタルコードＣＤｉを示し、太い破線は補正デジタルコードＣＤｉに対応する見かけのアナログデータ信号を示している。

図２６（Ａ）では、デジタルコードＤｉ１−Ｄｉ５が連続して負を示す。このため、図２３に示した有効判定部９０Ｅは、デジタルコードＤｉ１−Ｄｉ５を受けている間、イネーブル信号ＥＮを論理１に活性化する。補正デジタルコードＣＤｉ２、ＣＤｉ３、ＣＤｉ４の符号ビット値ＳＢ２、ＳＢ３、ＳＢ４が”１１０”であるため、図２４に示したパルス検出器２３０Ｅは、図２５のＡＮＤ回路２２４に対応するＡＮＤ回路から論理１を出力する。これにより、孤立パルス検出信号ＭＰＬＳは論理１に活性化される。すなわち、中央側の２つの補正デジタルコードＣＤｉ２、ＣＤｉ３の符号が、他の補正デジタルコードＣＤｉ１、ＣＤｉ４、ＣＤｉ５の符号と異なるときに孤立パルスが検出される。

図２６（Ｂ）、（Ｄ）、（Ｅ）においても、デジタルコードＤｉ１−Ｄｉ５の符号が同じため、イネーブル信号ＥＮは論理１に活性化される。図２６（Ｄ）では、補正デジタルコードＣＤｉ２、ＣＤｉ３、ＣＤｉ４の符号ビット値ＳＢ２、ＳＢ３、ＳＢ４が”００１”であるため、パルス検出器２３０Ｅは、孤立パルス検出信号ＭＰＬＳを論理１に活性化する。図２６（Ｂ）では、補正デジタルコードＣＤｉ３、ＣＤｉ４、ＣＤｉ５の符号ビット値ＳＢ３、ＳＢ４、ＳＢ５が”１１０”であるため、図２４に示したパルス検出器２４０Ｅは、孤立パルス検出信号ＢＰＬＳを論理１に活性化する。すなわち、中央側の２つの補正デジタルコードＣＤｉ３、ＣＤｉ４の符号が、他の補正デジタルコードＣＤｉ１、ＣＤｉ２、ＣＤｉ５の符号と異なるときに孤立パルスが検出される。図２６（Ｅ）では、補正デジタルコードＣＤｉ３、ＣＤｉ４、ＣＤｉ５の符号ビット値ＳＢ３、ＳＢ４、ＳＢ５が”００１”であるため、図２４に示したパルス検出器２４０Ｅは、孤立パルス検出信号ＢＰＬＳを論理１に活性化する。

このように、有効判定部９０Ｅを設けることにより、隣接する２つの補正デジタルコードＣＤｉの符号が、他の補正デジタルコードＣＤｉの符号と異なるときにも、孤立パルスを検出できる。なお、孤立パルスを有する図２６（Ｂ）において、補正デジタルコードＣＤｉ２、ＣＤｉ３、ＣＤｉ４の符号は”０１１”である。同様に、孤立パルスを有する図２６（Ｅ）において、補正デジタルコードＣＤｉ２、ＣＤｉ３、ＣＤｉ４の符号は”１００”である。したがって、図２４に示したパルス検出器２２０Ｅ、２３０Ｅ、２４０Ｅは、”０１１”、”１００”の符号を有する孤立パルスを検出可能である。換言すれば、パルス検出器２２０Ｅ、２３０Ｅ、２４０Ｅは、”０１１”、”１００”の孤立パルスを検出するためのＡＮＤ回路を持たなくてもよい。

一方、図２６（Ｃ）、（Ｄ）は、波形から明らかなように、孤立パルスを含まない。このときにも、補正デジタルコードＣＤｉ２、ＣＤｉ３、ＣＤｉ４の符号ビット値ＳＢ２、ＳＢ３、ＳＢ４は”１１０”または”００１”になる。しかし、元のデジタルコードＤｉ２、Ｄｉ３の符号が異なるため、有効判定部９０Ｅは、イネーブル信号ＥＮを論理０に非活性化する。これにより、図２４に示したパルス検出回路２３０ＥのＡＮＤ回路（図２５のＡＮＤ回路２２４に対応）は、デジタルコードＤｉ２、Ｄｉ３、Ｄｉ４の符号に拘わりなく、孤立パルス検出信号ＦＰＬＳを論理０に非活性化する。したがって、孤立パルスは検出されない。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、”０１０”、”１０１”のパターンだけでなく、”１１０”、”００１”や”１００”、”０１１”のパターンによっても孤立パルスを検出できる。この際、隣接する２つのデジタルコードＤｉの符号が同じときのみ孤立パルスを検出する。符号の比較は、簡易な回路で実施できる。この結果、さらに確実に孤立パルスを検出できる。

なお、上述した実施形態では、デジタルコードＤｉに閾値ＶＴＨを加えて補正デジタルコードＣＤｉを生成し、補正デジタルコードＣＤｉの符号パターンに応じて、孤立パルスを検出する例について述べた。しかしながら、図２７に示すように、閾値信号ＶＴＨに応じて、デジタルコードＤｉの符号の判定基準値（太い破線）をゼロ点（０）からプラス側またはマイナス側にシフトしてもよい。但し、このとき、負のデジタルコードＤｉが連続するとき、閾値ＶＴＨは負の値（例えば、−３）に設定され、正のデジタルコードＤｉが連続するとき、閾値ＶＴＨは正の値（例えば、＋３）に設定される。このために、図４に示したＮＯＲ回路から選択信号ＳＥＬ１を出力し、図４に示したＡＮＤ回路から選択信号ＳＥＬ０を出力する必要がある。

また、アナログデジタル変換器ＡＤＣから出力される直列のデジタルコードＤｉを並列に変換し、複数のデータ判定回路ＤＤＣを用いて、複数のＵＩ（ユニットインターバル）のアナログデータ信号の論理を同時に判定してもよい。このとき、データ判定回路ＤＤＣの動作周波数を低くできる。また、データ判定回路ＤＤＣに並列のデジタルコードＤｉが供給されるため、例えば、図４、図９、図１４等の保持部ＦＦを省略できる。

図２８は、上述したデータ判定回路ＤＤＣが搭載される受信器ＲＣＶの例を示している。特に限定されないが、受信器ＲＣＶは、半導体集積回路として形成されている。また、送信器ＴＲＳと受信器ＲＣＶによりシステムＳＹＳが形成されている。送信器ＴＲＳと受信器ＲＣＶは、非同期で動作し、データ判定回路ＤＤＣは、ブラインドＣＤＲの手法を用いてデータ列の論理を判定する。

受信器ＲＣＶは、送信器ＴＲＳから出力される２値のデータ信号ＤＴを信号ケーブルやプリント基板に形成される配線等の伝送路ＴＰを介してアナログデータ信号として受ける。受信機ＲＣＶは、アナログデジタル変換器ＡＤＣと、上述したデータ判定回路ＤＤＣと、データ処理回路ＤＰＣとを有している。

アナログデジタル変換器ＡＤＣは、伝送路ＴＰを伝送されるＮＲＺ（Non-Return to Zero）のアナログデータ信号の電圧レベルを所定のサンプリングレートでサンプルし、ｍビット（例えば、５ビット）のデジタルコードＤｉを生成する。データ処理回路ＤＰＣは、データ判定回路ＤＤＣから出力される出力データＤＯＵＴを受けて動作し、送信器ＴＲＳから出力される２値のデータ信号ＤＴの信号処理等を実施する。

以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
２値データのデータ列を表すアナログデータ信号をオーバーサンプルすることにより生成されるデジタルコードを順に受け、前記２値データの論理０に対応する負のデジタルコードが連続するときに増加値を示す閾値信号を出力し、前記２値データの論理１に対応する正のデジタルコードが連続するときに減少値を示す閾値信号を出力し、負のデジタルコードと正のデジタルコードがランダムに現れるときにゼロを示す閾値信号を出力する閾値判定部と、
前記デジタルコードに前記閾値信号が示す値を加えて補正デジタルコードを生成し、連続する複数の補正デジタルコードのうち、中央の補正デジタルコードの符号が他の補正デジタルコードの符号と異なるときに、中央の補正デジタルコードを孤立パルスとして検出する孤立パルス判定部と、
連続する前記デジタルコードの符号の遷移に基づいて、前記２値データの論理を求めるバイナリ判定部と、
前記孤立パルスが検出されるときに、前記孤立パルス判定部から供給される前記孤立パルスの論理を前記２値データの論理として出力し、前記孤立パルスが検出されないときに、前記バイナリ判定部により求められた前記２値データの論理を出力するデータ選択部と
を備えていることを特徴とするデータ判定回路。
（付記２）
隣接する２つの前記デジタルコードの符号が同じときにイネーブル信号を出力する有効判定部を備え、
前記孤立パルス判定部は、前記イネーブル信号を受けているときに、連続する複数の補正デジタルコードのうち、中央側の２つの補正デジタルコードの符号が他の補正デジタルコードの符号と異なるときに、中央側の２つの補正デジタルコードを孤立パルスとして検出すること
を特徴とする付記１記載のデータ判定回路。
（付記３）
前記孤立パルス判定部は、
前記デジタルコードに前記増加値を加えて第１補正デジタルコードを生成し、連続する複数の第１補正デジタルコードのうち、中央の第１補正デジタルコードの符号が他の第１補正デジタルコードの符号と異なるときに、中央の第１補正デジタルコードを第１孤立パルスとして検出する第１孤立パルス生成部と、
前記デジタルコードに前記減少値を加えて第２補正デジタルコードを生成し、連続する複数の第２補正デジタルコードのうち、中央の第２補正デジタルコードの符号が他の第２補正デジタルコードの符号と異なるときに、中央の第２補正デジタルコードを第２孤立パルスとして検出する第２孤立パルス生成部と、
複数の前記デジタルコードのうち、中央のデジタルコードの符号が他のデジタルコードの符号と異なるときに、中央のデジタルコードを第３孤立パルスとして検出する第３孤立パルス生成部と、
前記閾値信号が前記増加値を示すときに前記第１孤立パルスを選択し、前記閾値信号が前記減少値を示すときに前記第２孤立パルスを選択し、前記閾値信号がゼロを示すときに前記第３孤立パルスを選択し、選択した孤立パルスを前記データ選択部に供給するパルス選択部と
を備えていることを特徴とする付記１記載のデータ判定回路。
（付記４）
前記閾値判定部は、
前記デジタルコードの符号を順に保持する直列に接続された複数の保持部と、
前記保持部から出力される符号が全て負のときに前記増加値を示す閾値信号を出力し、前記保持部から出力される符号が全て正のときに前記減少値を示す閾値信号を出力し、前記保持部から出力される符号が負と正の両方を含むときに前記ゼロを示す閾値信号を出力する閾値制御部と
を備えていることを特徴とする付記１ないし付記３のいずれか１項記載のデータ判定回路。
（付記５）
前記閾値判定部は、
前記デジタルコードを順に保持する直列に接続された複数の保持部と、
前記保持部から出力されるデジタルコードの平均値を求め、平均値に係数を乗じて前記閾値信号を生成する平均化部と
を備えていることを特徴とする付記１ないし付記３のいずれか１項記載のデータ判定回路。
（付記６）
前記閾値判定部は、
前記デジタルコードを順に保持する直列に接続された複数の保持部と、
前記保持部から出力されるデジタルコードに係数をそれぞれ乗じる複数の乗算器と、
前記乗算器の出力を加算して前記閾値信号を生成する加算器と
を備え、
相対的に新しいデジタルコードの重み付けを相対的に古いデジタルコードの重み付けより大きくするために、新しいデジタルコードに対応する前記乗算器に乗じられる係数の値ほど大きいこと
を特徴とする付記１ないし付記３のいずれか１項記載のデータ判定回路。
（付記７）
前記閾値判定部は、
前記デジタルコードを順に積分する積分器と、
前記積分器の出力に係数を乗じて前記閾値信号を生成する乗算器と
を備えていることを特徴とする付記１ないし付記３のいずれか１項記載のデータ判定回路。
（付記８）
付記１ないし付記７のいずれか１項記載のデータ判定回路と、
前記アナログデータ信号をオーバーサンプルすることにより前記デジタルコードを順に生成するアナログデジタル変換器と、
前記データ判定回路により判定された前記２値データの論理を受けて動作するデータ処理回路と
を備えていることを特徴とする受信器。
（付記９）
２値データのデータ列を表すアナログデータ信号をオーバーサンプルすることにより生成されるデジタルコードを順に受け、
前記２値データの論理０に対応する負のデジタルコードが連続するときに、前記デジタルコードに増加値を加えて補正デジタルコードを生成し、
前記２値データの論理１に対応する正のデジタルコードが連続するときに、前記デジタルコードに減少値を加えて補正デジタルコードを生成し、
負のデジタルコードと正のデジタルコードがランダムに現れるときに、前記デジタルコードを補正デジタルコードとし、
連続する複数の補正デジタルコードのうち、中央の補正デジタルコードの符号が他の補正デジタルコードの符号と異なるときに、中央の補正デジタルコードを孤立パルスとして検出し、
前記孤立パルスが検出されるときに、検出した前記孤立パルスの論理を前記２値データの論理として判定し、
前記孤立パルスが検出されないときに、連続する前記デジタルコードの符号の遷移に基づいて前記２値データの論理を判定すること
を特徴とするデータ判定方法。

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。

１‥閾値判定部；２‥孤立パルス判定部；２ａ‥加算器；２ｂ‥パルス検出器；３‥バイナリ判定部；４‥データ選択部；１０、１０Ａ、１０Ｂ、１０Ｃ‥閾値判定部；２０、２０Ｄ、２０Ｅ‥孤立パルス判定部；３０‥位相検出部；４０‥バイナリ判定部；５０‥判定タイミング生成部；６０‥データ選択部；７０Ｄ‥デコーダ；８０Ｄ‥パルス選択部；９０Ｅ‥有効判定部；１１０Ａ‥平均化部；１１０Ｃ‥積分器；１２０Ｂ‥加算器；１３０Ｃ、１３１Ｂ、１３２Ｂ、１３３Ｂ、１３４Ｂ‥乗算器；２０１Ｄ、２０２Ｄ、２０３Ｄ‥孤立パルス生成部；２１０‥加算器；２２０、２２０Ｅ、２３０、２３０Ｅ、２４０、２４０Ｅ‥パルス検出器；３１０、３２０‥サブ位相検出器；３３０‥加算器；３４０‥セレクタ；５１０‥位相フィルタ；５１１、５１２‥増幅器；５１４、５１６‥積分器；５２０‥加算器；ＡＤＣ‥アナログデジタル変換器；ＢＰＣＶ‥パルス中央値；ＢＰＬＳ‥孤立パルス検出信号；ＣＤｉ‥補正デジタルコード；ＤＤＣ‥データ判定回路；Ｄｉ‥デジタルコード；ＤＰＣ‥データ処理回路；ＦＰＣＶ‥パルス中央値；ＦＰＬＳ‥孤立パルス検出信号；ＭＰＬＳ‥孤立パルス検出信号；ＭＰＣＶ‥パルス中央値；ＰＡＶ‥平均クロス位置信号；ＰＩＮＳＴ‥クロス位置信号；ＰＰＩＣＫ‥推定位置信号；ＲＣＶ‥受信器；ＳＢ１、ＳＢ２、ＳＢ３、ＳＢ４、ＳＢ５‥符号ビット値；ＳＩＧＮ‥符号判定部；ＴＰ‥伝送路；ＴＲＳ‥送信器；ＶＴＨ‥閾値信号

Claims (5)

1. ２値データのデータ列を表すアナログデータ信号をオーバーサンプルすることにより生成されるデジタルコードを順に受け、前記２値データの論理０に対応する負のデジタルコードが連続するときに増加値を示す閾値信号を出力し、前記２値データの論理１に対応する正のデジタルコードが連続するときに減少値を示す閾値信号を出力し、負のデジタルコードと正のデジタルコードがランダムに現れるときにゼロを示す閾値信号を出力する閾値判定部と、
   前記デジタルコードに前記閾値信号が示す値を加えて補正デジタルコードを生成し、連続する複数の補正デジタルコードのうち、中央の補正デジタルコードの符号が他の補正デジタルコードの符号と異なるときに、中央の補正デジタルコードを孤立パルスとして検出する孤立パルス判定部と、
   連続する前記デジタルコードの符号の遷移に基づいて、前記２値データの論理を求めるバイナリ判定部と、
   前記孤立パルスが検出されるときに、前記孤立パルス判定部から供給される前記孤立パルスの論理を前記２値データの論理として出力し、前記孤立パルスが検出されないときに、前記バイナリ判定部により求められた前記２値データの論理を出力するデータ選択部と
   を備えていることを特徴とするデータ判定回路。
2. 隣接する２つの前記デジタルコードの符号が同じときにイネーブル信号を出力する有効判定部を備え、
   前記孤立パルス判定部は、前記イネーブル信号を受けているときに、連続する複数の補正デジタルコードのうち、中央側の２つの補正デジタルコードの符号が他の補正デジタルコードの符号と異なるときに、中央側の２つの補正デジタルコードを孤立パルスとして検出すること
   を特徴とする請求項１記載のデータ判定回路。
3. 前記孤立パルス判定部は、
   前記デジタルコードに前記増加値を加えて第１補正デジタルコードを生成し、連続する複数の第１補正デジタルコードのうち、中央の第１補正デジタルコードの符号が他の第１補正デジタルコードの符号と異なるときに、中央の第１補正デジタルコードを第１孤立パルスとして検出する第１孤立パルス生成部と、
   前記デジタルコードに前記減少値を加えて第２補正デジタルコードを生成し、連続する複数の第２補正デジタルコードのうち、中央の第２補正デジタルコードの符号が他の第２補正デジタルコードの符号と異なるときに、中央の第２補正デジタルコードを第２孤立パルスとして検出する第２孤立パルス生成部と、
   複数の前記デジタルコードのうち、中央のデジタルコードの符号が他のデジタルコードの符号と異なるときに、中央のデジタルコードを第３孤立パルスとして検出する第３孤立パルス生成部と、
   前記閾値信号が前記増加値を示すときに前記第１孤立パルスを選択し、前記閾値信号が前記減少値を示すときに前記第２孤立パルスを選択し、前記閾値信号がゼロを示すときに前記第３孤立パルスを選択し、選択した孤立パルスを前記データ選択部に供給するパルス選択部と
   を備えていることを特徴とする請求項１記載のデータ判定回路。
4. 請求項１ないし請求項３のいずれか１項記載のデータ判定回路と、
   前記アナログデータ信号をオーバーサンプルすることにより前記デジタルコードを順に生成するアナログデジタル変換器と、
   前記データ判定回路により判定された前記２値データの論理を受けて動作するデータ処理回路と
   を備えていることを特徴とする受信器。
5. ２値データのデータ列を表すアナログデータ信号をオーバーサンプルすることにより生成されるデジタルコードを順に受け、
   前記２値データの論理０に対応する負のデジタルコードが連続するときに、前記デジタルコードに増加値を加えて補正デジタルコードを生成し、
   前記２値データの論理１に対応する正のデジタルコードが連続するときに、前記デジタルコードに減少値を加えて補正デジタルコードを生成し、
   負のデジタルコードと正のデジタルコードがランダムに現れるときに、前記デジタルコードを補正デジタルコードとし、
   連続する複数の補正デジタルコードのうち、中央の補正デジタルコードの符号が他の補正デジタルコードの符号と異なるときに、中央の補正デジタルコードを孤立パルスとして検出し、
   前記孤立パルスが検出されるときに、検出した前記孤立パルスの論理を前記２値データの論理として判定し、
   前記孤立パルスが検出されないときに、連続する前記デジタルコードの符号の遷移に基づいて前記２値データの論理を判定すること
   を特徴とするデータ判定方法。

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