JP3377468B2

JP3377468B2 - ビット同期回路

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Publication number: JP3377468B2
Application number: JP20413299A
Authority: JP
Inventors: 仁志直江
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1999-07-19
Filing date: 1999-07-19
Publication date: 2003-02-17
Anticipated expiration: 2019-07-19
Also published as: JP2001036511A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＩＥＥＥ１３９
４、ＡＴＭ、空間光通信などに代表される高速シリアル
通信の受信機等に用いられるビット同期回路に関するも
のである。

【０００２】

【従来の技術】情報機器のデジタル化に伴い、デジタル
信号の高速シリアル通信が、ＬＳＩ間データ転送から無
線通信、光ファイバ通信に至るまで幅広く使用されるよ
うになっている。

【０００３】このようなデジタル通信では、通信用デー
タの他に、データを正しくサンプルするためのタイミン
グ情報を送る必要がある。高速シリアル通信の多くは、
通信線を少なくするため、タイミング情報をデータとは
別の線を使って送るということはしない。その代わりに
データに冗長性を持たせ、一定時間内にデータが遷移す
ることを保証するようなコーディングを用いる。データ
の遷移そのものがタイミング情報なので、遷移と遷移の
間隔が十分短ければ、受信機側ではデータの遷移を基に
データを正しく復元できる。これを実現する回路は、ビ
ット同期回路またはシンボル同期回路と呼ばれている。

【０００４】近年、高速シリアル通信において、例え
ば、ＩＳＤＮにおける２線式加入者線系の時分割方式
や、その他の半２重通信のように、データを間欠的に送
受信するバーストモード通信と呼ばれる方式の開発が進
んでいる。バーストモード通信では、通常、ビット同期
を確立するために、転送したいデータの前にプレアンブ
ルと呼ばれる特定パターンを転送する。プレアンブルの
期間中は転送したいデータを送れないので、プレアンブ
ルを短くすればするほど、通信の効率を上げることがで
きる。プレアンブルを短くするためには、高速に同期を
確立するビット同期回路の技術が重要である。

【０００５】更に、例えば、光ファイバ通信や無線通信
のように増幅器を用いて信号を変換しているような方式
の場合、増幅器が安定するまで、信号のパルス幅に偏り
が生ずる。その現象が発生したときの送信及び受信の信
号波形を図５に示す。図５において、送信信号は、送信
機の出力の時間変化を表している。この図では、プレア
ンブルとしてよく使用される０，１の繰り返しパターン
を使用したものを示している。例えば、光ファイバ通信
の場合、この送信信号を基に、ＬＥＤもしくはレーザー
に光信号を出力させる。

【０００６】図５の受信信号は、光信号を受光素子で受
信し、増幅処理した信号の１例である。受信側の増幅器
等の特性によって、受信信号の先頭においては、信号が
ハイである期間が送信信号に比べ長くなり、ローである
期間が短くなっている。この傾向は受信を続けることで
少なくなっていき、次第に送信信号の波形に近づいてい
く。この受信信号の偏りの影響をなくすために、更にプ
レアンブルを付加する必要があった。このような場合に
対応するために、パルス幅が偏っている場合にも正しく
同期を図ることができるビット同期回路が重要である。

【０００７】このようなビット同期を取るための従来技
術として、以下の６種類のものが知られている。

【０００８】第１の技術は、″Phase-Locked Loops - D
ESIGN, SIMULATION, & APPLICATIONS″ Third Edition,
Roland E. Best, 1997, McGraw-Hillに開示されるよう
な、ＰＬＬ（Phase-Locked Loops）を用いたものであ
る。この技術では、受信側でクロック生成するために電
圧制御オシレータを用いる。電圧制御オシレータは、動
作電圧を変更することにより出力されるクロックの速度
を変えることのできるオシレータである。ＰＬＬは、受
信信号の遷移点と生成されたクロックの位相差を用い
て、受信信号の遷移点とクロックの遷移点が一致するよ
うに電圧制御オシレータの速度を制御する。このように
受信信号に同期したクロックで受信データをサンプルす
ることで正しく受信することができる。

【０００９】一般に、受信側で、受信信号に同期したク
ロックを生成するビット同期回路はクロックリカバリ方
式と呼ばれる。ビット同期回路にクロックリカバリ方式
を使用した場合、受信データは受信信号に同期したクロ
ックに同期しているので、これを受信機のシステムクロ
ックに同期するために、通常、非同期のＦＩＦＯ（Firs
t In First Out）を使用する。受信信号を、受信信号に
同期したクロックで非同期ＦＩＦＯに書き込み、受信機
のシステムクロックで読むことにより、受信機のシステ
ムクロックと同期が取ることができる。

【００１０】第２の技術は、ビットレートと比較して十
分速いクロックでデータをサンプルし、サンプルデータ
の値が変わるタイミングから受信のためのサンプルタイ
ミングを決めるような、高速クロックを用いたものであ
る。ＰＣのシリアルコントローラであるＵＡＲＴ（Univ
ersal Asynchronous Receiver and Transmitter）がこ
の方法を使用している。ＵＡＲＴでは、調歩同期と呼ば
れるデータフォーマットを使用する。調歩同期では、通
常、８ビットのデータ毎に、前にスタートビット、後ろ
にストップビットを付加する。スタートビットは常に
１、ストップビットは常に０である。ビットレートの１
６倍のクロックで受信信号をサンプルし、サンプルデー
タが０から１に変化した時点、すなわちスタートビット
が始まった時点で４ビットカウンタを初期化する。カウ
ンタが８になった時のサンプルデータを８回分蓄え、そ
の次のストップビットが０であることを確認し、受信デ
ータとして出力する。

【００１１】第３の技術は、特開平６−５３９５０号公
報に記載されるような、２つのオシレータの切り替えを
用いたものである。受信信号のローとハイに従って、２
つのオシレータの動作を交互に動作開始させる。２つの
オシレータは、それぞれ、受信信号の立ち上がりまたは
立ち下がりで動作を開始するのでその出力は受信信号に
同期している。２つのオシレータの出力のＯＲを取るこ
とで受信データに同期したクロックを生成する。なお、
この技術においても、第１の技術で述べた非同期ＦＩＦ
Ｏが必要となる。

【００１２】第４の技術は、特開平７−１９３５６２号
公報、特開平９−１８１７１３号公報、特開平１０−２
４７９０３号公報に開示されるように、多相クロック、
すなわち、位相がずれた複数のクロックから受信データ
に近い位相を持つクロックを選択するような、多相クロ
ック選択法を用いたものである。これらの公報には、受
信信号の遷移点と最も位相の近いクロックを多相クロッ
クの中から選択する実装方法が記載されている。なお、
この技術においても、第１の技術で述べた非同期ＦＩＦ
Ｏが必要となる。

【００１３】第５の技術は、″A CMOS Serial Link for
Fully Duplexed Data Communication,″ K. Lee, et a
l., IEEE Journal of Solid-State Circuits, Vol. 30,
No.4, April 1995に開示されるような、調歩同期の高
速化を図ったものである。この技術では、５００Ｍｂｐ
ｓという高速通信を実現すべく並列性を高めるために、
ビットレートの１０分の１の速度の多相クロックを使用
している。具体的には、位相が等間隔にずれた４０個の
１０分の１クロックを使用する。これらのクロックでサ
ンプルしたデータを単一のクロックで再サンプルするこ
とにより、１０ビット時間の間をビットレートの４倍の
速さでサンプルしたのと同等の情報が５０ＭＨｚの間隔
で得られる。

【００１４】このデータをエッジ検出回路に入力するこ
とで、０から１への変化点を検出する。実際には、この
方法では、送りたいデータの前に１１１１１０００００
という形のプレアンブルを少なくとも３回送信すること
を前提としており、この期間中、１度のサンプルで１箇
所だけ、すなわちスタートビットの先頭でのみ０から１
へ変化する。これにより、スタートビットの位置の特定
が可能である。プレアンブルが終わってデータが送受信
されるようになっても、スタートビットのエッジはほぼ
同じ個所で現れるので、データ内のエッジは無視して、
スタートビットのエッジを追跡する回路が組み込まれて
いる。

【００１５】上記のように、データ受信中、スタートビ
ットのエッジの位置が特定できるので、そこから４サン
プルずつが各ビットに対応するとみなす。各ビットの値
は、対応する４サンプルの多数決で決定する。

【００１６】第６の技術は、特開平９−３６８４９号公
報に開示されるような技術オーバーサンプルを用いたも
のである。この技術では、受信信号をビットレートより
速いレートでサンプルした結果をビットレートと同じレ
ートで並列化したデータを処理する。具体的には、並列
データから変化点を抽出し、並列データ内の変化点の数
と位置から受信データとみなすサンプルデータを選択す
る。

【００１７】

【発明が解決しようとする課題】しかしながら、上記第
１〜６の技術では、以下のような問題点があった。

【００１８】第１の技術では、同期に時間がかかるの
で、データの前に長いプレアンブルが必要となる。ま
た、アナログ回路を含むので、低コストでの量産が難し
い。

【００１９】第２の技術では、１００Ｍｂｐｓから数Ｇ
ｂｐｓの高速通信の場合、必要なクロックが数百ＭＨｚ
以上となり、安価なＣＭＯＳ−ＬＳＩでの実装に向かな
い。

【００２０】第３の技術では、クロックがデータのエッ
ジで瞬時に同期するため、受信信号のゆらぎがそのまま
クロックのゆらぎとなる。ゆらぎが大きい場合、クロッ
クリカバリ方式で必要となる非同期ＦＩＦＯが高速で動
作する必要がある。

【００２１】第４の技術では、受信信号のエッジ情報か
らクロックを選択し、その選択されたクロックで受信信
号をサンプルするので、クロックを選択する回路の遅延
を考慮し精度よく調整する必要がある。この遅延調整
は、アナログ回路と同様の生産の難しさを伴う。

【００２２】第５の技術では、ＳＴＯＰ／ＳＴＡＲＴビ
ットの遷移のみを追跡し、データビット部分では遷移を
考慮しない。すなわち、データビット部分での遷移をタ
イミング情報として利用しないので受信信号のゆらぎに
対して補正が効かない場合がある。また、多数決による
判定を行うので、０と１のパルス幅がどちらかに偏る傾
向がある場合に対応できない。

【００２３】また、第５の技術では、多相クロックとは
同期関係にない受信信号をサンプルする。サンプルには
通常Ｄフリップフロップが使用される。Ｄフリップフロ
ップを正常に動作させるには、クロックの前後で、ある
期間、入力データを一定値に保つ必要がある。この決め
られた期間中に入力データが一定値でなかった場合、Ｄ
フリップフロップの出力が０でも１でもない不安定な値
を出力する可能性がある。この現象はメタスタビリティ
と呼ばれる。メタスタビリティは回路の誤動作を生むの
で、起こる確率を減らすことが望ましい。第５の技術で
は、センスアンプを４段カスケード状に接続してこの問
題に対応している。

【００２４】第６の技術では、受信データの出力が受信
機のクロックレートに対して固定であり、従ってビット
レートのゆらぎや誤差に対して弱く、同期を長時間維持
するのが難しい。

【００２５】上記のように従来の方法は、それぞれ欠点
を持つので、以下の項目をできるだけ多く満たすビット
同期を実現することが課題となる。

【００２６】高速に同期すること。同期が維持でき
ること。アナログ部分が無いまたは少ないこと。高
速の非同期ＦＩＦＯを必要としないこと。高速のクロ
ックを必要としないこと。受信信号のゆらぎに対して
強靭であること。特定の波形の偏りに対して対応でき
ること。

【００２７】本発明は、上記のような課題を解決するた
めになされたものであって、高性能のビット同期回路を
提供することを目的とする。

【００２８】

【課題を解決するための手段】上記目的を達成するため
に、本発明の第１発明であるビット同期回路は、受信デ
ータであるビットデータがそれぞれ与えられるｎ個のＤ
フリップフロップを備え、各Ｄフリップフロップは、ビ
ットレートと同じ長さまたはそれより大きい長さを１周
期とし、その周期をｎ等分した時間だけ順次遅延させた
ｎ個の第０〜第ｎ−１クロックに基づいて、それぞれビ
ットデータをサンプリングして、ｎ個のサンプルデータ
を並列出力するデータサンプル回路と、前記データサン
プル回路を構成するｎ個のＤフリップフロップにそれぞ
れ複数個のＤフリップフロップを多段接続して構成さ
れ、第０クロックが与えられるＤフリップフロップに多
段接続されるＤフリップフロップ群については、各Ｄフ
リップフロップにはそれぞれ第０クロックが与えられ、
第１〜第ｎ−１クロックが与えられるＤフリップフロッ
プに多段接続されるＤフリップフロップ群については、
各Ｄフリップフロップにはその前段のＤフリップフロッ
プに与えられるクロックよりもタイミングが早いクロッ
クが与えられるようにし、前記データサンプル回路から
並列に出力される複数のサンプルデータを同期化する同
期化回路と、前記同期化回路の出力に基づいて、前記サ
ンプルデータの変化点を検出する変化点検出回路を持つ
構成としている。

【００２９】本発明の第１発明であるビット同期回路に
よれば、オーバーサンプルされたビットデータを、多段
接続されたＤフリップフロップを使用してビットレート
と同一もしくは遅いクロックによる同期したサンプルデ
ータとすることができ、そのサンプルデータを基に同一
のクロックにおいて、変化点を検出することができる。

【００３０】また、本発明の第１発明であるビット同期
回路は、オーバーサンプルするデータサンプル回路に関
して低速クロックで動作させたい場合に、従来の第５の
技術のように多相クロックを利用するものである。

【００３１】具体的には、前記データサンプル回路が、
前記ビットレートと同じもしくは遅い速度で且つ位相が
略等間隔にずれたｎ個のクロックでオーバーサンプルす
る構成とする。

【００３２】本発明の第１発明であるビット同期回路に
よれば、低速クロックでのオーバーサンプルが可能とな
る。

【００３３】さらに、本発明の第２発明であるビット同
期回路は、第１発明であるビット同期回路において、前
記変化点検出回路の変化点検出の方法として、同期化し
たサンプルデータを基に、オーバーサンプルした時間の
古い方から新しい方に順次見ていき、そこで、変化して
いる部分を検出する方法をとっている。

【００３４】本発明の第２発明であるビット同期回路に
よれば、同一クロックで動作する信号から、簡単にオー
バーサンプルされたサンプルデータの変化点を検出でき
る。

【００３５】さらにまた、本発明の第３発明であるビッ
ト同期回路は、第２発明であるビット同期回路におい
て、ビットデータをビットレートの１周期分オーバーサ
ンプルし同期化したサンプルデータと、その中で、一番
新しくサンプルされ同期化したサンプルデータをビット
レートの１周期分遅らせた等価のサンプルデータとを使
用して、変化点を検出する方法をとっている。

【００３６】本発明の第３発明であるビット同期回路に
よれば、ビットレートの１周期の変化点を抜け落ちがな
いように検出することができる。

【００３７】加えて、本発明の第４発明であるビット同
期回路は、第１発明であるビット同期回路において、同
期化回路の並列出力の１つ１つの時間的変化が存在して
いた場合に、他の並列出力の信号を見ることにより変化
点を検出する方法をとっている。

【００３８】本発明の第４発明であるビット同期回路に
よれば、同一クロックで動作する信号から、簡単にオー
バーサンプルされたサンプルデータの変化点を検出でき
る。

【００３９】さらに加えて、本発明の第５発明であるビ
ット同期回路は、第１〜第４発明のいずれか１つの発明
であるビット同期回路において、変化点が検出されたと
きのみ、変化点検出回路の出力を変化させるように構成
している。

【００４０】本発明の第５発明であるビット同期回路に
よれば、ビットデータに変化がないときなどに計算され
たデータが出力することを防ぐことができる。

【００４１】加えて、本発明の第６発明であるビット同
期回路は、第１〜第４発明のいずれか１つの発明である
ビット同期回路において、同期回路からの出力から出力
するサンプルデータを選択するデータセレクト回路を持
つ構成としている。

【００４２】しかも、本発明の第７発明であるビット同
期回路は、第６発明であるビット同期回路において、上
記データセレクト回路は、前記変化点検出回路により検
出された変化点からビットレートの半分位ずれた同期回
路からのサンプルデータを選択する構成としている。

【００４３】本発明の第６または第７発明であるビット
同期回路によれば、ビットデータの変化点から最も離れ
た部分を選択することができ、正確なビットデータの復
元ができることになる。

【００４４】さらに、本発明の第８発明であるビット同
期回路は、第６または第７発明であるビット同期回路に
おいて、前記データセレクト回路からの出力を入力とす
る同期式ＦＩＦＯを持つ構成としている。

【００４５】しかも、本発明の第９発明であるビット同
期回路は、第８発明であるビット同期回路において、当
該ビット同期回路のクロックと前記ビットデータのクロ
ックとがずれた場合に、前記ビットデータの過不足を補
い前記同期式ＦＩＦＯへ書き込む手段を備えた同期式Ｆ
ＩＦＯ書き込み回路を持つ構成としている。

【００４６】本発明の第８または第９発明であるビット
同期回路によれば、同期式ＦＩＦＯを備え、当該ビット
同期回路のクロックと前記ビットデータのクロックとが
ずれを生じた場合（例えば、１００ＭＨｚと１００．０
１ＭＨｚというようにシステムクロックのばらつきが生
じた場合）においても、ビット同期回路のクロックで受
信データであるビットデータを出力することができ、非
同期ＦＩＦＯを必要としない構成となる。

【００４７】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。

【００４８】本発明の形態のビット同期回路の概略構成
を、図１のブロック図に示す。

【００４９】図１に示すように、本実施の形態のビット
同期回路は、受信データであるビットデータを、そのビ
ットレート以上の速度のサンプルレートを有する、前記
ビットレート以上の速度のクロック、もしくは、前記ビ
ットレートと同じもしくは遅い速度で且つ位相がほぼ等
間隔にずれた複数のクロックによるオーバーサンプルを
行うデータサンプル回路１００と、該データサンプル回
路１００の出力を同一のビットレートと同じもしくは遅
い速度のクロックで同期するようにする同期化回路１０
１と、該同期化回路１０１の出力を基にビットデータが
どのサンプルデータで変化したかを検出する変化点検出
回路１０２と、該変化点検出回路１０２の出力を基に同
期化回路１０１の出力の中から所望のサンプルデータを
選択するデータセレクト回路１０３と、受信回路と同じ
クロックにより同期化した受信データを入出力する同期
式ＦＩＦＯ１０５と、データセレクト回路１０３からの
クロックのずれによるデータの過不足を補い同期式ＦＩ
ＦＯ１０５に書き込む機能を持った同期式ＦＩＦＯ書き
込み回路１０４を備えた構成である。

【００５０】上記において、ビットレートとはビットデ
ータの最小変化単位であって、本実施の形態においては
後述する図４の隣り合う点線間である。また、サンプル
レートとはオーバーサンプルする速度であって、本実施
の形態においてはビットレートを５相のクロックで割っ
た間隔である。

【００５１】本実施の形態では、ビットレートと同じ長
さを１周期とするクロックを使用したオーバーサンプル
について５相のクロックを使用し、ビットデータの変化
点の検出として、ビットデータの立ちあがりを検出する
場合について説明するが、本発明はこれに限定するもの
ではない。

【００５２】本実施の形態のビット同期回路は、例えば
図２のようなクロック０からクロック４の５相クロック
により動作を行うビット同期回路であって、データサン
プル回路は図３の３００から３０４のＤフリップフロッ
プのように表される。これらのサンプルされたサンプル
データをＤフリップフロップ３１０から３４４で同期化
していく。具体的には例えば、Ｄフリップフロップ３０
４はクロック４で動作し、そのＤフリップフロップ３０
４の出力を入力とするＤフリップフロップ３１４はクロ
ック３で動作させるというように、クロックを少しずつ
変化させて、最終段のＤフリップフロップ３４０から３
４４では全てクロック０で動作することになる。

【００５３】このように同期化することにより、メタス
タビリティが発生した場合にも次のＤフリップフロップ
によりメタスタビリティの発生を抑えることができ、ま
た全てのサンプルするサンプルデータが同一クロックに
より変化するため、変化点検出回路の演算が同期回路と
して設計できるため、設計・シミュレーションが容易と
なる。

【００５４】またこのように同期化することにより、例
えば図４のような受信データであるビットデータが入力
されたとき、このビットデータをクロック０からクロッ
ク４によりオーバーサンプルし、これらの信号を同期化
することにより、同期データ０から同期データ４のよう
になる。ここで、ビットデータの変化点がクロック１と
クロック２の間にあった場合に、クロック２からクロッ
ク４でオーバーサンプルされたサンプルデータを同期化
した同期データ２から同期データ４は同期データ０と同
期データ１よりもビットレート１周期分進んだ同期デー
タとなる。図４は、同期化回路の出力からの変化点検出
回路の動作と、データセレクト回路，同期式ＦＩＦＯ書
き込み回路の動作説明図である。

【００５５】ここで、同期化されたデータのどこで進ん
でいるのかを見ることによって、ビットデータがオーバ
ーサンプルしたデータのどこで変化しているかを検出す
ることができる。

【００５６】検出する方法として、例えばビットデータ
の立ちあがりを検出する場合には、同期データが０で、
同期データ１が１になっているか、同期データ１が０で
同期データ２が１になっているか、…というように順番
に見ていくことによって、変化しているところを見つけ
るという手段もとることができる。またこの方法ではク
ロック４とクロック０の間にビットデータの変化点が存
在した場合には、全て同一の同期データとなるため、検
出されなくなる。この場合には同期データ４をビットレ
ートの１周期分遅延させたものと等価のデータが０で、
同期データ０が１になっているかどうかも見ることによ
って、全てのクロックの間での変化点を抜け落ちがなく
検出できる。

【００５７】また、他の方法として、例えば同期データ
の時間０の部分と時間１の部分をみて、この２つのデー
タが変化していた場合に同期データ０から同期データ４
の時間０の部分と時間１の部分をみることにより、変化
点を検出する。このようにすることにより、ビットデー
タが変化した場合に、どのクロックでオーバーサンプル
したデータのところで変化点が発生したかを検出するこ
とができる。

【００５８】また、変化点検出回路は上記のように検出
されたデータをビットデータが変化したときにだけ、出
力を変更するようにする。このようにすることで、ビッ
トデータの変化がないときに、変化点検出回路が計算し
たデータが出力され、回路が誤動作することを防ぐこと
ができる。

【００５９】また、データセレクタ１０３はこのビット
データを復元する際に、例えば図４のようにクロック１
とクロック２の間にビットデータの変化点があった場合
に、ビットレートの半分ぐらいずれたクロック４のデー
タを同期化した同期データ４の信号を選択し出力する。
このようにすることで、ビットデータの変化点から最も
離れたクロックでサンプルしたサンプルデータを選択で
きるため、正確なデータの復元が可能となる。

【００６０】ただし、この方法を使用すると、選択する
データが、例えば同期データ４から同期データ０に，同
期データ０から同期データ４にというように、一方の同
期データから前後に波形がずれている他の同期データに
変化する場合に、データが抜け落ちたり、重複してしま
い正確なデータではなくなってしまう。

【００６１】このため、同期式ＦＩＦＯ書き込み回路１
０４では、例えば同期データ４を選択していたときから
同期データ０を選択する場合のように、後ろに波形がず
れるときには、データをビットレートの１周期分を詰め
て出力し、重複する部分を取り除くこととし、また、例
えば同期データ０を選択していたときから同期データ４
を選択する場合のように、前に波形がずれるときには、
データにもう一度先に選択した同期データのビットレー
トの１周期分を挿入し、その後ろに後の同期データを出
力することにより、データの抜け落ちを補い同期式ＦＩ
ＦＯ１０５に出力する。

【００６２】この同期式ＦＩＦＯ書き込み回路１０４は
リードリクエストがない同期式ＦＩＦＯと同様の動作を
するものであるから、リードリクエストがいらない場合
には、同期式ＦＩＦＯ１０５は特に必要とせず、同期式
ＦＩＦＯ書き込み回路１０４の出力がそのまま同期され
た受信データとなる。

【００６３】以上のように本実施の形態によれば、デー
タサンプル回路１００と、同期化回路１０１を除いて全
て同一のクロックで動作することができ、シミュレーシ
ョンや設計が非常に簡単になるビット同期回路を実現す
ることができる。

【００６４】

【発明の効果】以上のように、本発明のビット同期回路
によれば、上述したようなデータサンプル回路、同期化
回路、変化点検出回路、データセレクト回路、同期式Ｆ
ＩＦＯ書き込み回路、同期式ＦＩＦＯを備えた構成とし
ているので、高速のクロックを必要とせず、高速で同期
し、同期を継続でき、受信信号の揺らぎにも強靭であ
り、波形の偏りに対しても対応でき、非同期ＦＩＦＯを
必要としないビット同期回路が実現可能となる。

【図面の簡単な説明】

【図１】本発明の実施の形態のビット同期回路の概略構
成を示すブロック図である。

【図２】図１に示すビット同期回路に入力する多相クロ
ックのクロック波形を示す図である。

【図３】図１に示すビット同期回路におけるデータサン
プル回路と同期化回路の概略構成を示すブロック図であ
る。

【図４】図１に示すビット同期回路の動作説明図であ
る。

【図５】光受信機の増幅器が安定するまでに信号のパル
ス幅に偏りが発生したときの送信及び受信の信号波形を
示す図である。

【符号の説明】

１００データサンプル回路１０１同期化回路１０２変化点検出回路１０３データセレクト回路１０４同期式ＦＩＦＯ書き込み回路１０５同期式ＦＩＦＯ３００〜３４４Ｄフリップフロップ

Claims

(57)【特許請求の範囲】

【請求項１】シリアル通信の受信回路に用いられるビ
ット同期回路において、受信データであるビットデータがそれぞれ与えられるｎ
個のＤフリップフロップを備え、各Ｄフリップフロップ
は、ビットレートと同じ長さまたはそれより大きい長さ
を１周期とし、その周期をｎ等分した時間だけ順次遅延
させたｎ個の第０〜第ｎ−１クロックに基づいて、それ
ぞれビットデータをサンプリングして、ｎ個のサンプル
データを並列出力するデータサンプル回路と、前記データサンプル回路を構成するｎ個のＤフリップフ
ロップにそれぞれ複数個のＤフリップフロップを多段接
続して構成され、第０クロックが与えられるＤフリップ
フロップに多段接続されるＤフリップフロップ群につい
ては、各Ｄフリップフロップにはそれぞれ第０クロック
が与えられ、第１〜第ｎ−１クロックが与えられるＤフ
リップフロップに多段接続されるＤフリップフロップ群
については、各Ｄフリップフロップにはその前段のＤフ
リップフロップに与えられるクロックよりもタイミング
が早いクロックが与えられるようにし、前記データサン
プル回路から並列に出力される複数のサンプルデータを
同期化する同期化回路と、前記同期化回路の出力に基づいて、前記サンプルデータ
の変化点を検出する変化点検出回路とを有することを特
徴とするビット同期回路。
【請求項２】前記変化点検出回路は、前記データサン
プル回路でビットデータをオーバーサンプルする際に、
そのサンプルデータが時間的に古い順に１，２，…，ｎ
−１，ｎ，ｎ＋１，…，ｍ−１，ｍ（ｎ，ｍは整数）と
いう周期でサンプルされ、１からｎのサンプルデータで
ビットレートの１周期分のサンプルを行っているとし
て、前記同期化回路の出力の１からｎの順番にデータを
確認し、その変化点によりオーバーサンプルされたサン
プルデータの変化点を検出する検出方式を持つことを特
徴とする請求項１記載のビット同期回路。
【請求項３】前記変化点検出回路は、前記同期化回路
の出力の変化点を検出する際に、前記１からｎのデータ
に、ビットレートの１周期分遅らせたｎのデータと等価
のデータを含めて検出することを特徴とする請求項２記
載のビット同期回路。
【請求項４】前記変化点検出回路は、前記データサン
プル回路でビットデータをオーバーサンプルする際に、
そのサンプルデータが時間的に古い順に１，２，…，ｎ
−１，ｎ，ｎ＋１，…，ｍ−１，ｍ（ｎ，ｍは整数）と
いう周期でサンプルされ、１からｎのサンプルデータで
ビットレートの１周期分のサンプルを行っているとし
て、前記同期化回路の出力の１からｎのデータと、それ
ぞれをビットレートの１周期分遅らせた１からｎのデー
タと等価のデータとを確認することでビットデータが変
化したことを検知し、その時の１からｎまでのデータを
確認することで、オーバーサンプルされたサンプルデー
タの変化点を検出する検出方式を持つことを特徴とする
請求項１記載のビット同期回路。
【請求項５】前記変化点検出回路は、前記変化点が検
出された時のみ、出力データを変化させることを特徴と
する請求項１〜４のいずれか１つに記載のビット同期回
路。
【請求項６】前記同期化回路の出力から出力するサン
プルデータを選択するデータセレクト回路を有すること
を特徴とする請求項１〜４のいずれか１つに記載のビッ
ト同期回路。
【請求項７】前記データセレクト回路は、前記変化点
検出回路により検出された変化点からビットレートの半
分位ずれたサンプルデータを選択することを特徴とした
請求項６記載のビット同期回路。
【請求項８】前記データセレクト回路の出力を入力と
する同期式ＦＩＦＯを有することを特徴とする請求項６
または７記載のビット同期回路。
【請求項９】当該ビット同期回路のクロックと前記ビ
ットデータのクロックとのずれが発生したときに、前記
ビットデータの過不足を補い前記同期式ＦＩＦＯへ書き
込む手段を備えた同期式ＦＩＦＯ書き込み回路を有する
ことを特徴とする請求項８記載のビット同期回路。