JP3414700B2 - 多相クロックの位相ずれ量検出回路およびそれを用いたビット同期回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＩＥＥＥ１３９、
４、ＡＴＭ、空間光通信などに代表される高速シリアル
通信の受信機等に用いられる多相クロックの位相ずれ量
検出回路およびそれを用いたビット同期回路に関するも
のである。

【０００２】

【従来の技術】情報機器のデジタル化に伴い、デジタル
信号の高速シリアル通信が、ＬＳＩ間データ転送から無
線通信、光ファイバ通信に至るまで幅広く使用されるよ
うになっている。

【０００３】このようなデジタル通信では、通信用デー
タの他に、データを正しくサンプルするためのタイミン
グ情報を送る必要がある。高速シリアル通信の多くは、
通信線を少なくするため、タイミング情報をデータとは
別の線を使って送るということはしない。その代わりに
データに冗長性を持たせ、一定時間内にデータが遷移す
ることを保証するようなコーディングを用いる。データ
の遷移そのものがタイミング情報なので、遷移と遷移の
間隔が十分短ければ、受信機側ではデータの遷移を基に
データを正しく復元できる。これを実現する回路は、ビ
ット同期回路またはシンボル同期回路と呼ばれている。

【０００４】近年、高速シリアル通信において、例え
ば、ＩＳＤＮにおける２線式加入者線系の時分割方式
や、その他の半２重通信のように、データを間欠的に送
受信するバーストモード通信と呼ばれる方式の開発が進
んでいる。バーストモード通信では、通常、ビット同期
を確立するために、転送したいデータの前にプレアンブ
ルと呼ばれる特定パターンを転送する。プレアンブルの
期間中は転送したいデータを送れないので、プレアンブ
ルを短くすればするほど、通信の効率を上げることがで
きる。プレアンブルを短くするためには、高速に同期を
確立するビット同期回路の技術が重要である。

【０００５】更に、例えば、光ファイバ通信や無線通信
のように増幅器を用いて信号を変換しているような方式
の場合、増幅器が安定するまで、信号のパルス幅に偏り
が生ずる。その現象が発生したときの送信及び受信の信
号波形を図１１に示す。図１１において、送信信号は、
送信機の出力の時間変化を表している。この図では、プ
レアンブルとしてよく使用される０，１の繰り返しパタ
ーンを使用したものを示している。例えば、光ファイバ
通信の場合、この送信信号を基に、ＬＥＤもしくはレー
ザーに光信号を出力させる。

【０００６】図１１の受信信号は、光信号を受光素子で
受信し、増幅処理した信号の１例である。受信側の増幅
器等の特性によって、受信信号の先頭においては、信号
がハイである期間が送信信号に比べ長くなり、ローであ
る期間が短くなっている。この傾向は受信を続けること
で少なくなっていき、次第に送信信号の波形に近づいて
いく。この受信信号の偏りの影響をなくすために、更に
プレアンブルを付加する必要があった。このような場合
に対応するために、パルス幅が偏っている場合にも正し
く同期を図ることができるビット同期回路が重要であ
る。

【０００７】このようなビット同期を取るための従来技
術として、以下の３種類のものが知られている。

【０００８】第１の技術は、"Phase-Locked Loops - DE
SIGN, SIMULATION, & APPLICATIONS" Third Edition, R
oland E. Best, 1997, McGraw-Hillに開示されるよう
な、ＰＬＬ(Phase-Locked Loops)を用いたものである。
この技術では、受信側でクロック生成するために電圧制
御オシレータを用いる。電圧制御オシレータは、動作電
圧を変更することにより出力されるクロックの速度を変
えることのできるオシレータである。ＰＬＬは、受信信
号の遷移点と生成されたクロックの位相差を用いて、受
信信号の遷移点とクロックの遷移点が一致するように電
圧制御オシレータの速度を制御する。このように受信信
号に同期したクロックで受信データをサンプルすること
で正しく受信することができる。

【０００９】一般に、受信側で、受信信号に同期したク
ロックを生成するビット同期回路はクロックリカバリ方
式と呼ばれる。ビット同期回路にクロックリカバリ方式
を使用した場合、受信データは受信信号に同期したクロ
ックに同期しているので、これを受信機のシステムクロ
ックに同期するために、通常、非同期のＦＩＦＯ(First
In First Out)を使用する。受信信号を、受信信号に同
期したクロックで非同期ＦＩＦＯに書き込み、受信機の
システムクロックで読むことにより、受信機のシステム
クロックと同期が取ることができる。

【００１０】第２の技術は、ビットレートと比較して十
分速いクロックでデータをサンプルし、サンプルデータ
の値が変わるタイミングから受信のためのサンプルタイ
ミングを決めるような、高速クロックを用いたものであ
る。ＰＣのシリアルコントローラであるＵＡＲＴ(Unive
rsal Asynchronous Receiver and Transmitter)がこの
方法を使用している。ＵＡＲＴでは、調歩同期と呼ばれ
るデータフォーマットを使用する。調歩同期では、通
常、８ビットのデータ毎に、前にスタートビット、後ろ
にストップビットを付加する。スタートビットは常に
１、ストップビットは常に０である。ビットレートの１
６倍のクロックで受信信号をサンプルし、サンプルデー
タが０から１に変化した時点、すなわちスタートビット
が始まった時点で４ビットカウンタを初期化する。カウ
ンタが８になった時のサンプルデータを８回分蓄え、そ
の次のストップビットが０であることを確認し、受信デ
ータとして出力する。

【００１１】第３の技術は、特開平６−５３９５０号公
報に記載されるような、２つのオシレータの切り替えを
用いたものである。受信信号のローとハイに従って、２
つのオシレータの動作を交互に動作開始させる。２つの
オシレータは、それぞれ、受信信号の立ち上がりまたは
立ち下がりで動作を開始するのでその出力は受信信号に
同期している。２つのオシレータの出力のＯＲを取るこ
とで受信データに同期したクロックを生成する。なお、
この技術においても、第１の技術で述べた非同期ＦＩＦ
Ｏが必要となる。

【００１２】

【発明が解決しようとする課題】しかしながら、上記第
１〜３の技術では、以下のような問題点があった。

【００１３】第１の技術では、同期に時間がかかるの
で、データの前に長いプレアンブルが必要となる。ま
た、アナログ回路を含むので、低コストでの量産が難し
い。

【００１４】第２の技術では、１００Ｍｂｐｓから数Ｇ
ｂｐｓの高速通信の場合、必要なクロックが数百ＭＨｚ
以上となり、安価なＣＭＯＳＬＳＩでの実装に向かな
い。

【００１５】第３の技術では、クロックがデータのエッ
ジで瞬時に同期するため、受信信号のゆらぎがそのまま
クロックのゆらぎとなる。ゆらぎが大きい場合、クロッ
クリカバリ方式で必要となる非同期ＦＩＦＯが高速で動
作する必要がある。

【００１６】そこで、これら以外に下記のような第４〜
６の技術も提案されている。

【００１７】第４の技術は、多相クロック、すなわち、
位相がずれた複数のクロックから受信データに近い位相
を持つクロックを選択するものである（特開平７−１９
３５６２号公報、特開平９−１８１７１３号公報、特開
平１０−２４７９０３号公報等参照）。これらの公報に
は、受信信号の遷移点と最も位相の近いクロックを多相
クロックの中から選択する実装方法が開示されている。
なお、この技術においても、第１の技術で述べた非同期
ＦＩＦＯが必要となる。

【００１８】第５の技術は、調歩同期の高速化を図った
ものである（"A CMOS Serial Linkfor Fully Duplexed
Data Communication," K. Lee, et al., IEEE Journal
ofSolid-State Circuits, Vol. 30, No.4, April 1995
等参照）。この技術では、５００Ｍｂｐｓという高速通
信を実現すべく並列性を高めるために、ビットレートの
１０分の１のスピードの多相クロックを使用している。
具体的には、位相が等間隔にずれた４０個の１０分の１
クロックを使用する。これらのクロックでサンプルした
データを単一のクロックで再サンプルすることにより、
１０ビット時間の間をビットレートの４倍の速さでサン
プリングしたのと同等の情報が５０ＭＨｚの間隔で得ら
れる。

【００１９】このデータをエッジ検出回路に入力するこ
とで、０から１への変化点を検出する。実際には、この
技術では、送りたいデータの前に１１１１１０００００
という形のプレアンブルを少なくとも３回送信すること
を前提としており、この期間中、１度のサンプリングで
１箇所だけ、すなわちスタートビットの先頭でのみ０か
ら１へ変化する。これにより、スタートビットの位置の
特定が可能である。プレアンブルが終わってデータが送
受信されるようになっても、スタートビットのエッジは
ほぼ同じ個所で現れるので、データ内のエッジは無視し
て、スタートビットのエッジを追跡する回路が組み込ま
れている。

【００２０】上記のように、データ受信中、スタートビ
ットのエッジの位置が特定できるので、そこから４サン
プルずつが各ビットに対応するとみなす。各ビットの値
は、対応する４サンプルの多数決で決定する。

【００２１】第６の技術は、例えば特開平９−３６８４
９号公報に記載されるような、オーバーサンプリングを
用いたものである。この技術では、受信信号をビットレ
ートより速いレートでサンプルした結果をビットレート
と同じレートで並列化したデータを処理する。具体的に
は、並列データから変化点を抽出し、並列データ内の変
化点の数と位置から受信データとみなすサンプルデータ
を選択する。

【００２２】上記第４の技術では、受信信号のエッジ情
報からクロックを選択し、その選択されたクロックで受
信信号をサンプルするのであるが、設計した回路に合う
ように位相をおおよそビットレートを分割した同程度に
遅らせた多相クロックが必要であり、そのクロックを発
生させるための回路が必要である。

【００２３】また、上記第５，６の技術においても、適
当に遅延された多相クロックが必要である。

【００２４】したがって、上記のような第４〜６の技術
に好適な、高品質のビット同期回路が望まれている。

【００２５】本発明は、上記のような課題を解決するた
めになされたものであって、高品質のビット同期回路及
びそれに用いる多相クロックの位相ずれ量検出回路を提
供することを目的とする。

【００２６】

【課題を解決するための手段】上記課題を解決するた
め、本発明では、シリアル通信の受信回路に用いられる
ビット同期回路に用いられる多相クロックの位相ずれ量
検出回路において、入力クロックに基づいて位相がほぼ
等間隔にずれた複数のクロックを生成する多相クロック
生成回路と、前記多相クロック生成回路により生成され
た前記等間隔にずれた複数のクロックが入力され、その
出力を順番にみることでクロックの周期の整数分のずれ
を検出する検出回路とを備えている。

【００２７】本発明によれば、上記のような多相クロッ
ク生成回路と検出回路とを備えた構成としているので、
多相クロックの位相ずれ量（遅延量）を検出でき、この
検出結果に基づいて多相クロックの位相ずれ量（遅延
量）を適性化して、高品質の多相クロックの位相ずれ量
検出回路及びビット同期回路を実現できる。従って、上
記第４〜６の技術に好適な高品質の多相クロックの位相
ずれ量検出回路及びビット同期回路を実現できる。

【００２８】さらに、本発明では、上記多相クロックの
位相ずれ量検出回路において、多相クロック生成回路
は、入力クロックをほぼ同一の時間遅延させる遅延回路
が複数接続されてなる構成としている。

【００２９】本発明によれば、多層クロック生成回路を
複数の遅延回路で構成しているので、上記のような高品
質の多相クロックの位相ずれ量検出回路及びビット同期
回路を実現できる。

【００３０】また、本発明では、上記の多相クロックの
位相ずれ量検出回路において、検出回路からの出力が入
力される論理回路と、その論理回路からの出力が入力さ
れるとともに出力がその論理回路に入力されるラッチ回
路とを備えた構成としている。

【００３１】本発明によれば、上記のような論理回路と
ラッチ回路とを備えた構成としているので、ラッチされ
た値に基づいて、何相目でビットレートの周期分又はク
ロックの周期分ずれるかを決定するように構成でき、メ
タスタビリティが発生した場合でも、論理回路で数回演
算してラッチ回路を通すことによって、メタスタビリテ
ィの発生による不安定動作が生じにくい安定した回路構
成を実現できる。

【００３２】さらに、本発明では、上記の多相クロック
の位相ずれ量検出回路において、ラッチ回路のデータを
一定のタイミングでクリアするように構成している。

【００３３】本発明によれば、ラッチ回路のデータを一
定のタイミングでクリアするように構成しているので、
現在の状態を取得することができる。

【００３４】また、本発明では、上記の多相クロックの
位相ずれ量検出回路において、検出回路からの出力を複
数回サンプリングして、サンプリング値を演算する演算
回路を備えた構成としている。

【００３５】本発明によれば、上記のような演算回路を
備えた構成としているので、その演算回路の演算結果に
基づいて、何相目でビットレートの周期分又はクロック
の周期分ずれるかを決定するように構成でき、メタスタ
ビリティが発生した場合でも、その演算回路で演算する
ことによって、メタスタビリティの発生による不安定動
作が生じにくい安定した回路構成を実現できる。

【００３６】また、本発明では、上記の多相クロックの
位相ずれ量検出回路において、検出回路からの出力を一
定時間保持すると共に一定時間毎に更新するように構成
している。

【００３７】本発明によれば、検出回路からの出力を一
定時間保持すると共に一定期間毎に更新するように構成
しているので、ノイズ等の外乱要因のために検出回路か
らの出力が頻繁に変更されるような不具合を防止して、
このような変化が頻繁に変更されないようにして、回路
の安定動作を得ることができる。

【００３８】さらに、本発明では、上記の多相クロック
の位相ずれ量検出回路において、検出回路からの出力を
ビットデータ受信時に保持するように構成している。

【００３９】本発明によれば、検出回路からの出力をビ
ットデータ受信時に保持するように構成しているので、
ビットデータ受信時に回路の安定動作を得ることができ
る。

【００４０】また、本発明では、上記の多相クロックの
位相ずれ量検出回路において、多相クロック生成回路か
らの多相クロックが入力され、それぞれ異なる相でビッ
ト同期の動作を行う複数のビット同期動作回路と、検出
回路の検出結果に基づいて、複数の多相クロックの位相
ずれ量検出回路からの出力を選択する選択回路とを備え
た構成としている。

【００４１】本発明によれば、上記のような複数のビッ
ト同期動作回路と選択回路とを備えた構成としているの
で、検出回路の検出結果に基づいてどのビット同期動作
回路を使用するのかを選択回路で選択して、多相クロッ
クの位相ずれ量（遅延量）を容易に適正化できる。

【００４２】尚、本発明のビット同期回路は、上記の多
相クロックの位相ずれ量検出回路における多相クロック
生成回路からの多相クロックが入力され、前記検出回路
からの検出結果に基づいて、出力する多相クロックを選
択するクロック選択回路を備えて構成される。

【００４３】本発明によれば、上記のようなクロック選
択回路を備えた構成としているので、ビット同期の動作
を行なうビット同期動作回路をクロック選択回路の後段
に接続し、そのビット同期動作回路の動作に必要な相の
クロックをクロック選択回路から出力することにより、
単一のビット同期動作回路でビット同期回路を構成でき
るので、回路構成を簡素化してコストの低減を図ること
ができる。

【００４４】なお、上記の本発明のいずれの構成のもの
も、デジタル回路で構成できるので、安価に高品質なビ
ット同期回路を実現することができる。

【００４５】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。

【００４６】［第１の実施形態］本発明の第１の実施形
態のビット同期回路の概略構成を、図１のブロック図に
示す。

【００４７】図１に示すように、本実施形態のビット同
期回路は、シリアル通信の受信回路に用いられるビット
同期回路において、入力クロックに基づいて位相がほぼ
等間隔にずれた複数のクロックを生成する多相クロック
生成回路１００と、入力クロックに対して多相クロック
生成回路からの出力のうち何相目でクロックの周期の整
数分ずれるかを検出する検出回路１１０とを備えた構成
である。

【００４８】本実施形態のより詳細な回路構成を、図２
のブロック図に示す。

【００４９】図２に示すように、この回路構成では、図
１の多相クロック生成回路１００を、入力クロックをほ
ぼ同一の時間遅延させる遅延回路２０１〜２０８が複数
接続されてなり、遅延回路２０１の入力クロックである
ローカルクロックを順次遅延させて多相クロックである
クロック０〜クロック７を得るように構成したものであ
る。そして、図1の検出回路１１０を、Ｄフリップフロ
ップ２１０〜２１６から構成している。なお、本実施形
態では、遅延回路２０１〜２０８を８段とし、８相のク
ロック（クロック０〜クロック７）を出力して、そのク
ロックの１周期分を検出するものについて説明するが、
本発明はこれに限定されるものではない。

【００５０】ここで、例えば図３のクロック波形図に示
すように、入力されたクロックのようなクロックが遅延
回路２０１に入力されたとする。遅延回路２０１からの
出力は入力されたクロックを遅延したクロック０として
出力される。クロック０を遅延回路２０２に入力するこ
とにより、クロック０が遅延されクロック１が出力され
る。このようにして、クロック７までを作成（生成）す
る。

【００５１】これらの遅延回路により作成されたクロッ
クがいくつでクロックの周期分だけ位相がずれているの
かを調べる方法の一つとして、Ｄフリップフロップ２１
０〜２１６を使用する。Ｄフリップフロップ２１０〜２
１６の入力として、それぞれクロック１からクロック７
までを使用する。これらのＤフリップフロップ２１０〜
２１６を動作させるクロックとしてクロック０を使用す
る。このような動作をすることにより、それぞれのＤフ
リップフロップ２１０〜２１６の出力Ｑは、図４のよう
に、Ｑ１＝０，Ｑ２＝０，Ｑ３＝１，Ｑ４＝１，Ｑ５＝
０，Ｑ６＝０，Ｑ７＝１というような値になる。

【００５２】このＤフリップフロップ２１０〜２１６か
らの出力でＱ１からＱ７へ順番にみて、最初に１から０
になるところ、図４でいうＱ４とＱ５との間で、クロッ
クの遅延がクロックの１周期分遅延していることにな
る。つまりはクロック０からクロック４がクロックの１
周期を分割した多相クロックとなることになる。このよ
うにして、遅延回路の遅延量を測定することができる。

【００５３】したがって、本実施形態によれば、上記の
ように多相クロック生成回路１００と検出回路１１０と
を備えた構成としているので、多相クロックの位相ずれ
量（遅延量）を検出でき、この検出結果に基づいて多相
クロックの位相ずれ量（遅延量）を適正化して、例えば
上記第４〜６の技術に好適な高品質のビット同期回路を
実現することができる。さらに、多相クロック生成回路
１００を上記のように複数の遅延回路２０１〜２０８で
構成しているので、高品質のビット同期回路を容易に実
現することができる。

【００５４】［第２の実施形態］上記第１の実施形態の
図２に示したような構成において、遅延量を測定すると
きに、Ｄフリップフロップ２１０〜２１６の入力クロッ
クとデータの遷移が近いものである場合に、メタスタビ
リティが発生する場合がある。

【００５５】ここで、メタスタビリティについて、説明
する。Ｄフリップフロップ（ラッチ回路）を正常に動作
させるには、クロックの前後で、ある期間、入力データ
を一定値に保つ必要がある。この決められた期間中に入
力データが変化した場合、Ｄフリップフロップ（ラッチ
回路）の出力が０でも１でもない不安定な値を出力する
可能性があり、このような現象がメタスタビリティと呼
ばれる。このようなメタスタビリティは、回路の誤動作
の原因となるため、メタスタビリティが起こっても安定
に動作させることが望ましい。

【００５６】そこで、第２の実施形態として、このよう
なメタスタビリティが発生した場合にも、安定に動作さ
せるための回路構成について説明する。

【００５７】第２の実施形態の概略構成を、図５のブロ
ック図に示す。図５に示すように、この構成では、検出
回路５０１（上記第1の実施形態の図2のＤフリップフロ
ップ２１０〜２１６に相当）からの出力が入力される論
理回路５０２と、その論理積回路５０２からの出力が入
力されると共に出力がその論理回路５０２に入力される
ラッチ回路５０３とを備えたものとしている。なお、図
５において、クロックａ，ｂは、クロックｂが図２のク
ロック０に相当し、クロックａが図２のクロック１〜ク
ロック７に相当するものである。

【００５８】すなわち、検出回路５０１（上記第1の実
施形態の図２のＤフリップフロップ２１０〜２１６に相
当）の出力とラッチ回路５０３からの出力とを論理積回
路５０２に入力し、論理積回路５０２で数回論理積を実
行してラッチ回路を通すことで、メタスタビリティの発
生による不安定動作を抑止して、安定化させるというも
のである。そして、本実施形態では、上記のラッチされ
た値に基づいて、何相目でビットレートの周期分又はク
ロックの周期分ずれるかを決定するように構成してい
る。

【００５９】なお、図５に示した構成では、単一の検出
回路５０１に対して論理積回路５０２及びラッチ回路５
０３を一つずつ設けているが、図２に示した構成のよう
に検出回路が複数ある場合にはそれぞれの検出回路に対
応させて論理積回路及びラッチ回路を設ければ良い。

【００６０】また、このまま上記のようなラッチを続け
ると、現在の正確な値を持っていない可能性がある。そ
れを防止するのに、ある一定時間毎にこのラッチのデー
タをクリアすることにより、現在の状態を取得すること
ができる。

【００６１】以上のように、本実施形態によれば、上記
のように論理積回路５０２とラッチ回路５０３とを備え
た構成としているので、ラッチされた値に基づいて、何
相目でビットレートの周期分又はクロックの周期分ずれ
るかを決定するように構成でき、メタスタビリティが発
生した場合でも、論理積回路５０２で数回演算してラッ
チ回路５０３を通すことによって、メタスタビリティの
発生による不安定動作が生じにくい安定した回路構成を
実現できる。さらに、ラッチ回路５０３のデータを一定
のタイミングでクリアするように構成すれば、現在の状
態を取得することができる。

【００６２】［第３の実施形態］第３の実施形態とし
て、上記第２の実施形態と異なる構成で、メタスタビリ
ティが発生しても安定して動作させるためのものについ
て説明する。

【００６３】第３の実施形態の概略構成を、図６のブロ
ック図に示す。図６に示すように、この構成では、多相
クロック生成回路６００（上記第１の実施形態の多相ク
ロック生成回路１００に相当）及び検出回路６１０（上
記第１の実施形態の検出回路１１０に相当）の後段に、
検出回路６１０からの出力を複数回サンプリングして、
サンプリング値を演算するサンプリング／演算回路６２
０を備えたものとしている。なお、上記第１の実施形態
と同様に、多相クロック生成回路６００は複数の遅延回
路で構成でき、検出回路６１０は複数のＤフリップフロ
ップで構成できるものである。

【００６４】すなわち、本実施形態は、メタスタビリテ
ィの発生による不安定動作を抑止するために、何回か検
出回路６１０からの出力をサンプリングし、その値の平
均を取るようにサンプリング／演算回路６２０で演算を
行なうように構成したものである。そして、本実施形態
では、何相目でビットレートの周期分又はクロックの周
期分ずれるかを決定するように構成している。

【００６５】以上のように、上記のようにサンプリング
／演算回路６２０を備えた構成としているので、サンプ
リング／演算回路６２０の演算結果に基づいて、何相目
でビットレートの周期分又はクロックの周期分ずれるか
を決定するように構成でき、サンプリング／演算回路６
２０で、上記のように検出回路６１０からの出力を数回
サンプリングしてその値の平均を取るように演算するこ
とによって、メタスタビリティの発生による不安定動作
が生じにくい安定した回路構成を実現できる。

【００６６】なお、上記第１から３の実施形態におい
て、何らかのノイズ等の外乱要因のために検出回路から
の出力が頻繁に変更され、回路全体が不安定な動作を起
こすというような不具合が予想される。そのような不具
合を防止するには、検出回路（１１０，２１０〜２１
６，５０１，６１０）の出力を一定の期間保持し、頻繁
に変更しないことにより、回路の安定動作を図ることが
できる。すなわち、検出回路からの出力を一定時間保持
すると共に一定期間毎に更新するように構成することに
より、ノイズ等の外乱要因のために検出回路からの出力
が頻繁に変更されるような不具合を防止して、このよう
な変化が頻繁に変更されないようにして、回路の安定動
作を得ることができる。

【００６７】さらに、検出回路からの出力をビットデー
タ受信時に保持するように構成することにより、ビット
データ受信時に回路の安定動作を得ることができる。

【００６８】［第４の実施形態］第４の実施形態とし
て、ビット同期の動作を行なうビット同期動作回路を含
むビット同期回路について、図７を参照して説明する。

【００６９】図７に示すように、本実施形態のビット同
期回路は、上記第１〜３の実施形態のいずれかの回路７
００を備えており、さらに、その回路７００の多相クロ
ック生成回路からの多相クロックが入力され、それぞれ
異なる相でビット同期の動作を行なう複数のビット同期
動作回路７０１と、回路７００の検出回路の検出結果に
基づいて、複数のビット同期動作回路からの出力を選択
する選択回路（セレクタ）７０２とを備えた構成のもの
である。

【００７０】なお、回路７００は、上記第１の実施形態
のように多相クロック生成回路と検出回路とからなるも
のでも良いし、上記第２の実施形態のように論理積回路
及びラッチ回路を含んでも良いし、上記第３の実施形態
のように演算回路を含んでも良い。したがって、上記第
２の実施形態のように論理積回路及びラッチ回路を含ん
だ構成のものでは検出結果はラッチ回路を介したものと
なり、上記第３の実施形態のように演算回路を含んだも
のでは検出結果は演算回路を介したものとなる。

【００７１】また、本実施形態においても、上記第１の
実施形態と同様に、多相クロック生成回路は複数の遅延
回路で構成でき、検出回路は複数のＤフリップフロップ
で構成できるものである。

【００７２】すなわち、本実施形態は、実際にビット同
期回路に上記実施形態の回路を組み込む際に、…ｎ−２
相で動くビット同期動作回路，ｎ−１相で動くビット同
期動作回路，ｎ相で動くビット同期動作回路，ｎ＋１相
で動くビット同期動作回路…（ｎは整数）、より具体的
には例えば４相のクロックで動作するビット同期動作回
路、５相のクロックで動作するビット同期動作回路、６
相のクロックで動作するビット同期動作回路……という
ように、いくつかのビット同期動作回路７０１を含む。
そして、これらのビット同期動作回路７０１に回路７０
０の多相クロック生成回路（遅延回路）により生成され
た多相クロックを入力し、それぞれのビット同期動作回
路７０１を動作させる。こうして、動作しているビット
同期動作回路７０１から、回路７００の検出回路により
検出された何相目で１周期分の遅延が発生しているかの
データを使用し、どのビット同期動作回路７０１からの
出力データを使用するかを選択するといものである。

【００７３】なお、図７には、ビット同期動作回路７０
１として、ｌ相クロックで動作するビット同期動作回路
７０１ｌと、ｎ相クロックで動作するビット同期動作回
路７０１ｎとを示している（ｌ，ｎはいずれも整数）。

【００７４】なお、上記ではビット同期回路を動作させ
る相を、…ｎ−２相，ｎ−１相，ｎ相，ｎ＋１…（ｎは
整数）、としたが、ジッタ許容量を向上させるために、
奇数相のみ用いるように構成しても良い。

【００７５】以上のように、本実施形態によれば、上記
のように複数のビット同期動作回路と選択回路とを備え
た構成としているので、検出回路の検出結果に基づいて
どのビット同期動作回路を使用するのかを選択回路で選
択して、多相クロックの位相ずれ量（遅延量）を容易に
適正化できる。

【００７６】なお、このようにいくつものビット同期動
作回路を含むと、どうしても回路規模が大きくなるた
め、これらのビット同期動作回路のうち共通化できると
ころを共通化することで、回路規模を小さくすることが
できる。

【００７７】［第５の実施形態］第５の実施形態とし
て、ビット同期の動作を行なうビット同期動作回路を含
むビット同期回路で、上記第４の実施形態よりも回路構
成を簡素化可能なものについて、図８から図１０を参照
して説明する。

【００７８】図８に示すように、上記第１〜３の実施形
態のいずれかの回路８００を備えており、さらに、回路
８００の多相クロック生成回路からの多相クロックが入
力され、回路８００の検出回路からの検出結果に基づい
て、出力する多相クロックを選択するクロック選択回路
（クロックセレクタ）８０２を備えた構成としている。
そして、クロックセレクタ８０２の後段には、クロック
セレクタ８０２から出力された相のクロックで動作する
ビット同期動作回路８０１が接続されている。

【００７９】なお、回路８００は、上記第１の実施形態
のように多相クロック生成回路と検出回路とからなるも
のでも良いし、上記第２の実施形態のように論理積回路
及びラッチ回路を含んでも良いし、上記第３の実施形態
のように演算回路を含んでも良い。したがって、上記第
２の実施形態のように論理積回路及びラッチ回路を含ん
だ構成のものでは検出結果はラッチ回路を介したものと
なり、上記第３の実施形態のように演算回路を含んだも
のでは検出結果は演算回路を介したものとなる。

【００８０】また、本実施形態においても、上記第１の
実施形態と同様に、多相クロック生成回路は複数の遅延
回路で構成でき、検出回路は複数のＤフリップフロップ
で構成できるものである。

【００８１】すなわち、本実施形態は、図８に示すよう
に、ｎ相（ｎは整数）で動作するビット同期動作回路８
０１を含み、回路８００の多相クロック生成回路（遅延
回路）ではｍ相クロック（ｍはｍ＞ｎとなる整数）を作
成（生成）して、回路８００の検出回路からのデータに
基づいて、クロックセレクタ８０２では後段のビット同
期動作回路８０１を動作させるためのクロックであるｎ
相クロックを入力されたｍ相クロックから選択して出力
するというものである。

【００８２】回路８００のより具体的な一例を、そのブ
ロック図である図９に示す。

【００８３】図９に示すように、例えば４相の多相クロ
ックを必要とするビット同期動作回路８０１であった場
合に、４相のクロックを供給するために、１６段構成の
遅延回路９０１〜９１６と、それに対応した検出回路９
２０〜９３４とからなる構成である。なお、図９に示し
た構成は、上記第１の実施形態の図２に示したものの遅
延回路及びＤフリップフロップの数量を増やしたもので
ある。

【００８４】これらの遅延回路６０１〜６１６からの出
力は、図６のクロック波形図に示すようなものになる。
これらを検出回路９２０〜９３４に入力した場合のＱ１
〜Ｑ１５の出力値は、"00000011111110"のようになる。
この出力値から、クロック１周期分遅延した相のクロッ
クは、クロック１４となる。クロック０からクロック１
４で１周期をなすのであるから、その値を４相に分けて
クロック０、クロック３、クロック８、クロック１２と
いったほぼ４相に分けたクロックをビット同期回路に入
力することにより、ビット同期回路を動作させることが
できる。

【００８５】以上のように、本実施形態によれば、上記
のようにクロックセレクタ８０２を備えた構成としてい
るので、ビット同期の動作を行なうビット同期動作回路
８０１をクロックセレクタ８０２の後段に接続し、その
ビット同期動作回路８０１の動作に必要な相のクロック
をクロックセレクタ８０２から出力することにより、単
一のビット同期動作回路８０１でビット同期回路を構成
できる、回路構成を簡素化してコストの低減を図ること
ができる。

【００８６】なお、上記第１〜５の実施形態のいずれの
回路構成についても、デジタル回路で構成できるので、
安価に高品質なビット同期回路を実現することができ
る。

【００８７】

【発明の効果】以上のように、本発明によれば、デジタ
ル回路で、多相クロックを生成し、その遅延量を検知す
る検知回路を設けることにより、安価な多相クロックの
位相ずれ量検出回路及びビット同期回路を実現できる。

【００８８】さらに、メスタビリティや外乱ノイズに強
い安定した多相クロックの位相ずれ量検出回路及びビッ
ト同期回路を実現できる。

【００８９】そして、本発明によれば、多相クロック生
成回路の位相ずれ量（各々の遅延回路の遅延量）が設計
値からずれた場合にでも、ロジックによる補正回路を働
かせ、製造ばらつきによる遅延量のずれや、温度変化に
よる遅延量の変化に対処できる安定した多相クロックの
位相ずれ量検出回路及びビット同期回路を作成すること
ができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態のビット同期回路の概
略構成を示すブロック図である。

【図２】図１のビット同期回路のより詳細な回路構成を
示すブロック図である。

【図３】図２の構成での多相クロックのクロック波形を
示す図である。

【図４】図２の構成での検出回路からの出力を示す図で
ある。

【図５】第２の実施形態のビット同期回路の概略構成を
示すブロック図である。

【図６】第３の実施形態のビット同期回路の概略構成を
示すブロック図である。

【図７】第４の実施形態のビット同期回路の概略構成を
示すブロック図である。

【図８】第５の実施形態のビット同期回路の概略構成を
示すブロック図である。

【図９】図８のビット同期回路の回路８００のより詳細
な回路構成を示すブロック図である。

【図１０】図８の構成での多相クロックのクロック波形
を示す図である。

【図１１】光受信機の増幅器が安定するまでに信号のパ
ルス幅に偏りが発生したときの送信及び受信の信号波形
を示す図である。

【符号の説明】

１００，６００ 多相クロック生成回路 １１０，２１０〜２１６，５０１，６１０，９２０〜９
３４ 検出回路 ２０１〜２０８，９０１〜９１６ 遅延回路 ５０２ 論理積回路 ５０３ ラッチ回路 ６２０ サンプリング／演算回路 ７０１ｌ，７０１ｎ，８０１ ビット同期動作回路 ７０２ 選択回路（セレクタ） ８０２ クロック選択回路（クロックセレクタ）

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 7/02 H04J 3/06 H04L 25/40

Claims (10)

(57)【特許請求の範囲】
1. 【請求項１】 シリアル通信の受信回路に用いられるビ
   ット同期回路に用いられる多相クロックの位相ずれ量検
   出回路において、 入力クロックに基づいて位相がほぼ等間隔にずれた複数
   のクロックを生成する多相クロック生成回路と、前記多相クロック生成回路により生成された前記位相が
   等間隔にずれた複数のクロックが入力され、その出力を
   順番にみることでクロックの周期の整数分のずれを検出
   する検出回路と、 前記検出回路からの出力が入力される論理回路と、 前記論理回路の出力が入力されるとともに出力が該論理
   回路に入力されるラッチ回路と、 を備えたことを特徴とする多相クロックの位相ずれ量検
   出回路。
2. 【請求項２】 請求項１に記載の多相クロックの位相ず
   れ量検出回路において、 前記多相クロック生成回路
   は、入力クロックをほぼ同一の時間遅延させる遅延回路
   が複数接続されてなることを特徴とする多相クロックの
   位相ずれ量検出回路。
3. 【請求項３】 請求項１又は２に記載の多相クロックの
   位相ずれ量検出回路において、 前記ラッチ回路のデータを一定のタイミングでクリアす
   るように構成されたことを特徴とする多相クロックの位
   相ずれ量検出回路。
4. 【請求項４】 シリアル通信の受信回路に用いられるビ
   ット同期回路に用いられる多相クロックの位相ずれ量検
   出回路において、 入力クロックに基づいて位相がほぼ等間隔にずれた複数
   のクロックを生成する多相クロック生成回路と、 前記多相クロック生成回路により生成された前記位相が
   ほぼ等間隔にずれた複数のクロックが入力され、その出
   力を順番にみることでクロックの周期の整数分のずれを
   検出する検出回路と、 前記検出回路からの出力を複数回サンプリングして、サ
   ンプリング値を演算する演算回路を備えたことを特徴と
   する多相クロックの位相ずれ量検出回路。
5. 【請求項５】 請求項４に記載の多相クロックの位相ず
   れ量検出回路において、 前記多相クロック生成回路
   は、入力クロックをほぼ同一の時間遅延させる遅延回路
   が複数接続されてなることを特徴とする多相クロックの
   位相ずれ量検出回路。
6. 【請求項６】 請求項１から５のいずれか１項に記載の
   多相クロックの位相ずれ量検出回路において、 前記検出回路からの出力を一定時間保持するとともに一
   定期間毎に更新するように構成されたことを特徴とする
   多相クロックの位相ずれ量検出回路。
7. 【請求項７】 請求項６に記載の多相クロックの位相ず
   れ量検出回路において、 前記検出回路からの出力をビ
   ットデータ受信時に保持するように構成されたことを特
   徴とする多相クロックの位相ずれ量検出回路。
8. 【請求項８】 請求項１から７のいずれか１項に記載の
   多相クロックの位相ずれ量検出回路において、 前記多相クロック生成回路からの多相クロックが入力さ
   れ、前記検出回路からの検出結果に基づいて、出力する
   多相クロックを選択するクロック選択回路を備えたこと
   を特徴とする多相クロックの位相ずれ量検出回路。
9. 【請求項９】 請求項１から７のいずれか１項に記載の
   多相クロックの位相ずれ量検出回路を用いたビット同期
   回路であって、 前記多相クロック生成回路からの多相クロックが入力さ
   れ、それぞれ異なる相でビット同期の動作を行なう複数
   のビット同期動作回路と、前記検出回路の検出結果に基
   づいて、前記複数のビット同期動作回路からの出力を選
   択する選択回路と、を備えたことを特徴とするビット同
   期回路。
10. 【請求項１０】 シリアル通信の受信回路に用いられる
    ビット同期回路に用いられる多相クロックの位相ずれ量
    検出回路において、 入力クロックに基づいて位相がほぼ等間隔にずれた複数
    のクロックを生成する多相クロック生成回路と、 前記多相クロック生成回路からの複数のクロックの１つ
    をクロック端子に共通に入力するとともに残りのクロッ
    クをデータ端子に個別に入力する複数のＤフリップフロ
    ップと、 前記複数のＤフリップフロップの出力に基づいて前記共
    通のクロックに対しクロック周期の整数分のずれを検出
    する検出回路と、 前記検出回路からの出力が入力される論理回路と、 前記論理回路の出力が入力されるとともに出力が該論理
    回路に入力されるラッチ回路と、 から成ることを特徴とする位相ずれ量検出回路。