JP3294566B2 - ビット位相同期装置 - Google Patents
ビット位相同期装置Info
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
- H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ビット位相同期装
置、より具体的には、ビット列の形で入力されるデータ
信号のビット位相同期を確立し維持するビット位相同期
装置に関するものである。
置、より具体的には、ビット列の形で入力されるデータ
信号のビット位相同期を確立し維持するビット位相同期
装置に関するものである。
【０００２】
【従来の技術】このようなビット位相同期回路は、とく
にITU-T （国際電気通信連合電気通信標準化部門）勧告
G.983.1 "BROADBAND OPTICAL ACCESS SYSTEMS BASED ON
PASSIVE OPTICAL NETWORKS (PON)"で示されるような通
信システムにとくに適用される。この勧告によるビット
位相同期回路は、データ信号入力端子とリセットパルス
入力端子を有し、リセットパルスの到来以降、データ信
号入力端子に入力されるバースト状のデータ信号のビッ
ト位相を識別して同期を確立し、その同期したビット位
相でデータ信号を出力することによって、ビット位相同
期を実現するバーストビット位相同期回路である。
にITU-T （国際電気通信連合電気通信標準化部門）勧告
G.983.1 "BROADBAND OPTICAL ACCESS SYSTEMS BASED ON
PASSIVE OPTICAL NETWORKS (PON)"で示されるような通
信システムにとくに適用される。この勧告によるビット
位相同期回路は、データ信号入力端子とリセットパルス
入力端子を有し、リセットパルスの到来以降、データ信
号入力端子に入力されるバースト状のデータ信号のビッ
ト位相を識別して同期を確立し、その同期したビット位
相でデータ信号を出力することによって、ビット位相同
期を実現するバーストビット位相同期回路である。
【０００３】従来のバーストビット位相同期回路には、
特開平9-162853公報に開示されているものがある。同公
報に記載のバースト同期回路は、受信された複数のバー
ストデータを高速の内部クロックによってオーバーサン
プリングし、受信データの立上りエッジおよび立下りエ
ッジの位相を隣り同士のデータの排他的論理和をとって
認識し、それら両エッジの位相情報から受信データのア
イパターンの中心位相付近にてビット同期を確立し、固
定するものであった。
特開平9-162853公報に開示されているものがある。同公
報に記載のバースト同期回路は、受信された複数のバー
ストデータを高速の内部クロックによってオーバーサン
プリングし、受信データの立上りエッジおよび立下りエ
ッジの位相を隣り同士のデータの排他的論理和をとって
認識し、それら両エッジの位相情報から受信データのア
イパターンの中心位相付近にてビット同期を確立し、固
定するものであった。
【０００４】
【発明が解決しようとする課題】しかし、このような従
来方式では、受信データのビット幅の歪みが大きい場
合、受信データに対するジッタ耐力が悪化し、受信デー
タの位相変化にビット同期が追従できないという問題が
あった。
来方式では、受信データのビット幅の歪みが大きい場
合、受信データに対するジッタ耐力が悪化し、受信デー
タの位相変化にビット同期が追従できないという問題が
あった。
【０００５】本発明はこのような従来技術の欠点を解消
し、受信データのビット幅の歪みが大きい場合でも、受
信データの位相変化にビット同期が追従できるビット位
相同期装置を提供することを目的とする。
し、受信データのビット幅の歪みが大きい場合でも、受
信データの位相変化にビット同期が追従できるビット位
相同期装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明によるビット位相
同期装置において、サンプリング手段は、複数相のクロ
ック信号で入力データ信号をサンプリングし、その出力
は、マスタクロックで複数段シフトレジスタ手段の内部
を歩進する。セレクタ手段は、シフトレジスタ手段の各
シフトレジスタの出力のうちの１つを選択し、ビット同
期された出力を生成する。変化点検出手段は、サンプリ
ング手段の出力を互いに比較し、隣り合う位相で信号変
化を検出すると、その位相を示す番号を第１の制御手段
に与える。第１の制御手段は、リセットパルスによる初
期化後、最初の変化点を示す表示を第２のレジスタ手段
に格納し、次の変化点の表示を第３のレジスタ手段に格
納し、両者の中間値を算出して第１のレジスタ手段に格
納する。第２の制御手段は、初期化後、シフトレジスタ
の出力のうち第２および第３のレジスタ手段で指示され
る出力と、これを含む所定の範囲内のシフトレジスタの
出力について変化を監視する。第２の制御手段は、第２
および第３のレジスタ手段の指示するシフトレジスタよ
り後または前の位相位置で変化点を検出すると、第１、
第２および第３のレジスタ手段の値を増／減させる。第
１のレジスタ手段は、その格納値に応じてセレクタ手段
を選択制御する。
同期装置において、サンプリング手段は、複数相のクロ
ック信号で入力データ信号をサンプリングし、その出力
は、マスタクロックで複数段シフトレジスタ手段の内部
を歩進する。セレクタ手段は、シフトレジスタ手段の各
シフトレジスタの出力のうちの１つを選択し、ビット同
期された出力を生成する。変化点検出手段は、サンプリ
ング手段の出力を互いに比較し、隣り合う位相で信号変
化を検出すると、その位相を示す番号を第１の制御手段
に与える。第１の制御手段は、リセットパルスによる初
期化後、最初の変化点を示す表示を第２のレジスタ手段
に格納し、次の変化点の表示を第３のレジスタ手段に格
納し、両者の中間値を算出して第１のレジスタ手段に格
納する。第２の制御手段は、初期化後、シフトレジスタ
の出力のうち第２および第３のレジスタ手段で指示され
る出力と、これを含む所定の範囲内のシフトレジスタの
出力について変化を監視する。第２の制御手段は、第２
および第３のレジスタ手段の指示するシフトレジスタよ
り後または前の位相位置で変化点を検出すると、第１、
第２および第３のレジスタ手段の値を増／減させる。第
１のレジスタ手段は、その格納値に応じてセレクタ手段
を選択制御する。
【０００７】本発明によるビット位相同期装置は、ビッ
トデータのクロック速度以上の速度で互いに位相の相違
する複数相のクロック信号に応動して、入力データ信号
をサンプリングして対応する複数の出力を出力するサン
プリング手段と、サンプリング手段の複数の出力を受け
て、これをビットデータのクロック速度以上の速度のマ
スタクロックに応動して複数の段にわたって歩進させる
複数のシフトレジスタを含み、この複数のシフトレジス
タのそれぞれの出力を出力するシフトレジスタ手段と、
複数のシフトレジスタから得られる出力のうちの１つを
選択制御信号に応じて選択して出力信号として出力する
セレクタ手段と、サンプリング手段の複数の出力を相互
に比較し、これら複数の出力のうちの隣り合う位相で信
号変化を検出すると、この信号変化の検出された位相を
示す第１の表示を出力する変化点検出手段と、複数のシ
フトレジスタのいずれかを示す第２の表示を格納する第
１のレジスタ手段を含み、第１のレジスタ手段に格納さ
れた第２の表示の値に応じて選択制御信号を生成する選
択制御手段と、第２の表示をそれぞれ格納する第２およ
び第３のレジスタ手段と、リセットパルスによって初期
化され、初期化後、最初に変化点検出手段から受けた第
１の表示を第２の表示として第２のレジスタ手段に格納
し、これに続いて変化点検出手段から受けた第１の表示
を第２の表示として第３のレジスタ手段に格納し、これ
ら２つの第２の表示の中間の値を算出してこれを第２の
表示として第１のレジスタ手段に格納する第１の制御手
段と、リセットパルスによって初期化され、初期化後、
複数のシフトレジスタの出力を受け、この複数のシフト
レジスタの出力のうち第２および第３のレジスタ手段に
格納されている第２の表示で指示される出力、およびそ
の出力を含む第１の所定の範囲におけるシフトレジスタ
の出力について変化を監視し、第１、第２および第３の
レジスタ手段を制御する第２の制御手段とを含み、第２
の制御手段は、第２および第３のレジスタ手段に格納さ
れている第２の表示で指示されるシフトレジスタより位
相位置が前のシフトレジスタの出力に変化点を検出する
と、第１、第２および第３のレジスタ手段に格納されて
いる第２の表示の値を減少させ、第２および第３のレジ
スタ手段に格納されている第２の表示で指示されるシフ
トレジスタより位相位置が後のシフトレジスタの出力に
変化点を検出すると、第１、第２および第３のレジスタ
手段に格納されている第２の表示の値を増加させる。
トデータのクロック速度以上の速度で互いに位相の相違
する複数相のクロック信号に応動して、入力データ信号
をサンプリングして対応する複数の出力を出力するサン
プリング手段と、サンプリング手段の複数の出力を受け
て、これをビットデータのクロック速度以上の速度のマ
スタクロックに応動して複数の段にわたって歩進させる
複数のシフトレジスタを含み、この複数のシフトレジス
タのそれぞれの出力を出力するシフトレジスタ手段と、
複数のシフトレジスタから得られる出力のうちの１つを
選択制御信号に応じて選択して出力信号として出力する
セレクタ手段と、サンプリング手段の複数の出力を相互
に比較し、これら複数の出力のうちの隣り合う位相で信
号変化を検出すると、この信号変化の検出された位相を
示す第１の表示を出力する変化点検出手段と、複数のシ
フトレジスタのいずれかを示す第２の表示を格納する第
１のレジスタ手段を含み、第１のレジスタ手段に格納さ
れた第２の表示の値に応じて選択制御信号を生成する選
択制御手段と、第２の表示をそれぞれ格納する第２およ
び第３のレジスタ手段と、リセットパルスによって初期
化され、初期化後、最初に変化点検出手段から受けた第
１の表示を第２の表示として第２のレジスタ手段に格納
し、これに続いて変化点検出手段から受けた第１の表示
を第２の表示として第３のレジスタ手段に格納し、これ
ら２つの第２の表示の中間の値を算出してこれを第２の
表示として第１のレジスタ手段に格納する第１の制御手
段と、リセットパルスによって初期化され、初期化後、
複数のシフトレジスタの出力を受け、この複数のシフト
レジスタの出力のうち第２および第３のレジスタ手段に
格納されている第２の表示で指示される出力、およびそ
の出力を含む第１の所定の範囲におけるシフトレジスタ
の出力について変化を監視し、第１、第２および第３の
レジスタ手段を制御する第２の制御手段とを含み、第２
の制御手段は、第２および第３のレジスタ手段に格納さ
れている第２の表示で指示されるシフトレジスタより位
相位置が前のシフトレジスタの出力に変化点を検出する
と、第１、第２および第３のレジスタ手段に格納されて
いる第２の表示の値を減少させ、第２および第３のレジ
スタ手段に格納されている第２の表示で指示されるシフ
トレジスタより位相位置が後のシフトレジスタの出力に
変化点を検出すると、第１、第２および第３のレジスタ
手段に格納されている第２の表示の値を増加させる。
【０００８】好ましくは、選択制御手段はさらに、複数
のシフトレジスタの出力を第１のレジスタ手段に格納さ
れている第２の表示の値と比較し、第１のレジスタ手段
に格納されている第２の表示の値によって指示される出
力、および該出力を含む第２の所定の範囲におけるシフ
トレジスタの出力について変化を監視して前記選択制御
信号を出力する比較手段を含み、この比較手段は、第１
のレジスタ手段に格納されている第２の表示で指示され
るシフトレジスタより位相位置が前のシフトレジスタの
出力に変化点を検出すると、選択制御信号の値を減少さ
せ、第１のレジスタ手段に格納されている第２の表示で
指示されるシフトレジスタより位相位置が後のシフトレ
ジスタの出力に変化点を検出すると、選択制御信号の値
を増加させる。
のシフトレジスタの出力を第１のレジスタ手段に格納さ
れている第２の表示の値と比較し、第１のレジスタ手段
に格納されている第２の表示の値によって指示される出
力、および該出力を含む第２の所定の範囲におけるシフ
トレジスタの出力について変化を監視して前記選択制御
信号を出力する比較手段を含み、この比較手段は、第１
のレジスタ手段に格納されている第２の表示で指示され
るシフトレジスタより位相位置が前のシフトレジスタの
出力に変化点を検出すると、選択制御信号の値を減少さ
せ、第１のレジスタ手段に格納されている第２の表示で
指示されるシフトレジスタより位相位置が後のシフトレ
ジスタの出力に変化点を検出すると、選択制御信号の値
を増加させる。
【０００９】第２の制御手段は、マスタクロックより低
速のクロックに応動するように構成してもよい。
速のクロックに応動するように構成してもよい。
【００１０】本発明によればさらに、第１の制御手段
は、初期化後、相続く第１の表示の値の差が入力データ
信号の１ビット期間以下であることを検知すると、この
検出された信号変化の立上り位相を示す第１の表示を第
２の表示として第２のレジスタ手段に格納し、また、立
下り位相を示す第１の表示を第２の表示として第３のレ
ジスタに格納し、第２の制御手段は、立上り位相の変化
については、第２のレジスタ手段に格納されている第２
の表示で、また、立下り位相の変化については、第３の
レジスタ手段に格納されている第２の表示で比較制御を
行なうように構成してもよい。
は、初期化後、相続く第１の表示の値の差が入力データ
信号の１ビット期間以下であることを検知すると、この
検出された信号変化の立上り位相を示す第１の表示を第
２の表示として第２のレジスタ手段に格納し、また、立
下り位相を示す第１の表示を第２の表示として第３のレ
ジスタに格納し、第２の制御手段は、立上り位相の変化
については、第２のレジスタ手段に格納されている第２
の表示で、また、立下り位相の変化については、第３の
レジスタ手段に格納されている第２の表示で比較制御を
行なうように構成してもよい。
【００１１】
【発明の実施の形態】次に添付図面を参照して本発明に
よるビット位相同期装置の実施例を詳細に説明する。図
１を参照すると、本発明によるビット位相同期装置の実
施例は、リセットパルス入力端子10にリセットパルスが
印加された後、データ信号入力端子12にビット列の形で
到来するバースト状のデータ信号のビット位相を識別し
て同期を確立し、その同期したビット位相でデータ信号
を出力端子14から出力することによって、ビット位相同
期を確立し維持する回路である。データ信号入力端子12
に入力されるデータ信号は、本実施例では、図２に示す
ようにバースト状のビット列12a を含み、ビット列12a
のそれぞれは、たとえば所定の周期で生起する無信号期
間T0によって区分され、各ビット列12a の到来に先行し
て無信号期間T0にリセットパルス10が入力される。本発
明は、このようなリセットパルス10が周期的に入力され
るバースト状の入力信号形態に効果的に適用される。し
かし、たとえば、入力データ信号が連続信号である適用
例にも有効に適用され、その場合、ビット位相同期装置
の適用システムの立ち上げの際、リセットパルス10が１
回入力されるように構成すればよい。以降の説明におい
て、信号は、その現れる接続線の参照符号にて示す。
よるビット位相同期装置の実施例を詳細に説明する。図
１を参照すると、本発明によるビット位相同期装置の実
施例は、リセットパルス入力端子10にリセットパルスが
印加された後、データ信号入力端子12にビット列の形で
到来するバースト状のデータ信号のビット位相を識別し
て同期を確立し、その同期したビット位相でデータ信号
を出力端子14から出力することによって、ビット位相同
期を確立し維持する回路である。データ信号入力端子12
に入力されるデータ信号は、本実施例では、図２に示す
ようにバースト状のビット列12a を含み、ビット列12a
のそれぞれは、たとえば所定の周期で生起する無信号期
間T0によって区分され、各ビット列12a の到来に先行し
て無信号期間T0にリセットパルス10が入力される。本発
明は、このようなリセットパルス10が周期的に入力され
るバースト状の入力信号形態に効果的に適用される。し
かし、たとえば、入力データ信号が連続信号である適用
例にも有効に適用され、その場合、ビット位相同期装置
の適用システムの立ち上げの際、リセットパルス10が１
回入力されるように構成すればよい。以降の説明におい
て、信号は、その現れる接続線の参照符号にて示す。
【００１２】図１に戻って、入力データ信号端子12は多
相のサンプリング回路16のｎ本（ｎは３以上の整数）の
入力端子D1〜Dnに接続され、サンプリング回路16にはま
た、ｎ相の多相クロック信号φ1 〜φn が入力されるク
ロック入力(CLK1 〜CLKn) 端子18を有する。このｎ相ク
ロック信号φ1 〜φn は、入力データ信号12のクロック
レートと実質的に同じ周波数を有するが、入力データ信
号12に対する位相関係は、不定である。ｎ相クロック信
号φ1 〜φn のそれぞれは、図３に示すように、互いに
位相がずれていて、その位相差は実質的に、１ビット期
間Tbのｎ分の１、すなわちTb/nに等しい。クロック信号
φ1 〜φn の相数ｎは、３以上の整数で値よいが、相数
が多いほど、ビット位相同期の分解能が向上する。ｎ相
クロック信号φ1 〜φn は、必ずしも入力データ信号12
のクロックレートと同じ周波数でなくてもよく、これよ
り高速であってもよい。
相のサンプリング回路16のｎ本（ｎは３以上の整数）の
入力端子D1〜Dnに接続され、サンプリング回路16にはま
た、ｎ相の多相クロック信号φ1 〜φn が入力されるク
ロック入力(CLK1 〜CLKn) 端子18を有する。このｎ相ク
ロック信号φ1 〜φn は、入力データ信号12のクロック
レートと実質的に同じ周波数を有するが、入力データ信
号12に対する位相関係は、不定である。ｎ相クロック信
号φ1 〜φn のそれぞれは、図３に示すように、互いに
位相がずれていて、その位相差は実質的に、１ビット期
間Tbのｎ分の１、すなわちTb/nに等しい。クロック信号
φ1 〜φn の相数ｎは、３以上の整数で値よいが、相数
が多いほど、ビット位相同期の分解能が向上する。ｎ相
クロック信号φ1 〜φn は、必ずしも入力データ信号12
のクロックレートと同じ周波数でなくてもよく、これよ
り高速であってもよい。
【００１３】サンプリング回路16は、図示のように、１
組のｎ個のＤ型フリップフロップ(DFF) 20、および他の
１組の同じくｎ個のＤ型フリップフロップ22を有し、両
組のフリップフロップ20および22が２段に縦続接続され
ている。２組のフリップフロップ20および22の各組にお
けるフリップフロップの数は、ｎ相クロック信号φ1〜
φn の相数ｎと同じであり、ｎ相クロック信号φ1 〜φ
n のうちの互いに異なる１相が前段のフリップフロップ
20のクロック端子CLK1〜CLKnの対応するものに接続され
ている。
組のｎ個のＤ型フリップフロップ(DFF) 20、および他の
１組の同じくｎ個のＤ型フリップフロップ22を有し、両
組のフリップフロップ20および22が２段に縦続接続され
ている。２組のフリップフロップ20および22の各組にお
けるフリップフロップの数は、ｎ相クロック信号φ1〜
φn の相数ｎと同じであり、ｎ相クロック信号φ1 〜φ
n のうちの互いに異なる１相が前段のフリップフロップ
20のクロック端子CLK1〜CLKnの対応するものに接続され
ている。
【００１４】さらに、本実施例では、ｎ相クロック信号
φ1 〜φn のうちのいずれか１相、好ましくは、位相分
布の中ほどの位相、この例では第２相のクロック信号φ
2 が本ビット位相同期装置のマスタクロックとして使用
される。マスタクロックφ2は、第２段のフリップフロ
ップ22のそれぞれのクロック入力端子CKに接続され、ま
た、同図において矢印24で包括的に示すようにサンプリ
ング回路16以外の後述する各機能部のクロック入力端子
（図示せず）へも接続されている。これらの各機能部
は、このマスタクロック24に同期して動作するが、それ
らのクロック端子およびクロック接続線は、図の単純化
のために図示を省略する。マスタクロック24は、本実施
例ではｎ相クロック信号φ1 〜φn に関連しているが、
これと独立したクロックであってもよい。マスタクロッ
ク24は、本実施例では入力データ信号12のクロックレー
トと実質的に同じ周波数であるが、これより高速であっ
てもよい。
φ1 〜φn のうちのいずれか１相、好ましくは、位相分
布の中ほどの位相、この例では第２相のクロック信号φ
2 が本ビット位相同期装置のマスタクロックとして使用
される。マスタクロックφ2は、第２段のフリップフロ
ップ22のそれぞれのクロック入力端子CKに接続され、ま
た、同図において矢印24で包括的に示すようにサンプリ
ング回路16以外の後述する各機能部のクロック入力端子
（図示せず）へも接続されている。これらの各機能部
は、このマスタクロック24に同期して動作するが、それ
らのクロック端子およびクロック接続線は、図の単純化
のために図示を省略する。マスタクロック24は、本実施
例ではｎ相クロック信号φ1 〜φn に関連しているが、
これと独立したクロックであってもよい。マスタクロッ
ク24は、本実施例では入力データ信号12のクロックレー
トと実質的に同じ周波数であるが、これより高速であっ
てもよい。
【００１５】サンプリング回路16は、入力データ信号12
をｎ相クロックφ1 〜φn によりｎ位相のデータにサン
プリングし、このｎ位相にサンプリングされた入力デー
タ信号をマスタクロック24に同期してそのｎ本の出力Q1
〜Qnからそれぞれ出力する多相サンプリング機能部であ
る。より詳細には、図３に示すように、入力データ信号
12に含まれる１ビット期間Tbのデータ信号、たとえば#0
は、前段のフリップフロップ20によってｎ相クロック信
号φ1 〜φn でサンプリングされる。それらのフリップ
フロップ20のデータ保持状態をそれぞれ参照符号20-1〜
20-nで示している。ビット信号#0に続くビット信号#1も
同様にして、前段のフリップフロップ20に保持される。
その際、前段のフリップフロップ20に保持されていたビ
ット信号#0のデータは、マスタクロック24に同期して後
段のフリップフロップ20に転送され、保持される。その
状態を同図ではQ1〜Qnに示す。この図から分かるよう
に、この例では第２相のクロック信号φ2 をマスタクロ
ックとしているので、フリップフロップ22のうち第２相
に対応するフリップフロップまでが新しいビットデータ
を保持し、それ以降の相のフリップフロップは、その直
前の相のデータを保持している。サンプリング回路16の
ｎ本の出力Q1〜Qnは、一方ではシフトレジスタ回路26の
ｎ本の入力In1 〜Inn に、また他方では変化点検出回路
28のｎ本の入力A1〜Anに接続されている。
をｎ相クロックφ1 〜φn によりｎ位相のデータにサン
プリングし、このｎ位相にサンプリングされた入力デー
タ信号をマスタクロック24に同期してそのｎ本の出力Q1
〜Qnからそれぞれ出力する多相サンプリング機能部であ
る。より詳細には、図３に示すように、入力データ信号
12に含まれる１ビット期間Tbのデータ信号、たとえば#0
は、前段のフリップフロップ20によってｎ相クロック信
号φ1 〜φn でサンプリングされる。それらのフリップ
フロップ20のデータ保持状態をそれぞれ参照符号20-1〜
20-nで示している。ビット信号#0に続くビット信号#1も
同様にして、前段のフリップフロップ20に保持される。
その際、前段のフリップフロップ20に保持されていたビ
ット信号#0のデータは、マスタクロック24に同期して後
段のフリップフロップ20に転送され、保持される。その
状態を同図ではQ1〜Qnに示す。この図から分かるよう
に、この例では第２相のクロック信号φ2 をマスタクロ
ックとしているので、フリップフロップ22のうち第２相
に対応するフリップフロップまでが新しいビットデータ
を保持し、それ以降の相のフリップフロップは、その直
前の相のデータを保持している。サンプリング回路16の
ｎ本の出力Q1〜Qnは、一方ではシフトレジスタ回路26の
ｎ本の入力In1 〜Inn に、また他方では変化点検出回路
28のｎ本の入力A1〜Anに接続されている。
【００１６】シフトレジスタ回路26は、本実施例では１
組のｎ個のＤ型フリップフロップすなわちシフトレジス
タ30がｍ組、縦続接続されたｍ段（ｍは３以上の整数）
のシフトレジスタ回路である。ｎ個１組のフリップフロ
ップ30の段数ｍは、３以上の整数でよいが、段数が多い
ほど、ビット位相同期の分解能が高くなる。各段に含ま
れるフリップフロップ30の数ｎは、ｎ相クロック信号φ
1 〜φn の相数と同じであり、フリップフロップ30のそ
れぞれがｎ相クロック信号φ1 〜φn の各相に対応して
配設されている。第１段のｎ個のフリップフロップ30
は、その入力In1〜Inn がサンプリング回路16のｎ本の
出力Q1〜Qnにそれぞれ対応して接続され、その出力32が
次の段のフリップフロップ30の入力に接続されるととも
に、シフトレジスタ回路26の出力34のうちのｎ本を形成
している。この接続をｍ段繰り返すことによって、全体
でｎ個、ｍ段、すなわちn x m 個のフリップフロップ30
のそれぞれの出力32が次の段のフリップフロップ30の入
力に接続され、n x m 本の出力Out1〜Outnxmとしてシフ
トレジスタ回路26の出力34を形成している。
組のｎ個のＤ型フリップフロップすなわちシフトレジス
タ30がｍ組、縦続接続されたｍ段（ｍは３以上の整数）
のシフトレジスタ回路である。ｎ個１組のフリップフロ
ップ30の段数ｍは、３以上の整数でよいが、段数が多い
ほど、ビット位相同期の分解能が高くなる。各段に含ま
れるフリップフロップ30の数ｎは、ｎ相クロック信号φ
1 〜φn の相数と同じであり、フリップフロップ30のそ
れぞれがｎ相クロック信号φ1 〜φn の各相に対応して
配設されている。第１段のｎ個のフリップフロップ30
は、その入力In1〜Inn がサンプリング回路16のｎ本の
出力Q1〜Qnにそれぞれ対応して接続され、その出力32が
次の段のフリップフロップ30の入力に接続されるととも
に、シフトレジスタ回路26の出力34のうちのｎ本を形成
している。この接続をｍ段繰り返すことによって、全体
でｎ個、ｍ段、すなわちn x m 個のフリップフロップ30
のそれぞれの出力32が次の段のフリップフロップ30の入
力に接続され、n x m 本の出力Out1〜Outnxmとしてシフ
トレジスタ回路26の出力34を形成している。
【００１７】本実施例では、これらn x m 個のフリップ
フロップ30のそれぞれを特定するための番号を付与し、
この番号は、段数ｍを示す上位桁番号(MSB) および位相
ｎを示す下位桁番号(LSB) の１組の数値(m,n) で表わさ
れる。このような構成によってシフトレジスタ回路26
は、入力In1 〜Inn に入力されるｎ個の信号をそれぞ
れ、ｍ段のシフトレジスタ30により遅延させ、その遅延
された信号Out1〜Outnxmをその出力34からセレクタ回路
36および制御回路38へ出力する。
フロップ30のそれぞれを特定するための番号を付与し、
この番号は、段数ｍを示す上位桁番号(MSB) および位相
ｎを示す下位桁番号(LSB) の１組の数値(m,n) で表わさ
れる。このような構成によってシフトレジスタ回路26
は、入力In1 〜Inn に入力されるｎ個の信号をそれぞ
れ、ｍ段のシフトレジスタ30により遅延させ、その遅延
された信号Out1〜Outnxmをその出力34からセレクタ回路
36および制御回路38へ出力する。
【００１８】本ビット位相同期装置は、シフトレジスタ
回路26にｍ段遅延されしたがってｍ組保持されているｎ
相のビット信号のうちのいずれのビット信号が同期を確
立するのに適した位相の信号であるかをセレクタ回路36
によって選択して装置出力14へ出力する位相選択機能を
有する。このいずれの位相を選択するかを決めるのが以
下に説明する各機能部である。
回路26にｍ段遅延されしたがってｍ組保持されているｎ
相のビット信号のうちのいずれのビット信号が同期を確
立するのに適した位相の信号であるかをセレクタ回路36
によって選択して装置出力14へ出力する位相選択機能を
有する。このいずれの位相を選択するかを決めるのが以
下に説明する各機能部である。
【００１９】変化点検出回路28は、ｎ本の入力A1〜Anに
入力されるｎ個の信号について、位相が相互に隣り合う
信号同士の論理値を比較し、入力データ信号12の立上り
変化および立下り変化を検出し、この信号変化を検出し
た時、その検出された位相の間について予め付与された
位相番号を示す出力信号をその出力40から出力する位相
変化検出機能部である。この位相変化検出の論理は、本
実施例では、図４に示す論理に従っている。
入力されるｎ個の信号について、位相が相互に隣り合う
信号同士の論理値を比較し、入力データ信号12の立上り
変化および立下り変化を検出し、この信号変化を検出し
た時、その検出された位相の間について予め付与された
位相番号を示す出力信号をその出力40から出力する位相
変化検出機能部である。この位相変化検出の論理は、本
実施例では、図４に示す論理に従っている。
【００２０】図４に示す論理表において、丸印で囲んだ
正(+) の記号は排他的論理和を示している。これによれ
ば、変化点検出回路28の入力A1〜Anのうち隣接する入力
AkとAk+1が不一致、すなわち排他的論理和が「１」であ
れば、その出力40には番号ｋが出力される。ここで、ｋ
は１からn-1 までの整数(1≦k ≦n-1)である。ただし、
入力データ信号12の位相分布の両端では、すなわち入力
A1とAnを比較する場合は、不一致であれば、変化点検出
回路28は、その出力40には番号ｎを出力する。それ以外
の場合は、番号０を出力する。変化点検出回路28の出力
40は制御回路42の入力端子Inに接続されている。本実施
例では、位相１〜ｎを数値すなわち番号で表示している
が、本発明は、このような数値のみに限定されず、数値
以外の符号などを含む表示を用いてもよい。
正(+) の記号は排他的論理和を示している。これによれ
ば、変化点検出回路28の入力A1〜Anのうち隣接する入力
AkとAk+1が不一致、すなわち排他的論理和が「１」であ
れば、その出力40には番号ｋが出力される。ここで、ｋ
は１からn-1 までの整数(1≦k ≦n-1)である。ただし、
入力データ信号12の位相分布の両端では、すなわち入力
A1とAnを比較する場合は、不一致であれば、変化点検出
回路28は、その出力40には番号ｎを出力する。それ以外
の場合は、番号０を出力する。変化点検出回路28の出力
40は制御回路42の入力端子Inに接続されている。本実施
例では、位相１〜ｎを数値すなわち番号で表示している
が、本発明は、このような数値のみに限定されず、数値
以外の符号などを含む表示を用いてもよい。
【００２１】制御回路42は、リセットパルス信号入力端
子10に接続されたリセット端子Reset を有し、リセット
パルス信号10によって待機状態になると、それ以降、変
化点検出回路28から最初に出力される変化点検出位相番
号Ai（ｉは０からｎまでの整数、すなわち0 ≦i ≦n ）
の値Out を１つの出力端子Foutから出力し、次に出力さ
れる変化点検出位相番号の値Out を他の出力端子Soutか
ら出力するとともに、この最初の入力値と２番目の入力
値との間の中間の値を算出してこれをさらに他の出力端
子Moutから出力する初期位相の確立制御機能を有する。
制御回路42は、それ以降に変化点検出回路28から入力さ
れる変化点検出位相番号の値Out は、再びリセットパル
ス10が入力されて待機状態になるまで、受け付けない。
制御回路42の出力端子Moutはレジスタ44の入力端子Inに
接続され、また出力端子Foutは他のレジスタ46の入力端
子Inに接続され、出力端子Soutはさらに他のレジスタ48
の入力端子Inに接続されている。
子10に接続されたリセット端子Reset を有し、リセット
パルス信号10によって待機状態になると、それ以降、変
化点検出回路28から最初に出力される変化点検出位相番
号Ai（ｉは０からｎまでの整数、すなわち0 ≦i ≦n ）
の値Out を１つの出力端子Foutから出力し、次に出力さ
れる変化点検出位相番号の値Out を他の出力端子Soutか
ら出力するとともに、この最初の入力値と２番目の入力
値との間の中間の値を算出してこれをさらに他の出力端
子Moutから出力する初期位相の確立制御機能を有する。
制御回路42は、それ以降に変化点検出回路28から入力さ
れる変化点検出位相番号の値Out は、再びリセットパル
ス10が入力されて待機状態になるまで、受け付けない。
制御回路42の出力端子Moutはレジスタ44の入力端子Inに
接続され、また出力端子Foutは他のレジスタ46の入力端
子Inに接続され、出力端子Soutはさらに他のレジスタ48
の入力端子Inに接続されている。
【００２２】これら３つのレジスタ44、46および48は、
３回路とも実質的に同じ回路でよく、制御回路42から入
力端子Inに入力される各変化点番号すなわち表示が格納
される記憶回路である。レジスタ44は、制御回路38の制
御信号出力端子Out1に接続された制御信号入力端子Cont
を有している。レジスタ44はまた、セレクタ回路36の選
択制御信号入力端子Sel に接続された出力端子Out を有
し、セレクタ回路36の選択動作を制御する選択制御信号
Sel をセレクタ回路36に供給する選択制御回路を構成し
ている。レジスタ46は、制御回路38の入力端子Fin に接
続された出力端子Out を有し、また、制御回路38の他の
制御信号出力端子Out2に接続された制御信号入力端子Co
ntを有している。同様に、レジスタ48は、制御回路38の
入力端子Sin に接続された出力端子Out を有し、また、
制御回路38のさらに他の制御信号出力端子Out3に接続さ
れた制御信号入力端子Contを有している。
３回路とも実質的に同じ回路でよく、制御回路42から入
力端子Inに入力される各変化点番号すなわち表示が格納
される記憶回路である。レジスタ44は、制御回路38の制
御信号出力端子Out1に接続された制御信号入力端子Cont
を有している。レジスタ44はまた、セレクタ回路36の選
択制御信号入力端子Sel に接続された出力端子Out を有
し、セレクタ回路36の選択動作を制御する選択制御信号
Sel をセレクタ回路36に供給する選択制御回路を構成し
ている。レジスタ46は、制御回路38の入力端子Fin に接
続された出力端子Out を有し、また、制御回路38の他の
制御信号出力端子Out2に接続された制御信号入力端子Co
ntを有している。同様に、レジスタ48は、制御回路38の
入力端子Sin に接続された出力端子Out を有し、また、
制御回路38のさらに他の制御信号出力端子Out3に接続さ
れた制御信号入力端子Contを有している。
【００２３】このような構成によって、レジスタ44、46
および48に制御回路42から格納された変化点番号すなわ
ち表示はセレクタ回路36や後述の制御回路38に入力さ
れ、信号選択および番号比較に用いられる。この機能を
実現するため、レジスタ44、46および48は、図５に例示
する論理に従って、シフトレジスタ回路26のフリップフ
ロップ30の番号を示す１組の数値(m,n) を算出し、それ
ぞれの出力Out から出力する。この１組の数値(m,n)
は、必ずしも番号でなくてもよく、フリップフロップ30
を特定する符号などの他の表示を用いてもよい。
および48に制御回路42から格納された変化点番号すなわ
ち表示はセレクタ回路36や後述の制御回路38に入力さ
れ、信号選択および番号比較に用いられる。この機能を
実現するため、レジスタ44、46および48は、図５に例示
する論理に従って、シフトレジスタ回路26のフリップフ
ロップ30の番号を示す１組の数値(m,n) を算出し、それ
ぞれの出力Out から出力する。この１組の数値(m,n)
は、必ずしも番号でなくてもよく、フリップフロップ30
を特定する符号などの他の表示を用いてもよい。
【００２４】説明のため、レジスタ44を例にとると、一
方の制御回路、すなわち初期位相確立制御回路42の出力
Moutから入力番号ｉが入力Inに入力されると（ｉは０か
らｎまでの整数、すなわち0 ≦i ≦n ）、レジスタ44
は、フリップフロップ30を示す１組の番号値のうち上位
桁番号Ａとして各段のフリップフロップ30のうちのほぼ
中央の段、すなわちm/2 付近の値を生成し、下位桁番号
として入力番号、すなわち入力データ信号12の位相に対
応する値ｉに後述の他方の制御回路38よりの入力Contの
値を加算し、その結果の１組の値(A,i+Cont)を出力Out
から出力する。後述のように、制御回路38からの入力値
Contは、正または負の値をとる。
方の制御回路、すなわち初期位相確立制御回路42の出力
Moutから入力番号ｉが入力Inに入力されると（ｉは０か
らｎまでの整数、すなわち0 ≦i ≦n ）、レジスタ44
は、フリップフロップ30を示す１組の番号値のうち上位
桁番号Ａとして各段のフリップフロップ30のうちのほぼ
中央の段、すなわちm/2 付近の値を生成し、下位桁番号
として入力番号、すなわち入力データ信号12の位相に対
応する値ｉに後述の他方の制御回路38よりの入力Contの
値を加算し、その結果の１組の値(A,i+Cont)を出力Out
から出力する。後述のように、制御回路38からの入力値
Contは、正または負の値をとる。
【００２５】ここで、m/2 付近の値と述べたのは、正確
には、フリップフロップ30で形成されるシフトレジスタ
段の段数ｍが偶数のシステムではA=m/2 とし、奇数のシ
ステムではA=(m+1)/2 としているためである。そこで、
後述のようにリセットパルス10で制御回路42および38が
リセットされた初期状態では、一方の制御回路38からの
入力Contの値が０であるから、下位桁番号としては、入
力番号ｉの値が生成される。つまり、レジスタ44から出
力Out に出力されるフリップフロップ30の番号(A,i+Con
t)は、一方の制御回路42から入力された位相番号ｉを他
方の制御回路38からの制御信号Contに従って増加あるい
は減少させることによって、シフトレジスタ回路26の個
々のフリップフロップ30の出力Out1〜Outnxmのいずれか
に対応する番号に拡張されたものである。
には、フリップフロップ30で形成されるシフトレジスタ
段の段数ｍが偶数のシステムではA=m/2 とし、奇数のシ
ステムではA=(m+1)/2 としているためである。そこで、
後述のようにリセットパルス10で制御回路42および38が
リセットされた初期状態では、一方の制御回路38からの
入力Contの値が０であるから、下位桁番号としては、入
力番号ｉの値が生成される。つまり、レジスタ44から出
力Out に出力されるフリップフロップ30の番号(A,i+Con
t)は、一方の制御回路42から入力された位相番号ｉを他
方の制御回路38からの制御信号Contに従って増加あるい
は減少させることによって、シフトレジスタ回路26の個
々のフリップフロップ30の出力Out1〜Outnxmのいずれか
に対応する番号に拡張されたものである。
【００２６】前述のように、シフトレジスタ回路26の出
力端子Out1〜Outn×m は、一方ではセレクタ回路36の入
力端子In1 〜Inn ×m にそれぞれ接続され、他方では制
御回路38の入力端子In1 〜Inn ×m にそれぞれ接続され
ている。セレクタ回路36は、レジスタ44の出力Out に接
続された選択制御信号入力端子Sel を有し、レジスタ44
から与えられる位相番号(A,i+Cont)に従ってシフトレジ
スタ回路26のフリップフロップ30の出力Out1〜Outnxmの
いずれかを選択してその出力14に出力するnxm:1 の信号
選択機能部である。この出力14が本ビット位相同期装置
の装置出力を構成している。
力端子Out1〜Outn×m は、一方ではセレクタ回路36の入
力端子In1 〜Inn ×m にそれぞれ接続され、他方では制
御回路38の入力端子In1 〜Inn ×m にそれぞれ接続され
ている。セレクタ回路36は、レジスタ44の出力Out に接
続された選択制御信号入力端子Sel を有し、レジスタ44
から与えられる位相番号(A,i+Cont)に従ってシフトレジ
スタ回路26のフリップフロップ30の出力Out1〜Outnxmの
いずれかを選択してその出力14に出力するnxm:1 の信号
選択機能部である。この出力14が本ビット位相同期装置
の装置出力を構成している。
【００２７】制御回路38は３本の出力端子Out1、Out2お
よびOut3を有し、これらはそれぞれ、レジスタ44、46お
よび48の各入力端子Contに接続されている。制御回路38
は、２つのレジスタ46および48に格納されているリセッ
ト直後の相続く２つの位相番号FoutおよびSoutにそれぞ
れ対応した位相番号(A,i+Cont)を示す入力Fin およびSi
n 値を、制御回路38の独自の論理則に従って修正してレ
ジスタ44、46および48へそれぞれ出力端子Out1、Out2お
よびOut3から出力する変化点検出修正機能を有する、い
わば位相変化追従制御回路である。
よびOut3を有し、これらはそれぞれ、レジスタ44、46お
よび48の各入力端子Contに接続されている。制御回路38
は、２つのレジスタ46および48に格納されているリセッ
ト直後の相続く２つの位相番号FoutおよびSoutにそれぞ
れ対応した位相番号(A,i+Cont)を示す入力Fin およびSi
n 値を、制御回路38の独自の論理則に従って修正してレ
ジスタ44、46および48へそれぞれ出力端子Out1、Out2お
よびOut3から出力する変化点検出修正機能を有する、い
わば位相変化追従制御回路である。
【００２８】より詳細には、制御回路38はまず、リセッ
トパルス10の入力で初期化され、出力Out1〜Out3は０に
なる。制御回路38は、レジスタ46の出力Fin が指示する
変化点位相番号すなわち表示の前後の所定の範囲ｊに含
まれるシフトレジスタ回路26の出力の範囲で隣り合う位
相間の信号変化点を検出する。所定の範囲ｊは、１から
多相クロック18の相数ｎの1/2 より１少ない数までの整
数（1 ≦j ≦n/2-1 の整数）であり、制御回路38に固定
的または可変的に設定される。本実施例では、所定の範
囲ｊは、レジスタ46の出力Fin が指示する変化点位相番
号の前後に均等な範囲に展開しているが、必ずしも均等
でなく、前後のいずれかに偏っていてもよい。この検出
した変化点にある論理規則にて位相番号を付与し、レジ
スタ46の出力Fin が指示する変化点位相番号を基準に差
分を算出する。この論理規則は、本実施例では、変化点
検出回路28における論理規則（図４）と同様な規則であ
る。
トパルス10の入力で初期化され、出力Out1〜Out3は０に
なる。制御回路38は、レジスタ46の出力Fin が指示する
変化点位相番号すなわち表示の前後の所定の範囲ｊに含
まれるシフトレジスタ回路26の出力の範囲で隣り合う位
相間の信号変化点を検出する。所定の範囲ｊは、１から
多相クロック18の相数ｎの1/2 より１少ない数までの整
数（1 ≦j ≦n/2-1 の整数）であり、制御回路38に固定
的または可変的に設定される。本実施例では、所定の範
囲ｊは、レジスタ46の出力Fin が指示する変化点位相番
号の前後に均等な範囲に展開しているが、必ずしも均等
でなく、前後のいずれかに偏っていてもよい。この検出
した変化点にある論理規則にて位相番号を付与し、レジ
スタ46の出力Fin が指示する変化点位相番号を基準に差
分を算出する。この論理規則は、本実施例では、変化点
検出回路28における論理規則（図４）と同様な規則であ
る。
【００２９】レジスタ48の出力Sin についても同様にし
て、リセット直後の２番目の位相番号Soutに対応する変
化点位相番号の前後ｊに含まれるシフトレジスタ回路26
の出力範囲で隣り合う位相間の信号変化点を検出し、こ
の変化点に位相番号を付与して、レジスタ48の出力が示
す変化点位相番号を基準に差分を算出する。制御回路38
はそこで、この算出した差分値がともに正である場合は
出力Out1〜Out3として「+1」を出力し、また、負である
場合は「-1」を出力し、それ以外である場合は前の値の
状態を保持する。
て、リセット直後の２番目の位相番号Soutに対応する変
化点位相番号の前後ｊに含まれるシフトレジスタ回路26
の出力範囲で隣り合う位相間の信号変化点を検出し、こ
の変化点に位相番号を付与して、レジスタ48の出力が示
す変化点位相番号を基準に差分を算出する。制御回路38
はそこで、この算出した差分値がともに正である場合は
出力Out1〜Out3として「+1」を出力し、また、負である
場合は「-1」を出力し、それ以外である場合は前の値の
状態を保持する。
【００３０】制御回路38は、このようにして、レジスタ
46の出力Fin の比較とレジスタ48出力Sin の比較を定常
的に交互に繰り返し、レジスタ44、46および48に格納さ
れている位相番号を修正、制御する。本実施例では、制
御回路38の出力Out1〜Out3は、３通りの値「+1」「０」
および「-1」のいずれかをとるように構成されている。
しかし本発明は、この特定の値に限定されず、選択制御
信号Sel の値がシフトレジスタ回路26に含まれるフリッ
プフロップ30の数n x m を超えない範囲であれば、任意
の値を適用することができる。
46の出力Fin の比較とレジスタ48出力Sin の比較を定常
的に交互に繰り返し、レジスタ44、46および48に格納さ
れている位相番号を修正、制御する。本実施例では、制
御回路38の出力Out1〜Out3は、３通りの値「+1」「０」
および「-1」のいずれかをとるように構成されている。
しかし本発明は、この特定の値に限定されず、選択制御
信号Sel の値がシフトレジスタ回路26に含まれるフリッ
プフロップ30の数n x m を超えない範囲であれば、任意
の値を適用することができる。
【００３１】動作状態において、リセットパルス10が入
力されると、制御回路42および制御回路38が初期化さ
れ、入力データ信号12の到来に備える待機状態になる。
この状態で制御回路38は、出力Out1〜Out3を０に初期化
する。
力されると、制御回路42および制御回路38が初期化さ
れ、入力データ信号12の到来に備える待機状態になる。
この状態で制御回路38は、出力Out1〜Out3を０に初期化
する。
【００３２】そこで、入力データ信号12が到来すると、
これはまずサンプリング回路16に入力され、ｎ相クロッ
クφ1 〜φn によりｎ位相にサンプリングされる。サン
プリング回路16は、ｎ位相にサンプリングした入力デー
タ信号をマスタクロックφ2に乗せかえて出力Q1〜Qnか
ら出力する。出力されたｎ個のデータ信号は、変化点検
出回路28に入力される。
これはまずサンプリング回路16に入力され、ｎ相クロッ
クφ1 〜φn によりｎ位相にサンプリングされる。サン
プリング回路16は、ｎ位相にサンプリングした入力デー
タ信号をマスタクロックφ2に乗せかえて出力Q1〜Qnか
ら出力する。出力されたｎ個のデータ信号は、変化点検
出回路28に入力される。
【００３３】変化点検出回路28では、入力されたｎ個の
信号A1〜Anの隣り合う位相間同士の論理値を比較して、
入力データ信号12の立上り変化および立下り変化を検出
する。このような信号変化を検出すると、変化点検出回
路28は、その検出位相間について予め付与されている位
相番号40を図４に示す論理に従って制御回路42へ出力す
る。
信号A1〜Anの隣り合う位相間同士の論理値を比較して、
入力データ信号12の立上り変化および立下り変化を検出
する。このような信号変化を検出すると、変化点検出回
路28は、その検出位相間について予め付与されている位
相番号40を図４に示す論理に従って制御回路42へ出力す
る。
【００３４】リセットパルス信号10によって待機状態に
なっていた制御回路42は、リセット後、最初に入力され
た変化点検出位相番号の値Aiを端子Foutから出力する。
どうようにして、次に変化点を検出された位相番号の値
が入力されると、これを端子Soutから出力する。しか
し、それ以降入力される変化点検出位相番号は、再びリ
セットパルス10が入力され待機状態になるまで、受け付
けない。これとともに制御回路42は、最初に入力された
変化点検出位相番号の値Foutと２番目に入力された変化
点検出位相番号の値Soutの中間の値を算出し、結果の値
を端子Moutから出力する。こうして制御回路42は初期位
相を確立する。レジスタ44、46および48は制御回路42か
ら出力された各変化点番号を格納し記憶する。
なっていた制御回路42は、リセット後、最初に入力され
た変化点検出位相番号の値Aiを端子Foutから出力する。
どうようにして、次に変化点を検出された位相番号の値
が入力されると、これを端子Soutから出力する。しか
し、それ以降入力される変化点検出位相番号は、再びリ
セットパルス10が入力され待機状態になるまで、受け付
けない。これとともに制御回路42は、最初に入力された
変化点検出位相番号の値Foutと２番目に入力された変化
点検出位相番号の値Soutの中間の値を算出し、結果の値
を端子Moutから出力する。こうして制御回路42は初期位
相を確立する。レジスタ44、46および48は制御回路42か
ら出力された各変化点番号を格納し記憶する。
【００３５】一方、サンプリング回路16のｎ本の出力Q1
〜Qnはｍ段のシフトレジスタ回路26へも入力される。シ
フトレジスタ回路26のｍ段のフリップフロップすなわち
シフトレジスタ30は、入力されたｎ個の信号In1 〜Inn
をそれぞれｍ段遅延させ、それらの個々のレジスタ30の
n x m 本の出力を後段のセレクタ回路36および制御回路
38へ出力する。
〜Qnはｍ段のシフトレジスタ回路26へも入力される。シ
フトレジスタ回路26のｍ段のフリップフロップすなわち
シフトレジスタ30は、入力されたｎ個の信号In1 〜Inn
をそれぞれｍ段遅延させ、それらの個々のレジスタ30の
n x m 本の出力を後段のセレクタ回路36および制御回路
38へ出力する。
【００３６】さて、レジスタ44に格納された変化点番号
は、その出力Out からセレクタ回路36の選択制御信号入
力端子Sel に入力されて信号選択に用いられ、またレジ
スタ46および48に格納された変化点番号は制御回路38に
入力されて番号比較に用いられる。レジスタ44、46およ
び48は、リセットパルス10の入力後の初期状態では、出
力番号の上位桁番号はm/2 付近を示し、下位桁番号は各
レジスタ44、46および48に入力された番号を出力する。
つまり、制御回路38からの制御信号Contに従って、格納
されている位相番号を増減させる。
は、その出力Out からセレクタ回路36の選択制御信号入
力端子Sel に入力されて信号選択に用いられ、またレジ
スタ46および48に格納された変化点番号は制御回路38に
入力されて番号比較に用いられる。レジスタ44、46およ
び48は、リセットパルス10の入力後の初期状態では、出
力番号の上位桁番号はm/2 付近を示し、下位桁番号は各
レジスタ44、46および48に入力された番号を出力する。
つまり、制御回路38からの制御信号Contに従って、格納
されている位相番号を増減させる。
【００３７】そこで制御回路38は、レジスタ46の出力Ou
t が示す変化点位相番号の前後ｊに該当するシフトレジ
スタ回路26の出力範囲で隣り合う位相間の信号変化点を
検出して、その検出した変化点に位相番号を付与し、レ
ジスタ46の出力が示す変化点位相番号を基準に差分を算
出する。同様にして、レジスタ48の出力が示す変化点位
相番号の前後ｊに該当するシフトレジスタ回路26の出力
範囲で隣り合う位相間の信号変化点を検出してその変化
点に位相番号を付与し、レジスタ48の出力が示す変化点
位相番号を基準に差分を算出する。両レジスタ値との差
分の正負に応じて、制御回路38は、出力Out1〜Out3から
「+1」または「-1」を出力する。それ以外の場合、出力
Out1〜Out3は前値状態を維持する。
t が示す変化点位相番号の前後ｊに該当するシフトレジ
スタ回路26の出力範囲で隣り合う位相間の信号変化点を
検出して、その検出した変化点に位相番号を付与し、レ
ジスタ46の出力が示す変化点位相番号を基準に差分を算
出する。同様にして、レジスタ48の出力が示す変化点位
相番号の前後ｊに該当するシフトレジスタ回路26の出力
範囲で隣り合う位相間の信号変化点を検出してその変化
点に位相番号を付与し、レジスタ48の出力が示す変化点
位相番号を基準に差分を算出する。両レジスタ値との差
分の正負に応じて、制御回路38は、出力Out1〜Out3から
「+1」または「-1」を出力する。それ以外の場合、出力
Out1〜Out3は前値状態を維持する。
【００３８】このようにして制御回路38は、レジスタ46
出力の比較とレジスタ48出力の比較を定常的に交互に繰
り返し、こうしてレジスタ44、46および48に格納された
位相番号は制御される。レジスタ44に格納された位相番
号は、その出力Out からセレクタ回路36は入力され、後
者は、入力Sel に応動して入力Out1〜Out nxm の信号選
択を行ない、結果の信号を装置出力14から出力する。
出力の比較とレジスタ48出力の比較を定常的に交互に繰
り返し、こうしてレジスタ44、46および48に格納された
位相番号は制御される。レジスタ44に格納された位相番
号は、その出力Out からセレクタ回路36は入力され、後
者は、入力Sel に応動して入力Out1〜Out nxm の信号選
択を行ない、結果の信号を装置出力14から出力する。
【００３９】ところで、初期位相の確立後、定常状態に
おいて、入力データ信号12の位相がマスタクロックφ2
に対して、たとえば、多相クロックの位相差、すなわち
1/n位相だけ進むと、制御回路38は、上述の動作により
出力Out1〜Out3より値「-1」を出力する。これにより、
レジスタ44がその出力Out に出力する位相番号が減少
し、セレクタ回路36は、これに応動してその選択対象と
する入力信号Out1〜Outnxm を入力データ信号12の位相
変化の方向、すなわち進み方向へ切り替える。また、入
力データ信号12の位相がマスタクロックφ2 に対して1/
n 位相遅れると、同様の動作により制御回路38は出力Ou
t1〜Out3から値「+1」を出力する。こうして、レジスタ
44の位相番号が増加し、したがってセレクタ回路36の被
選択信号は、入力データ信号12の位相変化の方向、すな
わち遅れ方向に切り替わる。このような位相追随制御を
定常的に繰り返すことにより、本ビット位相同期装置
は、入力データ信号12の位相変化に追従することができ
る。
おいて、入力データ信号12の位相がマスタクロックφ2
に対して、たとえば、多相クロックの位相差、すなわち
1/n位相だけ進むと、制御回路38は、上述の動作により
出力Out1〜Out3より値「-1」を出力する。これにより、
レジスタ44がその出力Out に出力する位相番号が減少
し、セレクタ回路36は、これに応動してその選択対象と
する入力信号Out1〜Outnxm を入力データ信号12の位相
変化の方向、すなわち進み方向へ切り替える。また、入
力データ信号12の位相がマスタクロックφ2 に対して1/
n 位相遅れると、同様の動作により制御回路38は出力Ou
t1〜Out3から値「+1」を出力する。こうして、レジスタ
44の位相番号が増加し、したがってセレクタ回路36の被
選択信号は、入力データ信号12の位相変化の方向、すな
わち遅れ方向に切り替わる。このような位相追随制御を
定常的に繰り返すことにより、本ビット位相同期装置
は、入力データ信号12の位相変化に追従することができ
る。
【００４０】このように、本発明の特定の実施例によれ
ば、制御回路38によって入力データ信号12の変化点を常
時監視し、レジスタ44、46および48の値をその信号変化
に応じて増減させる機能を有している。この機能によ
り、入力データ信号12のビット幅歪みが大きい場合で
も、ジッタ耐量が悪化しない効果がある。また、信号変
化監視番号ないしは表示を記憶する蓄積回路が３個の独
立したレジスタ44、46および48で構成されていることに
より、監視する範囲が所定の範囲、すなわち上述の範囲
±ｊに限定され、これにより、回路構成が簡素化され、
低消費電力化が実現できる。
ば、制御回路38によって入力データ信号12の変化点を常
時監視し、レジスタ44、46および48の値をその信号変化
に応じて増減させる機能を有している。この機能によ
り、入力データ信号12のビット幅歪みが大きい場合で
も、ジッタ耐量が悪化しない効果がある。また、信号変
化監視番号ないしは表示を記憶する蓄積回路が３個の独
立したレジスタ44、46および48で構成されていることに
より、監視する範囲が所定の範囲、すなわち上述の範囲
±ｊに限定され、これにより、回路構成が簡素化され、
低消費電力化が実現できる。
【００４１】この実施例において、変化点検出回路28な
らびに制御回路42および38は、次のような機能を有する
ように変形例を構成してもよい。この変形例の変化点検
出回路28は、リセットパルス10により待機状態になった
後、入力データ信号12の変化点を常時、検出し、入力デ
ータ信号12の立上りまたは立下りの変化を検出すると、
その位相を示す信号40を制御回路42に出力する常時監視
機能を有する。
らびに制御回路42および38は、次のような機能を有する
ように変形例を構成してもよい。この変形例の変化点検
出回路28は、リセットパルス10により待機状態になった
後、入力データ信号12の変化点を常時、検出し、入力デ
ータ信号12の立上りまたは立下りの変化を検出すると、
その位相を示す信号40を制御回路42に出力する常時監視
機能を有する。
【００４２】この変形例において、制御回路42は、変化
点検出回路28からの入力40について、入力される変化点
位相を取り込んで監視し、相続く立上り変化点の位相と
立下り変化点の位相との差が所定の範囲、本実施例で
は、入力データ信号12の１ビット幅Tb以下か否かを判定
する機能を有する。より詳細には、制御回路42は、相続
く立上り変化点の位相と立下り変化点の位相との差が入
力データ信号12の１ビット幅Tb以下になるまで、入力さ
れる変化点位相を取り込み続け、この相続く変化点位相
の差が１ビット幅Tb以下であると判定した時点で、立上
りおよび立下り変化点位相番号をそれぞれレジスタ46お
よび48へ出力するとともに、両者の中間の位相番号を算
出してこれをレジスタ44へ出力する。この場合、立上り
変化と立下り変化の時間的順序は、いずれでもよく、立
上りおよび立下り変化点位相番号がそれぞれレジスタ48
および46へ格納されてもよい。制御回路42は、この判定
時点以降、変化点位相の入力の取り込みを停止する。
点検出回路28からの入力40について、入力される変化点
位相を取り込んで監視し、相続く立上り変化点の位相と
立下り変化点の位相との差が所定の範囲、本実施例で
は、入力データ信号12の１ビット幅Tb以下か否かを判定
する機能を有する。より詳細には、制御回路42は、相続
く立上り変化点の位相と立下り変化点の位相との差が入
力データ信号12の１ビット幅Tb以下になるまで、入力さ
れる変化点位相を取り込み続け、この相続く変化点位相
の差が１ビット幅Tb以下であると判定した時点で、立上
りおよび立下り変化点位相番号をそれぞれレジスタ46お
よび48へ出力するとともに、両者の中間の位相番号を算
出してこれをレジスタ44へ出力する。この場合、立上り
変化と立下り変化の時間的順序は、いずれでもよく、立
上りおよび立下り変化点位相番号がそれぞれレジスタ48
および46へ格納されてもよい。制御回路42は、この判定
時点以降、変化点位相の入力の取り込みを停止する。
【００４３】制御回路38は、前述と同様に、レジスタ46
および48に格納された変化点位相番号すなわち表示を、
対応するシフトレジスタ回路26からの出力Out1〜Out nx
m と比較演算する機能を有する。レジスタ46および48に
格納された位相番号との比較演算は、該当する位相監視
範囲、たとえば上述の範囲±ｊにおけるシフトレジスタ
回路26の出力の、それぞれ立上りおよび立下り変化につ
いて行なう。レジスタ44、46および48の格納された位相
番号を増減制御する判定基準は、前述のそれと全く同様
でよい。
および48に格納された変化点位相番号すなわち表示を、
対応するシフトレジスタ回路26からの出力Out1〜Out nx
m と比較演算する機能を有する。レジスタ46および48に
格納された位相番号との比較演算は、該当する位相監視
範囲、たとえば上述の範囲±ｊにおけるシフトレジスタ
回路26の出力の、それぞれ立上りおよび立下り変化につ
いて行なう。レジスタ44、46および48の格納された位相
番号を増減制御する判定基準は、前述のそれと全く同様
でよい。
【００４４】動作状態において、制御回路42および38
は、リセットパルス10の入力で待機状態になる。制御回
路42は、変化点検出回路28からの入力40について、相続
く立上り変化点の位相と立下り変化点の位相との差が１
ビット幅Tb以下になるまで、入力される変化点位相を取
り込み続ける。この相続く変化点位相の差が１ビット幅
Tb以下になると、立上りおよび立下り変化点位相番号を
それぞれレジスタ46および48へ出力する。これととも
に、両者の中間の位相番号をレジスタ44へ出力する。こ
うして制御回路42は、入力される変化点位相を取り込ん
で監視し、相続く立上り変化点の位相と立下り変化点の
位相との差が１ビット幅Tb以下か否かを判定する。制御
回路42は、この判定をすると、それ以降の変化点位相の
入力の取り込みを停止する。
は、リセットパルス10の入力で待機状態になる。制御回
路42は、変化点検出回路28からの入力40について、相続
く立上り変化点の位相と立下り変化点の位相との差が１
ビット幅Tb以下になるまで、入力される変化点位相を取
り込み続ける。この相続く変化点位相の差が１ビット幅
Tb以下になると、立上りおよび立下り変化点位相番号を
それぞれレジスタ46および48へ出力する。これととも
に、両者の中間の位相番号をレジスタ44へ出力する。こ
うして制御回路42は、入力される変化点位相を取り込ん
で監視し、相続く立上り変化点の位相と立下り変化点の
位相との差が１ビット幅Tb以下か否かを判定する。制御
回路42は、この判定をすると、それ以降の変化点位相の
入力の取り込みを停止する。
【００４５】制御回路38は、レジスタ46および48に格納
された変化点位相番号を、対応するシフトレジスタ回路
26からの出力Out1〜Out nxm と比較する。たとえば、レ
ジスタ46に格納された位相番号は、制御回路38におい
て、該当する位相監視範囲±ｊにおけるシフトレジスタ
回路26の出力の立上り変化について比較される。同様
に、レジスタ48に格納された位相番号は、該当する位相
監視範囲±ｊにおけるシフトレジスタ回路26の出力の立
下り変化について比較される。こうして、レジスタ44、
46および48に格納された位相番号は、増減制御される。
された変化点位相番号を、対応するシフトレジスタ回路
26からの出力Out1〜Out nxm と比較する。たとえば、レ
ジスタ46に格納された位相番号は、制御回路38におい
て、該当する位相監視範囲±ｊにおけるシフトレジスタ
回路26の出力の立上り変化について比較される。同様
に、レジスタ48に格納された位相番号は、該当する位相
監視範囲±ｊにおけるシフトレジスタ回路26の出力の立
下り変化について比較される。こうして、レジスタ44、
46および48に格納された位相番号は、増減制御される。
【００４６】このように構成された変化点検出回路28な
らびに制御回路42および38を含む変形例では、入力デー
タ信号12の相続く変化点位相が入力データ信号12の１ビ
ット幅Tb以下であることを検知する機能を制御回路42が
有している。そのため、入力データ信号12に含まれるビ
ットパルスのうちビット幅Tbが狭い方のパルスに初期位
相が確実に確定できる効果がある。また、立上りおよび
立下り変化点位相番号を独立にレジスタ46および48に格
納するように構成され、立上り位相変化と立下り位相変
化が独立に検出されるるので、回路構成の簡略化および
低消費電力化が期待できる。
らびに制御回路42および38を含む変形例では、入力デー
タ信号12の相続く変化点位相が入力データ信号12の１ビ
ット幅Tb以下であることを検知する機能を制御回路42が
有している。そのため、入力データ信号12に含まれるビ
ットパルスのうちビット幅Tbが狭い方のパルスに初期位
相が確実に確定できる効果がある。また、立上りおよび
立下り変化点位相番号を独立にレジスタ46および48に格
納するように構成され、立上り位相変化と立下り位相変
化が独立に検出されるるので、回路構成の簡略化および
低消費電力化が期待できる。
【００４７】図６を参照すると、本発明の他の実施例
は、分周回路60を有し、マスタクロック24の周波数を逓
降したクロックDIVCLKで制御回路38が動作する点、およ
びコンパレータ回路62を有し、セレクタ回路36の選択制
御信号Sel としてレジスタ44の出力する位相番号をある
論理規則で修正した信号が与えられる点以外は、図１を
参照して説明した実施例と同じである。図６において、
図１に示す要素と同様の要素は、同じ参照符号によって
指示し、冗長な説明は避ける。
は、分周回路60を有し、マスタクロック24の周波数を逓
降したクロックDIVCLKで制御回路38が動作する点、およ
びコンパレータ回路62を有し、セレクタ回路36の選択制
御信号Sel としてレジスタ44の出力する位相番号をある
論理規則で修正した信号が与えられる点以外は、図１を
参照して説明した実施例と同じである。図６において、
図１に示す要素と同様の要素は、同じ参照符号によって
指示し、冗長な説明は避ける。
【００４８】より詳細には、マスタクロック24、本実施
例では第２相クロック信号φ2 は、サンプリング回路16
および制御回路38以外の各回路のクロック入力端子に接
続されている。分周回路60は、このマスタクロック24に
接続された入力端子Inを有し、クロック信号φ2 を1/K
（Ｋは自然数) に分周して、その周波数を逓降させたク
ロックDIVCLKをその出力端子DIVCLKから出力する周波数
逓降回路である。出力端子DIVCLKは、制御回路38のクロ
ック入力端子DIVCLKに接続されている。
例では第２相クロック信号φ2 は、サンプリング回路16
および制御回路38以外の各回路のクロック入力端子に接
続されている。分周回路60は、このマスタクロック24に
接続された入力端子Inを有し、クロック信号φ2 を1/K
（Ｋは自然数) に分周して、その周波数を逓降させたク
ロックDIVCLKをその出力端子DIVCLKから出力する周波数
逓降回路である。出力端子DIVCLKは、制御回路38のクロ
ック入力端子DIVCLKに接続されている。
【００４９】レジスタ44の出力端子Out は、コンパレー
タ回路62の入力端子Baseに接続され、その出力端子Out
はセレクタ回路36のSel 端子に接続されている。コンパ
レータ回路62はまた、シフトレジスタ回路26の出力端子
Out1〜Outn×m にそれぞれ接続された入力端子In1 〜In
n ×m を有し、レジスタ44の出力する位相番号Baseをこ
の入力信号In1 〜Inn ×m に基づいてある論理規則で修
正し、セレクタ回路36の選択制御信号Sel として出力す
る比較回路である。
タ回路62の入力端子Baseに接続され、その出力端子Out
はセレクタ回路36のSel 端子に接続されている。コンパ
レータ回路62はまた、シフトレジスタ回路26の出力端子
Out1〜Outn×m にそれぞれ接続された入力端子In1 〜In
n ×m を有し、レジスタ44の出力する位相番号Baseをこ
の入力信号In1 〜Inn ×m に基づいてある論理規則で修
正し、セレクタ回路36の選択制御信号Sel として出力す
る比較回路である。
【００５０】より詳細には、コンパレータ回路62は、レ
ジスタ44によって指示された位相番号Baseに対して、例
えば、前述した制御回路38に設定されているレジスタ46
の出力Fin が指示する変化点位相番号の前後の隣り合う
位相間の信号変化点を検出する所定の範囲ｊと同じ位相
範囲において、対応するシフトレジスタ回路26の出力位
相In1 〜Inn ×m の変化点を監視する。変化点が指定さ
れた範囲±ｊ内にある場合は、コンパレータ回路62は、
レジスタ44によって指示された位相番号を基準に差分を
算出し、即座にセレクタ回路36の切替えを行なう。これ
から分かるように、コンパレータ回路62は、レジスタ44
とともに、セレクタ回路36の選択動作を制御する選択制
御信号Sel をセレクタ回路36に供給する選択制御回路を
構成している。このレジスタ46の出力Fin の指示する変
化点位相番号の前後の隣り合う位相変化点を検出する位
相範囲は、本実施例では、制御回路38に設定されている
所定の範囲ｊと同じ範囲であるが、本発明は、必ずしも
これのみに限定されず、異なる範囲であってもよい。
ジスタ44によって指示された位相番号Baseに対して、例
えば、前述した制御回路38に設定されているレジスタ46
の出力Fin が指示する変化点位相番号の前後の隣り合う
位相間の信号変化点を検出する所定の範囲ｊと同じ位相
範囲において、対応するシフトレジスタ回路26の出力位
相In1 〜Inn ×m の変化点を監視する。変化点が指定さ
れた範囲±ｊ内にある場合は、コンパレータ回路62は、
レジスタ44によって指示された位相番号を基準に差分を
算出し、即座にセレクタ回路36の切替えを行なう。これ
から分かるように、コンパレータ回路62は、レジスタ44
とともに、セレクタ回路36の選択動作を制御する選択制
御信号Sel をセレクタ回路36に供給する選択制御回路を
構成している。このレジスタ46の出力Fin の指示する変
化点位相番号の前後の隣り合う位相変化点を検出する位
相範囲は、本実施例では、制御回路38に設定されている
所定の範囲ｊと同じ範囲であるが、本発明は、必ずしも
これのみに限定されず、異なる範囲であってもよい。
【００５１】動作状態において、制御回路38は、分周回
路60でマスタクロックφ2 がＫ分周された分周クロック
DIVCLKを動作クロックとして動作する。したがって制御
回路38は、このような低速クロックにて動作するので、
レジスタ44、46および48の格納位相番号を更新する周期
は、低速処理で行なうことができる。
路60でマスタクロックφ2 がＫ分周された分周クロック
DIVCLKを動作クロックとして動作する。したがって制御
回路38は、このような低速クロックにて動作するので、
レジスタ44、46および48の格納位相番号を更新する周期
は、低速処理で行なうことができる。
【００５２】コンパレータ回路62は、レジスタ44によっ
て指示された位相番号Baseに対して、上述の位相範囲±
ｊにおいて対応するシフトレジスタ回路26の出力位相の
変化点を監視している。コンパレータ回路62は、変化点
が指定された範囲±ｊ内にあることを検出すると、コン
パレータ回路62は、レジスタ44の示す位相番号を基準に
差分を算出する。より詳細には、コンパレータ回路62
は、各シフトレジスタ30の出力Out1〜Outnxmをレジスタ
44に格納されている値Baseと比較し、各シフトレジスタ
30の出力Out1〜Outnxmのうちこの値Baseによって指示さ
れる出力と、この出力を含む所定の範囲±ｊにおけるシ
フトレジスタ30の出力とについて変化を監視する。コン
パレータ回路62は、値Baseで指示されるシフトレジスタ
30より位相位置が前のシフトレジスタの出力に変化点を
検出すると、選択制御信号Sel の値を減少させ、位相位
置が後のシフトレジスタの出力に変化点を検出すると、
選択制御信号Sel の値を増加させる。これによって、セ
レクタ回路36は即座に切り替えを行なうことができる。
このように、制御回路38が分周クロックDIVCLKで動作
し、コンパレータ回路62が設けられていることにより、
セレクタ回路36の切替えが高速で行なわれる。
て指示された位相番号Baseに対して、上述の位相範囲±
ｊにおいて対応するシフトレジスタ回路26の出力位相の
変化点を監視している。コンパレータ回路62は、変化点
が指定された範囲±ｊ内にあることを検出すると、コン
パレータ回路62は、レジスタ44の示す位相番号を基準に
差分を算出する。より詳細には、コンパレータ回路62
は、各シフトレジスタ30の出力Out1〜Outnxmをレジスタ
44に格納されている値Baseと比較し、各シフトレジスタ
30の出力Out1〜Outnxmのうちこの値Baseによって指示さ
れる出力と、この出力を含む所定の範囲±ｊにおけるシ
フトレジスタ30の出力とについて変化を監視する。コン
パレータ回路62は、値Baseで指示されるシフトレジスタ
30より位相位置が前のシフトレジスタの出力に変化点を
検出すると、選択制御信号Sel の値を減少させ、位相位
置が後のシフトレジスタの出力に変化点を検出すると、
選択制御信号Sel の値を増加させる。これによって、セ
レクタ回路36は即座に切り替えを行なうことができる。
このように、制御回路38が分周クロックDIVCLKで動作
し、コンパレータ回路62が設けられていることにより、
セレクタ回路36の切替えが高速で行なわれる。
【００５３】図６に示す実施例では、このように、入力
データ信号12の急激な位相変化については、コンパレー
タ回路62により高速な信号選択が実行され、入力データ
信号12の緩やかな位相変化については、制御回路38によ
るレジスタ44、46および48の位相番号の低速な更新によ
り、セレクタ回路36における信号選択が行なわれる。
データ信号12の急激な位相変化については、コンパレー
タ回路62により高速な信号選択が実行され、入力データ
信号12の緩やかな位相変化については、制御回路38によ
るレジスタ44、46および48の位相番号の低速な更新によ
り、セレクタ回路36における信号選択が行なわれる。
【００５４】この実施例でも、図１に示し説明した実施
例と同じ効果があるとともに、セレクタ回路36を高速で
切り替えるコンパレータ回路62が独立に設けられている
ので、制御回路38が低速動作の回路素子で構成され、回
路消費電力の更なる低減が期待できる。図６に示す実施
例でもまた、図１に示す実施例について説明したのと同
じ変化点検出回路28ならびに制御回路42および38の変形
例が有利に適用される。
例と同じ効果があるとともに、セレクタ回路36を高速で
切り替えるコンパレータ回路62が独立に設けられている
ので、制御回路38が低速動作の回路素子で構成され、回
路消費電力の更なる低減が期待できる。図６に示す実施
例でもまた、図１に示す実施例について説明したのと同
じ変化点検出回路28ならびに制御回路42および38の変形
例が有利に適用される。
【００５５】
【発明の効果】このように本発明によれば、入力される
データ信号の変化点を常時監視し、信号変化の検出され
た位相の表示を記憶する蓄積回路に保持されている位相
表示の値をその信号変化に応じて増減させる構成をとっ
ている。これにより、入力データ信号のビット幅歪みが
大きい場合でも、ジッタ耐量が悪化しない効果がある。
また、信号変化の位相表示の蓄積回路が３個の独立した
レジスタで構成されている場合は、監視する範囲が所定
の範囲内でよいので、回路構成が簡素化され、低消費電
力化が実現される。
データ信号の変化点を常時監視し、信号変化の検出され
た位相の表示を記憶する蓄積回路に保持されている位相
表示の値をその信号変化に応じて増減させる構成をとっ
ている。これにより、入力データ信号のビット幅歪みが
大きい場合でも、ジッタ耐量が悪化しない効果がある。
また、信号変化の位相表示の蓄積回路が３個の独立した
レジスタで構成されている場合は、監視する範囲が所定
の範囲内でよいので、回路構成が簡素化され、低消費電
力化が実現される。
【図１】本発明によるビット位相同期装置の実施例を示
す機能ブロック図である。
す機能ブロック図である。
【図２】図１に示すビット位相同期装置の実施例に入力
される入力データ信号およびリセットパルスの例を示す
波形図である。
される入力データ信号およびリセットパルスの例を示す
波形図である。
【図３】同実施例における多相サンプリング回路の動作
説明に有用なタイムチャートである。
説明に有用なタイムチャートである。
【図４】同実施例における変化点検出回路の論理則の例
を示す説明図である。
を示す説明図である。
【図５】同実施例におけるレジスタの論理則の例を示
す、図４と同様の説明図である。
す、図４と同様の説明図である。
【図６】本発明によるビット位相同期装置の他の実施例
を示す、図１と同様の機能ブロック図である。
を示す、図１と同様の機能ブロック図である。
16 サンプリング回路 26 シフトレジスタ回路 28 変化点検出回路 36 セレクタ回路 38、42 制御回路 44、46、48 レジスタ 60 分周回路 62 コンパレータ回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平９−162853（ＪＰ，Ａ) 特開 平９−36849（ＪＰ，Ａ) 特開 平８−256137（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 7/02
Claims (12)
- 【請求項１】 リセットパルスの後にバースト状にビッ
トデータが到来する入力データ信号を受け、該リセット
パルスの到来後、前記入力データ信号のビット位相に同
期した出力信号を出力するビット位相同期装置におい
て、該装置は、前記ビットデータのクロック速度以上の
速度で互いに位相の相違する複数相のクロック信号に応
動して、前記入力データ信号をサンプリングして対応す
る複数の出力を出力するサンプリング手段と、 該サンプリング手段の複数の出力を受けて、これを前記
ビットデータのクロック速度以上の速度のマスタクロッ
クに応動して複数の段にわたって歩進させる複数のシフ
トレジスタを含み、該複数のシフトレジスタのそれぞれ
の出力を出力するシフトレジスタ手段と、 該複数のシフトレジスタから得られる出力のうちの１つ
を選択制御信号に応じて選択して前記出力信号として出
力するセレクタ手段と、 前記サンプリング手段の複数の出力を相互に比較し、該
複数の出力のうちの隣り合う位相で信号変化を検出する
と、該信号変化の検出された位相を示す第１の表示を出
力する変化点検出手段と、 前記複数のシフトレジスタのいずれかを示す第２の表示
を格納する第１のレジスタ手段を含み、第１のレジスタ
手段に格納された第２の表示の値に応じて前記選択制御
信号を生成する選択制御手段と、 第２の表示をそれぞれ格納する第２および第３のレジス
タ手段と、 前記リセットパルスによって初期化され、初期化後、最
初に前記変化点検出手段から受けた第１の表示を第２の
表示として第２のレジスタ手段に格納し、これに続いて
前記変化点検出手段から受けた第１の表示を第２の表示
として第３のレジスタ手段に格納し、該２つの第２の表
示の中間の値を算出してこれを第２の表示として第１の
レジスタ手段に格納する第１の制御手段と、 前記リセットパルスによって初期化され、初期化後、前
記複数のシフトレジスタの出力を受け、該複数のシフト
レジスタの出力のうち第２および第３のレジスタ手段に
格納されている第２の表示で指示される出力、および該
出力を含む第１の所定の範囲におけるシフトレジスタの
出力について変化を監視し、第１、第２および第３のレ
ジスタ手段を制御する第２の制御手段とを含み、 第２の制御手段は、第２および第３のレジスタ手段に格
納されている第２の表示で指示されるシフトレジスタよ
り位相位置が前のシフトレジスタの出力に変化点を検出
すると、第１、第２および第３のレジスタ手段に格納さ
れている第２の表示の値を減少させ、第２および第３の
レジスタ手段に格納されている第２の表示で指示される
シフトレジスタより位相位置が後のシフトレジスタの出
力に変化点を検出すると、第１、第２および第３のレジ
スタ手段に格納されている第２の表示の値を増加させる
ことを特徴とするビット位相同期装置。 - 【請求項２】 請求項１に記載の装置において、 前記選択制御手段はさらに、前記複数のシフトレジスタ
の出力を第１のレジスタ手段に格納されている第２の表
示の値と比較し、第１のレジスタ手段に格納されている
第２の表示の値によって指示される出力、および該出力
を含む第２の所定の範囲におけるシフトレジスタの出力
について変化を監視して前記選択制御信号を出力する比
較手段を含み、 該比較手段は、第１のレジスタ手段に格納されている第
２の表示で指示されるシフトレジスタより位相位置が前
のシフトレジスタの出力に変化点を検出すると、前記選
択制御信号の値を減少させ、第１のレジスタ手段に格納
されている第２の表示で指示されるシフトレジスタより
位相位置が後のシフトレジスタの出力に変化点を検出す
ると、前記選択制御信号の値を増加させることを特徴と
するビット位相同期装置。 - 【請求項３】 請求項２に記載の装置において、第２の
制御手段は、前記マスタクロックより低速のクロックに
応動することを特徴とするビット位相同期装置。 - 【請求項４】 請求項３に記載の装置において、該装置
は、前記複数相のクロック信号のうちのいずれか１つを
分周して前記低速のクロックを生成し、第２の制御手段
に供給する分周手段を含むことを特徴とするビット位相
同期装置。 - 【請求項５】 請求項１に記載の装置において、前記マ
スタクロックは、前記複数相のクロック信号のうちのい
ずれか１つであることを特徴とするビット位相同期装
置。 - 【請求項６】 請求項２に記載の装置において、第２の
所定の範囲は第１の所定の範囲に実質的に等しいことを
特徴とするビット位相同期装置。 - 【請求項７】 リセットパルスの後にバースト状にビッ
トデータが到来する入力データ信号を受け、該リセット
パルスの到来後、前記入力データ信号のビット位相に同
期した出力信号を出力するビット位相同期装置におい
て、該装置は、 前記ビットデータのクロック速度以上の速度で互いに位
相の相違する複数相のクロック信号に応動して、前記入
力データ信号をサンプリングして対応する複数の出力を
出力するサンプリング手段と、 該サンプリング手段の複数の出力を受けて、これを前記
ビットデータのクロック速度以上の速度のマスタクロッ
クに応動して複数の段にわたって歩進させる複数のシフ
トレジスタを含み、該複数のシフトレジスタのそれぞれ
の出力を出力するシフトレジスタ手段と、 該複数のシフトレジスタから得られる出力のうちの１つ
を選択制御信号に応じて選択して前記出力信号として出
力するセレクタ手段と、 前記サンプリング手段の複数の出力を相互に比較し、該
複数の出力のうちの隣り合う位相で信号変化を検出する
と、該信号変化の検出された位相を示す第１の表示を出
力する変化点検出手段と、 前記複数のシフトレジスタのいずれかを示す第２の表示
を格納する第１のレジスタ手段を含み、第１のレジスタ
手段に格納された第２の表示の値に応じて前記選択制御
信号を生成する選択制御手段と、 第２の表示をそれぞれ格納する第２および第３のレジス
タ手段と、 前記リセットパルスによって初期化され、初期化後、相
続く第１の表示の値の差が前記入力データ信号の１ビッ
ト期間以下であることを検知すると、前記検出された信
号変化の立上り位相を示す第１の表示を第２の表示とし
て第２のレジスタ手段に格納し、前記検出された信号変
化の立下り位相を示す第１の表示を第２の表示として第
３のレジスタに格納し、該２つの第２の表示の中間の値
を算出してこれを第２の表示として第１のレジスタ手段
に書き込む第１の制御手段と、 前記リセットパルスによって初期化され、初期化後、前
記複数のシフトレジスタの出力を受け、該複数のシフト
レジスタの出力のうち第２および第３のレジスタ手段に
格納されている第２の表示で指示される出力、および該
出力を含む第１の所定の範囲におけるシフトレジスタの
出力について変化を監視し、第１、第２および第３のレ
ジスタ手段を制御する第２の制御手段とを含み、 第２の制御手段は、前記立上り位相の変化については、
第２のレジスタ手段に格納されている第２の表示で指示
されるシフトレジスタより位相位置が前のシフトレジス
タの出力に変化点を検出すると、第１、第２および第３
のレジスタ手段に格納されている第２の表示の値を減少
させ、第２のレジスタ手段に格納されている第２の表示
で指示されるシフトレジスタより位相位置が後のシフト
レジスタの出力に変化点を検出すると、第１、第２およ
び第３のレジスタ手段に格納されている第２の表示の値
を増加させ、 前記立下り位相の変化については、第３のレジスタ手段
に格納されている第２の表示で指示されるシフトレジス
タより位相位置が前のシフトレジスタの出力に変化点を
検出すると、第１、第２および第３のレジスタ手段に格
納されている第２の表示の値を減少させ、第３のレジス
タ手段に格納されている第２の表示で指示されるシフト
レジスタより位相位置が後のシフトレジスタの出力に変
化点を検出すると、第１、第２および第３のレジスタ手
段に格納されている第２の表示の値を増加させることを
特徴とするビット位相同期装置。 - 【請求項８】 請求項７に記載の装置において、 前記選択制御手段はさらに、前記複数のシフトレジスタ
の出力を第１のレジスタ手段に格納されている第２の表
示の値と比較し、第１のレジスタ手段に格納されている
第２の表示の値によって指示される出力、および該出力
を含む第２の所定の範囲におけるシフトレジスタの出力
について変化を監視して前記選択制御信号を出力する比
較手段を含み、 該比較手段は、第１のレジスタ手段に格納されている第
２の表示で指示されるシフトレジスタより位相位置が前
のシフトレジスタの出力に変化点を検出すると、前記選
択制御信号の値を減少させ、第１のレジスタ手段に格納
されている第２の表示で指示されるシフトレジスタより
位相位置が後のシフトレジスタの出力に変化点を検出す
ると、前記選択制御信号の値を増加させることを特徴と
するビット位相同期装置。 - 【請求項９】 請求項８に記載の装置において、第２の
制御手段は、前記マスタクロックより低速のクロックに
応動することを特徴とするビット位相同期装置。 - 【請求項１０】 請求項９に記載の装置において、該装
置は、前記複数相のクロック信号のうちのいずれか１つ
を分周して前記低速のクロックを生成し、第２の制御手
段に供給する分周手段を含むことを特徴とするビット位
相同期装置。 - 【請求項１１】 請求項７に記載の装置において、前記
マスタクロックは、前記複数相のクロック信号のうちの
いずれか１つであることを特徴とするビット位相同期装
置。 - 【請求項１２】 請求項８に記載の装置において、第２
の所定の範囲は第１の所定の範囲に実質的に等しいこと
を特徴とするビット位相同期装置。
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