JP3950899B2 - ビット同期回路 - Google Patents

Description

本発明は、ビット同期回路に関し、更に詳しくは、伝送路から受信した高速バーストデータ信号を装置内基準クロックに同期したデータ信号に変換するのに適したビット同期回路に関する。

複数の端末から送信されたバースト信号を中継する伝送システムとして、受動光網ＰＯＮ（Passive Optical Network）システムが知られている。ＰＯＮシステムは、図２に示すように局側装置（ＯＬＴ：Optical Line Terminal）１Ａに収容された光ファイバ１１（１１−１〜１１−ｍ）を光カプラ（スターカプラ）１２で複数の支線光ファイバ１３（１３−１〜１３−ｎ）に分岐し、各支線光ファイバ１３に加入者接続装置（ＯＮＵ：Optical Network Unit）１０（１０−１〜１０−ｎ）を接続した構成の光伝送システムである。

各加入者接続装置１０には、図示しない加入者端末が接続され、各加入者端末からの送信データは、局側装置１Ａを介してネットワーク１４に転送される。ネットワーク１４は、端末装置がアクセスする各種サーバを接続したインターネットであっても、複数の局側装置（１Ａ、１Ｂ、・・・）間を接続する中継網であってもよい。ＰＯＮによれば、光ファイバ伝送路１１を複数の加入者で共用でき、更に、光ファイバ伝送路１１から支線光ファイバ１３への分岐装置として、低コストで保守も簡便なスターカプラ２０２を使用できるため、経済的なＦＴＴＨ（Fiber to the Home）アクセス網を提供できる。

ＰＯＮには、例えば、ＡＴＭセル形式でデータを伝送するＢ−ＰＯＮ（Broadband PON）、ギガビットクラスの高速データ転送を可能とするＧ−ＰＯＮ（Gigabit PON）、イーサネット（登録商標名）サービスに適したＧＥ−ＰＯＮ（Giga-Ethernet PON）がある。

ＰＯＮシステムでは、各加入者接続装置１０が支線光ファイバ１３に送信したデータ（上りデータフレーム）は、光ファイバ１１上で時分割多重される。上りデータフレーム２００は、図３に示すように、プリアンブル部２１０とペイロード２２０とからなり、ペイロード２２０に各加入者端末から送信されたデータパケットが含まれる。

複数の加入者接続装置から送信されたデータパケットが光ファイバ１１上で衝突するのを避けるために、各加入者接続装置１０は、局側装置１Ａから指定された時間帯で上りデータフレーム２００を送信する。これによって、光ファイバ１１上では、複数の上りデータフレームが、フレーム間に或る無信号区間（ガードタイム）をもった状態で時分割多重され、バーストデータとして局側装置１Ａに入力される。

一方、局側装置１Ａから加入者接続装置１０−１〜１０−ｎへのデータ伝送は、同報通信形式で行われる。局側装置１Ａが光ファイバ１１−１に送信する下りデータフレームには、宛先アドレスの異なる複数のデータパケットが、パケット間に無信号区間を置くことなく連続的に配列されている。下りデータフレームは、光カプラで複数の支線光ファイバ１３−１〜１３−ｎに分岐され、各加入者接続装置１０は、受信フレームに含まれるパケットの宛先アドレスを判定して、自局宛のパケットのみを選択的に取り込み、加入者端末に転送する。

下りデータフレームは、局側装置１Ａの内部基準クロックに同期した周波数ｆ０、または周波数ｆ０の逓倍周波数で送信される。各加入者接続装置１０は、下りフレームから基本クロックを抽出し、装置内基準クロックに同期した周波数ｆ０でそれぞれの上り方向のデータフレームを送信する。すなわち、局側装置１Ａが受信する上りバーストデータの周波数は、局側装置内基準クロックと同期している。

しかしながら、ＰＯＮシステムでは、光カプラ１２から分岐される支線ファイバ１３−１〜１３−ｎの長さに差異があるため、上りデータフレーム（バーストデータ）は、上述した装置内基準クロックに対する位相差が加入者接続装置毎に異なった状態で、局側装置１Ａに到着する。従って、局側装置１Ａは、光ファイバ１１から受信したバーストデータを光／電気変換した後、バーストデータ毎にビット同期をとる必要がある。

図４は、局側装置１Ａのビット同期回路（タイミング抽出回路）に入力されるバーストデータのモデルを示す。各バーストデータは、図３でも説明したように、ペイロード２２０に先立って、例えば、「１」、「０」交番ビット列からなるプリアンブル２１０を備えている。局側装置１Ａでは、上記プリアンブル２１０の受信期間中に、バーストデータ毎のビット同期を確立する必要がある。加入者接続装置にとって有効なデータは、ペイロード２２０であり、ＰＯＮ区間での伝送効率を向上されるためには、プリアンブル２１０を可能な限り短くすることが望まれる。

また、光ファイバで伝送される各バーストデータ信号の減衰量は、バーストデータが通過する光ファイバ長によって異なっているため、局側装置１Ａでは、ビット同期回路（タイミング抽出回路）の前段でバーストデータ毎に入力信号レベルを検知し、入力信号の高／低を識別するための閾値Ｔｈを自動的に切替えるＡＴＣ（Automatic Threshold Control）機能を必要とする。一般的にＡＴＣでは、入力信号のピークレベル検出によって閾値Ｔｈを決定しているため、バーストデータにスパイクノイズ等のノイズ成分が重畳した場合、閾値Ｔｈが理想的な値よりも高い値に設定され、結果的に、Ｗ（Ｌ）、Ｗ（Ｈ）で示すように、ビット同期回路の入力信号にパルス幅歪みが発生することが知られている。

ギガビットクラスの伝送容量を持つＧ−ＰＯＮにおいては、各加入者接続装置１０に可変長バーストデータの送信が許容されているため、局側装置１Ａのビット同期回路に、例えば、１２５μｓ程度の長いバーストデータが入力される可能性がある。バーストデータが長くなると、バーストデータ受信期間中のジッタ・ワンダに起因した位相変動や、内部基準クロックと受信バーストデータの周波数非同期に起因した位相変動の発生を考慮しておく必要がある。従って、可変長バーストデータ用のＰＯＮシステムには、プリアンブル区間での初期位相の決定機能に加えて、ペイロード区間で発生する位相変動にも追従可能なビット同期回路が必要とされる。

上述した課題を解決するため、例えば、特開２００５−０１２３０５号公報（特許文献１）では、図５に示すように、受信バーストデータをｎ相のデータ列に変換する多相データサンプル部５０と、最適位相データ列を示す制御信号を発生する位相判定部５１と、ｎ相データ列のうち、上記制御信号が示す最適位相データ列を選択的に通過させる出力データ選択部５５と、最適位相データ切替えの際に欠落するデータを補充する欠落補充データ供給部５６と、上記最適位相データ列を上記基準クロックに同期したデータ列に変換する出力データ同期化部６０とからなり、位相判定部５１が、同一バーストデータの受信期間中に最適位相データ列の検出動作を繰り返して実行し、最適位相が変動した時、上記出力データ選択部５５が、上記出力データ同期化部６０に供給する最適位相データ列を動的に切替えるようにした最適位相データ選択方式のビット同期回路を提案している。

ここで、多相データサンプル部５０は、例えば、基準クロックＣＬを遅延して生成したｎ相のクロックで受信信号をラッチし、ラッチされたｎ相の信号を基準クロックＣＬに同期して読み出すことによってｎ相データ列を生成している。位相判定部５１は、受信信号の変化点から識別された最適位相と、マスク信号生成部５４が発生するマスク信号Ｍとに基づいて、切替え制御信号ＳＣとデータ列補正信号ＳＰを発生する。切替え制御信号ＳＣは、出力データ選択部５５に与えられ、データ列補正信号ＳＰは、出力データ同期化部６０のデータ転送制御部５８に与えられる。出力データ選択部５５は、多相データサンプル部５０から出力されるｎ相データ列の中から、上記切替え制御信号ＳＣに従って最適位相データ列Ｄ１を選択して、データ蓄積部５７に供給している。

位相判定部５１は、例えば、特開平９−３６８４９号公報（特許文献２）に記載されているように、パルスの立上がりと立下がりを検出するデュアルエッジ検出を実行することによって、パルス幅歪みが生じた場合でも、ｎ相データの中から、装置内基準クロックに対してパルスの立上がりと立下がりの両エッジで位相余裕が最大となるデータ列を選択できる。上記特許文献１では、変化点検出と位相判定を受信バーストデータの全領域で実行し、クロック周期をまたぐデータ切替え時に発生するデータ欠落や重複は、欠落補充データ供給部５６とデータ転送制御部５８とで補償している。

特開２００５−０１２３０５号公報 特開平９−３６８４９号公報

しかしながら、上述した特許文献１に記載されたビット同期回路では、信号位相を全く予測できない状態で開始されるバーストデータの受信初期における同期引き込み機能と、初期位相が確定した後で発生する比較的緩やかな位相変動への追従機能を同一の回路で実現しようとしているため、次のような問題がある。

すなわち、上記従来技術では、位相が不明な受信バーストデータの同期引き込みを高速に行うために、位相判定部５１でデュアルエッジ検出によって最適位相データ列を特定し、その結果を出力データ選択部５５に与えて、多相データをダイナミック（離散的）に切替えている。しかしながら、初期位相が確定した後に実行される位相追従動作にとっては、最適位相データの判定結果に従って、出力データを別位相のデータ列にダイナミック（離散的）に切替えることは、本来の動作目的から逸脱している。すなわち、上記従来技術では、例えば、ノイズ等によって、位相判定部５１での最適位相データの判定に誤りが生じた場合でも、出力データ選択部５５において現在の位相から複数相離れた別位相のデータ列への切替えが瞬時に行われるため、結果的に、出力データの連続性が損なわれ、データ欠落や重複を補償するための工夫が必要となる。

また、上記従来技術では、入力された各バーストデータの全区間で、位相判定部５１のデュアルエッジ検出回路と最適位相演算回路が駆動されているため、これらの回路部で常時電力消費が発生している。パルス幅歪みに対応した最適位相演算は、プリアンブルの受信期間に完了しているため、「０」、「１」交番ビットが保証されていないペイロードの受信期間でも、デュアルエッジ検出に基づく最適位相演算を実行することには意味がなく、結果的に位相判定部５１では電力が無駄に消費されていることになる。

本発明の目的は、可変長バーストデータの受信に適した電力消費の少ないビット同期回路を提供することにある。
本発明の他の目的は、出力データの連続性を損なうことなくペイロード受信期間内での位相追従が可能なビット同期回路を提供することにある。

上記目的を達成するため、本発明のビット同期回路は、バーストデータの先頭部分に位置したプリアンブルの受信期間中に、装置内基準クロックと同一周波数をもつ多相クロックの中から、受信バーストデータに同期した位相のクロックを高速に決定する初期位相決定部と、初期位相決定部で決定された同期位相クロックを初期位相として、バーストデータのペイロードの受信期間中に、同期位相クロックを受信データの位相変動に追従させるための位相追従部とを備えたことを特徴とする。バーストデータのペイロードは、上記同期位相クロックと所定の位相関係にあるデータ取込みクロックによってリタイミングされ、装置内基準クロックに同期したデータとして出力される。

更に詳述すると、本発明のビット同期回路は、装置内基準クロックと同一周期で互いに位相の異なる多相クロックを生成する多相クロック生成部と、バーストデータのプリアンブル受信期間中に、上記多相クロックを使用して受信信号の変化点を検出し、変化点に同期したクロックの位相番号を含む初期位相情報を出力する初期位相決定部と、データ取込みクロックと位相検出クロックを最適位相のクロックに切替えるためのクロック切替え部と、バーストデータのペイロード受信期間中に、上記データ取込みクロックに従って受信データをリタイミングデータに変換し、上記位相検出クロックを基準として、受信データの信号変化点の進相／遅相を判定し、判定結果に応じた位相補正信号を出力する位相追従部と、上記位相追従部から出力されたリタイミングデータを一時的に蓄積し、上記装置内基準クロックに同期したデータとして出力するためのデータ蓄積部とからなり、
上記クロック切替え部が、上記初期位相決定部から出力された初期位相情報に基いて、上記多相クロックの中から上記位相追従部に供給すべき最初のデータ取込みクロックと位相検出クロックを選択し、その後は、上記位相追従部から出力される位相補正信号に応じて、上記位相追従部に供給すべきデータ取込みクロックと位相検出クロックを最適位相のクロックに切替えることを特徴とする。

本発明の１実施例によれば、上記クロック切替え部は、上記初期位相決定部から出力された初期位相情報と前記位相追従部から出力される位相補正信号とに応じてクロック選択制御信号を生成するポインタ部と、上記クロック選択制御信号に従って、上記多相クロック生成部で生成された多相クロックの中から、上記位相追従部に供給すべき最適なデータ取込みクロックと位相検出クロックを選択するクロック選択部とからなる。

本発明の１実施例によれば、上前記位相追従部は、データ取込みクロックに従って、受信データをリタイミングデータに変換して出力する受信データリタイミング部と、上記位相検出クロックを基準として、受信データの信号変化点の進相／遅相を判定し、判定結果を出力する位相比較部と、上記位相比較部から出力された判定結果を所定期間毎に多数決判定し、上記位相検出クロックを最適化するための位相補正信号を発生する多数決判定部とからなる。

本発明の１実施例によれば、上記初期位相決定部は、上記多相クロック生成部で生成された多相クロックによって受信信号をサンプリングし、サンプリング結果を位相整列された多相データとして出力するデータサンプル部と、上記データサンプル部から出力された多相データに基づいて、受信信号の変化点を検出し、信号変化点に同期したクロックの位相番号を出力するエッジ検出部と、上記エッジ検出部から出力された位相番号に基いて、所定周期で、受信信号の変化点同期位相クロックの位相番号と最適なデータ取込みクロックの位相番号とを決定する最適位相判定部と、上記最適位相判定部から出力された同期位相クロックの位相番号と最適なデータ取込みクロックの位相番号をそれぞれ所定期間毎に平均化し、前記初期位相情報として出力する最適位相平均化部とからなる。

本発明のビット同期回路では、上記初期位相決定部の動作期間と位相追従部の動作期間を同期モード切替え信号によって切替えることによって、消費電力を低減できる。
本発明のビット同期回路をＰＯＮシステムの局側装置が備える各回線インタフェースに適用した場合、上記同期モード切替え信号は、各回線インタフェースの制御部から与えることができる。この場合、制御部は、同期モード切替え信号によって、加入者接続装置からのバーストデータの受信前に上記初期位相決定部を起動しておき、予想される最進位相のバーストデータが受信された場合のプリアンブルの完了タイミングで、上記初期位相決定部を停止し、上記位相追従部を起動することができる。

本発明のビット同期回路は、バーストデータのプリアンブル受信期間中に同期位相クロックを高速に決定する初期位相決定部と、バーストデータのペイロードの受信期間中に、同期位相クロックを受信データの位相変動に追従させるための位相追従部とを備え、多相クロック選択方式によって受信バーストデータをリタイミングしているため、バースト長に影響されない、出力データの連続性を保証した消費電力の少ないビット同期回路を提供できる。

図６は、局側装置１Ａが備える加入者線インタフェースの１実施例を示す。
加入者線インタフェースは、光ファイバ１１−ｉに接続された光送受信部２１と、光送受信部２１で受信した上り方向の光信号を電気信号に変換するための光／電気変換部２２と、光／電気変換部２２に接続されたビット同期回路２３と、ビット同期回路２３からシリアルに出力されるビット信号を所定ビット単位の並列データに変換する直並列変換部２４と、直並列変換部２４の出力データを識別して上り方向フレームの終端処理を行い、上り方向フレームに含まれるユーザデータを上りデータバッファ２６に蓄積する上りフレーム終端部２５と、上りデータバッファ２６の蓄積データを装置内の伝送速度で読出し、上位レイヤ終端部４０に転送する装置内インタフェース２７とを有する。

上位レイヤ終端部４０は、例えば、図示しないスイッチ部と網インタフェースを介して、ネットワーク１４に接続されている。また、上りフレーム終端部２５は、例えば、上りフレームから各加入者側装置の送信データ蓄積状況を示す通知情報(キュー情報)を抽出し、制御部２８に転送する。制御部２８は、管理者が予め指定した帯域設定情報と、上りフレーム終端部２５から通知されたキュー情報とに基づいて、各加入者側装置に割当てるべき上り伝送方向の帯域と送信時間を計算し、帯域管理テーブル２９の内容を周期的に更新している。

上位レイヤ終端部４０から装置内インタフェース２７に供給された下り方向のユーザデータは、装置内インタフェース２７から下りデータバッファ３０に入力され、一時的に蓄積した後、下りフレーム生成部３１により読み出される。下りフレーム生成部３１は、下りデータバッファ３０から読み出されたユーザデータ群に監視制御データを付与して下り伝送方向フレームを生成し、電気／光変換部３２に出力する。光信号に変換された下り伝送方向フレームは、光送受信部２１を介して光ファイバ１１−ｉに送出される。

ビット同期回路２３は、図１で詳述するように、基準クロック発生器２０で発生した周波数ｆ０の装置内基準クロックＣＬと、制御部２８から供給される同期モード切替え信号ＭＯＤＥに従って、受信バーストデータへの同期引き込みと位相追従動作を行う。尚、ここでは、基準クロック発生器２０を加入者線インタフェースの１つの要素として図示しているが、基準クロック発生器２０は、局側装置１Ａが備える複数の加入者線インタフェースに共用されるものであってもよい。

図７は、本発明のビット同期回路２３に適用される多相クロックと受信データ信号との関係を示す信号波形図である。
本発明のビット同期回路２３では、基準クロック発生器２０から供給される周波数ｆ０の装置内基準クロックから、例えば、φ０〜φ１５で示すようにｎ相（ここでは、ｎ＝１６）のクロックを生成し、これらのクロックで、光／電気変換部２２からの供給される受信データ信号をサンプリングする。例えば、各クロックの立上がりで受信データ信号をラッチ（サンプリング）することによって、１６相のデータ列が生成される。これらのデータ列をクロックφ１５の位相に同期したデータ列に変換し、隣接するデータ列の排他的論理和をとることによって、受信データの変化点に同期したクロックを検出できる（エッジ検出）。

図示した例では、破線Ｅ１が示すように、クロックφ０、φ１で生成されたデータ列が状態「０」を示す時、φ２以降のクロックで生成されたデータ列は状態「１」となっている。従って、ｎ相のクロックでサンプリングされたｎ相のデータ列を（ｎ−１）相目のクロックに同期して出力し、これらを比較することによって、クロックφ２が受信データ信号の立上がりエッジに同期していることを検出できる。また、破線Ｅ２が示すように、クロックφ０、φ１で生成されたデータ列が状態「１」の時、φ２以降のクロックで生成されたデータ列は状態「０」となっており、クロックφ２が受信データの立下りエッジにも同期していることが判る。この場合、クロックφ２からｎ／２位相離れたクロックφ１０の立上がりで受信データ信号をラッチすることによって、受信データの「１」、「０」状態を正確に識別することが可能となる。

以下の説明では、クロックφ２のように、受信データ信号のエッジに同期したクロックを「同期位相クロック」、クロックφ１０のように、受信データ信号の取り込みに最適な位相のクロックを「データ取込みクロック」と呼ぶことにする。

図８は、本発明のビット同期回路２３の動作を概略的に示した図である。
後で図１を参照して詳述するように、本発明のビット同期回路２３は、初期位相決定部と位相追従部とを備える。初期位相決定部は、バーストデータのプリアンブル期間で動作し、同期位相クロックと最適なデータ取込みクロックを決定する。一方、位相追従部は、バーストデータのペイロード期間に動作する。位相追従部は、原理的には、初期位相決定部で決定したデータ取込みクロックに基づいて、受信バーストデータのリタイミングを開始し、上記初期位相決定部で決定した同期位相クロックを初期値として受信バーストデータの位相変動に追従し、データ取込みクロックの位相を最適化する。

図８に示すように、ビット同期回路の動作は、同期モード切替え信号ＭＯＤＥによって、初期位相決定モード期間Ｔ１と位相追従モード期間Ｔ２に分けられる。
同期モードの切替えタイミングは、制御部２８に設定される制御パラメータによってシステム毎に可変である。制御部２８は、加入者接続装置１０がＰＯＮシステムに接続された時に実行されるレンジングプロセスにおいて、加入者接続装置毎の信号伝播時間を測定し、これを記憶しているため、各加入者接続装置に送信時間帯を割当てた時、バーストデータの受信タイミングを±数ｂｉｔの精度で予測できる。

初期位相決定モード期間Ｔ１において、初期位相決定部は、ｎ相クロックを適用して、０ビットと１ビットが交互に現れるプリアンブルのデータ変化点を検出し、内部基準クロックの２周期毎に、同期位相クロックの位相番号とデータ取込みクロックの位相番号を決定する。ここで決定されたデータ取込みクロックの位相番号は、予め指定された内部基準クロックのＮサイクル（Ｎは４以上の整数）分の周期ΔＴ１で平均化され、最適な位相番号、・・・φｈ、φｉ、φｊとして出力される。この時、初期位相決定部からは、同期位相クロックの位相番号も平均化して出力される。以下、初期位相決定部で決定されたデータ取込みクロックの位相番号と同期位相クロックの位相番号を合わせて初期位相情報と言う。

本発明の実施例では、上記ｎ相クロックとは別に、内部基準クロック周波数ｆ０をもつｍ相のクロックを生成しておき、ｍ相クロックの中から選択されたデータ取込みクロックφｆによって、受信バーストデータをリタイミングする。受信バーストデータのリタイミングに適用するデータ取込みクロックφｆは、初期位相決定部から出力される最適なデータ取込みクロックの位相番号を基準にして、ｍ相クロックの中から選択される。

位相数をｍ＞ｎとすることによって、ｎ相クロックの位相差を、受信バーストデータの位相追従に適用するｍ相クロックよりも粗くすることができる。但し、位相数はｎ＝ｍであってもよい。尚、ｍ相クロックとｎ相クロックの相数が異なる場合、初期位相決定部から出力される最適なデータ取り込みクロックの位相番号ＰＨ１と、同期位相クロックの位相番号ＰＨ２は、ｍとｎとの相関によって、それぞれｍ相クロックの対応する位相番号に変換される。

同期モード切替え信号ＭＯＤＥによって、位相追従モード期間Ｔ２になると、初期位相決定部からの最後のデータ取込みクロックの位相番号φｊに基づいて、ｍ相クロックの中から選択されたデータ取込みクロックφｆを適用して、位相追従部によるペイロードデータのリタイミングが開始される。

また、位相追従モード期間Ｔ２では、初期位相決定部が出力した最後の同期位相クロックに対応したｍ相クロックを初期位相として、位相追従部が、予め指定された多数決演算周期ΔＴ２毎に、データ取込みクロックφｆの位相を最適化する。すなわち、位相追従部は、同期位相クロックを基準にして、入力バーストデータの変化点の進相／遅相を検出し、ΔＴ２（１）内に発生した進相／遅相の多数決演算結果に従って、次の周期ΔＴ２（２）に適用すべきデータ取込みクロックφｆを最適化する。この時、次の周期ΔＴ２（２）での入力データ変化点の進相／遅相検出に適用するクロックの位相も最適化される。

以下の説明では、位相追従部において入力データ位相変動の検出に適用されるクロック（同期位相クロック）を特に「位相検出クロック」と定義する。位相追従部は、多数決演算周期ΔＴ２毎に、前の周期での位相追従によって更新されたデータ取込みクロックφｆと位相検出クロックを適用して、入力バーストデータのリタイミング動作と位相変動の検出動作を繰り返す。

図８では、簡単化のために、ｎ相クロックとｍ相クロックの区別を無くして、最初の多数決演算周期ΔＴ２（１）に適用されるデータ取込みクロックφｆを初期位相決定部から出力された最後の最適データ取込みクロックφｊで表している。データ取込みクロックφｆ（φｊ）は、周期ΔＴ２（１）における多数決演算結果に従って、現状維持φｊ（ｅｖｅｎ）、進相φｊ（ｕｐ）、遅相φｊ（ｄｏｗｎ）の如く修正され、次の周期ΔＴ２（２）のデータ取込みクロックφｆ（φｋ）となる。
データ取込みクロックφｆ（φｋ）は、周期ΔＴ２（２）における多数決演算結果に従って、φｋ（ｅｖｅｎ）、φｋ（ｕｐ）、φｋ（ｄｏｗｎ）の如く修正され、更に次の周期ΔＴ２（３）のデータ取込みクロックφｆ（φｌ）となる。

図９は、同期モードの切替え信号ＭＯＤＥによるモード切替えタイミングを示す。
制御部２８は、図（Ｂ）に示すように、想定される最進位相のバーストデータが入力された場合のプリアンブル期間の完了タイミングで、同期モード切替え信号ＭＯＤＥを発生している。理想的な位相でバーストデータが入力された場合は、図（Ａ）に示すように、プリアンブル期間の最後の部分が受信される前に同期モードが切替えられ、想定される最遅位相のバーストデータが入力された場合は、図（Ｃ）に示すように、位相追従モード期間Ｔ２の開始直後に、相当量のプリアンブル受信期間が残ることになる。

図１は、本発明によるビット同期回路２３の１実施例を示すブロック構成図である。
本実施例のビット同期回路２３は、周波数ｆ０の装置内基準クロックＣＬからｎ相クロックとｍ相クロックを生成する多相クロック生成部１００と、それぞれ光／電気変換部２２からのバーストデータが入力される初期位相決定部１０１および位相追従部１０２と、データ取込クロックおよび位相検出クロックの位相を最適位相に動的に切替えるためのクロック切替え部１０５と、上記データ取込クロックによって位相追従部１０２がリタイミングしたデータをバッファリングし、装置内基準クロックＣＬに従って出力するための蓄積部１０６とから構成される。

クロック切替え部１０５は、初期位相決定部１０１から出力された初期位相情報（ＰＨ１、ＰＨ２）と位相追従部１０２から出力された位相補正信号とに基づいて、クロック選択制御信号（ＳＥＬ１、ＳＥＬ２）を生成するポインタ部１０３と、上記クロック選択制御信号に従って、多相クロック生成部１００が出力するｍ相クロックの中から、位相追従部１０２に供給すべき最適なデータ取込クロックと位相検出クロックを選択するクロック選択部１０４とからなる。

ここで、多相クロック生成部１００が生成するｎ相クロックは、図７で説明したように、周波数ｆ０の内部基準クロックの位相を１／ｎずつ遅延したものであり、例えば、クロックφ０〜クロックφ１５からなる１６相クロックである。一方、ｍ相クロックは、周波数ｆ０の内部基準クロックＣＬの位相を１／ｍずつ遅延したものであり、例えば、ｎ相クロックよりも多数の３２相クロックである。但し、ｎ、ｍの値は任意であり、ｎ＝８、ｍ＝１６であってもよい。以下の説明では、ｎ相クロックは、位相順にクロックφ０〜クロックφ（ｎ−１）、ｍ相クロックは、位相順にクロックφ０〜クロックφ（ｍ−１）で表す。

初期位相決定部１０１は、多相クロック生成部１００から出力されたｎ相のクロックφ０〜クロックφ（ｎ−１）の立上がりで受信バーストデータをラッチし、最遅位相クロックφ（ｎ−１）に位相整合されたｎ系統のデータ列として出力するデータサンプル部１１１と、上記ｎ系統のデータ列から受信データの変化点（パルスの前端エッジまたは後端エッジ）に同期した位相クロックを検出し、同期位相クロックの識別子（位相番号）とエッジ種別を検出情報として出力するエッジ検出部１１２と、内部基準クロックＣＬの２周期（２Ｔ０）を単位期間として、エッジ検出部１１２から出力された検出情報を記憶しておき、単位期間２Ｔ０毎に、上記検出情報を解析して最適な同期位相クロックの位相番号とデータ取込クロックの位相番号とを決定する最適位相判定部１１３と、最適位相判定部１１３から出力された同期位相クロックの位相番号とデータ取込クロックの位相番号を記憶しておき、図８で説明した平均化周期ΔＴ１毎に平均化し、初期位相情報（データ取込クロックの位相番号ＰＨ１と同期位相クロックの位相番号ＰＨ２）として出力する最適位相平均化部１１４とからなる。

最適位相平均化部１１４は、例えば、最適位相判定部１１３から単位期間２Ｔ０毎に周期的に出力された同期位相クロックの位相番号とデータ取込クロックの位相番号をそれぞれ遂次加算器で加算しておき、予め設定された平均化周期ΔＴ１で、加算結果を加算回数で除算しても良いし、予め設定された平均化個数分の位相番号を蓄積しておき、平均化周期ΔＴ１毎に、位相番号の加算と除算を実行するようにしても良い。

位相追従部１０２は、受信データリタイミング部１２０と、位相比較部１２１と、多数決判定部１２２とからなる。
受信データリタイミング部１２０は、クロック選択部１０４から供給されたデータ取込クロックの立上がりで受信バーストデータをラッチし、リタイミングされたバーストデータとして蓄積部１０６に出力する。この時、データ取込クロックが、リタイミングクロックとして蓄積部１０６に与えられる。リタイミングされたバーストデータは、上記リタイミングクロックで蓄積部１０６に書き込まれ、装置内基準クロックＣＬに同期して読み出される。

位相比較部１２１は、上記受信バーストデータリタイミング部１２０の動作と並行して、クロック選択部１０４から供給された位相検出クロックと受信バーストデータの変化点とを比較し、比較結果に応じた位相補正信号（進相：ｕｐ、遅相ｄｏｗｎ）を出力する。多数決判定部１２２は、位相比較部１２１から出力された位相補正信号を図８で説明した所定周期ΔＴ２にわたって信号別にカウントし、多数決で決定した位相補正信号を出力する。

前述したように、光ファイバ１１を通して伝送された光信号には、パルス幅歪みが発生している可能性があり、プリアンブルの受信期間中にエッジ検出部１１２が検出するデータ変化点の間隔が常に一定になるとは限らない。パルス幅歪みのある受信データを識別するデータ取込みクロックの位相余裕を最大にするためは、基本的には図７で説明したように、時間軸上で隣接する前後２つの変化点で検出された第１、第２の同期位相の中点に位置した位相を同期位相とすればよい。

また、事前に想定されるパルス幅歪みと入力データに重畳するジッタの量から、時間軸上で隣接して現れる２つの変化点の間隔は、その最小値を予め見積ることが可能である。従って、エッジ検出部１１２で検出された隣接変化点の間隔が上記最小値に満たない場合は、ノイズに起因する誤った変化点が検出されたものとみなして、最適位相判定部１１３が、エッジ検出部１１２から出力された同期位相クロックの識別結果を無効にすることによって、ノイズ耐力を向上できる。

時間軸上で隣接して現れる２つの変化点の間隔は、それがパルス幅歪みに基づいて予め見積られた第１最小値に満たない場合であっても、パルス幅歪みと最大ジッタとから見積られた更に小さい第２最小値よりも大きい場合は、変化点間隔と第１最小値との差分をジッタ起因分として判断できる。この場合、ジッタによる変化点の変位が正常変化点に対して正規分布していると仮定して、最適位相判定部１１３が、エッジ検出部１１２から出力された同期位相クロックの位相をジッタ正規分布の中心位相になるように補正するようにしてもよい。このような補正処理によって、ジッタ重畳に起因した同期位相クロックの判定誤差を軽減することが可能となる。

図１０は、エッジ検出部１１２における同期位相の検出結果と、最適位相判定部１１３における判定結果との関係を示す。ここでは、エッジ検出部１１２が、１６相クロックを適用して、内部基準クロックＣＬの２周期Ｔ０１、Ｔ０２内に、事象例で示した受信データ変化を検出した時、最適位相判定部１１３が出力するデータ取込みクロックの位相φＬと同期位相クロックの位相φＳの例を示す。

ケース１は、第２周期Ｔ０２で検出されたエッジ数が０個の場合である。最適位相判定部１１３は、データ取込みクロックφＬ、同期位相クロックφＳとして、従前の判定サイクルで決定した位相を選択する。

ケース２は、第２周期Ｔ０２で検出されたエッジ数が１個の場合である。第１周期Ｔ０１で検出されたエッジ数が０であれば、最適位相判定部１１３は、エッジ検出部１１２が今回検出した同期位相φを同期位相クロックの位相φＳとして採用し、データ取込みクロックの位相φＬとして、同期位相φからｎ／２（ここでは、ｎ＝１６）離れた位相（φ＋８）を選択する。ケース２で、第１周期Ｔ０１で検出されたエッジ数が１個または２個の場合、最適位相判定部１１３は、エッジ検出部１１２が第１周期Ｔ０１で最後に検出した同期位相φ（1st）と、第２周期Ｔ０２で検出した同期位相φ（2nd）との間の距離に応じて、個別に同期位相クロックの位相φＳを決定する。この場合、データ取込みクロックφＬとしては、φ（1st）とφ（2nd）の中点位相からｎ／２離れた位相［φ（1st）＋φ（2nd）］／２＋８が選択される。

ケース３は、第２周期Ｔ０２で検出されたエッジ数が２個の場合である。この場合、最適位相判定部１１３は、第１周期Ｔ０１におけるエッジ数には無関係に、エッジ検出部１１２が第２周期Ｔ０２で検出した２つ同期位相をφ（1st）、φ（2nd）として、ケース２で第１周期Ｔ０１で検出されたエッジ数が１個または２個の場合と同様の方法で、同期位相クロックの位相φＳを決定する。データ取込みクロックφＬとしては、φ（1st）とφ（2nd）の中点の位相［φ（1st）＋φ（2nd）］／２が選択される。

各加入者接続装置１０のバーストデータ送信時間帯は、局側装置１Ａの制御部２８によって指定されており、制御部２８は、予め測定された加入者接続装置毎の信号伝播時間によって、各バーストデータの受信タイミングをかなりの精度での予測できる。従って、制御部２８は、同期モード切替え信号ＭＯＤＥによって、バーストデータの受信開始タイミングで初期位相決定部１０１を起動し、基本的には、ペイロードの受信前に初期位相決定部１０１の動作を停止し、位相追従部１０２を起動することができる。初期位相決定モードから位相追従モードへの切替えタイミングは、予想されるペイロードの受信タイミング精度、プリアンブル部のビット数、初期位相決定部１０１内の最適位相平均化部１１４における平均化回数等を考慮して、システム毎に最適化することが可能である。

図１に示した実施例では、初期位相決定モードから位相追従モードに切替えるとき、同期モード切替え信号ＭＯＤＥによって、ポインタ部１０３の動作モードも切替えられるようにしている。初期位相決定部１０１が動作中は、ポインタ部１０３は、初期位相決定部１０１から、データ取込みクロックの位相番号と、同期位相クロックの位相番号とを受信し、これらの位相番号をオフセット値（基準値）としてクロック選択制御信号ＳＥＬ１、ＳＥＬ２を生成し、クロック選択部１０４を制御している。

ポインタ部１０３は、例えば、図１１に示すように、データ取込みクロック制御回路４００Ａと位相検出クロック制御回路４００Ｂとからなる。制御回路４００Ａと４００Ｂは、構造的には同一であり、ｕｐ／ｄｏｗｎカウンタ４０１（４０１Ａまたは４０１Ｂ）と選択制御信号生成回路４０２（４０２Ａまたは４０２Ｂ）とからなっている。

２つの制御回路４００Ａと４００Ｂの違いは、ｕｐ／ｄｏｗｎカウンタ４０１に供給される初期位相番号情報の種類にあり、制御回路４００Ａのｕｐ／ｄｏｗｎカウンタ４０１Ａには、初期位相決定部１０１から出力されたデータ取込みクロックの位相番号ＰＨ１が入力され、制御回路４００Ｂのｕｐ／ｄｏｗｎカウンタ４０１Ｂには、初期位相決定部１０１から出力された同期位相クロックの位相番号ＰＨ２が入力されている。

各ｕｐ／ｄｏｗｎカウンタ４０１には、初期位相番号の他に、同期モード切替え信号ＭＯＤＥと、位相追従部１０２から出力された位相補正信号（ｕｐ／ｄｏｗｎ／ｅｖｅｎ）が入力されている。同期モード切替え信号が初期位相決定モードを示している間は、各ｕｐ／ｄｏｗｎカウンタ４０１は、初期位相番号として入力された位相番号をカウンタにセットする。初期位相決定モードでは、位相補正信号（ｕｐ／ｄｏｗｎ／ｅｖｅｎ）は無視され、位相番号のｕｐ／ｄｏｗｎは行われない。従って、初期位相番号として入力された位相番号が、カウント値となって、選択制御信号生成回路４０２に通知される。

同期モードが位相追従モードに切替わると、各ｕｐ／ｄｏｗｎカウンタ４０１は、その後の初期位相番号の変化は無視して、位相追従部１０２から与えられる位相補正信号（ｕｐ／ｄｏｗｎ／ｅｖｅｎ）に従って、カウント値のｕｐ／ｄｏｗｎカウント動作（減算、加算、または現在値保持）を実行する。

位相追従モードにおける位相番号のカウント動作は、多数決演算周期ΔＴ２で繰り返される。ｕｐ／ｄｏｗｎカウンタ４０１Ａ、４０１Ｂで更新されたカウント値（位相番号）は、それぞれ選択制御信号生成回路４０２Ａ、４０２Ｂに出力される。選択制御信号生成回路４０２Ａ、４０２Ｂは、更新されたカウント値に従って、それぞれのクロック選択制御信号ＳＥＬ１、ＳＥＬ２を変更する。クロック選択部１０４は、多相クロック生成部１００が発生するｍ相クロックの中から、クロック選択制御信号（位相番号）ＳＥＬ１、ＳＥＬ２に従って、データ取込みクロックと位相検出クロックを選択し、位相追従部１０２の位相比較部１２１に供給する。

図１２は、入力バーストデータの波形と、位相追従部１０２の位相比較部１２１が出力する位相判定結果（ｕｐ／ｄｏｗｎ）との関係を示す。
本実施例の位相比較部１２１は、図１２の（Ｂ）に示すように、位相検出クロックの２周期を単位として、この２周期を１／２周期毎に、（１）「φ（ｎ）−π」〜「φ（ｎ）」、（２）「φ（ｎ）」〜「φ（ｎ）＋π」、（３）「φ（ｎ）＋π」〜「φ（ｎ＋１）」、（４）「φ（ｎ＋１）」〜「φ（ｎ＋１）＋π」の４つの領域に区分し、受信バーストデータの変化点が、上記領域（１）−（４）のどこに現れるかによって、位相検出クロックと受信バーストデータの位相関係を判定する。図１２の（Ｃ）は、理想的な入力データ位相を示している。位相追従部１０２が実際に受信するペイロードデータは、図１２の（Ａ）に示すように、理想的な入力データとは位相がずれる可能性がある。

図１３は、入力バーストデータに発生したエッジ（信号変化点）位置と、位相比較部１２１から出力される位相判定結果との関係を表した進相／遅相判定論理の１例を示す。
位相比較部１２１は、データ取込みクロックの位相を受信バーストデータの位相変化に適合させるために、上記進相／遅相判定論理に従って、位相検出クロックを現在の位相よりも進相（ｕｐ）すべきか、遅相（ｄｏｗｎ）すべきかを判定し、多数決演算部１２２にｕｐ信号またはｄｏｗｎ信号を出力する。例えば、ＣＡＳＥ１は、図１３の番号１１の判定論理に該当し、ＣＡＳＥ２は、番号４の判定論理に該当している。他のＣＡＳＥも、図１３の何れかの判定論理に該当する。

前述したように、入力データにパルス幅歪みが発生し、論理“１”のパルス幅が位相検出クロックの１／２周期幅（図１２の領域幅）よりも細くなるケースがあり得る。図１３の判定論理では、このように極端に細いパルスは、判定対象外としている。尚、位相比較部１２１からの位相判定結果の出力は、位相検出クロックの周期毎であってもよいし、２周期毎であってもよい。

図１４は、位相追従部１０２の多数決判定部１２２の１実施例を示す。
多数決判定部１２２は、位相比較部１２１から受信した位相判定結果（ｕｐ／ｄｏｗｎ）に対して、予め指定された多数決演算周期（ΔＴ２）で多数決をとり、その結果を進相／遅相／現在位相保持（ｕｐ／ｄｏｗｎ／ｅｖｅｎ）を示す位相補正信号としてポインタ部１０３に出力する。

多数決判定部１２２は、位相比較部１２１から出力されたｕｐ信号の受信回数をカウントするｕｐ数カウンタ５００と、位相比較部１２１から出力されたｄｏｗｎ信号の受信回数をカウントするｄｏｕｎ数カウンタ５０１と、ｕｐ数カウンタ５００のカウント値を記憶するｕｐカウント値レジスタ５０２と、ｄｏｗｎカウンタ５０１のカウント値を記憶するｄｏｗｎカウント値レジスタ５０３と、多数決周期（ΔＴ２）制御回路５０４と、レジスタ５０２と５０３の値を比較する比較回路５０５から構成される。

多数決周期（ΔＴ２）制御回路５０４は、外部から与えられる多数決周期設定信号で指定された多数決周期（ΔＴ２）で、カウンタ５００、５０１のカウント値をリセットすると共に、比較回路５０５に演算を指示する。ｕｐ数カウンタ５００とｄｏｗｎ数カウンタ５０１は、それぞれ位相比較部１２１から受信したｕｐ信号、ｄｏｗｎ信号をリップルカウンタでカウントする。カウンタ５００、５０１が示すカウント値は、更新の都度、レジスタ５０２、５０３に保持される。比較回路５０５は、制御回路５０４から指示されたタイミングで、レジスタ５０２、５０３が示すｕｐカウント値ＵＰとｄｏｗｎカウント値ＤＷを比較し、比較結果（ＵＰ＞ＤＷ、ＵＰ＜ＤＷ、ＵＰ＝ＤＷ）に応じた位相補正信号（ｕｐ／ｄｏｗｎ／ｅｖｅｎ）を出力する。

上記ビット同期回路２３によれば、クロック選択部１０４から位相追従部１０２に供給されるデータ取込みクロックが、受信バーストデータの位相変動に追従して周期ΔＴ２で最適化され、受信データリタイミング部１２０が、上記データ取込みクロックによって、ペイロードの１、０状態を正確に識別できることが判る。受信データリタイミング部１２０でリタイミングされたバーストデータ(ペイロード）は、蓄積部１０６から装置内の基準クロックに従って読み出されるため、これによって受信バーストの位相変動に対処したビット同期が達成できる。

尚、蓄積部１０６の容量は、ＰＯＮ区間で予想される位相変動量と最大バーストデータ長に応じて、システム毎に決定すれば良い。また、同期モード切替え信号ＭＯＤＥが位相追従モードの期間中は、初期位相決定部１０１（データサンプル部１１１、エッジ検出部１１２、最適位相判定部１１３および最適位相平均化部１１４）の動作を停止させることによって、消費電流を削減できる。

以上の実施例から明らかなように、本発明のビット同期回路は、初期位相決定部と位相追従部とを備え、これらの機能部を同期モード切替え信号によって選択的に動作させている。本発明によれば、入力データ位相が不明な状態で開始されるバーストデータのプリアンブルの受信期間中は、初期位相決定部によって、パルス幅歪みを考慮した形でダイナミック（離散的）にデータ取込みクロック位相を決定しておき、入力データ位相が特定済みとなったバーストデータのペイロードの受信期間中は、位相追従部での位相追従によって、データ取込みクロック位相を所定周期で最適化することができるため、受信バーストデータの高速度の同期引き込みとノイズ耐力のある位相追従が可能となる。

また、多相クロックの中から、受信データ識別に適した位相をもつデータ取込みクロック、あるいは受信データの変化点に同期した位相検出クロックを選択するためには、比較的大規模な論理回路が必要となるが、本発明の構成によれば、デュアルエッジ検出によるクロック位相の選択動作を初期位相決定時に限定して実行すればよいため、ビット同期回路の消費電力の削減が可能となる。更に、本発明のビット同期回路は、多相クロック選択方式を採用しているため、多相データ選択方式を適用した場合のように、受信データの位相変化に伴うデータの欠落や重複への対策が不要となる。

本発明のビット同期回路の１実施例を示すブロック図。 ＰＯＮシステムを適用したネットワーク構成の１例を示す図。 ビット同期回路に入力されるバーストデータの構成を示す図。 ビット同期回路に入力されるバーストデータのモデルを示す図。 ビット同期回路の従来例を示すブロック図。 本発明のビット同期回路２３が適用されるＰＯＮ局側装置の加入者線インタフェースの１実施例を示すブロック図。 本発明のビット同期回路に適用される多相クロックと受信データ信号との関係を示す信号波形図。 本発明のビット同期回路の動作を概略的に示した図。 同期モード切替え信号ＭＯＤＥによるビット同期回路の同期モードの切替えタイミングを示す図。 図１に示したエッジ検出部１１２による同期位相の検出結果と、最適位相判定部１１３の出力との関係を示す図。 図１に示したポインタ部１０３の１実施例を示すブロック図。 入力バーストデータの波形と、図１に示した位相比較部１２１から出力される位相判定結果との関係を示す図。 位相比較部１２１における進相／遅相判定論理の１例を示す図。 図１に示した多数決判定部１２２の１実施例を示すブロック図。

符号の説明

１：局側装置、１０：加入者接続装置、１１：光ファイバ、１２：スターカプラ、１３：支線光ファイバ：２０：基準クロック発生器、２１：光送受信部、２２：光／電気変換部、２３：ビット同期回路、２４：直並列変換部、２５：上りフレーム終端部、２６：上りデータバッファ、２７：装置内インタフェース、２８：制御部、２９：帯域管理テーブル、３０：下りデータバッファ、３１：下りフレーム生成部、３２：電気／光変換部、
１００：多相クロック生成部、１０１：初期位相決定部、１０２：位相追従部、１０３：ポインタ部、１０４：クロック選択部、１０５:クロック切替え部、１０６：蓄積部、
１１１：データサンプル部、１１２：エッジ検出部、１１３：最適位相判定部、１１４：最適位相平均化部、１２０:受信データリタイミング部、１２１：位相比較部、１２２：多数決判定部。

Claims (9)

1. プリアンブルとペイロードとからなる受信バーストデータを装置内基準クロックに同期したデータにリタイミングするためのビット同期回路であって、
   上記装置内基準クロックと同一周期で互いに位相の異なる多相クロックを生成する多相クロック生成部と、
   バーストデータのプリアンブル受信期間中に、上記多相クロックを使用して受信信号の変化点を検出し、変化点に同期したクロックの位相番号を含む初期位相情報を出力する初期位相決定部と、
   データ取込みクロックと位相検出クロックを最適位相のクロックに切替えるためのクロック切替え部と、
   バーストデータのペイロード受信期間中に、上記データ取込みクロックに従って受信データをリタイミングデータに変換し、上記位相検出クロックを基準として、受信データの信号変化点の進相／遅相を判定し、判定結果に応じた位相補正信号を出力する位相追従部と、
   上記位相追従部から出力されたリタイミングデータを一時的に蓄積し、上記装置内基準クロックに同期したデータとして出力するためのデータ蓄積部とからなり、
   上記クロック切替え部が、上記初期位相決定部から出力された初期位相情報に基いて、上記多相クロックの中から上記位相追従部に供給すべき最初のデータ取込みクロックと位相検出クロックを選択し、その後は、上記位相追従部から出力される位相補正信号に応じて、上記位相追従部に供給すべきデータ取込みクロックと位相検出クロックを最適位相のクロックに切替えることを特徴とするビット同期回路。
2. 前記クロック切替え部が、
   前記初期位相決定部から出力された初期位相情報と前記位相追従部から出力される位相補正信号とに応じてクロック選択制御信号を生成するポインタ部と、
   上記クロック選択制御信号に従って、前記多相クロック生成部で生成された多相クロックの中から、上記位相追従部に供給すべき最適なデータ取込みクロックと位相検出クロックを選択するクロック選択部とからなることを特徴とする請求項１に記載のビット同期回路。
3. 前記位相追従部が、
   前記データ取込みクロックに従って、受信データをリタイミングデータに変換して出力する受信データリタイミング部と、
   前記位相検出クロックを基準として、受信データの信号変化点の進相／遅相を判定し、判定結果を出力する位相比較部と、
   上記位相比較部から出力された判定結果を所定期間毎に多数決判定し、上記位相検出クロックを最適化するための位相補正信号を発生する多数決判定部とからなることを特徴とする請求項１または請求項２に記載のビット同期回路。
4. 前記初期位相決定部が、
   前記多相クロック生成部で生成された多相クロックによって受信信号をサンプリングし、サンプリング結果を位相整列された多相データとして出力するデータサンプル部と、
   上記データサンプル部から出力された多相データに基づいて、受信信号の変化点を検出し、信号変化点に同期したクロックの位相番号を出力するエッジ検出部と、
   上記エッジ検出部から出力された位相番号に基いて、所定周期で、受信信号の変化点同期位相クロックの位相番号と最適なデータ取込みクロックの位相番号とを決定する最適位相判定部と、
   上記最適位相判定部から出力された同期位相クロックの位相番号と最適なデータ取込みクロックの位相番号をそれぞれ所定期間毎に平均化し、前記初期位相情報として出力する最適位相平均化部とからなることを特徴とする請求項１〜請求項３の何れか記載のビット同期回路。
5. 前記最適位相判定部が、前記装置内基準クロックの２周期を単位期間として、各単位期間内に前記エッジ検出部から出力された信号変化点の位相番号に基いて、前記同期位相クロックの位相番号と最適なデータ取込みクロックの位相番号とを決定することを特徴とする請求項４に記載のビット同期回路。
6. 前記エッジ検出部が、受信信号の変化点の種別と、信号変化点に同期したクロックの位相番号とを出力し、
   前記最適位相判定部が、受信信号に現れるパルスの前端エッジに対応する位相番号を前記同期位相クロックの位相番号とし、時間軸上で隣接する２つの変化点に対応した２つの位相番号から前記最適なデータ取込みクロックの位相番号を決定することを特徴とする請求項５に記載のビット同期回路。
7. 前記多相クロック生成部が、前記装置内基準クロックと同一周期で互いに位相の異なるｎ相のクロックと、前記装置内基準クロックと同一周期で互いに位相の異なるｍ相（ｍ≧ｎ）のクロックを生成し、
   前記初期位相決定部が、上記ｎ相クロックを使用して受信信号の変化点を検出し、
   前記クロック切替え部が、上記ｍ相クロックの中から前記位相追従部に供給すべきデータ取込みクロックと位相検出クロックを選択することを特徴とする請求項１〜請求項６の何れかに記載のビット同期回路。
8. 前記初期位相決定部の動作期間と前記位相追従部の動作期間とが同期モード切替え信号によって切替えられることを特徴とする請求項１〜請求項７の何れか記載のビット同期回路。
9. 前記同期モード切替え信号が、各バーストデータの受信前に前記初期位相決定部を起動した後、予想される最進位相のバーストデータが受信された場合のプリアンブル完了タイミングで、前記初期位相決定部の動作期間から前記位相追従部の動作期間に切り替えることを特徴とする請求項８に記載のビット同期回路。

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