JP4647031B2 - ビット識別回路及び受動光ネットワークシステムの局側装置 - Google Patents

Description

本発明は、通信システムにおけるディジタル信号伝送系に関するものであり、特に異なる複数の伝送信号がバースト的に時分割多重された系において、速度（ビットレート）が異なる複数のディジタル信号のビット単位の識別再生を実現するビット識別回路に関するものである。

複数の加入者接続装置から伝送媒体を介して入力された信号のビット識別を高速かつノイズ耐力を持って実施するために、特許文献１に示されるビット同期回路においては、入力データのビットレートと同一周波数をもつ基準クロックを基に、その基準クロックと同一周期で互いに位相の異なる多相クロックを生成し、その中からビット識別に最適な位相を持つクロックを切り替えてビット識別を行うようにしている。この特許文献１においては、多相クロックによって入力データをサンプリングし、サンプリングした多相データに基づいて入力信号の変化点を検出し、その検出結果を基に、多相クロックのうち入力データの変化点に同期したクロックを検出することにより、ビット識別に最適な位相を選択している。

特開２００７−０４３４６０号公報

しかしながら、上記特許文献１に記載の従来のビット同期回路においては、入力データのビットレートに相当する周波数を持つ基準クロックから多相クロックを生成し、その多相クロックのうちで最適な位相を持つクロックを選択し、選択されたクロックで受信したデータをリタイミング、則ちビット識別をする構成となっているため、基準クロックとは異なるビットレートのデータが入力データとして受信された場合には正しくビット識別をすることができないという問題があった。

また、この問題を回避するためには、入力されるデータのビットレートに相当する周波数に対応したビット同期回路を別々に備えるという方法が考えられるが、その場合には回路規模や消費電力が大きくなり、部品コストも増大するという問題がある。

本発明は、上記に鑑みてなされたものであって、異なるビットレートのデータが入力データとして受信される場合に、それぞれのビットレートに対応したディジタル信号のビット単位での識別再生を１つの回路構成をもって小さな回路規模および少ない消費電力で実現するビット識別回路を得ることを目的とする。

上述した課題を解決し、目的を達成するために、本発明は、時分割多重されたビットレートの異なる複数のデータ信号が入力され、入力されたデータ信号のそれぞれについてビット識別を行うビット識別回路において、入力される前記複数のデータ信号の中で最高のビットレートに相当する周波数を持つクロックを多相分出力する多相クロック発生手段と、前記入力データ信号を多相クロックでサンプリングし、複数のサンプリング結果から最適位相のサンプリング結果を選択する位相選択手段と、前記位相選択手段で選択されたサンプリング結果に対し、前記ビットレートの違いに基づいた一部ビットの間引きを行う補正手段と、前記複数のデータ信号を識別する選択信号に基づいて前記補正手段の出力および位相選択手段の出力を択一選択して出力する速度選択手段とを備えることを特徴とする。

また、上述した課題を解決し、目的を達成するために、本発明は、複数のデータ信号のビット識別を行うビット識別回路を有する受動光ネットワークシステムの局側装置において、光信号を受信し前記ビット識別回路へ前記複数のデータ信号を出力する光受信器と、前記ビット識別回路によりビット識別された信号を並列変換するデシリアライザと、並列変換された信号に基づきデータフレームの識別処理を行う制御部と、を備え、前記ビット識別回路は、前記複数のデータ信号を多相クロックでサンプリングするサンプリング部、同一周期で互いに位相の異なる多相クロックであって、前記複数のデータ信号の中で最高の周波数以上の周波数の多相クロックを前記サンプリング部へ出力する多相クロック生成部、前記サンプリング部による複数のサンプリング結果から一つのサンプリング結果を選択する位相選択部、この位相選択部で選択されたサンプリング結果に対し、ビットレートの違いに基づいた一部ビットの間引きを行う補正部を備え、時分割多重されたビットレートの異なる前記複数のデータ信号のそれぞれについてビット識別を行うことを特徴とする。

本発明によれば、最高のビットレートよりも低いビットレートのデータ信号に対してはビットレートの違いに基づいた一部ビットの間引きを行うようにしているので、同一の回路にて複数のビットレートを持つ入力信号のビット識別を実現でき、回路規模を小さくし消費電力を削減することができる。

以下に、本発明にかかるビット識別回路の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。

実施の形態１.
図１は、この発明の実施の形態１にかかるビット識別部１２を含む、ＰＯＮ（Passive Optical Network）システムの構成例である。ＰＯＮシステムは光ファイバを用いた通信網であり、加入者端末（図示せず）を収容する複数（この場合は３台）の子局としての端末側装置（ＯＮＵ：Optical Network Unit）２−１，２−２，２−３と、親局としての局側装置（ＯＬＴ：Optical Line Termination）１とが、光伝送媒体である光ファイバ３とカプラ４によって接続された通信網である。

また、ＯＬＴ１は、図１に示すように、光ファイバ３との接続側からみて、光信号から電気信号に変換するＲｘ（光受信器）１１と、電気信号のビット識別を行うビット識別部（ＣＤＲ：Clock Data Recovery））１２と、ビット識別された電気信号を直並列変換するＳＥＲＤＥＳ（Serializer/Deserializer）部１３と、ＳＥＲＤＥＳ部１３によって生成された並列データをデータフレームとし、データフレームの識別処理を行うＰＯＮ制御部１４と、を備える。なお、図１においては、ＯＬＴ１の構成部分は、上り方向通信（ＯＮＵ２−１〜２−３からＯＬＴ１への通信）の機能のみを記載している。

ここで、ＯＮＵ２−１，２−２，２−３はそれぞれ１．２５Ｇｂｐｓ、１０．３１２５Ｇｂｐｓ、１０．３１２５Ｇｂｐｓの伝送速度でＯＬＴ１へとデータを伝送し、これらのデータを時分割多重してＯＬＴ１へ入力するような構成を考える。即ち、ＯＬＴ１が１．２５Ｇｂｐｓおよび１０．３１２５Ｇｂｐｓの２種類の速度のデータを識別して処理をするシステムを想定する。

図２は、ビット識別部１２の構成を示すブロック図である。多相クロック生成部１２１は、ＯＮＵ２−１〜２−３から入力される複数のデータ信号の中で最高のビットレートに相当する周波数を持つクロックを多相分出力するものであり、この場合は１０．３１２５ＧＨｚの多相クロック２０１を出力する。高速サンプリング部１２２は、多相クロック２０１を用いて入力データ２０２のサンプリングを行なう。エッジ検出部１２３は、高速サンプリング部１２２から出力される複数の高速サンプリング結果２０３を基に入力データ２０２の変化点を検出する。位相選択部１２４は、エッジ検出部１２３で検出された変化点情報２０７を基に、入力データ２０２を識別する位相を選択し、それに従って複数の高速サンプリング結果２０３の中からデータを選択して選択データ２０４として出力する。高速サンプリング部１２２、エッジ検出部１２３および位相選択部１２４が、入力データ信号を多相クロックでサンプリングし、複数のサンプリング結果から最適位相のサンプリング結果を選択する位相選択手段として機能する。

周波数差ｂｉｔ補正部１２５は、選択されたデータのビット列に対して、Ｍ（２以上の自然数）ビットに１回の割合でビットを廃棄して補正データ２０５として出力する。１／Ｎ間引部１２６は、補正データ２０５に対して、さらにＮ（２以上の自然数）ビットに１回の割合でビットを抽出し、抽出したビットを有効として間引きデータ２０６として出力する。周波数差ｂｉｔ補正部１２５および１／Ｎ間引部１２６によって、最高のビットレートより低いビットレートのデータ信号に対してビットレートの違いに基づいた一部ビットの間引き処理を行う。速度判定部１２８は、エッジ検出部１２３が出力する変化点情報２０７を基に入力データ２０２のビットレートを判定して速度判定結果信号２０８を出力する。選択部１２９は、速度判定結果信号２０８または外部からの速度情報２０９を選択して速度選択信号２１０として速度選択部１２７へ出力する。速度選択信号２１０は、ビットレートの異なる複数のデータ信号を識別するための信号であり、速度選択部１２７は、速度選択信号２１０に基づいて選択データ２０４と間引きデータ２０６とを切り替えて識別データ２１１として出力する。

このように構成されたビット識別部１２において、高速サンプリング部１２２から位相選択部１２４までについては、上記特許文献１に記載の従来のビット同期回路と同様な動作となる。即ち、高速サンプリング部１２２にてサンプリングされた多相クロック２０１の個数分の高速サンプリング結果２０３を用いて変化点がどの位相の間に存在するかを判定し、その位相から十分離れた位相を識別位相として選択することにより、最適位相をもってビット識別を行う。したがって、１０．３１２５Ｇｂｐｓのビットレートが入力された場合には、位相選択部１２４が出力する選択データ２０４は、安定してビット識別された１０．３１２５Ｇｂｐｓのデータとして扱うことが可能である。

また、周波数差ｂｉｔ補正部１２５は、Ｍ＝３３として、Ｍビットに１回の割合でビットを廃棄して補正データ２０５として出力する。即ち、周波数差ｂｉｔ補正部１２５は、選択データ２０４の３３ビットに１ビットの割合でビットの削除を行う。この場合、３３ビット中の３２ビットが補正データ２０５として周波数差ｂｉｔ補正部１２５から出力されることになるため、１０．３１２５Ｇｂｐｓのビットレートが１０．０Ｇｂｐｓとなる。

さらに、後段の１／Ｎ間引部１２６は、Ｎ＝８として、Ｎビットに１回の割合でビットを抽出して間引きデータ２０６として出力する。即ち、１／Ｎ間引部１２６は、補正データ２０５の８ビットから１ビットを抽出して間引データ２０６として出力する。この場合、１０．０Ｇｂｐｓのデータのビットレートが１／８になるため、間引データ２０６のビットレートは１．２５Ｇｂｐｓとなる。

図３および図４を用いて、周波数ｂｉｔ補正部１２５および１／Ｎ間引部１２６の動作をさらに説明する。図３の上側は、入力データ２０２が１０．３１２５Ｇｂｐｓの場合の、入力データ２０２、多相クロック２０１および高速サンプリング結果２０３を示し、図３の下側は、入力データ２０２が１０．０Ｇｂｐｓの場合の、入力データ２０２、多相クロック２０１および高速サンプリング結果２０３を示している。多相クロック生成部１２１は０相〜３相の４つの相の１０．３１２５ＧＨｚクロックを出力する場合を示した。高速サンプリング結果の０〜３はそれぞれ多相クロックの０相〜３相でサンプリングした結果であり、網掛け部は位相選択部によって選択される位相に相当する番号を示す。

入力データが１．２５Ｇｂｐｓのビットレートの場合、エッジ検出部１２３で検出されるデータの変化点は１０．０Ｇｂｐｓのビットレートのデータが入力された場合と同様な位置となる。ただし、ビットレートは１／８のため、変化点の発生する頻度も１／８になる。このように、入力データが１．２５Ｇｂｐｓの場合、１０．０Ｇｂｐｓのデータが入力されたように、エッジ検出部１２３や位相選択部１２４は動作する。

高速サンプリング部１２２で用いる多相クロックは１０．３１２５ＧＨｚであるため、１０．３１２５Ｇｂｐｓのデータが入力された場合には、多相クロックの位相と入力データの位相が一定となり、高速サンプリング結果を用いた入力データの変化点についても一定となり、位相選択部１２４での選択位相も変化しない。本図ではデータの変化点は常に３相と０相の間にあるため、位相選択部１２４では１相または２相を選択する（本例では１相）。

一方、１０．０Ｇｂｐｓのデータが入力された場合、１０．３１２５ＧＨｚの周期に対してデータの変化点の間隔が長いため、図のように多相クロックに対する変化点の位置は徐々に後方にずれていき、変化点の位置は３相と０相の間から０相と１相の間、１相と２相の間へと一方向に変化する。これに従って位相選択部１２４での選択位相も、図の網掛け部のように変化する。

このように、図３の高速サンプリング結果のうちで網掛けされた相番号のビットが、位相選択部１２４による選択データとなる。

しかし、高速サンプリング結果は１０．３１２５ＧＨｚの周期で４相分ずつの情報を持っているため、毎周期１ビットずつ選択していくと、図３のように１０．０Ｇｂｐｓのデータが３２ビット分入力される間に３３ビット選択されてしまう。このため、周波数差ｂｉｔ補正部１２５において３３ビット期間中に１ビット分の冗長部分を削除し、識別データとして過不足ない状態にする。

図４は入力データのビットレートが１０．３１２５Ｇｂｐｓ、１０．０Ｇｂｐｓ、１．２５Ｇｂｐｓの場合の周波数差ｂｉｔ補正部１２５の出力ビットを示したものである。網掛け部分のビットは周波数差ｂｉｔ補正部１２５にて削除されるビットを示している。本図のように、１０．０Ｇｂｐｓの場合は３３ビットに１ビットの割合で削除され、１．２５Ｇｂｐｓについても、同符号が８回ずつ連続する１０．０Ｇｂｐｓのビット列として同様に処理を行う。

次に１／Ｎ間引部１２６において、入力する補正データ中、８ビットに１ビットずつ抽出して間引データとして出力する。この際、周波数差ｂｉｔ補正部１２５にて削除されたビットについては考慮しないように間引き処理を行なう。その結果、図５に示すように、元々１．２５Ｇｂｐｓのデータを入力した場合については、４×８ビットの列が４×１ビットに変換されたように出力される。

速度選択部１２７においては、現在処理しているデータのビットレートを示す速度選択信号２１０を基に、選択データまたは間引データのいずれかを選択し、識別データとして出力する。速度選択信号２１０については、選択部１２９の設定により２通りの選択肢が存在する。ビット識別部１２の外部から速度情報２０９を入力できる場合においては、その信号を用いて選択動作を行なう。このようなケースを図６に示す。速度情報２０９がＡの場合には１０．３１２５Ｇｂｐｓの信号が入力されることを示し、速度選択部１２７は選択データ側を識別データとして出力する。また速度情報２０９がＣの場合には１．２５Ｇｂｐｓの信号が入力されることを示し、速度選択部１２７は間引データ側を識別データとして出力する。

ビット識別部１２の外部から速度情報２０９を入力する方法としては、図１のＰＯＮ制御部１４において各ＯＮＵ２−１〜２−３に対する上りタイムスロットの割り当てが既知のため、それを基に該当するタイムスロット時刻に、割り当てたＯＮＵの送信速度情報を出力することで実現可能である。ＯＬＴ１のＰＯＮ制御部１４が各ＯＮＵの送信速度情報を保持していない場合など、ビット識別部１２の外部から速度情報２０９を入力させることが不可能な場合は、ビット識別部１２の内部の速度判定部１２８を動作させ、速度判定部１２８から出力される速度判定結果信号２０８を選択部１２９で選択して速度選択信号２１０として出力する。この場合、入力されたデータの先頭部分のデータ変化点の間隔などからビットレートを判定する他、図７に示すように、ビットレート毎に異なるバーストオーバヘッド（ＯＨ）のパタンを送信側のＯＮＵで挿入し、そのパタンを検出することにより速度判定を行なう。

速度判定部１２８を用いる場合、ＯＬＴ１のＰＯＮ制御部１４にてＯＮＵの送信速度を管理する必要がないメリットがあるが、逆に外部からの速度情報にて判定する場合、上記のようにバースト先頭部分やオーバーヘッド部分にて判定処理を行なう必要がないため、余分なビット情報を省くことが可能であり、伝送効率が上がる他、速度判定部１２８の動作による消費電力等を削減できるメリットがある。

以上のように、実施の形態１によれば、周波数差ｂｉｔ補正部１２５が１０．３１２５Ｇｂｐｓと１０．０Ｇｂｐｓとの周波数差に対応する余剰ビットを削除し、１／Ｎ間引部１２６が１０．０Ｇｂｐｓと１．２５Ｇｂｐｓとの間にある８倍の情報量の合わせ込みを行なうため、１．２５Ｇｂｐｓの入力データのビット識別が可能になり、かつ位相選択部１２４までの動作において、１０．３１２５Ｇｂｐｓの入力データのビット識別も行うことが出来るため、速度選択信号２１０により適切なタイミングでそれらを切り替えることにより、同一の回路にて１０．３１２５Ｇｂｐｓと１．２５Ｇｂｐｓの２つのビットレートを持つ入力信号のビット識別を実現できる。

なお、速度判定部１２８において、変化点情報２０７を基に検出したビットレートや、バーストオーバヘッド（ＯＨ）に挿入されるパタンを識別することにより検出したビットレートによって、周波数差ｂｉｔ補正部１２５でのＭの値および１／Ｎ間引部１２６でのＮの値を演算し、演算したＭ，Ｎの値に基づいてビットの間引き処理を行わせるようにしてもよい。

実施の形態２.
図８はこの発明の実施の形態２にかかるＰＯＮ（Passive Optical Network）システムの構成例である。図１との差異はＯＮＵ２−３からの送信データの伝送速度が１０．０Ｇｂｐｓとなっていることである。ＯＮＵ２−１，２−２，２−３は、それぞれ１．２５Ｇｂｐｓ，１０．３１２５Ｇｂｐｓ，１０．０Ｇｂｐｓの伝送速度でＯＬＴ１へとデータを伝送し、これらのデータを時分割多重してＯＬＴ１ａへ入力するような構成である。即ち、ＯＬＴ１が、１．２５Ｇｂｐｓ，１０．０Ｇｂｐｓ，１０．３１２５Ｇｂｐｓの３種類の速度のデータを識別して処理するシステムである。

図９は、ビット識別部１２ａの構成を示すブロック図である。図２との差異は、周波数差ｂｉｔ補正部１２５による補正データ２０５を、１／Ｎ間引部１２６だけではなく、速度選択部１２７ａに対しても入力していることである。速度選択部１２７ａは位相選択部１２４からの選択データ２０４、周波数差ｂｉｔ補正部１２５からの補正データ２０５、１／Ｎ間引部１２６からの間引データ２０６を、速度選択信号２１０に基づいて切り替えて識別データ２１１として出力する。

実施の形態１の場合、実際には１０．０Ｇｂｐｓのデータは入力されないが、１．２５Ｇｂｐｓのデータに対して１０．０Ｇｂｐｓのデータが入力された場合と同様の処理を行い、１／Ｎ間引部１２６にてビットレートを１／８にすることによって１．２５Ｇｂｐｓのデータを再生していた。したがって、上記の構成によれば、１０．０Ｇｂｐｓのデータが実際に入力された場合でも、周波数差ｂｉｔ補正部１２５までの動作は同様となり、周波数差ｂｉｔ補正部１２５からの出力は１０．０Ｇｂｐｓのデータを識別した結果となる。

速度選択信号２１０については、実施の形態１の場合は１０．３１２５Ｇｂｐｓと１．２５Ｇｂｐｓとの２種類を選択するための情報であったが、実施の形態２の場合は、これに１０．０Ｇｂｐｓを加えた３種類から選択する情報とする。そして、速度選択部１２７ａは、速度選択信号２１０による情報に基づき、入力データ２０２が１０．３１２５Ｇｂｐｓの場合には選択データ２０４を、入力データ２０２が１０．０Ｇｂｐｓの場合には補正データ２０５を、入力データ２０２が１．２５Ｇｂｐｓの場合には間引データ２０６をそれぞれ選択する。

図１０に、速度選択信号２１０としてビット識別部１２ａの外部からの速度情報２０９を基に速度選択部１２７ａが動作する場合のタイミング図を示す。また、速度判定部１２８でバーストオーバーヘッド（ＯＨ）を検出することによって速度判定結果信号２０８を生成する場合について図１１に示す。

以上に示したことから、図８のように３種類のビットレートを持つデータが多重化されて入力された場合にも、１つのビット識別部１２ａによって、全てのデータを識別再生することが可能となる。

実施の形態３．
図１２は、この発明の実施の形態３にかかるビット識別部１２ｂの構成を示すブロック図である。図９との差異は、速度選択部１２７ａの替わりに出力インタフェースとしてのＩＦ−ａ１３０，ＩＦ−ｂ１３１，ＩＦ−ｃ１３２の各ブロックを配備し、ＩＦ−ａ１３０に選択データ２０４を入力し，ＩＦ−ｂ１３１に補正データ２０５を入力し，ＩＦ−ｃ１３２に間引データ２０６を入力し、ＩＦ−ａ１３０，ＩＦ−ｂ１３１，ＩＦ−ｃ１３２の３つ全てに対して速度選択信号２１０を入力する構成としたことである。また、ＩＦ−ａ１３０には、１０．３１２５ＧＨｚのクロック信号ａが入力され、ＩＦ−ｂ１３１には、１０．０ＧＨｚのクロック信号ｂが入力され、ＩＦ−ｂ１３２には、１．２５ＧＨｚのクロック信号ｃが入力されている。

図１２において、ＩＦ−ａ１３０は選択データ２０４を，ＩＦ−ｂ１３１は補正データ２０５を，ＩＦ−ｃ１３２は間引データ２０６を、それぞれに入力されるクロックａ（１０．３１２５ＧＨｚ），クロックｂ（１０．０ＧＨｚ），クロックｃ（１．２５ＧＨｚ）への載せ替えを行い、周波数差ｂｉｔ補正部１２５にて発生（マーキング）した廃棄ｂｉｔの領域を削除して、それぞれのビットレートの信号に変換する。ただしＩＦ−ａ１３０では廃棄ｂｉｔの処理は行なわず、クロック載せ替えのみ実施する。図１３は各ビットレートのデータ信号がそれぞれのクロックレートに載せ替えられる様子を図示している。

次に、ＩＦ−ａ１３０，ＩＦ−ｂ１３１，ＩＦ−ｃ１３２は、選択部１２９からの速度選択信号２１０に基づき、入力されたデータを識別データとして出力するか、アイドル信号（データ無効区間を示す）を出力するかを切り替える。図１４は上記動作を説明するタイミング図である。例えば、入力データが１０．３１２５Ｇｂｐｓのバースト信号の場合、速度情報として例えばＡを示す信号が入力され、この信号が速度選択信号２１０としてＩＦ−ａ１３０，ＩＦ−ｂ１３１，ＩＦ−ｃ１３２にそれぞれ入力される。

ここで、ＩＦ−ａ１３０では、選択データ２０４に基づいて識別データａを出力するが、図１４中のバーストデータの前後についている三角部分およびハッチング部分のオーバーヘッドについては無効データであるアイドル信号として出力する。図１４の識別データａ，ｂ，ｃにおける網掛け部分がアイドル信号である。また図１４において、バーストデータ中のオーバーヘッド部分以外の有効データと、出力される識別データａとの間に時間差があるのは処理遅延があるためである。

一方、ＩＦ−ｂ１３１とＩＦ−ｃ１３２とにおいては、速度情報がＡであるため、出力すべきデータが入力されていないと判断して、共にアイドル信号をそれぞれのビットレートで出力する。同様に１．２５Ｇｂｐｓのバーストデータが入力された場合、速度情報としてＣを示す信号が入力され、ＩＦ−ｃ１３２からの出力には１．２５Ｇｂｐｓのバーストデータ中の有効データ部分が送信され、ＩＦ−ａ１３０およびＩＦ−ｂ１３１からはアイドル信号が出力される。同様に、１０．０ＧＨｚのバーストデータが入力された場合、速度情報としてＢを示す信号が入力され、ＩＦ−ｂ１３１からの出力には１０．０Ｇｂｐｓのバーストデータ中の有効データ部分が送信され、ＩＦ−ａ１３０およびＩＦ−ｃ１３２からはアイドル信号が出力される。

以上のように、実施の形態３によれば、実施の形態２と同様に１つのビット識別部を用いて３種類のビットレートを持つ入力データの識別再生が可能な他、１０．３１２５Ｇｂｐｓ，１０．０Ｇｂｐｓ，１．２５Ｇｂｐｓのそれぞれの速度に対して後段の回路が別個に必要な場合、それぞれの回路に接続して処理を行なうことが可能となる。

実際、ＰＯＮシステムのＯＬＴなどでは、図１に示したように、ビット識別部の後段にはＳＥＲＤＥＳ（Serializer/Deserializer）部１３が配備され、動作周波数やデータフォーマットの相違により１０．３１２５Ｇｂｐｓと１．２５Ｇｂｐｓではデバイスが別になることが想定される。実施の形態３ではそのような場合に、余分なデバイスを省くことが出来、装置の省スペース、省電力化および低コスト化が可能となる。

以上のように、本発明にかかるビット識別方法および位相同期回路は、通信速度が異なるデータ信号が時分割多重される通信システムに有用であり、特に、次世代のＰＯＮシステムに適している。

図１は、この発明の実施の形態１におけるビット識別部を含むＰＯＮシステムの構成例を示すブロック図である。 図２は、実施の形態１のビット識別部の構成を示すブロック図である。 図３は、入力データが１０．３１２５Ｇｂｐｓ，１０．０Ｇｂｐｓの場合の高速サンプリング結果などを示すタイミング図である。 図４は、入力データのビットレートが１０．３１２５Ｇｂｐｓ，１０．０Ｇｂｐｓ，１．２５Ｇｂｐｓの場合の周波数差ｂｉｔ補正部の出力ビットを示したタイミング図である。 図５は、１．２５Ｇｂｐｓのデータを入力した場合の間引き処理の結果を示すタイミング図である。 図６は、実施の形態１において、速度選択信号としてビット識別部の外部からの速度情報を基に、速度選択部が動作する場合のタイミング図である。 図７は、実施の形態１において、速度判定部でバーストオーバーヘッド（ＯＨ）を検出することによって速度判定を行なうことを示すタイミング図である。 図８は、この発明の実施の形態２におけるビット識別部を含むＰＯＮシステムの構成例を示す図である。 図９は、実施の形態２のビット識別部の構成を示すブロック図である。 図１０は、実施の形態２において、速度選択信号としてビット識別部の外部からの速度情報を基に、速度選択部が動作する場合のタイミング図である。 図１１は、実施の形態２において、速度判定部でバーストオーバーヘッド（ＯＨ）を検出することによって速度判定を行なうことを示すタイミング図である。 図１２は、この発明の実施の形態３におけるビット識別部の構成を示すブロック図である。 図１３は、各ビットレートのデータ信号がそれぞれのクロックレートに載せ替えられる様子を示すタイミング図である。 図１４は、実施の形態３の動作を説明するためのタイミング図である。

１ ＯＬＴ
２−１，２−２，２−３ ＯＮＵ
３ 光ファイバ
４ カプラ
１１ 光受信器
１２，１２ａ，１２ｂ ビット識別部
１３ ＳＥＲＤＥＳ部
１４ ＰＯＮ制御部
１２１ 多相クロック生成部
１２２ 高速サンプリング部
１２３ エッジ検出部
１２４ 位相選択部
１２５ 周波数差ｂｉｔ補正部
１２６ １／Ｎ間引部
１２７，１２７ａ 速度選択部
１２８ 速度判定部
１２９ 選択部
１３０〜１３２ 出力インタフェース

Claims (9)

1. 時分割多重されたビットレートの異なる複数のデータ信号が入力され、入力されたデータ信号のそれぞれについてビット識別を行うビット識別回路において、
   入力される前記複数のデータ信号の中で最高のビットレートに相当する周波数を持つクロックを多相分出力する多相クロック発生手段と、
   前記入力データ信号を多相クロックでサンプリングし、複数のサンプリング結果から最適位相のサンプリング結果を選択する位相選択手段と、
   前記位相選択手段で選択されたサンプリング結果に対し、前記ビットレートの違いに基づいた一部ビットの間引きを行う補正手段と、
   前記複数のデータ信号を識別する選択信号に基づいて前記補正手段の出力および位相選択手段の出力を択一選択して出力する速度選択手段と、
   を備えることを特徴とするビット識別回路。
2. 前記補正手段は、
   Ｍ（２以上の自然数）ビットに１回ビットを廃棄する周波数差ビット補正手段と、
   周波数差ビット補正手段の出力からＮ（２以上の自然数）ビットに１回の割合でビットを抽出し、抽出したビットを有効とする間引き手段と、
   を備えることを特徴とする請求項１に記載のビット識別回路。
3. 前記速度選択手段は、前記選択信号に基づき、前記間引き手段の出力および前記位相選択手段の出力を択一選択して出力することを特徴とする請求項２に記載のビット識別回路。
4. 前記速度選択手段は、前記選択信号に基づき、前記周波数差ビット補正手段、前記間引き手段の出力および前記位相選択手段の出力を択一選択して出力することを特徴とする請求項２に記載のビット識別回路。
5. ビットレートの異なる複数の信号を、前記多相クロックでサンプリングした結果を用いて前記複数のデータ信号のビットレートを判定する速度判定手段を備え、
   前記速度選択手段は、該速度判定手段の判定結果を前記選択信号として用いて前記択一選択動作を行うことを特徴とする請求項１〜４のいずれか一つに記載のビット識別回路。
6. 送信側にてビットレートの区別が可能な情報が付与された前記複数のデータ信号中の、前記ビットレートの区別が可能な情報を基に入力データのビットレートを判定する速度判定手段を備え、
   前記速度選択手段は、該速度判定手段の判定結果を前記選択信号として用いて前記択一選択動作を行うことを特徴とする請求項１〜４のいずれか一つに記載のビット識別回路。
7. ビット識別回路は、親局が子局の使用帯域を割り当て、子局がその割り当てに従ってデータを送信するＰＯＮシステムにおける親局に用いられて、親局に入力される各子局からのデータのビット識別を行うものであり、
   前記速度選択手段は、前記使用帯域の割り当てに基づいて入力される前記選択信号に基づいて前記択一選択動作を行うことを特徴とする請求項１〜４のいずれか一つに記載のビット識別回路。
8. 前記速度選択手段は、前記複数のデータ毎に出力インタフェースを備えることを特徴とする、請求項１〜７のいずれか一項に記載のビット識別回路。
9. 複数のデータ信号のビット識別を行うビット識別回路を有する受動光ネットワークシステムの局側装置において、
   光信号を受信し前記ビット識別回路へ前記複数のデータ信号を出力する光受信器と、
   前記ビット識別回路によりビット識別された信号を並列変換するデシリアライザと、
   並列変換された信号に基づきデータフレームの識別処理を行う制御部と、を備え、
   前記ビット識別回路は、
   前記複数のデータ信号を多相クロックでサンプリングするサンプリング部、同一周期で互いに位相の異なる多相クロックであって、前記複数のデータ信号の中で最高の周波数以上の周波数の多相クロックを前記サンプリング部へ出力する多相クロック生成部、前記サンプリング部による複数のサンプリング結果から一つのサンプリング結果を選択する位相選択部、この位相選択部で選択されたサンプリング結果に対し、ビットレートの違いに基づいた一部ビットの間引きを行う補正部を備え、時分割多重されたビットレートの異なる前記複数のデータ信号のそれぞれについてビット識別を行うことを特徴とする受動光ネットワークシステムの局側装置。

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