JP3367520B2 - 多重伝送装置、多重伝送方法及び多重伝送制御用ソフトウェアを記録した記憶媒体 - Google Patents
多重伝送装置、多重伝送方法及び多重伝送制御用ソフトウェアを記録した記憶媒体Info
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Description
適する多重伝送装置、多重伝送方法及び多重伝送制御用
ソフトウェアを記録した記憶媒体に関する。
する場合、従来より、送信側では多数のチャネルを多重
化した高速信号について新たなフレームを生成して送信
している。また、受信側では多重化された高速信号に含
まれるデリミタを認識し、デリミタの時間位置から間接
的にチャネルの識別を行っている。
スの信号を伝送する場合には、国際標準で規定されたS
DH(Synchronous Digital Hierarchy)フォーマット
が用いられる。
の送信側の処理概要を示し、図21に従来技術における
SDH多重装置の受信側の処理概要を示す。
の場合にはSTM−64と呼ばれるフレームのフォーマ
ットを低速フレームのフォーマットとして用いる。図2
0に示すように、送信側では、フレーム位相が合ってい
ない状態で低速フレームが入力され、高速側でフレーム
位相を一致させて出力する。
パターンを認識して信号の同期を確立する。すなわち、
図21に示すように、高速側のフレーム位相が合ってい
るので、高速フレーム信号に含まれる多数のチャネルの
それぞれは、特定のフレームパターンに対する時間的な
隔たりによって特定される。
信号のクロックスピードを下げてから行われる。すなわ
ち、シリアルの高速信号をパラレル信号に展開して信号
のクロックスピードを下げた後でフレームの同期処理を
行う。このため、展開するパラレル信号数が大きい場合
には、高速信号に対するチャネルの識別のために複雑な
処理を行う必要がある。
式やチャネル識別方式を用いる場合には、次のような問
題が生じる。
s以上、例えば40Gbit/s程度になると、回路の
動作速度の限界に近づくため、従来のような高機能の論
理回路を構成すると非常に高いコストが必要になる。
あっても、従来より1.25GHzあるいは600MH
zの信号速度にパラレル展開してからフレーム同期を行
っている。また、この場合でも高速処理が可能な化合物
半導体などを用いてフレーム同期回路を実現しているの
が実情である。
ある。同じような処理を40Gbit/sのビットレー
トの信号について行う場合を想定すると、回路の動作速
度が同じ場合、パラレル数を32又は64に増やす必要
がある。従って、装置の構成が複雑になる。
実現する場合を想定すると、回路の処理速度が5GHz
又は2.4GHzになるため、高機能な論理回路を構成
することは現実的でない。
処理の多重分離回路では処理しきれなくなるため、光に
その機能を代替えする必要がある。しかし、光の処理に
よって機能を実現しようとする場合には、従来のような
高機能のフレーム同期処理は現実的でない。また、フレ
ーム同期方式として従来より用いられているビットシフ
ト方式は、超高速化を考慮すると現実的でない。
に適用可能な多重分離回路を実現しようとすると、利用
する半導体の種類(プロセス)に適材適所があるため、
マルチチップで多重分離回路を構成せざるを得ない。
ープを同一の制御パルスで動作させるためには、チップ
間のタイミング設計を高精度で行う必要があり、設計費
用や設計時間の点で高いコストが必要になる。
ンタフェースが低価格で入手できるようになったため、
いろいろなSDHの使い方が現れている。
し、独自にサブネットワークを管理している新規キャリ
アや、独自にオペレーションシステム及びサブネットワ
ークを製造してキャリアに提供しているベンダが激増し
ている。
ーク毎にSDH信号フレームのセクションオーバーヘッ
ド(SOH)を独自の方法で利用している。このため、
サブネットワーク同士を接続するキャリアにおいては、
独自に利用しているSOHを終端させないことが望まれ
ている。
る(大容量が要求されるような)大規模ネットワークに
は、トランスペアレンシが要求されている。
として波長多重方式が存在する。しかしながら、多重で
きる波長数には限りがあり、現状では商用としては30
〜40波長が限界である。
慮すると、数年後にはTbit/sクラスの伝送容量が
必要になると考えられる。このような状況においては、
波長多重だけでは需要を満たすことはできず、一波長あ
たりのさらなる高速化が求められている。
送装置、多重伝送方法及び多重伝送制御用ソフトウェア
を記録した記憶媒体を提供するとともに、超高速伝送に
要求されるチャネル識別機能を低コストで実現すること
を目的とする。
は、複数チャネルのそれぞれから低速フレームの信号を
並列に入力し、入力した信号を時分割多重処理した結果
を高速フレームの信号として出力する送信装置を備える
多重伝送装置において、送信側同期信号を生成する制御
パルス発生回路と、前記制御パルス発生回路が出力する
送信側同期信号に同期して、チャネル毎に位相がずれる
ように前記低速フレームの信号を出力するタイミングを
制御する送信側同期回路と、前記送信側同期回路を通っ
て出力されるチャネル毎の低速フレームの信号を時分割
多重処理して高速フレームの信号を生成する多重回路と
を前記送信装置に設けたことを特徴とする。
ずらした低速フレームの信号を時分割多重処理して高速
フレームの信号を生成する。この高速フレームの信号が
送信装置から送出される。
は、伝送路の符号としてNRZ(ノン・リターン・トゥ
・ゼロ)を用いるので、同一符号が連続して送られた場
合などに再生中継器でタイミング情報が失われ符号誤り
が発生する。また、フレーム同期パターンと同一の符号
がペイロード内に現れた場合にはフレーム誤同期を発生
する可能性がある。
おいては、送信装置内にスクランブラを設ける。スクラ
ンブラは、ビット列をランダム化してビット列に零符号
が連続して現れる確率及び特定のビットパターンが連続
して現れる確率を低減する。
はスクランブラを設ける必要がない。すなわち、互いに
位相がずれた複数チャネルの低速フレーム信号を時分割
多重処理して高速フレームの信号を生成するので、スク
ランブル処理を行わなくても同じ符号が連続して現れる
可能性は極めて小さくなる。
理された高速フレームの信号を受信して多重分離処理を
行い複数のチャネルに低速フレームの並列信号として出
力する受信装置を備える多重伝送装置において、受信し
た高速フレームの信号を多重分離して複数チャネルの低
速フレームの信号を生成する分離回路と、前記分離回路
が出力する低速フレームの信号を処理してチャネル毎に
低速フレームに同期した受信側同期信号を生成する低速
フレーム同期回路と、前記分離回路から並列に出力され
る複数チャネルの低速フレームの信号出力を、予め定め
た複数チャネルのそれぞれの端子に接続するスイッチ
と、前記低速フレーム同期回路が出力する複数の同期信
号に基づいて前記スイッチを制御するスイッチ制御回路
とを前記受信装置に設けたことを特徴とする。
求項1の送信装置から送出される高速フレームの信号を
受信することを想定している。この受信装置において
は、分離回路が出力する低速フレームの信号を処理して
チャネル毎に低速フレームに同期した受信側同期信号を
生成する。
ないため、分離回路が並列に出力する複数の低速フレー
ムの信号とそれぞれのチャネルとの関係は定まっていな
い。そこで、スイッチ制御回路は低速フレーム同期回路
が出力する複数の同期信号に基づいて複数の低速フレー
ム信号の各チャネルを識別し、スイッチを制御して各々
の低速フレーム信号を出力の各チャネルに割り当てる。
は、多重分離する前の高速フレームの信号から特定の同
期パターンを検出して高速フレーム信号のフレーム同期
を行っているので、高価な同期回路が必要になるし、こ
の同期回路がビットレートの更なる高速化の妨げにな
る。
に対してチャネル毎に同期を確立するので、高速フレー
ムの信号に対してフレーム同期を確立する必要がなく、
高価な信号処理回路を用いる必要がなくなり、更なるビ
ットレートの高速化にも対応できる。
のそれぞれから低速フレームの信号を並列に入力し、入
力した信号を時分割多重処理した結果を高速フレームの
信号として出力する送信装置と、時分割多重処理された
高速フレームの信号を受信して多重分離処理を行い複数
のチャネルに低速フレームの並列信号として出力する受
信装置とを備える多重伝送装置において、送信側同期信
号を生成する制御パルス発生回路と、前記制御パルス発
生回路が出力する送信側同期信号に同期して、チャネル
毎に位相がずれるように前記低速フレームの信号を出力
するタイミングを制御する送信側同期回路と、前記送信
側同期回路を通って出力されるチャネル毎の低速フレー
ムの信号を時分割多重処理して高速フレームの信号を生
成する多重回路とを前記送信装置に設けるとともに、前
記送信装置から受信した高速フレームの信号を多重分離
して複数チャネルの低速フレームの信号を生成する分離
回路と、前記分離回路が出力する低速フレームの信号を
処理してチャネル毎に低速フレームに同期した受信側同
期信号を生成する低速フレーム同期回路と、前記分離回
路から並列に出力される複数チャネルの低速フレームの
信号出力を、予め定めた複数チャネルのそれぞれの端子
に接続するスイッチと、前記低速フレーム同期回路が出
力する複数の受信側同期信号に基づいて前記スイッチを
制御するスイッチ制御回路とを前記受信装置に設けたこ
とを特徴とする。
様に送信装置にスクランブラを設ける必要がなく、受信
装置にデスクランブラを設ける必要もないため、送信装
置及び受信装置を安価に構成できる。
に対してフレーム同期を行う必要がないため、高価な信
号処理回路を用いる必要がなくなり、更なるビットレー
トの高速化にも対応できる。
伝送装置において、前記多重回路の入力側の低速フレー
ムの信号にチャネル毎にフレーム同期パターンを挿入す
る同期パターン挿入回路を設けたことを特徴とする。
速フレームの信号にチャネル毎にフレーム同期パターン
が挿入されるので、受信装置においては多重分離回路の
出力に得られる複数の低速フレーム信号のそれぞれにつ
いてフレーム同期を確立することができる。
信号を処理するため、低価格の信号処理回路で実現でき
る。また、更なるビットレートの高速化にも対応でき
る。
伝送装置において、前記送信装置の制御パルス発生回路
が、低速フレームのフレーム周期よりも短い時間だけチ
ャネル毎にタイミングがずれた複数の送信側同期信号を
生成することを特徴とする。
ずれた複数の送信側同期信号を制御パルス発生回路が出
力するので、送信側同期回路はそれぞれの送信側同期信
号に同期するように各チャネルの低速フレームの信号タ
イミングを制御することにより、低速フレーム信号の位
相をチャネル毎にずらすことができる。
いて、前記送信装置の制御パルス発生回路に、制御クロ
ック発生回路と、直流電圧発生回路と、前記直流電圧発
生回路の出力する信号に基づいて生成したフレームパル
スを前記制御クロック発生回路の出力する制御クロック
に従って、複数チャネルのそれぞれに順次に出力するセ
レクタとを設けたことを特徴とする。
ぞれに対してセレクタから順次にフレーム同期のための
制御パルスを出力することができる。
伝送装置において、前記受信装置の低速フレーム同期回
路は、チャネルの信号形式に従ってチャネル毎にフレー
ム同期を確立して各チャネルの低速フレームの先頭位置
を表す制御パルスを受信側同期信号として出力し、前記
受信装置のスイッチ制御回路は、前記分離回路の複数の
出力ポートのそれぞれに割り当てられたチャネルの番号
を、前記制御パルスの受信時間の違いにより識別し、そ
の識別結果に応じて前記スイッチを制御することを特徴
とする。
路が出力する制御パルスの受信時間が各チャネルの低速
フレームの先頭位置を表すので、スイッチ制御回路は、
前記分離回路の複数の出力ポートのそれぞれに割り当て
られたチャネルの番号を、前記制御パルスの受信時間の
違いにより識別することができる。
いて、前記受信装置のスイッチ制御回路に、複数チャネ
ルの前記制御パルスを並列に入力して順次にシフトする
シフトレジスタと、前記シフトレジスタの出力に接続さ
れた排他的論理和回路と、前記排他的論理和回路が出力
する信号を複数チャネルの信号に分離する制御パルス分
離回路と前記シフトレジスタに入力される複数チャネル
の制御パルスを監視して前記制御パルス分離回路の状態
を初期化するリセット回路とを設けたことを特徴とす
る。
ングの制御パルス(同期信号)をシフトレジスタの複数
の出力から同時に取り出してそれらの排他的論理和を演
算することにより、低速フレーム信号の到着時間の相対
的な順番を表す時系列の信号をチャネル毎に得ることが
できる。
スを監視して、複数チャネルの全体の基準となる時間
(例えば最も位相が進んでいる最初のチャネルの低速フ
レーム信号の先端が到着した時刻)を検出する。
レーム信号の到着時間の相対的な順番が時系列信号とし
て現れる。制御パルス分離回路は、時系列信号を複数の
時刻のそれぞれの信号に分離する。
して前記スイッチを制御し、多重分離された複数の信号
をそれぞれの到着順所に従って各チャネルに割り当てる
ことができる。
1〜3に記載の発明と同様の効果を奏する。
を記録した記憶媒体は、多重分離回路の出力に並列に現
れる複数の低速フレーム信号を複数チャネルのそれぞれ
に割り当てるための計算機が実行可能な多重伝送制御用
ソフトウェアを記録した記憶媒体であって、各チャネル
の低速フレーム信号の先頭位置を表す位置情報が所定の
メモリ上に記憶されているか否かを調べる手順と、前記
位置情報が前記メモリ上に記憶されている場合に、前記
メモリから前記位置情報を順番に読み出して複数の低速
フレーム信号の到着順序を識別する手順と、識別された
複数の低速フレーム信号の到着順序に基づいて複数の低
速フレーム信号を複数チャネルのそれぞれに割り当てる
手順とを設けたことを特徴とする。
ウェアを所定の計算機で実行することにより、請求項8
の多重伝送装置と同様に、多重分離回路の出力に並列に
現れる複数の低速フレーム信号を複数チャネルのそれぞ
れに割り当てることができる。
方法の発明においては、請求項1〜8に記載の発明と同
様の効果を奏する。
になる。 ・チャネルごとに異なるフレーム位相で動作する。 ・受信側ではチャネルごとに異なるフレームパルスの到
達時間順序によってチャネルを識別する。 ・分離後のポートとチャネルに正しいポートを接続する
のにスイッチを用いる。 ・クライアントにトランスペアレントな時分割多重機能
を提供する。 ・高速側ではパターン認識は行わない。 ・多重回路や分離回路がいくつかのサブモジュールに分
かれていても、あるいは光回路であっても実現可能であ
る。各サブモジュールがばらばらの分離タイミングで動
作することを許容する。
重伝送装置の1つの実施の形態について、図1〜図14
を参照して説明する。この形態は請求項1〜請求項8に
対応する。
構成を示すブロック図である。図2は送信装置の動作を
示す図であり、図3は受信装置の動作を示す図である。
図4は受信側でチャネルを識別する方法を説明するため
の図である。図5は各チャネルの送端回路の構成例
(1)を示すブロック図である。図6は送端回路の入出
力の低速フレーム信号の位相を示すタイムチャートであ
る。図7はフレームパルス発生回路の構成例を示すブロ
ック図である。
示すタイムチャートである。図9は時分割多重回路の構
成例を示すブロック図である。図10は多重分離回路の
構成例を示すブロック図である。図11は各チャネルの
終端回路の構成例(1)を示すブロック図である。
ブロック図である。図13はスイッチ制御回路の動作例
を示す模式図である。図14はスイッチ回路の構成例を
示すブロック図である。
信装置,制御パルス発生回路,送信側同期回路及び多重
回路は、それぞれ送信装置100,フレームパルス発生
回路30,セクション適応回路14及び時分割多重回路
20として具体化されている。
分離回路,低速フレーム同期回路,スイッチ及びスイッ
チ制御回路は、それぞれ受信装置200,多重分離回路
50,中継セクション終端回路61,スイッチ回路70
及びスイッチ制御回路90として具体化されている。
中継セクション終端回路16に対応する。請求項6の制
御クロック発生回路,直流電圧発生回路及びセレクタ
は、それぞれ制御クロック発生器33,直流電圧発生器
31及びセレクタ34に対応する。
論理和回路,制御パルス分離回路及びリセット回路は、
それぞれシフトレジスタ91,排他的論理和回路92,
デマルチプレクサ93及びリセットパルス発生回路94
に対応する。
の入力のそれぞれから予め特定されたフォーマットの比
較的低速の信号を並列に入力し時分割多重処理された高
速の信号を送出する。
として例えばITU−T勧告のSTMフレームやG.9
75フレームを利用できる。また、それぞれが2.4G
bit/sのビットレートの信号を16チャネル並列に
入力する場合には、送信装置100から40Gbit/
sのビットレートの信号が送信される。
時分割多重回路20及びフレームパルス発生回路30を
備えている。送端回路10は入力する信号のチャネル毎
に設けてある。
の信号を入力する場合には、送端回路10はSDH(Sy
nchronous Digital Hierarchy)の処理装置に相当す
る。また、送信装置100にG.975フレームの信号
を入力する場合には、送端回路10は誤り訂正回路(F
EC)に相当する。
ルス発生回路30から入力されるフレームパルスを各々
のチャネルの低速の信号フレームのタイミングを制御す
るための同期信号として利用する。フレームパルス発生
回路30が各チャネルの送端回路10に与えるフレーム
パルスFP(1),FP(2),・・・FP(N)は、互いにタ
イミングがずれている。
(2),・・・FP(N)を用いて信号フレームのタイミング
を制御するので、各チャネルの送端回路10から出力さ
れる信号は互いに位相がずれた状態で時分割多重回路2
0に入力される。すなわち、図2に示すように、送端回
路10に入力されたフレームは、チャネル毎のフレーム
パルスに同期して、互いにフレーム位相がずれた状態で
多重される。
00から送信される高速の信号を受信して多重分離を行
い、比較的低速の信号を複数チャネルのそれぞれに並列
に出力する。例えば、送信装置100が40Gbit/
sのビットレートの信号を送信する場合には、16チャ
ネルに分離して、チャネル毎に2.4Gbit/sのビ
ットレートの信号を出力する。
0,終端回路60,スイッチ回路70,終端回路80及
びスイッチ制御回路90を備えている。終端回路60及
び終端回路80は、Nチャネルのそれぞれに設けてあ
る。
分離回路50でチャネル毎に分離され低速の信号に変換
される。多重分離回路50から出力される各チャネルの
信号は、終端回路60,スイッチ回路70及び終端回路
80を通ってチャネル毎に並列に出力される。
離回路50の前でフレーム同期を行わないことを想定し
ている。そのため、多重分離回路50の複数の出力ポー
トから並列に出力されるそれぞれの信号がいずれのチャ
ネルに対応するかはその時の状況に応じて変化する。
ルの出力端子にそれぞれ割り当てるために図1の受信装
置200にはスイッチ回路70及びスイッチ制御回路9
0が設けてある。
れぞれのチャネルの信号フレームに同期した信号をフレ
ームパルスFS(1),FS(2),・・・FS(N)として出
力する。スイッチ制御回路90は、各チャネルの終端回
路60から入力されるフレームパルスFS(1),FS
(2),・・・FS(N)に基づいてそれぞれのチャネルの信
号が実際に送信側のどのチャネルに対応するかを検出
し、スイッチ回路70を制御する。
別されるかの概念を図4を用いて説明する。
ムパルス(FP)を図4(a)に示すタイミングで発生
させて、チャネル毎にフレーム位相をずらすようにす
る。そして、受信側では、多重分離回路の出力ポート毎
にフレームパルス(FS)によりフレームの位相を把握
し、チャネルを識別する。例えば、図4(a)のように
送信側においてチャネル1から16の順でフレーム位相
をずらした場合、受信側の多重分離回路の出力におい
て、最も早い位相のフレームパルスが検出されたポート
15のフレームがチャネル1に対応するものであること
が識別でき、2番目の位相のフレームパルスが検出され
たポート6のフレームがチャネル2に対応するものであ
ることが識別できる。他のチャネルについても同様であ
る。このような概念に基づき受信装置のスイッチ回路の
制御が行われ、当該スイッチ回路により多重分離回路の
出力ポートがチャネルに対応した正しいポートに接続さ
れる。
細について説明する。送信装置100のフレームパルス
発生回路30は、この例では図7に示すように直流電圧
発生器31,クロック発生源32,制御クロック発生器
33及びセレクタ34で構成されている。
6個の出力端子が備わっている。セレクタ34は、制御
クロック発生器33が出力する制御クロックに従って1
つの出力端子を順次に選択し、直流電圧発生器31から
入力される電圧を選択した出力端子にフレームパルスと
して出力する。
8に示すようなフレームパルスFP(1)〜FP(16)が現
れる。互いに隣接するチャネルのフレームパルスは、図
8に示すように時間Tdだけずれたタイミングで現れ
る。また、全チャネルのフレームパルスが現れる期間T
1は、各チャネルの低速信号のフレーム周期の半分以内
に定めてある。従って、各フレーム周期では、期間T1
を経過した後の期間T2ではフレームパルスは現れな
い。
源32が発生する周期が一定のクロックパルス(この例
では2.4GHz)に基づいて制御クロックを生成す
る。制御クロック発生器33は、各チャネルのフレーム
パルスFP(1)〜FP(16)のタイミングを決定する。
ように構成されている。この例では、STMフレームの
信号を扱うSDH装置として送端回路10を構成した場
合を示してある。
10には、SDH物理インタフェース11,中継セクシ
ョン終端回路12,多重セクション終端回路13,セク
ション適応回路14,多重セクション終端回路15及び
中継セクション終端回路16が備わっている。
光−電気変換及び信号からのクロック抽出を行う。中継
セクション終端回路12は、低速フレーム同期及びエラ
ーモニタの機能を有している。多重セクション終端回路
13は、エラーモニタの機能を有している。
は、送端回路10から出力される信号の各フレームの先
頭位置が現れるタイミングがチャネル毎に少しずつずれ
ている。すなわち、信号フレームの位相がチャネル間で
異なっている。
レームを処理する場合には入力信号のポインタ値を指定
されたフレーム位相に合わせるように書き換える必要が
ある。この処理を、セクション適応回路14が行う。ま
た、セクション適応回路14はフレームパルス発生回路
30から各チャネルに入力されるフレームパルス(FP
(1)〜FP(16)のいずれか)に同期するように、当該チ
ャネルのフレームの先頭が出力されるタイミングを決定
する。
の計算を行う。中継セクション終端回路16は、チャネ
ル毎に低速信号のフレーム同期に必要な同期パターン
(例えば「11110110」,「0010100
0」)を挿入する。
には、例えば図6に示すようなタイミングで低速の信号
フレームが現れる。すなわち、入力される信号のタイミ
ングは定まっていないが、送端回路10から出力される
信号は、隣接するチャネル間に所定の位相差(フレーム
パルスの時間差Tdに相当)が形成された状態で規則的
に出力される。
多重回路21,22,23及び逓倍回路24,25,2
6を備えている。多重回路21は、4チャネルの2.4
Gbit/sのビットレートのデータを入力し、10G
bit/sの時分割多重化された1チャネルのデータを
出力する。
t/sのビットレートのデータを入力し、20Gbit
/sの時分割多重化された1チャネルのデータを出力す
る。同様に、多重回路23は2チャネルの20Gbit
/sのビットレートのデータを入力し、40Gbit/
sの時分割多重化された1チャネルのデータを出力す
る。
4Gbit/sのビットレートのデータを入力し、40
Gbit/sの時分割多重化された1チャネルのデータ
を出力することができる。
ぞれ動作速度が異なるので、各々の動作速度に最も適し
た種類の半導体チップを用いて構成してある。すなわ
ち、多重回路21は(Si−Bipolar)系の半導
体チップを採用し、多重回路22は(GaAs)の半導
体チップを採用し、多重回路23は(INP,SiG
e)の半導体チップを採用している。
数チャネルのデータをビット単位で多重化してもよい
し、バイト単位で多重化してもよい。
電気−光変換器によって光信号に変換される。なお、一
般の多重装置においては、多重化によって高速になった
信号にフレーム同期パターンを挿入したり、スクランブ
ル処理を施す必要がある。しかし、図1の送信装置10
0では低速フレーム信号にチャネル毎に同期パターンを
挿入しているので、高速信号に同期パターンを挿入する
必要はない。また、多重化する前に低速フレーム信号の
位相がチャネル毎にずれているためスクランブル処理を
施す必要もない。このため、装置のコストを低減でき
る。また、ビットレートの更なる高速化にも対応でき
る。
細について説明する。受信装置200の多重分離回路5
0は、図10に示すように3種類の分離回路51,52
及び53で構成されている。
割多重化されたデータを入力し、2チャネルに分離して
各チャネルに20Gbit/sのビットレートのデータ
を出力する。
割多重化されたデータを入力し、2チャネルに分離して
各チャネルに10Gbit/sのビットレートのデータ
を出力する。
割多重化されたデータを入力し、4チャネルに分離して
各チャネルに2.4Gbit/sのビットレートのデー
タを出力する。
の時分割多重化された1チャネルのデータを入力し、1
6チャネルに分離して各チャネルに2.4Gbit/s
のビットレートのデータを出力することができる。
ぞれ動作速度が異なるので、各々の動作速度に最も適し
た種類の半導体チップを用いて構成してある。すなわ
ち、分離回路53は(Si−Bipolar)系の半導
体チップを採用し、分離回路52は(GaAs)の半導
体チップを採用し、分離回路51は(INP,SiG
e)の半導体チップを採用している。
を電気信号に変換する光−電気変換器が備わっているが
図10では省略されている。また、多重分離回路50に
ついては、送信側の多重回路に合わせてビット単位で複
数チャネルに分離してもよいし、バイト単位で分離して
もよい。
する前にスクランブルを解除する必要があるが、多重分
離回路50が受信する信号にはスクランブルが施されて
いないのでそのような機能は不要である。また、多重分
離回路50は多重分離する前の高速信号に対してフレー
ム同期は行わない。
ストで製造できる。また、ビットレートの更なる高速化
にも対応できる。
(2.4Gbit/s)の信号は、チャネル毎に終端回
路60に入力される。図11に示すように、各チャネル
の終端回路60には、中継セクション終端回路61及び
多重セクション終端回路62が備わっている。
毎に低速信号のフレーム同期を行う。すなわち、低速信
号の各チャネルのフレームに挿入された同期パターンを
検出し、フレームの先頭位置を検出する。また、中継セ
クション終端回路61はエラーモニタの機能を有してい
る。多重セクション終端回路62は、エラーモニタの機
能を有している。
対するフレーム同期を行わずにチャネルの分離を行うの
で、多重分離回路50の出力に得られる16チャネルの
信号のそれぞれは、チャネルの番号が送信側と一致しな
い。従って、多重分離回路50が並列に出力する各チャ
ネルの低速信号を送信側と一致する正しいチャネルに割
り当てる必要がある。正しいチャネルに割り当てる方法
の概念は図4で説明した通りである。
るために、各チャネルの終端回路60が中継セクション
終端回路61のフレーム同期により検出したフレームパ
ルスFP(1)〜FP(16)を利用する。フレームパルスF
P(1)〜FP(16)は各チャネルの低速フレームの先頭位
置を表す。
は、スイッチ回路70を通過する際に信号の通過する端
子が正しいチャネル位置に修正され、終端回路80に入
力される。
路80には多重セクション終端回路81,中継セクショ
ン終端回路82及びSDH物理インタフェース83が備
わっている。
に、16行,16列のマトリクス状に接続された多数の
スイッチ71で構成されている。それぞれのスイッチ7
1は、スイッチ制御回路90が出力する制御信号によっ
てオン/オフする。
イッチ制御回路90は、図12に示すようにシフトレジ
スタ91,排他的論理和回路92,デマルチプレクサ9
3及びリセットパルス発生回路94を備えている。
毎に2つのラッチ95,96が備わっている。シフトレ
ジスタ91の各チャネルに入力された信号は、シフトク
ロックに同期してラッチ95に保持され同時にラッチ9
5の出力はラッチ96の出力に転送される。従って、2
つのラッチ95,96の出力には互いに異なるタイミン
グ(1つのシフトクロックが入力される前と入力された
後)の信号が現れる。
シフトレジスタ91から互いに異なるタイミングのフレ
ームパルスが入力される。排他的論理和回路92は、入
力される2つのタイミングのフレームパルスの排他的論
理和を出力する。
ムパルスFS(1)〜FS(16)は、それぞれ多重分離回路
50が多重分離した16チャネルの各信号フレームの先
頭位置に同期して現れるが、分離前の高速信号フレーム
に対して同期を確立していないので、多重分離回路50
が各々のチャネルの信号を出力するポートは定まってい
ない。
示すフレームパルスFP(1)〜FP(16)を利用して、チ
ャネル番号の順番で少しずつ位相がずれるようなタイミ
ングで低速フレーム信号を送出しているので、多重分離
回路50から出力される16チャネルの信号(低速フレ
ーム信号)の到着順序から各信号のチャネル番号を識別
することができる。
る。なお、図13では単純化のためにチャネル数が4の
場合を想定して示してある。図13の例では、フレーム
パルスFS(3)が最も早い時間に現れ、フレームパルス
FS(4)が2番目に現れ、フレームパルスFS(1)が3番
目に現れ、フレームパルスFS(2)が最後に現れてい
る。
(3),FS(4),FS(1)及びFS(2)に対応する低速フレ
ーム信号が、それぞれチャネル番号#1,#2,#3及
び#4の信号である。
ャネルの排他的論理和回路92(1)の出力,2番目のチ
ャネルの排他的論理和回路92(2)の出力,3番目のチ
ャネルの排他的論理和回路92(3)の出力及び4番目の
チャネルの排他的論理和回路92(4)の出力には、それ
ぞれ「0100」,「1000」,「0001」及び
「0010」の2値信号が時系列の信号として現れる。
デマルチプレクサ93は、排他的論理和回路92が出力
する時系列の信号を並列信号に変換し、この並列信号を
16個の端子に同時に出力する。
サ93(1)は、排他的論理和回路92(1)から出力される
「0100」の時系列の信号を、「0」,「1」,
「0」,「0」の並列信号として4つの端子に同時に出
力する。
(2)は、排他的論理和回路92(2)から出力される「10
00」の時系列の信号を、「1」,「0」,「0」,
「0」の並列信号として4つの端子に同時に出力する。
他的論理和回路92(3)から出力される「0001」の
時系列の信号を、「0」,「0」,「0」,「1」の並
列信号として4つの端子に同時に出力する。
他的論理和回路92(4)から出力される「0010」の
時系列の信号を、「0」,「0」,「1」,「0」の並
列信号として4つの端子に同時に出力する。
プレクサ93が排他的論理和回路92の出力から信号の
取り込みを開始するタイミングを制御する。この例で
は、送信側において図8に示すようなフレームパルスを
利用しているため、各チャネルに低速信号フレームの先
頭が現れるタイミングは、各フレーム周期の前半半分
(T1の期間)に限定される。
(T2)では、受信装置200においてフレームパルス
FS(1)〜FS(16)が発生することはない。そこで、リ
セットパルス発生回路94は、フレームパルスFS(1)
〜FS(16)が現れない各フレームの後半半分の期間(T
2)を検出してその間にリセットパルスを送出し、全て
のデマルチプレクサ93を強制的にリセットする。
が開始され、最初のフレームパルス(FS(1)〜FS(1
6)のいずれか)が現れるとリセットパルス発生回路94
からのリセットパルスの出力が解除され、各チャネルの
デマルチプレクサ93は排他的論理和回路92の出力か
らの信号の取り込みを開始する。従って、各デマルチプ
レクサ93は図13に示すような信号を出力することが
できる。
号C(1),C(2),・・・C(16)は、図14に示すスイッ
チ回路70のマトリクスの左から1番目,2番目,・・
・16番目の各列の16個のスイッチ71をそれぞれオ
ン/オフ制御する。
S(1)に基づいて生成されるデマルチプレクサ93(1)の
4つの出力信号C(1)が「0」,「0」,「1」,
「0」なので、この信号C(1)を図14の左から1番目
の列に印加すると、この列のスイッチ71は上から順に
「オフ」,「オフ」,「オン」,「オフ」になる。従っ
て、3番目のチャネルの終端回路60(3)からスイッチ
回路70に入力される信号SG(3)は、スイッチ回路7
0の1列目,3行目のスイッチ71を通ってチャネル#
1の信号CH(1)として終端回路80(1)に入力される。
S(2)に基づいて生成されるデマルチプレクサ93(2)の
4つの出力信号C(2)が「0」,「0」,「0」,
「1」なので、この信号C(2)を図14の左から2番目
の列に印加すると、この列のスイッチ71は上から順に
「オフ」,「オフ」,「オフ」,「オン」になる。従っ
て、4番目のチャネルの終端回路60(4)からスイッチ
回路70に入力される信号SG(4)は、スイッチ回路7
0の2列目,4行目のスイッチ71を通ってチャネル#
2の信号CH(2)として終端回路80(2)に入力される。
(3)に基づいて生成されるデマルチプレクサ93(3)の4
つの出力信号C(3)が「1」,「0」,「0」,「0」
なので、この信号C(3)を図14の左から3番目の列に
印加すると、この列のスイッチ71は上から順に「オ
ン」,「オフ」,「オフ」,「オフ」になる。従って、
1番目のチャネルの終端回路60(1)からスイッチ回路
70に入力される信号SG(1)は、スイッチ回路70の
3列目,1行目のスイッチ71を通ってチャネル#3の
信号CH(3)として終端回路80(3)に入力される。
(4)に基づいて生成されるデマルチプレクサ93(4)の4
つの出力信号C(4)が「0」,「1」,「0」,「0」
なので、この信号C(4)を図14の左から4番目の列に
印加すると、この列のスイッチ71は上から順に「オ
フ」,「オン」,「オフ」,「オフ」になる。従って、
2番目のチャネルの終端回路60(2)からスイッチ回路
70に入力される信号SG(2)は、スイッチ回路70の
4列目,2行目のスイッチ71を通ってチャネル#4の
信号CH(4)として終端回路80(4)に入力される。
に現れる信号SG(1)〜SG(N)の位置は送信側のチャネ
ル番号と一致しないが、スイッチ回路70を通った信号
CH(1)〜CH(N)は送信側の各チャネル番号と対応する
位置に現れる。
置のもう1つの実施の形態について、図15〜図17を
参照して説明する。
(2)を示すブロック図である。図16は送端回路の出
力の低速フレーム信号の位相を示すタイムチャートであ
る。図17は各チャネルの送端回路の構成例(2)を示
すブロック図である。
り、送信装置100及び受信装置200の基本的な構成
は図1と同じである。但し、この形態では扱う信号とし
てG.975フレームを想定しているので、送信装置1
00の送端回路10の構成ならびに受信装置200の終
端回路60,80の構成が変更されている。変更された
部分について以下に説明する。第1の実施の形態と同一
の部分については説明を省略する。
60,80は誤り訂正回路(G.975で規定されたF
EC:Forward Error Correction)に相当する。
チャネルの送端回路10には光−電気変換器41,オー
バヘッド挿入回路42及びFEC符号化回路43が備わ
っている。
気変換及び入力信号からのクロック抽出を行う。
ムに所定のオーバヘッド(OH)を挿入する。また、低
速フレームの同期を確立するために必要となる所定の同
期パターンをチャネル毎に信号フレームに挿入する。更
に、オーバヘッド挿入回路42は信号フレームの送出を
開始するタイミングをチャネル毎にフレームパルス(F
P(1)〜FP(16))に同期して決定する。
れに内蔵された速度変換メモリに対するデータの書き込
み及び読み出しによってタイミングを制御することがで
きるので、フレームパルス(FP(1)〜FP(16))に同
期して速度変換メモリからのデータの読み出しを開始
し、信号フレームの位相をチャネル毎に制御する。
入回路42から出力される信号に対してFECの符号化
処理を行う。各チャネルのFEC符号化回路43から出
力される信号S(1),S(2),S(3),・・・の具体例を
図16に示す。
サブフレーム)は1バイトのダミーバイトと、3バイト
のオーバヘッドと、256バイトのSTM−16データ
と、16バイトの冗長コードとで構成されている。ま
た、この例ではチャネル毎に24nsの時間差(位相
差)が生じるように送出する信号のタイミングが制御さ
れている。
ムパルスFP(1)〜FP(16)が現れる期間(T1)は3
79nsであり、残りの379nsの期間(T2)には
フレームパルスFP(1)〜FP(16)は現れない。
終端回路80は図17に示すように構成されている。す
なわち、各チャネルの終端回路60にはフレーム同期回
路65及びFEC復号化回路66が備わっている。ま
た、各チャネルの終端回路80にはオーバヘッド終端回
路85及び電気−光変換器86が備わっている。
速フレーム信号に含まれる同期パターン(送端回路10
のオーバヘッド挿入回路42が挿入したパターン)を検
出し、チャネル毎にフレーム同期を確立する。また、フ
レーム同期回路65はチャネル毎に低速フレーム信号の
先頭位置のタイミンクを表すフレームパルスFS(1)〜
FS(16)を出力する。
は、チャネル毎にスイッチ回路70から入力される低速
フレーム信号についてオーバヘッドの終端処理を行う。
電気−光変換器86は、オーバヘッド終端回路85が出
力する電気信号を光信号に変換する。
置200の終端回路60,80以外の構成及び動作は第
1の実施の形態と同一である。
レームを扱うSDH装置の場合にはチャネル毎にフレー
ム信号の位相を変更すると、それに伴ってフレーム内の
オーバヘッドのポインタ値やその他の情報(B1,B
2)を書き換える必要がある。しかし、G.975フレ
ームを扱うFEC装置の場合にはポインタなどを変更す
る必要がなく、トランスペアレンシの点で有利である。
御用ソフトウェアを記録した記憶媒体の1つの実施の形
態について、図18及び図19を参照して説明する。こ
の形態は請求項12、13に対応する。
合のハードウェアの構成例を示すブロック図である。図
19はスイッチ回路を制御するコンピュータの動作を示
すフローチャートである。
おいては、受信装置200の多重分離回路50が分離し
た複数の信号を送信側の各チャネルの番号と整合させる
ための制御をハードウェアのスイッチ制御回路90を用
いて行っている。この形態ではスイッチ制御回路90の
機能をコンピュータのソフトウェアで実現している。ス
イッチ制御回路90以外の構成及び動作については第1
の実施の形態と同一である。変更された部分のみについ
て以下に説明する。
わりに図18に示すハードウェアを用いている。図18
を参照すると、パーソナルコンピュータ301,PC用
インタフェース302,メモリ303,バッファ304
及びスイッチ制御インタフェース305が備わってい
る。
るフレームパルスFS(1)〜FS(16)の各タイミングの
状態は、バッファ304を介してメモリ303に記憶さ
れる。例えば、図13に示す各排他的論理和回路92の
出力信号の各時点の状態を示す情報「0100」,「1
000」,「0001」,「0010」と同様の情報が
チャネル毎にメモリ303内に記憶される。
インタフェース302を介してメモリ303の情報にア
クセスすることができる。また、パーソナルコンピュー
タ301はPC用インタフェース302及びスイッチ制
御インタフェース305を介して、スイッチ回路70の
各スイッチ71をオン/オフ制御することができる。
チ回路70を制御するために図19に示す動作を実行す
る。この動作手順はプログラムとして所定の記録媒体に
記録されており、パーソナルコンピュータ301で記録
媒体の内容を読み込んで実行することができる。
のステップS11では、メモリ303上に記憶されたデ
ータの内容を監視して、全てのフレームパルス(FS
(1)〜FS(16))を検出したか否かを識別する。
は、ステップS12で変数iをクリアし、次のステップ
S13で変数iに1を加算する。
のデータ(各チャネルのフレームパルスの位置)を順番
に読み出す。そして、ステップS15ではi番目にフレ
ームパルスを検出したポート(入力側のチャネル)の信
号をi番目のチャネルに接続するように、スイッチ回路
70に対して制御信号を出力する。
ことにより、16チャネルの全てについて、スイッチ回
路70が出力する信号のチャネル番号の位置が送信側と
整合するようにチャネルを割り当てることができる。
ム以外の信号フォーマットの場合にも、上記と同様に本
発明を適用することが可能である。また、フレームパル
ス発生回路30,スイッチ回路70,スイッチ制御回路
90などの構成や動作についても必要に応じて変更する
ことができる。
するために、送信側のフレームパルスについては、1フ
レーム周期の時間以内(16μsあるいは125μs)
に全てのチャネルのフレームパルスの送出が終了する必
要がある。
な時分割多重機能を提供するので、サブネットワーク接
続を低コストで実現できる。
で、装置構成上低コストとなる。
サブモジュールに分かれていても、あるいは光回路であ
っても実現可能であるので、将来の超大容量化・超高速
化が期待できる。
タイミングで動作することを許容するので、装置構成上
低コストとなる。
と、Tbit/s級の超大容量伝送が可能となる。
ブル回路が不要になるので低コストで超高速伝送装置を
構成できる。
すブロック図である。
めの図である。
ロック図である。
示すタイムチャートである。
ク図である。
チャートである。
る。
る。
ブロック図である。
である。
る。
る。
ブロック図である。
示すタイムチャートである。
ブロック図である。
ウェアの構成例を示すブロック図である。
を示すフローチャートである。
処理概要を示す図である。
処理概要を示す図である。
Claims (21)
- 【請求項1】 複数チャネルのそれぞれから低速フレー
ムの信号を並列に入力し、入力した信号を時分割多重処
理した結果を高速フレームの信号として出力する送信装
置を備える多重伝送装置において、 送信側同期信号を生成する制御パルス発生回路と、 前記制御パルス発生回路が出力する送信側同期信号に同
期して、チャネル毎に位相がずれるように前記低速フレ
ームの信号を出力するタイミングを制御する送信側同期
回路と、 前記送信側同期回路を通って出力されるチャネル毎の低
速フレームの信号を時分割多重処理して高速フレームの
信号を生成する多重回路とを前記送信装置に設けたこと
を特徴とする多重伝送装置。 - 【請求項2】 時分割多重処理された高速フレームの信
号を受信して多重分離処理を行い複数のチャネルに低速
フレームの並列信号として出力する受信装置を備える多
重伝送装置において、 受信した高速フレームの信号を多重分離して複数チャネ
ルの低速フレームの信号を生成する分離回路と、 前記分離回路が出力する低速フレームの信号を処理して
チャネル毎に低速フレームに同期した受信側同期信号を
生成する低速フレーム同期回路と、 前記分離回路から並列に出力される複数チャネルの低速
フレームの信号出力を、予め定めた複数チャネルのそれ
ぞれの端子に接続するスイッチと、 前記低速フレーム同期回路が出力する複数の同期信号に
基づいて前記スイッチを制御するスイッチ制御回路とを
前記受信装置に設けたことを特徴とする多重伝送装置。 - 【請求項3】 複数チャネルのそれぞれから低速フレー
ムの信号を並列に入力し、入力した信号を時分割多重処
理した結果を高速フレームの信号として出力する送信装
置と、時分割多重処理された高速フレームの信号を受信
して多重分離処理を行い複数のチャネルに低速フレーム
の並列信号として出力する受信装置とを備える多重伝送
装置において、 送信側同期信号を生成する制御パルス発生回路と、 前記制御パルス発生回路が出力する送信側同期信号に同
期して、チャネル毎に位相がずれるように前記低速フレ
ームの信号を出力するタイミングを制御する送信側同期
回路と、 前記送信側同期回路を通って出力されるチャネル毎の低
速フレームの信号を時分割多重処理して高速フレームの
信号を生成する多重回路と を前記送信装置に設けるとともに、 前記送信装置から受信した高速フレームの信号を多重分
離して複数チャネルの低速フレームの信号を生成する分
離回路と、 前記分離回路が出力する低速フレームの信号を処理して
チャネル毎に低速フレームに同期した受信側同期信号を
生成する低速フレーム同期回路と、 前記分離回路から並列に出力される複数チャネルの低速
フレームの信号出力を、予め定めた複数チャネルのそれ
ぞれの端子に接続するスイッチと、 前記低速フレーム同期回路が出力する複数の受信側同期
信号に基づいて前記スイッチを制御するスイッチ制御回
路とを前記受信装置に設けたことを特徴とする多重伝送
装置。 - 【請求項4】 請求項1又は請求項3の多重伝送装置に
おいて、前記多重回路の入力側の低速フレームの信号に
チャネル毎にフレーム同期パターンを挿入する同期パタ
ーン挿入回路を設けたことを特徴とする多重伝送装置。 - 【請求項5】 請求項1又は請求項3の多重伝送装置に
おいて、前記送信装置の制御パルス発生回路が、低速フ
レームのフレーム周期よりも短い時間だけチャネル毎に
タイミングがずれた複数の送信側同期信号を生成するこ
とを特徴とする多重伝送装置。 - 【請求項6】 請求項5の多重伝送装置において、前記
送信装置の制御パルス発生回路に、制御クロック発生回
路と、直流電圧発生回路と、前記直流電圧発生回路の出
力する信号に基づいて生成したフレームパルスを前記制
御クロック発生回路の出力する制御クロックに従って、
複数チャネルのそれぞれに順次に出力するセレクタとを
設けたことを特徴とする多重伝送装置。 - 【請求項7】 請求項2又は請求項3の多重伝送装置に
おいて、 前記受信装置の低速フレーム同期回路は、チャネルの信
号形式に従ってチャネル毎にフレーム同期を確立して各
チャネルの低速フレームの先頭位置を表す制御パルスを
受信側同期信号として出力し、 前記受信装置のスイッチ制御回路は、前記分離回路の複
数の出力ポートのそれぞれに割り当てられたチャネルの
番号を、前記制御パルスの受信時間の違いにより識別
し、その識別結果に応じて前記スイッチを制御すること
を特徴とする多重伝送装置。 - 【請求項8】 請求項7の多重伝送装置において、前記
受信装置のスイッチ制御回路に、 複数チャネルの前記制御パルスを並列に入力して順次に
シフトするシフトレジスタと、 前記シフトレジスタの出力に接続された排他的論理和回
路と、 前記排他的論理和回路が出力する信号を複数チャネルの
信号に分離する制御パルス分離回路と前記シフトレジス
タに入力される複数チャネルの制御パルスを監視して前
記制御パルス分離回路の状態を初期化するリセット回路
とを設けたことを特徴とする多重伝送装置。 - 【請求項9】 複数チャネルのそれぞれから低速フレー
ムの信号を並列に入力する複数の送端回路に、前記低速
フレームの信号を時分割多重処理して前記低速フレーム
より高速の信号を出力する多重回路が接続され、 前記複数の送端回路には、前記複数チャネル毎に位相を
ずらした送信側同期信号を出力する制御パルス発生回路
が接続され、 各送端回路が前記送信側同期信号に同期してフレームの
信号を出力するように構成したことを特徴とする多重伝
送装置。 - 【請求項10】 時分割多重処理された高速の信号を多
重分離処理して複数チャネルの低速フレームの信号を生
成する分離回路に、該複数チャネルの低速フレームの信
号を処理してチャネル毎に低速フレームに同期した受信
側同期信号を生成する複数の終端回路が接続され、 前記複数の終端回路に、前記低速フレームの信号を予め
定めた複数チャネルのそれぞれの端子に接続するスイッ
チが接続され、 前記スイッチにはスイッチ制御回路が接続され、 該スイッチ制御回路が前記複数の終端回路が出力する受
信側同期信号に基づいて前記スイッチを制御するように
構成したことを特徴とする多重伝送装置。 - 【請求項11】 送信装置と受信装置とを備えた多重伝
送装置において、 前記送信装置は、 複数チャネルのそれぞれから低速フレームの信号を並列
に入力する複数の送端回路に、前記低速フレームの信号
を時分割多重処理して前記低速フレームより高速の信号
を出力する多重回路が接続され、 前記複数の送端回路には、前記複数チャネル毎に位相を
ずらした送信側同期信号を出力する制御パルス発生回路
が接続され、 各送端回路が前記送信側同期信号に同期してフレームの
信号を出力するように構成し、 前記受信装置は、 時分割多重処理された高速の信号を多重分離処理して複
数チャネルの低速フレームの信号を生成する分離回路
に、該複数チャネルの低速フレームの信号を処理してチ
ャネル毎に低速フレームに同期した受信側同期信号を生
成する複数の終端回路が接続され、 前記複数の終端回路に、前記低速フレームの信号を予め
定めた複数チャネルのそれぞれの端子に接続するスイッ
チが接続され、 前記スイッチにはスイッチ制御回路が接続され、 該スイッチ制御回路が前記複数の終端回路が出力する受
信側同期信号に基づいて前記スイッチを制御するように
構成したことを特徴とする多重伝送装置。 - 【請求項12】 多重分離回路の出力に並列に現れる複
数の低速フレーム信号を複数チャネルのそれぞれに割り
当てるための計算機が実行可能な多重伝送制御用ソフト
ウェアを記録した記憶媒体であって、 各チャネルの低速フレーム信号の先頭位置を表す位置情
報が所定のメモリ上に記憶されているか否かを調べる手
順と、 前記位置情報が前記メモリ上に記憶されている場合に、
前記メモリから前記位置情報を順番に読み出して複数の
低速フレーム信号の到着順序を識別する手順と、 識別された複数の低速フレーム信号の到着順序に基づい
て複数の低速フレーム信号を複数チャネルのそれぞれに
割り当てる手順とを設けたことを特徴とする多重伝送制
御用ソフトウェアを記録した記憶媒体。 - 【請求項13】 多重分離回路の出力に並列に現れる複
数の低速フレーム信号を複数チャネルのそれぞれに割り
当てるための計算機が実行可能な多重伝送制御用プログ
ラムであって、計算機に、 各チャネルの低速フレーム信号の先頭位置を表す位置情
報が所定のメモリ上に記憶されているか否かを調べる手
順と、 前記位置情報が前記メモリ上に記憶されている場合に、
前記メモリから前記位置情報を順番に読み出して複数の
低速フレーム信号の到着順序を識別する手順と、 識別された複数の低速フレーム信号の到着順序に基づい
て複数の低速フレーム信号を複数チャネルのそれぞれに
割り当てる手順とを実行させることを特徴とする多重伝
送制御用プログラム。 - 【請求項14】 複数チャネルのそれぞれから低速フレ
ームの信号を並列に入力し、入力した信号を時分割多重
処理した結果を高速の信号として出力する多重伝送装置
における多重伝送方法であって、 前記複数チャネル毎に位相をずらした送信側同期信号を
生成し、 該送信側同期信号に同期して、前記低速フレームの信号
を出力するタイミングを制御し、 前記複数チャネル毎に位相をずらした前記低速フレーム
の信号を時分割多重処理して高速の信号を生成し、送信
することを特徴とする多重伝送方法。 - 【請求項15】 時分割多重処理された高速の信号を受
信して多重分離処理を行い複数のチャネルに低速フレー
ムの並列信号として出力する多重伝送装置における多重
伝送方法であって、 受信した高速の信号を多重分離して複数チャネルの低速
フレームの信号を生成し、 前記複数チャネルの低速フレームの信号を処理してチャ
ネル毎に低速フレームに同期した受信側同期信号を生成
し、 該受信側同期信号に基づいた制御により、前記複数チャ
ネルの低速フレームの信号を、予め定めた複数チャネル
のそれぞれの端子に接続することを特徴とする多重伝送
方法。 - 【請求項16】 複数チャネルのそれぞれから低速フレ
ームの信号を並列に入力し、入力した信号を時分割多重
処理した結果を高速の信号として出力する送信装置と、
時分割多重処理された高速の信号を受信して多重分離処
理を行い複数のチャネルに低速フレームの並列信号とし
て出力する受信装置とを備えた多重伝送装置における多
重伝送方法であって、 前記送信装置において、 前記複数チャネル毎に位相をずらした送信側同期信号を
生成し、 該送信側同期信号に同期して、前記低速フレームの信号
を出力するタイミングを制御し、 前記複数チャネル毎に位相をずらした前記低速フレーム
の信号を時分割多重処理して高速の信号を生成して送信
を行い、 前記受信装置において、 受信した高速の信号を多重分離して複数チャネルの低速
フレームの信号を生成し、 前記複数チャネルの低速フレームの信号を処理してチャ
ネル毎に低速フレームに同期した受信側同期信号を生成
し、 該受信側同期信号に基づいた制御により、前記複数チャ
ネルの低速フレームの信号を、予め定めた複数チャネル
のそれぞれの端子に接続することを特徴とする多重伝送
方法。 - 【請求項17】 請求項14又は請求項16の多重伝送
において、 前記時分割多重処理における入力側の低速フレームの信
号にチャネル毎にフレーム同期パターンを挿入すること
を特徴とする多重伝送方法。 - 【請求項18】 請求項14又は請求項16の多重伝送
方法において、 前記送信側同期信号を生成する際に、低速フレームのフ
レーム周期よりも短い時間だけチャネル毎にタイミング
がずれた複数の送信側同期信号を生成することを特徴と
する多重伝送方法。 - 【請求項19】 請求項18の多重伝送方法において、 前記多重伝送装置は前記送信側同期信号を生成する制御
パルス発生回路を有し、該制御パルス発生回路は、制御
クロック発生回路と、直流電圧発生回路と、セレクタと
を有し、 該セレクタが、前記直流電圧発生回路の出力する信号に
基づいて生成したフレームパルスを、前記制御クロック
発生回路の出力する制御クロックに従って、複数チャネ
ルのそれぞれに前記送信側同期信号として順次に出力す
ることを特徴とする多重伝送方法。 - 【請求項20】 請求項15又は請求項16の多重伝送
方法において、 前記受信側同期信号として、チャネルの信号形式に従っ
てチャネル毎にフレーム同期を確立して各チャネルの低
速フレームの先頭位置を表す制御パルスを生成し、 前記受信側同期信号に基づいた制御において、前記低速
フレームに対応したチャネルの番号を、前記制御パルス
の受信時間の違いにより識別し、その識別結果に応じて
制御を行うことを特徴とする多重伝送方法。 - 【請求項21】 請求項20の多重伝送方法において、 前記受信側同期信号に基づいた制御を行う際に、 複数チャネルの前記制御パルスを並列に入力して順次に
シフトし、 シフトした信号に対して排他的論理和演算を行い、 排他的論理和演算した信号を複数チャネルの信号に分離
し、 分離された信号を用いて前記制御を行うことを特徴とす
る多重伝送方法。
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Title |
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Masahito Tomizawa 他,43−Gbit/s OTN Interface Prototype,Technical Digest Series Conference Edition,米国,IEEE,OSA,2001年3月19日,Wednesday,March21,2001,p.WDD53−1〜3 |
宮沢将人,片岡智由,松浦暁彦 他,43−Gbit/s OTN インターフェースプロトタイプ,電子情報通信学会2001年総合大会講演論文集,日本,電子情報通信学会,2001年3月7日,B−10−155,p.588 |
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