JP3026466B2 - デマルチプレクサ回路 - Google Patents
デマルチプレクサ回路Info
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- JP3026466B2 JP3026466B2 JP4096982A JP9698292A JP3026466B2 JP 3026466 B2 JP3026466 B2 JP 3026466B2 JP 4096982 A JP4096982 A JP 4096982A JP 9698292 A JP9698292 A JP 9698292A JP 3026466 B2 JP3026466 B2 JP 3026466B2
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Description
【０００１】
【産業上の利用分野】本発明は、高速多重化端局装置に
おいてマルチプレクサ回路で多重化処理された信号の分
離処理を行うデマルチプレクサ回路に関する。特に、入
力信号の基準位置を示す入力信号に基づいて、分離処理
を行うデマルチプレクサ回路に関する。
おいてマルチプレクサ回路で多重化処理された信号の分
離処理を行うデマルチプレクサ回路に関する。特に、入
力信号の基準位置を示す入力信号に基づいて、分離処理
を行うデマルチプレクサ回路に関する。
【０００２】
【従来の技術】光伝送システムにおけるネットワークと
ノートとのインタフェース（ＮＮＩ）は、将来の映像通
信や高速ディジタルデータ通信その他の広帯域ＩＳＤＮ
サービスを世界統一のインタフェースで提供可能とする
ために、1988年にＣＣＩＴＴにおいてシンクロナスディ
ジタルハイアラーキ（ＳＤＨ： Synchronous DigitalH
ierarchy)として標準化された。
ノートとのインタフェース（ＮＮＩ）は、将来の映像通
信や高速ディジタルデータ通信その他の広帯域ＩＳＤＮ
サービスを世界統一のインタフェースで提供可能とする
ために、1988年にＣＣＩＴＴにおいてシンクロナスディ
ジタルハイアラーキ（ＳＤＨ： Synchronous DigitalH
ierarchy)として標準化された。
【０００３】このＳＤＨにおける多重化端局装置の機能
は、多重化および分離を行う多重分離処理と、信号終端
処理その他の端局処理に大別される。高次群信号ＳＴＭ
−Ｎ（ＳＴＭ：Synchronous Transport Module Level
N) への多重化処理は、ＳＤＨの基本である155.52Mb/s
のＳＴＭ−１を基準として、ＮチャネルのＳＴＭ−１信
号をバイト（８ビット）単位に多重化することにより行
われ、Ｎ×156Mb/s の速度となる。このため、Ｎ対１の
ビット単位の直並列変換の他に、バイト単位にデータ系
列を並べ替えるバイト化処理を行う必要がある。また、
多重化された高次群信号を低次群信号（Ｎチャネル）へ
分離する処理は、多重化処理の逆の操作となるために、
バイト単位に１対Ｎ分離する必要がある。
は、多重化および分離を行う多重分離処理と、信号終端
処理その他の端局処理に大別される。高次群信号ＳＴＭ
−Ｎ（ＳＴＭ：Synchronous Transport Module Level
N) への多重化処理は、ＳＤＨの基本である155.52Mb/s
のＳＴＭ−１を基準として、ＮチャネルのＳＴＭ−１信
号をバイト（８ビット）単位に多重化することにより行
われ、Ｎ×156Mb/s の速度となる。このため、Ｎ対１の
ビット単位の直並列変換の他に、バイト単位にデータ系
列を並べ替えるバイト化処理を行う必要がある。また、
多重化された高次群信号を低次群信号（Ｎチャネル）へ
分離する処理は、多重化処理の逆の操作となるために、
バイト単位に１対Ｎ分離する必要がある。
【０００４】ＳＤＨにおける端局処理は、156Mb/s ベー
スの処理となる多重化端局間（セクション間）の終端処
理と、Ｎ×156Mb/s ベースの処理となる中間中継器間
（リピータセクション間）の終端処理に分けられる。
スの処理となる多重化端局間（セクション間）の終端処
理と、Ｎ×156Mb/s ベースの処理となる中間中継器間
（リピータセクション間）の終端処理に分けられる。
【０００５】このような多重化端局処理を行う多重化端
局装置の構成を図１０に示す。(1)は多重化側の構成を
示し、(2) は分離側の構成を示す。図１０(1) におい
て、156Mb/s ベースの処理を行う低速終端処理部１０１
は、Ｎチャネルの156Mb/s 並列信号（♯１〜♯Ｎ）に対
して局内からの基準クロックに基づいて多重化端局間の
終端処理を行い、Ｎ並列の156Mb/s 信号と基準信号を送
出する。バイト化処理部１０２は、低速終端処理部１０
１からの基準信号を基に、後段のビット多重化部１０３
において多重化後の信号がバイト単位となるようにＮチ
ャネル信号の並べ替えを行う。ビット多重化部１０３
は、Ｎチャネルの並列信号をＮ対１並直列変換を行うと
ともに、基準信号を高速側へ引き渡す。高速終端処理部
１０４は、バイト多重化されたＮ×156Mb/s 信号に対し
て、ビット多重化部１０３からの基準信号に基づいて中
間中継器間の終端処理を行う。
局装置の構成を図１０に示す。(1)は多重化側の構成を
示し、(2) は分離側の構成を示す。図１０(1) におい
て、156Mb/s ベースの処理を行う低速終端処理部１０１
は、Ｎチャネルの156Mb/s 並列信号（♯１〜♯Ｎ）に対
して局内からの基準クロックに基づいて多重化端局間の
終端処理を行い、Ｎ並列の156Mb/s 信号と基準信号を送
出する。バイト化処理部１０２は、低速終端処理部１０
１からの基準信号を基に、後段のビット多重化部１０３
において多重化後の信号がバイト単位となるようにＮチ
ャネル信号の並べ替えを行う。ビット多重化部１０３
は、Ｎチャネルの並列信号をＮ対１並直列変換を行うと
ともに、基準信号を高速側へ引き渡す。高速終端処理部
１０４は、バイト多重化されたＮ×156Mb/s 信号に対し
て、ビット多重化部１０３からの基準信号に基づいて中
間中継器間の終端処理を行う。
【０００６】図１０(2) において、高速終端処理部１１
４は、入力されるＮ×156Mb/s 信号に対して中間中継器
間の終端処理を行い、主信号とともに基準信号を送出す
る。ビット分離部１１３は、高速終端処理部１１４から
の基準信号を基に、Ｎ×156Mb/s の主信号に対して１対
Ｎ直並列変換を行い、Ｎチャネルの156Mb/s 並列信号に
変換し、基準信号とともに送出する。バイト化処理部１
１２は、ビット分離部１１３からの基準信号を基に、Ｎ
チャネルの並列信号がバイト単位となるように並べ替え
を行う。低速終端処理部１１１は、Ｎチャネルの並列信
号（♯１〜♯Ｎ）に対して多重化端局間の終端処理を行
う。
４は、入力されるＮ×156Mb/s 信号に対して中間中継器
間の終端処理を行い、主信号とともに基準信号を送出す
る。ビット分離部１１３は、高速終端処理部１１４から
の基準信号を基に、Ｎ×156Mb/s の主信号に対して１対
Ｎ直並列変換を行い、Ｎチャネルの156Mb/s 並列信号に
変換し、基準信号とともに送出する。バイト化処理部１
１２は、ビット分離部１１３からの基準信号を基に、Ｎ
チャネルの並列信号がバイト単位となるように並べ替え
を行う。低速終端処理部１１１は、Ｎチャネルの並列信
号（♯１〜♯Ｎ）に対して多重化端局間の終端処理を行
う。
【０００７】このように、多重化側におけるビット多重
化部１０３のマルチプレクサ回路は、Ｎチャネル信号を
Ｎ対１並直列変換するとともに、基準信号を高速側へ引
き渡す処理が必要となる。また、分離側におけるビット
分離部１１３のデマルチプレクサ回路は、基準信号に基
づいてＮチャネル信号を１対Ｎ直並列変換するととも
に、この基準信号を低速側へ引き渡す処理が必要とな
る。
化部１０３のマルチプレクサ回路は、Ｎチャネル信号を
Ｎ対１並直列変換するとともに、基準信号を高速側へ引
き渡す処理が必要となる。また、分離側におけるビット
分離部１１３のデマルチプレクサ回路は、基準信号に基
づいてＮチャネル信号を１対Ｎ直並列変換するととも
に、この基準信号を低速側へ引き渡す処理が必要とな
る。
【０００８】
【発明が解決しようとする課題】ところで、ＳＤＨ以前
の光伝送システムにおける従来の多重分離処理では、バ
イト単位ではなくビット単位であったことから、基準信
号に基づいて行う直並列変換あるいは並直列変換の必要
性はなかった。
の光伝送システムにおける従来の多重分離処理では、バ
イト単位ではなくビット単位であったことから、基準信
号に基づいて行う直並列変換あるいは並直列変換の必要
性はなかった。
【０００９】一方、ＳＤＨにおけるビット多重化部のマ
ルチプレクサ回路およびビット分離部のデマルチプレク
サ回路は、基準信号を高速側および低速側に引き渡す機
能と、基準信号による並直列変換および直並列変換機能
を実現する必要がある。
ルチプレクサ回路およびビット分離部のデマルチプレク
サ回路は、基準信号を高速側および低速側に引き渡す機
能と、基準信号による並直列変換および直並列変換機能
を実現する必要がある。
【００１０】本発明は、入力される基準信号に基づいて
処理を行うことができるデマルチプレクサ回路を提供す
ることを目的とする。
処理を行うことができるデマルチプレクサ回路を提供す
ることを目的とする。
【００１１】
【課題を解決するための手段】本発明のデマルチプレク
サ回路はマルチプレクサ回路がＮチャネルの並列信号と
基準信号をＮ対１直並列変換し多重化して高速側に引き
渡した多重化信号の分離処理を行う。
サ回路はマルチプレクサ回路がＮチャネルの並列信号と
基準信号をＮ対１直並列変換し多重化して高速側に引き
渡した多重化信号の分離処理を行う。
【００１２】請求項１に記載の発明は、多重化信号をＮ
チャネルの並列信号に分離する１対Ｎ直並列変換部を備
えたデマルチプレクサ回路において、前記多重化信号を
０ビットから（Ｎ−１）ビットまで遅延を与え、その１
つの遅延量を有する多重化信号を選択して前記１対Ｎ直
並列変換部に与えるデータシフト手段と、前記多重化信
号の基準位置を示す基準信号を用いて、回路内部の分周
クロック信号をラッチし、前記基準信号と回路内部の１
／Ｎ分周クロックとの位相差に応じて、前記データシフ
ト手段における多重化信号の遅延量を選択制御する位相
比較手段とを備えたことを特徴とする。
チャネルの並列信号に分離する１対Ｎ直並列変換部を備
えたデマルチプレクサ回路において、前記多重化信号を
０ビットから（Ｎ−１）ビットまで遅延を与え、その１
つの遅延量を有する多重化信号を選択して前記１対Ｎ直
並列変換部に与えるデータシフト手段と、前記多重化信
号の基準位置を示す基準信号を用いて、回路内部の分周
クロック信号をラッチし、前記基準信号と回路内部の１
／Ｎ分周クロックとの位相差に応じて、前記データシフ
ト手段における多重化信号の遅延量を選択制御する位相
比較手段とを備えたことを特徴とする。
【００１３】請求項２に記載の発明は、請求項１に記載
のデマルチプレクサ回路において、データシフト手段
は、Ｎ＝２ｋとしたときに１ビット、２ビット，…，２
ｋ−１の遅延量を与えるシフトレジスタと、各遅延量を
選択するｋ個の２対１セレクタとを備え、０ビットから
（Ｎ−１）ビットまでのいずれかの遅延量を有する多重
化信号を選択する構成であることを特徴とする。
のデマルチプレクサ回路において、データシフト手段
は、Ｎ＝２ｋとしたときに１ビット、２ビット，…，２
ｋ−１の遅延量を与えるシフトレジスタと、各遅延量を
選択するｋ個の２対１セレクタとを備え、０ビットから
（Ｎ−１）ビットまでのいずれかの遅延量を有する多重
化信号を選択する構成であることを特徴とする。
【００１４】請求項３に記載の発明は、請求項１に記載
のデマルチプレクサ回路において、制御手段は、入力す
る基準信号をトリガとして１／Ｎ分周クロックを生成す
るＭ個（２Ｍ＝Ｎ）のＴフリップフロップの状態を判断
し、基準信号と１／Ｎ分周クロックの位相比較を行う構
成であることを特徴とする。
のデマルチプレクサ回路において、制御手段は、入力す
る基準信号をトリガとして１／Ｎ分周クロックを生成す
るＭ個（２Ｍ＝Ｎ）のＴフリップフロップの状態を判断
し、基準信号と１／Ｎ分周クロックの位相比較を行う構
成であることを特徴とする。
【００１５】請求項４に記載の発明は、請求項１に記載
のデマルチプレクサ回路において、入力する基準信号を
データシフト手段を介して１対Ｎ直並列変換部に与えて
分離する構成であることを特徴とする。
のデマルチプレクサ回路において、入力する基準信号を
データシフト手段を介して１対Ｎ直並列変換部に与えて
分離する構成であることを特徴とする。
【００１６】
【作用】本発明のデマルチプレクサ回路は、対向するマ
ルチプレクサ回路でＮチャネルの並列信号と基準信号を
多重化し高速側に引き渡たされる信号を取り扱うことが
できる。
ルチプレクサ回路でＮチャネルの並列信号と基準信号を
多重化し高速側に引き渡たされる信号を取り扱うことが
できる。
【００１７】そして、本発明のデマルチプレクサ回路
は、制御手段が基準信号と１／Ｎ分周クロックとの位相
状態を判断し、それに応じて１対Ｎ直並列変換する多重
化信号の位相（遅延量）を制御することにより、基準信
号に基づく１対Ｎ直並列変換が可能になるとともに、基
準信号を低速側へ引き渡すことができる。
は、制御手段が基準信号と１／Ｎ分周クロックとの位相
状態を判断し、それに応じて１対Ｎ直並列変換する多重
化信号の位相（遅延量）を制御することにより、基準信
号に基づく１対Ｎ直並列変換が可能になるとともに、基
準信号を低速側へ引き渡すことができる。
【００１８】
【実施例】図１は、基準信号を高速側へ引き渡す機能を
有するマルチプレクサ回路の基本構成例を示す図であ
る。
有するマルチプレクサ回路の基本構成例を示す図であ
る。
【００１９】図において、入力チャネル数をＮとし、各
チャネルの入力データ系列をチャネル番号の後に添字で
示す。例えば、チャネル２の３番目のデータ系列は２−
３とする。このとき、Ｎチャネルの並列信号の基準位置
を示す基準信号は、各チャネルの最初のデータ、すなわ
ち１−１，２−１，…，Ｎ−１と同位相で入力するもの
とする。
チャネルの入力データ系列をチャネル番号の後に添字で
示す。例えば、チャネル２の３番目のデータ系列は２−
３とする。このとき、Ｎチャネルの並列信号の基準位置
を示す基準信号は、各チャネルの最初のデータ、すなわ
ち１−１，２−１，…，Ｎ−１と同位相で入力するもの
とする。
【００２０】本マルチプレクサ回路は、基準信号を高速
側へ引き渡すために、Ｎ並列信号を多重化するＮ対１並
直列変換回路１１と同等の回路を基準信号用に設ける。
この基準信号用のＮ対１並直列変換回路１２は、第１入
力ポート（♯１）へ基準信号を入力し、その他の入力ポ
ート（♯２〜♯Ｎ）へは低レベル（Ｌ）を入力する。し
たがって、基準信号は、入力データ１−１の位相と合っ
た状態で出力される。なお、図では説明を簡単にするた
めに、それぞれ専用のＮ対１並直列変換回路を配置して
いるが、♯１の信号に対する多重化部分を２回路設ける
ことができれば、基準信号用のＮ対１並直列変換回路１
２の♯２〜♯Ｎの入力は必要なくなる。
側へ引き渡すために、Ｎ並列信号を多重化するＮ対１並
直列変換回路１１と同等の回路を基準信号用に設ける。
この基準信号用のＮ対１並直列変換回路１２は、第１入
力ポート（♯１）へ基準信号を入力し、その他の入力ポ
ート（♯２〜♯Ｎ）へは低レベル（Ｌ）を入力する。し
たがって、基準信号は、入力データ１−１の位相と合っ
た状態で出力される。なお、図では説明を簡単にするた
めに、それぞれ専用のＮ対１並直列変換回路を配置して
いるが、♯１の信号に対する多重化部分を２回路設ける
ことができれば、基準信号用のＮ対１並直列変換回路１
２の♯２〜♯Ｎの入力は必要なくなる。
【００２１】次に、基準信号による直並列変換機能につ
いて説明する。通常の１対Ｎのデマルチプレクサ回路
は、入力するデータ系列の位相とは無関係に分離処理を
行う。すなわち、多重化された信号１−１ ，２−１，…，Ｎ−１，１−２，２−２，… を分離するときには、第１出力ポート（♯１）に必ずし
も１−１，１−２，…のデータが出力されるとは限らな
い。このために、出力データを所定の出力ポートへ切り
替える処理が必要となり、直並列変換を行う前にシフト
レジスタとセレクタを用いてその操作を行うデマルチプ
レクサ回路が提案されている（特願平２−１６７６５
３）。
いて説明する。通常の１対Ｎのデマルチプレクサ回路
は、入力するデータ系列の位相とは無関係に分離処理を
行う。すなわち、多重化された信号１−１ ，２−１，…，Ｎ−１，１−２，２−２，… を分離するときには、第１出力ポート（♯１）に必ずし
も１−１，１−２，…のデータが出力されるとは限らな
い。このために、出力データを所定の出力ポートへ切り
替える処理が必要となり、直並列変換を行う前にシフト
レジスタとセレクタを用いてその操作を行うデマルチプ
レクサ回路が提案されている（特願平２−１６７６５
３）。
【００２２】本発明のデマルチプレクサ回路は、基準信
号と直並列変換時に作成する分周クロックとの位相関係
から、そのセレクタの動作を決めるものである。図２
は、本発明のデマルチプレクサ回路の基本構成を示すブ
ロック図である。
号と直並列変換時に作成する分周クロックとの位相関係
から、そのセレクタの動作を決めるものである。図２
は、本発明のデマルチプレクサ回路の基本構成を示すブ
ロック図である。
【００２３】図において、デマルチプレクサ回路は、通
常の１対Ｎ直並列変換回路２１と、１／Ｎ分周クロック
を生成する分周クロック生成部２２と、入力される多重
化信号に０ビットから（Ｎ−１）ビットまで遅延させる
シフトレジスタ部２３と、０〜（Ｎ−１）ビットの遅延
量を有するＮ個の多重化信号のうち１つを選択して１対
Ｎ直並列変換回路２１に与えるＮ対１セレクタ部２４
と、入力される基準信号と１／Ｎ分周クロックとの位相
関係を判断してＮ対１セレクタ部２４の選択動作を制御
する位相比較部２５とにより構成される。
常の１対Ｎ直並列変換回路２１と、１／Ｎ分周クロック
を生成する分周クロック生成部２２と、入力される多重
化信号に０ビットから（Ｎ−１）ビットまで遅延させる
シフトレジスタ部２３と、０〜（Ｎ−１）ビットの遅延
量を有するＮ個の多重化信号のうち１つを選択して１対
Ｎ直並列変換回路２１に与えるＮ対１セレクタ部２４
と、入力される基準信号と１／Ｎ分周クロックとの位相
関係を判断してＮ対１セレクタ部２４の選択動作を制御
する位相比較部２５とにより構成される。
【００２４】ここで、本発明のデマルチプレクサ回路の
動作について、１対２デマルチプレクサ回路を例に説明
する。図３は、１対２直並列変換回路の構成(1) および
その動作例(2) を示す図である。図において、入力され
る多重化信号はＤフリップフロップ３１で１ビット遅延
される。Ｄフリップフロップ３２には１ビット遅延した
多重化信号が入力され、Ｄフリップフロップ３３には入
力された多重化信号がそのまま入力される。各Ｄフリッ
プフロップ３２，３３は、Ｔフリップフロップ３４を介
して与えられる分周クロックで、１ビット遅延信号と０
ビット遅延信号をラッチして出力ポート３５，３６に出
力し、１対２直並列変換を行う。
動作について、１対２デマルチプレクサ回路を例に説明
する。図３は、１対２直並列変換回路の構成(1) および
その動作例(2) を示す図である。図において、入力され
る多重化信号はＤフリップフロップ３１で１ビット遅延
される。Ｄフリップフロップ３２には１ビット遅延した
多重化信号が入力され、Ｄフリップフロップ３３には入
力された多重化信号がそのまま入力される。各Ｄフリッ
プフロップ３２，３３は、Ｔフリップフロップ３４を介
して与えられる分周クロックで、１ビット遅延信号と０
ビット遅延信号をラッチして出力ポート３５，３６に出
力し、１対２直並列変換を行う。
【００２５】ここで、チャネル１の分離信号（１−１，
１−２，…）を第１出力ポート（♯１）３５へ出力する
ためには、１ビット遅延信号と分周クロックの位相関係
が図３(2) に示す状態となる必要がある。すなわち、第
１出力ポート３５に接続されるラッチ用のＤフリップフ
ロップ３２に与える分周クロックの立ち上がりに同期し
て、チャネル１の信号を入力する必要がある。このため
には、直並列変換回路へ入力するデータ位相を分周クロ
ック位相に合わせるように変えなければならない。
１−２，…）を第１出力ポート（♯１）３５へ出力する
ためには、１ビット遅延信号と分周クロックの位相関係
が図３(2) に示す状態となる必要がある。すなわち、第
１出力ポート３５に接続されるラッチ用のＤフリップフ
ロップ３２に与える分周クロックの立ち上がりに同期し
て、チャネル１の信号を入力する必要がある。このため
には、直並列変換回路へ入力するデータ位相を分周クロ
ック位相に合わせるように変えなければならない。
【００２６】図４は、１ビットのシフトレジスタ部と２
対１セレクタ部を有するデマルチプレクサ回路の各部の
データ系列を示す図である。図において、入力される多
重化信号に対して、２対１セレクタ部は１ビットの遅延
差を有するセレクタ出力とセレクタ出力のいずれか
を選択出力する。また、分周クロック位相の違いによっ
てケース１とケース２を示すが、分周クロック位相は入
力される基準信号との位相比較を行うことにより判断可
能である。
対１セレクタ部を有するデマルチプレクサ回路の各部の
データ系列を示す図である。図において、入力される多
重化信号に対して、２対１セレクタ部は１ビットの遅延
差を有するセレクタ出力とセレクタ出力のいずれか
を選択出力する。また、分周クロック位相の違いによっ
てケース１とケース２を示すが、分周クロック位相は入
力される基準信号との位相比較を行うことにより判断可
能である。
【００２７】ケース１の場合には、セレクタ出力を選
択することにより、第１出力ポート（♯１）および第２
出力ポート（♯２）に、それぞれチャネル１およびチャ
ネル２の分離信号を出力することができる。また、ケー
ス２の場合には、セレクタ出力を選択することによ
り、第１出力ポート（♯１）および第２出力ポート（♯
２）に、それぞれチャネル１およびチャネル２の分離信
号を出力することができる。
択することにより、第１出力ポート（♯１）および第２
出力ポート（♯２）に、それぞれチャネル１およびチャ
ネル２の分離信号を出力することができる。また、ケー
ス２の場合には、セレクタ出力を選択することによ
り、第１出力ポート（♯１）および第２出力ポート（♯
２）に、それぞれチャネル１およびチャネル２の分離信
号を出力することができる。
【００２８】以上、１対２デマルチプレクサ回路につい
て説明したが、１対Ｎデマルチプレクサ回路の拡張も同
様に説明することができる。次に、デマルチプレクサ回
路において、基準信号を低速側へ引き渡す機能について
説明する。基準信号は、チャネル１の信号と同様に考え
ることができるので、基準信号を第１出力ポートへ出力
させるように、主信号系とは別に同様の回路を構成すれ
ばよい。
て説明したが、１対Ｎデマルチプレクサ回路の拡張も同
様に説明することができる。次に、デマルチプレクサ回
路において、基準信号を低速側へ引き渡す機能について
説明する。基準信号は、チャネル１の信号と同様に考え
ることができるので、基準信号を第１出力ポートへ出力
させるように、主信号系とは別に同様の回路を構成すれ
ばよい。
【００２９】図５は、基準信号を低速側へ引き渡す機能
を有する本発明のデマルチプレクサ回路の基本構成を示
すブロック図である。図において、主信号系を構成する
１対Ｎ直並列変換回路２１、分周クロック生成部２２、
シフトレジスタ部２３、Ｎ対１セレクタ部２４、位相比
較部２５は、図２に示す構成と同様である。また、基準
信号を第１出力ポートへ出力させる構成は、同様のシフ
トレジスタ部２３ａ、Ｎ対１セレクタ部２４ａおよび１
対Ｎ直並列変換回路２１ａにより実現され、各部は主信
号系と同様に動作する。なお、１対Ｎ直並列変換回路２
１ａは第１出力ポートのみを有し、基準信号はこの第１
出力ポート（♯１）から低速側へ引き渡される。
を有する本発明のデマルチプレクサ回路の基本構成を示
すブロック図である。図において、主信号系を構成する
１対Ｎ直並列変換回路２１、分周クロック生成部２２、
シフトレジスタ部２３、Ｎ対１セレクタ部２４、位相比
較部２５は、図２に示す構成と同様である。また、基準
信号を第１出力ポートへ出力させる構成は、同様のシフ
トレジスタ部２３ａ、Ｎ対１セレクタ部２４ａおよび１
対Ｎ直並列変換回路２１ａにより実現され、各部は主信
号系と同様に動作する。なお、１対Ｎ直並列変換回路２
１ａは第１出力ポートのみを有し、基準信号はこの第１
出力ポート（♯１）から低速側へ引き渡される。
【００３０】以下、本発明のデマルチプレクサ回路の実
施例構成について説明する。図６は、対向するマルチプ
レクサ回路の構成例（８対１マルチプレクサ回路）を示
すブロック図である。
施例構成について説明する。図６は、対向するマルチプ
レクサ回路の構成例（８対１マルチプレクサ回路）を示
すブロック図である。
【００３１】図６において、本実施例に適用するマルチ
プレクサ回路は、Ｄフリップ（ＤＦＦ）６１１〜６１
１５と、Ｔフリップフロップ（ＴＦＦ）６２１〜６２３
と、２入力論理積回路（ＡＮＤ）６３１〜６３１７と、
８入力論理和解路（ＯＲ）６４とにより構成される。
プレクサ回路は、Ｄフリップ（ＤＦＦ）６１１〜６１
１５と、Ｔフリップフロップ（ＴＦＦ）６２１〜６２３
と、２入力論理積回路（ＡＮＤ）６３１〜６３１７と、
８入力論理和解路（ＯＲ）６４とにより構成される。
【００３２】ＤＦＦ６１1 〜６１9 は、基準信号とチャ
ネル１〜８の入力信号をラッチし、信号位相を揃える。
ＴＦＦ６２1 〜６２3 は、１／８分周クロックを生成す
る。ＤＦＦ６１10〜６１13およびＡＮＤ６３10〜６３17
は、８対１直並列変換を行うための制御信号Ｓ１〜Ｓ８
を発生する。ＤＦＦ６１2 〜６１9 でラッチされたチャ
ネル１〜８の入力信号は、ＡＮＤ６３2 〜６３9 で制御
信号Ｓ１〜Ｓ８と論理積がとられ、さらにＯＲ６４で８
対１の論理和をとった後に、ＤＦＦ６１15で整形されて
多重化信号となって出力される。また、ＤＦＦ６１1 で
ラッチされた基準信号は、チャネル１の入力信号と同様
に、ＡＮＤ６３1 で制御信号Ｓ１と論理積がとられ、Ｄ
ＦＦ６１14で整形されて出力される。この基準信号は、
多重化信号のチャネル１の信号と同位相で出力されるの
で、基準信号の高速側への引き渡しが実現できる。
ネル１〜８の入力信号をラッチし、信号位相を揃える。
ＴＦＦ６２1 〜６２3 は、１／８分周クロックを生成す
る。ＤＦＦ６１10〜６１13およびＡＮＤ６３10〜６３17
は、８対１直並列変換を行うための制御信号Ｓ１〜Ｓ８
を発生する。ＤＦＦ６１2 〜６１9 でラッチされたチャ
ネル１〜８の入力信号は、ＡＮＤ６３2 〜６３9 で制御
信号Ｓ１〜Ｓ８と論理積がとられ、さらにＯＲ６４で８
対１の論理和をとった後に、ＤＦＦ６１15で整形されて
多重化信号となって出力される。また、ＤＦＦ６１1 で
ラッチされた基準信号は、チャネル１の入力信号と同様
に、ＡＮＤ６３1 で制御信号Ｓ１と論理積がとられ、Ｄ
ＦＦ６１14で整形されて出力される。この基準信号は、
多重化信号のチャネル１の信号と同位相で出力されるの
で、基準信号の高速側への引き渡しが実現できる。
【００３３】図７は、本発明デマルチプレクサ回路の実
施例構成（１対２デマルチプレクサ回路）を示すブロッ
ク図である。図において、本実施例のデマルチプレクサ
回路は、Ｄフリップフロップ（ＤＦＦ）７１1 〜７１10
と、２対１セレクタ付Ｄフリップフロップ（ＳＤＦ）７
２1〜７２2 と、Ｔフリップフロップ（ＴＦＦ）７３と
により構成される。なお、ＳＤＦ７２は、制御信号Ｓが
低レベル（Ｌ）のときに入力ポートＤ１の信号を選択
し、高レベル（Ｈ）のときに入力ポートＤ２の信号を選
択する。
施例構成（１対２デマルチプレクサ回路）を示すブロッ
ク図である。図において、本実施例のデマルチプレクサ
回路は、Ｄフリップフロップ（ＤＦＦ）７１1 〜７１10
と、２対１セレクタ付Ｄフリップフロップ（ＳＤＦ）７
２1〜７２2 と、Ｔフリップフロップ（ＴＦＦ）７３と
により構成される。なお、ＳＤＦ７２は、制御信号Ｓが
低レベル（Ｌ）のときに入力ポートＤ１の信号を選択
し、高レベル（Ｈ）のときに入力ポートＤ２の信号を選
択する。
【００３４】ＤＦＦ７１1 ，７１2 とＳＤＦ７２1 は、
図２で説明した０〜１ビットのシフトレジスタ部と２対
１セレクタ部を構成する。ＴＦＦ７３は、１／２分周ク
ロック生成部を構成する。ＤＦＦ７１3 〜７１5 は、図
２および図３で説明した１対２直並列変換回路を構成す
る。ＤＦＦ７１7 〜７１10とＳＤＦ７２2 は、図５で説
明した基準信号用のシフトレジスタ部、２対１セレクタ
部および１対２直並列変換回路を構成する。ＤＦＦ７１
6 は、基準信号とＴＦＦ７３から出力される１／２分周
クロックとの位相状態を比較する位相比較部を構成す
る。
図２で説明した０〜１ビットのシフトレジスタ部と２対
１セレクタ部を構成する。ＴＦＦ７３は、１／２分周ク
ロック生成部を構成する。ＤＦＦ７１3 〜７１5 は、図
２および図３で説明した１対２直並列変換回路を構成す
る。ＤＦＦ７１7 〜７１10とＳＤＦ７２2 は、図５で説
明した基準信号用のシフトレジスタ部、２対１セレクタ
部および１対２直並列変換回路を構成する。ＤＦＦ７１
6 は、基準信号とＴＦＦ７３から出力される１／２分周
クロックとの位相状態を比較する位相比較部を構成す
る。
【００３５】多重化信号はＤＦＦ７１1 へ入力され、基
準信号はＤＦＦ７１8 へ入力されるとともにＤＦＦ７１
6 のクロック入力端子へ入力される。ＤＦＦ７１6 は、
この基準信号で１／２分周クロックをラッチする。これ
により、基準信号と１／２分周クロックの位相状態がＤ
ＦＦ７１6 の出力となる。この出力の反転信号によりＳ
ＤＦ７２1 ，７２2 を制御し、ＤＦＦ７１1 あるいはＤ
ＦＦ７１8 から出力される０ビット遅延信号か、ＤＦＦ
７１2 あるいはＤＦＦ７１9 から出力される１ビット遅
延信号かを選択し、対応する信号系列を次段の１対２直
並列変換回路へ引き渡す。その後の動作は図３で説明し
た通りである。なお、基準信号は、多重化信号のチャネ
ル１の信号と同位相なので、図の第１出力ポート（♯
１）の信号と同様の経路を通って出力されるように構成
される。
準信号はＤＦＦ７１8 へ入力されるとともにＤＦＦ７１
6 のクロック入力端子へ入力される。ＤＦＦ７１6 は、
この基準信号で１／２分周クロックをラッチする。これ
により、基準信号と１／２分周クロックの位相状態がＤ
ＦＦ７１6 の出力となる。この出力の反転信号によりＳ
ＤＦ７２1 ，７２2 を制御し、ＤＦＦ７１1 あるいはＤ
ＦＦ７１8 から出力される０ビット遅延信号か、ＤＦＦ
７１2 あるいはＤＦＦ７１9 から出力される１ビット遅
延信号かを選択し、対応する信号系列を次段の１対２直
並列変換回路へ引き渡す。その後の動作は図３で説明し
た通りである。なお、基準信号は、多重化信号のチャネ
ル１の信号と同位相なので、図の第１出力ポート（♯
１）の信号と同様の経路を通って出力されるように構成
される。
【００３６】図８は、本発明デマルチプレクサ回路の実
施例構成（１対８デマルチプレクサ回路）を示すブロッ
ク図である。図において、本実施例のデマルチプレクサ
回路は、１対２デマルチプレクサ回路を拡張したもので
あり、Ｄフリップフロップ（ＤＦＦ1 〜ＤＦＦ42）と、
２対１セレクタ付Ｄフリップフロップ（ＳＤＦ1 〜ＳＤ
Ｆ6 ）と、Ｔフリップフロップ（ＴＦＦ1 〜ＴＦＦ3 ）
と、排他的論理和回路（ＥＸＯＲ）とにより構成され
る。なお、ＳＤＦは、同様に制御信号Ｓ１〜Ｓ３が低レ
ベル（Ｌ）のときに入力ポートＤ１の信号を選択し、高
レベル（Ｈ）のときに入力ポートＤ２の信号を選択す
る。
施例構成（１対８デマルチプレクサ回路）を示すブロッ
ク図である。図において、本実施例のデマルチプレクサ
回路は、１対２デマルチプレクサ回路を拡張したもので
あり、Ｄフリップフロップ（ＤＦＦ1 〜ＤＦＦ42）と、
２対１セレクタ付Ｄフリップフロップ（ＳＤＦ1 〜ＳＤ
Ｆ6 ）と、Ｔフリップフロップ（ＴＦＦ1 〜ＴＦＦ3 ）
と、排他的論理和回路（ＥＸＯＲ）とにより構成され
る。なお、ＳＤＦは、同様に制御信号Ｓ１〜Ｓ３が低レ
ベル（Ｌ）のときに入力ポートＤ１の信号を選択し、高
レベル（Ｈ）のときに入力ポートＤ２の信号を選択す
る。
【００３７】ＤＦＦ1 〜ＤＦＦ8 は０，１，２，４ビッ
トのシフトレジスタ部を構成し、ＳＤＦ1 〜ＳＤＦ3 を
含めて０〜７ビットのシフトレジスタ部と８対１セレク
タ部を構成する。ＴＦＦ1 〜ＴＦＦ3 は１／８分周クロ
ック生成部を構成する。ＤＦＦ9 〜ＤＦＦ23は１対８直
並列変換回路を構成する。ＤＦＦ27〜ＤＦＦ42とＳＤＦ
4 〜ＳＤＦ6 は、基準信号用のシフトレジスタ部、８対
１セレクタ部および１対８直並列変換回路（ただし出力
は１端子）を構成する。ＤＦＦ24〜ＤＦＦ26およびＥＸ
ＯＲは、基準信号と１／８分周クロックとの位相状態を
比較する位相比較部を構成する。
トのシフトレジスタ部を構成し、ＳＤＦ1 〜ＳＤＦ3 を
含めて０〜７ビットのシフトレジスタ部と８対１セレク
タ部を構成する。ＴＦＦ1 〜ＴＦＦ3 は１／８分周クロ
ック生成部を構成する。ＤＦＦ9 〜ＤＦＦ23は１対８直
並列変換回路を構成する。ＤＦＦ27〜ＤＦＦ42とＳＤＦ
4 〜ＳＤＦ6 は、基準信号用のシフトレジスタ部、８対
１セレクタ部および１対８直並列変換回路（ただし出力
は１端子）を構成する。ＤＦＦ24〜ＤＦＦ26およびＥＸ
ＯＲは、基準信号と１／８分周クロックとの位相状態を
比較する位相比較部を構成する。
【００３８】ＤＦＦ24〜ＤＦＦ26は、１／８分周クロッ
クを作成するＴＦＦ1 〜ＴＦＦ3 の各出力信号を基準信
号でそれぞれラッチする。したがって、基準信号と１／
８分周クロックの位相状態がＤＦＦ24〜ＤＦＦ26の出力
となる。この３出力ともにＳＤＦ1 〜ＳＤＦ6 を制御
し、０ビット遅延信号から７ビット遅延信号のうちの１
信号を選択し、対応する信号系列を次段の１対８直並列
変換回路へ引き渡す。基準信号は、多重化信号のチャネ
ル１の信号と同位相なので、図の第１出力ポート（♯
１）の信号と同様の経路を通って出力されるように構成
される。
クを作成するＴＦＦ1 〜ＴＦＦ3 の各出力信号を基準信
号でそれぞれラッチする。したがって、基準信号と１／
８分周クロックの位相状態がＤＦＦ24〜ＤＦＦ26の出力
となる。この３出力ともにＳＤＦ1 〜ＳＤＦ6 を制御
し、０ビット遅延信号から７ビット遅延信号のうちの１
信号を選択し、対応する信号系列を次段の１対８直並列
変換回路へ引き渡す。基準信号は、多重化信号のチャネ
ル１の信号と同位相なので、図の第１出力ポート（♯
１）の信号と同様の経路を通って出力されるように構成
される。
【００３９】ここで、各部のデータ系列の一例を図９に
示す。本デマルチプレクサ回路内で生成される１／８分
周クロックと基準信号との位相関係により８種類の動作
状態が存在するが、図ではその位相関係が基準信号とＴ
ＦＦ3 との関係にあるものとする。多重化信号のチャネ
ル１の信号（１−１，１−２，…）がＤＦＦ23から出力
され、また基準信号がＤＦＦ42から出力されており、基
準信号による直並列変換機能と、基準信号の低速側への
引き渡し機能が実現されているのがわかる。
示す。本デマルチプレクサ回路内で生成される１／８分
周クロックと基準信号との位相関係により８種類の動作
状態が存在するが、図ではその位相関係が基準信号とＴ
ＦＦ3 との関係にあるものとする。多重化信号のチャネ
ル１の信号（１−１，１−２，…）がＤＦＦ23から出力
され、また基準信号がＤＦＦ42から出力されており、基
準信号による直並列変換機能と、基準信号の低速側への
引き渡し機能が実現されているのがわかる。
【００４０】
【発明の効果】以上説明したように、本発明のデマルチ
プレクサ回路は、基準信号に基づく、１対Ｎ直並列変換
が可能になるとともに、基準信号を低速側に引き渡すこ
とができる。したがって、このデマルチプレクサ回路を
用いて、ＳＤＨ対応の多重化された信号の分離部を構成
することができる。
プレクサ回路は、基準信号に基づく、１対Ｎ直並列変換
が可能になるとともに、基準信号を低速側に引き渡すこ
とができる。したがって、このデマルチプレクサ回路を
用いて、ＳＤＨ対応の多重化された信号の分離部を構成
することができる。
【図１】マルチプレクサ回路の基本構成例を示す図であ
る。
る。
【図２】本発明のデマルチプレクサ回路の基本構成を示
すブロック図である。
すブロック図である。
【図３】１対２直並列変換回路の構成例およびその動作
例を示す図である。
例を示す図である。
【図４】本実施例のデマルチプレクサ回路の各部のデー
タ系列を示す図である。
タ系列を示す図である。
【図５】本発明のデマルチプレクサ回路の基本構成を示
すブロック図である。
すブロック図である。
【図６】マルチプレクサ回路の構成例（８対１マルチプ
レクサ回路）を示すブロック図である。
レクサ回路）を示すブロック図である。
【図７】本発明デマルチプレクサ回路の実施例構成（１
対２デマルチプレクサ回路）を示すブロック図である。
対２デマルチプレクサ回路）を示すブロック図である。
【図８】本発明デマルチプレクサ回路の実施例構成（１
対８デマルチプレクサ回路）を示すブロック図である。
対８デマルチプレクサ回路）を示すブロック図である。
【図９】１対８デマルチプレクサ回路内のデータ系列の
一例を示す図である。
一例を示す図である。
【図１０】多重化端局装置の構成を示すブロック図であ
る。
る。
１１，１２ Ｎ対１並直列変換回路 ２１ １対Ｎ直並列変換回路 ２２ 分周クロック生成部 ２３ シフトレジスタ部 ２４ Ｎ対１セレクタ部 ２５ 位相比較部 ３１〜３３ Ｄフリップフロップ（ＤＦＦ） ３４ Ｔフリップフロップ（ＴＦＦ） ３５，３６ 出力ポート ６１ Ｄフリップフロップ（ＤＦＦ） ６２ Ｔフリップフロップ（ＴＦＦ） ６３ 論理積回路（ＡＮＤ） ６４ 論理和回路（ＯＲ） ７１ Ｄフリップフロップ（ＤＦＦ） ７２ ２対１セレクタ付Ｄフリップフロップ（ＳＤＦ） ７３ Ｔフリップフロップ（ＴＦＦ） １０１ 低速終端処理部 １０２ バイト化処理部 １０３ ビット多重化部 １０４ 高速終端処理部 １１１ 低速終端処理部 １１２ バイト化処理部 １１３ ビット分離部 １１４ 高速終端処理部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宝川 幸司 東京都千代田区内幸町１丁目１番６号 日本電信電話株式会社内 (56)参考文献 特開 平１−295539（ＪＰ，Ａ) 特開 平４−56433（ＪＰ，Ａ)
Claims (4)
- 【請求項１】 多重化信号をＮチャネルの並列信号に分
離する１対Ｎ直並列変換部を備えたデマルチプレクサ回
路において、 前記多重化信号に０ビットから（Ｎ−１）ビットまで遅
延を与え、その１つの遅延量を有する多重化信号を選択
して前記１対Ｎ直並列変換部に与えるデータシフト手段
と、 前記多重化信号の基準位置を示す基準信号を用いて、回
路内部の分周クロック信号をラッチし、前記基準信号と
回路内部の１／Ｎ分周クロックとの位相差に応じて、前
記データシフト手段における多重化信号の遅延量を選択
制御する位相比較手段とを備えたことを特徴とするデマ
ルチプレクサ回路。 - 【請求項２】 請求項１に記載のデマルチプレクサ回路
において、 データシフト手段は、Ｎ＝２kとしたときに１ビット、
２ビット，・・・，２k-1の遅延量を与えるシフトレジスタ
と、各遅延量を選択するｋ個の２対１セレクタとを備
え、０ビットから（Ｎ−１）ビットまでのいずれかの遅
延量を有する多重化信号を選択する構成であることを特
徴とするデマルチプレクサ回路。 - 【請求項３】 請求項１に記載のデマルチプレクサ回路
において、 制御手段は、入力する基準信号をトリガとして１／Ｎ分
周クロックを生成するＭ個（２M＝Ｎ）のＴフリップフ
ロップの状態を判断し、基準信号と１／Ｎ分周クロック
の位相比較を行う構成であることを特徴とするデマルチ
プレクサ回路。 - 【請求項４】 請求項１に記載のデマルチプレクサ回路
において、 入力する基準信号をデータシフト手段を介して１対Ｎ直
並列変換部に与えて分離する構成であることを特徴とす
るデマルチプレクサ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4096982A JP3026466B2 (ja) | 1992-03-23 | 1992-03-23 | デマルチプレクサ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4096982A JP3026466B2 (ja) | 1992-03-23 | 1992-03-23 | デマルチプレクサ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05268183A JPH05268183A (ja) | 1993-10-15 |
| JP3026466B2 true JP3026466B2 (ja) | 2000-03-27 |
Family
ID=14179425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4096982A Expired - Fee Related JP3026466B2 (ja) | 1992-03-23 | 1992-03-23 | デマルチプレクサ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3026466B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101611892B1 (ko) * | 2014-09-01 | 2016-04-15 | 나노인텍 주식회사 | 데드 존이 없는 3개의 블레이드를 구비한 교반장치 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5528579B2 (ja) * | 1974-01-08 | 1980-07-29 | ||
| JPS63248244A (ja) * | 1987-04-03 | 1988-10-14 | Fujitsu Ltd | フレ−ム同期信号伝送方式 |
| JPH02206242A (ja) * | 1989-02-03 | 1990-08-16 | Nec Corp | 時分割多重伝送方式 |
| JPH02206243A (ja) * | 1989-02-03 | 1990-08-16 | Nec Corp | 時分割多重伝送方式 |
-
1992
- 1992-03-23 JP JP4096982A patent/JP3026466B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101611892B1 (ko) * | 2014-09-01 | 2016-04-15 | 나노인텍 주식회사 | 데드 존이 없는 3개의 블레이드를 구비한 교반장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05268183A (ja) | 1993-10-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |