KR100399413B1 - 동기식 디지털 계위 전송 시스템의 고계위 신호 연결 장치 - Google Patents

동기식 디지털 계위 전송 시스템의 고계위 신호 연결 장치 Download PDF

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Abstract

본 발명은 동기식 디지털 계위 전송 시스템의 고계위 신호 연결 장치에 관한 것으로, 좀더 상세하게는, 다 채널의 고계위 신호를 입력받아 채널별로 입력 메모리에 저장하고 데이터 버스의 전송 규격으로 변환하여 재 저장한 뒤, 이를 데이터 버스를 통하여 소정의 연결 정보에 따라 재 정렬하여 출력 메모리에 전송하고, 출력 메모리는 이를 재 변환하여 채널별로 출력하도록 하는 동기식 디지털 계위 전송 시스템의 고계위 신호 연결 장치에 관한 것이다.
본 발명에 따르면, 멀티플렉서로 구현한 종래의 고계위 신호 연결 장치에 비하여 설계가 용이하고 및 물리적 용량이 적어 대용량의 고계위 신호 처리가 가능한 고계위 신호 연결 장치를 제공할 수 있다.

Description

동기식 디지털 계위 전송 시스템의 고계위 신호 연결 장치 {High Order Connection Device of Synchronous Digital Hierarchy Transfer System}
본 발명은 다 채널의 고계위 신호를 입력받아 입력 메모리에 저장하고, 저장된 신호를 데이터 버스를 통하여 재 정렬하여 출력 메모리에 저장한 후, 저장된 채널별로 출력하는 동기식 디지털 계위(SDH : Synchronous Digital Hierarchy, 이하 SDH로 약칭) 전송 시스템의 고계위 신호 연결(HPC : High order Path Connection, 이하 HPC로 약칭) 장치에 관한 것이다.
일반적으로, SDH는 세계의 통신망(예컨대, 북미계위, 유럽계위 같은 서로 다른 계위)을 상호 접속하여 범세계적인 통신망 구축이 가능하도록 한 망 노드 인터페이스(NNI : Network Node Interface) 표준을 의미한다.
SDH 전송 시스템은 이와 같은 SDH에 맞추어 신호를 다중화 또는 역다중화 하여 광케이블에 인터페이스한 뒤 상대국으로 전송하는 장치로서, 전통적인 유사동기식 디지털 계위(PDH : Plesiochronous Digital Hierarchy) 장치에 비하여 더 빠르면서도 그 구현 비용은 저렴하여 근래 들어 데이터 전송에 널리 쓰이고 있다.
통상, 이러한 SDH 전송 시스템은 비동기식 다중화 신호를 동기식으로 다중화하여 동기식 수송 모듈 신호(STM-N : Synchronous Transport Module-N, 이하 STM-N으로 약칭)로 최종 생성하거나, 그 반대로 역다중화를 수행하여 데이터를 송수신하도록 구성되는데, 그 다중화 경로는 도 1에 도시된 바와 같다.
디지털 시그널 레벨-1(DS-1 : Digital Signal level-1, 이하 DS-1로 약칭)프레임은 컨테이너(C : Container, 이하 C라 약칭)에 매핑되어 'C-11'이 되고, 여기에 경로 오버 헤드(POH : Path OverHead)가 첨가되면 가상 컨테이너(VC : Virtual Container, 이하 VC라 약칭) 'VC-11'이 된다.
이어서, 'VC-11'에 포인터(Pointer)를 삽입하면 계위 단위(TU : Tributary Unit, 이하 TU로 약칭) 'TU-11'이 되며, 'TU-11'이 네개씩 그룹지어 계위 단위 그룹(TUG : TU Group, 이하 TUG라 약칭) 신호가 되어 'VC-3' 및 'VC-4'로 다중화된다.
이때, 'VC-3'에 포인터가 부가되면 관리 단위(AU : Administrative Unit, 이하 AU로 약칭) 'AU-3'으로 변환되고, 'AU-3' 세개가 다중화되어 관리 단위 그룹(AUG : AU Group, 이하 AUG로 약칭) 신호로 되고 여기에 구간 오버헤드(SOH : Section OverHead)가 부가되면 최종적으로 STM-1 신호가 생성된다.
SDH 전송 시스템은 이러한 신호 변환 과정을 수행하는 신호 변환 유닛들과 이러한 신호들을 적절한 경로로 상호 연결하기 위한 장치들로 구성된다.
한편, 상술한 다중화 경로에서 생성되는 신호들 중 'VC-3'이상의 신호(예를들면, AU-3, AUG 등)들을 고계위 신호라 칭하며, SDH 전송 시스템은 이러한 고계위 신호들을 상호 연결하고, 그 연결 경로를 제어하는 장치를 가지는데, 이를 HPC 장치라 한다.
통상, HPC 장치는 다수의 채널로 고계위 신호를 입력받아 소정의 제어 순서에 따라 입력된 고계위 신호를 채널별로 재 정렬하여 출력하는 기능을 수행한다.
도 2는 이러한 종래의 HPC의 구성을 나타내는 블록도이다.
도시된 바와 같이, 종래의 HPC는 다 채널의 고계위 신호를 입력받아 이를 선택 신호에 따라 재 정렬하여 출력하는 다수의 멀티플렉서로 구성된 멀티플렉서부(20)와, 멀티플렉서부(20) 내의 각 멀티플렉서의 선택 신호를 제어하는 연결 제어부(40)로 구성된다.
그 동작을 살펴보면, 다 채널의 고계위 신호가 멀티플렉서부(20)로 입력되면, 입력된 채널별 신호는 각 멀티플렉서로 분산 입력되고, 연결 제어부(40)는 운용자 또는 메인 프로세서(미도시)에 의하여 미리 설정된 연결 정보에 따라 각 멀티플렉서에 선택 신호를 인가한다.
이어서, 멀티플렉서는 인가되는 선택 신호에 따라 채널 순서를 재 정렬하여 출력단으로 출력단으로 출력하며, 이때 입력 채널과 출력 채널간의 연결 정보는 연결 제어부(40)에서 관리한다.
그런데, 이러한 종래의 HPC 장치는 그 구조가 간단하여 소용량의 HPC에는 적합하지만, 처리할 고계위 신호의 용량이 증가하면 그에 비례하여 멀티플렉서부(40) 내의 멀티플렉서 수가 증가하여야 하며, 이에 따라 각 멀티플렉서 내의 소자들, 예를 들어 게이트 소자 및 플립플롭 소자 등의 증가되어야 한다.
따라서, HPC의 설계가 복잡해지고 그 물리적 용량이 커지게 되는 문제점이 발생하게 되어 대용량에 사용하기에 부적합하다.
그러므로, 대용량의 고계위 신호 연결 처리가 가능한 HPC 장치가 요구되고 있는 실정이다.
본 발명은 이러한 배경에서 창안된 것으로, 다 채널의 고계위 신호를 입력받아 입력 메모리에 저장하고, 저장된 신호를 데이터 버스를 통하여 재 정렬하여 출력 메모리에 저장한 후, 저장된 채널별로 출력함으로써, 멀티플렉서를 통하여 구현된 종래의 HPC 장치에 비하여 설계가 용이하고 물리적 용량이 적어 대용량의 고계위 신호 처리가 가능한 HPC 장치를 제공하는데 그 목적이 있다.
도 1은 동기식 디지털 계위의 다중화 경로를 설명하기 위한 예시도.
도 2는 종래의 고계위 신호 연결 장치의 구성을 나타내는 블록도.
도 3은 본 발명의 바람직한 실시예에 따른 HPC 장치의 구성을 설명하기 위한 블록도.
도 4는 본 발명의 바람직한 실시예에 따른 HPC 장치의 동작을 설명하기 위한 흐름도.
도 5, 도 6, 도 7, 도 8, 도 9 및 도 10은 본 발명의 또 다른 실시예에 따른 HPC 장치의 고계위 신호 저장 상황을 나타내는 예시도.
<도면의 주요 부분에 대한 부호 설명>
100 : 고계위 신호 연결 장치
101 : 연결 제어부
110 : 입력 메모리
111 : 제 1 입력 메모리
112 : 제 2 입력 메모리
120 : 출력 메모리
121 : 제 1 출력 메모리
122 : 제 2 출력 메모리
130 : 단절 신호 발생부
140 : 에러 신호 발생부
이러한 목적을 달성하기 위하여 본 발명은, 고계위 신호의 채널 연결 정보를 저장하는 연결 제어부와, 다 채널의 고계위 신호를 입력받아 채널별로 정렬하여 저장한 뒤 저장된 채널별 고계위 신호를 출력하는 입력 메모리와, 입력 메모리로부터 출력된 채널별 고계위 신호를 전송받아 연결 제어부에 저장된 채널 연결 정보에 따라 재 정렬한 뒤 재 정렬된 채널별 고계위 신호를 출력하는 데이터 버스와, 데이터 버스로부터 출력된 재 정렬된 채널별 고계위 신호를 입력받아 저장한 뒤 출력하는출력 메모리로 구성된다.
이때, 입력 메모리는 다 채널의 고계위 신호를 입력받아 채널별로 저장하는 제 1 입력 메모리와, 제 1 입력 메모리에 저장된 채널별 고계위 신호를 데이터 버스 전송 규격으로 변환하여 저장한 뒤 데이터 버스로 출력하는 제 2 입력 메모리로 이루어진다.
또한, 출력 메모리는 데이터 버스로부터 전송되는 재 정렬된 채널별 고계위 신호를 저장하는 제 1 출력 메모리와, 제 1 출력 메모리에 저장된 채널별 고계위 신호를 변환 전의 규격으로 재 변환하여 저장한 뒤, 출력하는 제 2 출력 메모리로 이루어진다.
이하, 본 발명이 속하는 분야에 통상의 지식을 지닌자가 본 발명을 용이하게 실시할 수 있도록 본 발명의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명한다.
또한, 이해의 편의를 위하여 비록 다른 도면에 속하더라도 동일한 구성 요소에는 동일한 부호를 부여하였음을 주의하여야 한다.
도 3은 본 발명의 바람직한 실시예에 따른 HPC 장치의 구성을 설명하기 위한 블록도이다.
도시된 바와 같이, 본 발명에 따른 HPC 장치(100)는 다수의 입력 메모리(110), 데이터 버스(102), 다수의 출력 메모리(120), 연결 제어부(101), 단절 신호 발생부(130) 및 에러 신호 발생부(140)로 이루어진다.
입력 메모리(110)는 다 채널의 고계위 신호를 입력받아 채널별로 저장하는제 1 입력 메모리(111)와, 제 1 입력 메모리(111)에 저장된 채널별 고계위 신호를 데이터 버스 전송 규격에 맞도록 변환하여 재 저장한 뒤 데이터 버스(102)로 전송하는 제 2 입력 메모리(112)로 구성되어, 입력되는 고계위 신호를 채널별로 저장한 뒤 데이터 버스(102)에 전송하는 기능을 수행한다.
데이터 버스(102)는 연결 제어부(101)와 연동되며, 제 2 입력 메모리(112)로부터 전송된 채널별 고계위 신호를 연결 제어부(101)에 저장된 채널 연결 정보에 따라 채널을 재 정렬하여 출력 메모리(120)로 전송한다.
출력 메모리(120)는 데이터 버스(102)로부터 전송되는 재 정렬된 채널별 고계위 신호를 저장하는 제 1 출력 메모리(121)와, 제 1 출력 메모리(121)에 저장된 채널별 고계위 신호를 변환전의 규격으로 재 변환하여 저장한 뒤 출력하는 제 2 출력 메모리(122)로 구성되어, 데이터 버스(102)로부터 전송되는 재 정렬된 채널별 고계위 신호를 저장, 출력하는 기능을 수행한다.
연결 제어부(101)는 채널별 고계위 신호의 채널 연결 정보를 저장하며, 데이터 버스(102)와 연동 가능하여, 저장되어 있는 채널별 고계위 신호의 연결 정보에 따라 채널을 재 정렬하도록 하는 기능을 수행한다.
단절 신호 발생부(130)는 데이터 버스(102)와 연동되며, HPC 장치(100)의 고계위 신호 연결이 수행되지 않을 경우 단절 신호를 발생한다. 이때, 단절 신호가 발생되면 HPC 장치(100)는 동작하지 않는다.
에러 신호 발생부(140)는 데이터 버스(102)와 연동되며, HPC 장치(100)의 고계위 신호 연결 상에 에러가 발생하면 에러 신호를 발생시키는 기능을 수행한다.
한편, 상술한 HPC 장치(100)는 역방향으로도 동작 가능한데, 출력 메모리(120)로 다 채널의 고계위 신호가 입력되는 경우에는 상술한 출력 메모리(120)와 입력 메모리(110)의 지위가 바뀌어 채널 재 정렬이 수행되게 된다.
도 4는 본 발명의 바람직한 실시예에 따른 HPC 장치의 동작을 설명하기 위한 흐름도이다.
각각의 제 1 입력 메모리(111)에 채널별 고계위 신호가 입력되면(단계:S1), 제 1 입력 메모리(111)는 이를 채널별로 저장하고(단계:S2), 제 2 입력 메모리(112)는 제 1 입력 메모리(111)에 저장된 채널별 고계위 신호를 데이터 버스(102)의 규격에 맞도록 변환하여 저장한 뒤(단계:S3), 데이터 버스(102)로 전송한다(단계:S4).
이어서, 데이터 버스(102)는 전송된 채널별 고계위 신호를 연결 제어부(101)에 저장된 고계위 신호의 채널 연결 정보에 따라 재 정렬하여(단계:S5) 제 1 출력 메모리(120)에 전송한다.
이어서, 제 1 출력 메모리(121)는 데이터 버스(102)로부터 전송되는 재 정렬된 고계위 신호를 채널별로 저장하고(단계:S6), 제 2 출력 메모리(122)는 제 1 출력 메모리(121)에 저장된 채널별 고계위 신호를 변환전의 규격으로 재 변환하여 저장한 다음(단계:S7) 출력한다(단계:S8).
도 5 내지 도 10은 본 발명의 또 다른 실시예에 따른 HPC 장치의 고계위 신호 저장 상황을 나타내는 예시도로서, HPC 장치(100)의 입력 및 출력 메모리(110, 120)가 각각 64개로 구성되어 64개의 입출력 포트를 이루며, 입력 메모리(110)에 8비트의 'AU-3' 신호가 채널별로 입력되는 경우이다.
64개의 제 1 입력 메모리(111)에 도 5와 같이, 8비트([7:0]) 다 채널의 'AU-3' 신호가 각각 입력되면, 각각의 제 1 입력 메모리(111)에는 도 6과 같이, 입력된 채널별 'AU-3' 신호가 순차적으로 저장된다.
이어서, 제 2 입력 메모리(112)는 제 1 입력 메모리(111)에 저장된 채널별 'AU-3' 신호를 데이터 버스(102)의 규격(실시예에서는 512비트)에 맞도록 512비트([511:0])로 확장하여 도 7과 같이 재 저장한다.
재 저장된 채널별 'AU-3' 신호는 데이터 버스(102)에 전송되고, 데이터 버스(102)는 연결 제어부(101)에 저장되어 있는 채널 연결 정보에 따라 채널별 'AU-3' 신호를 재 정렬한 뒤, 각각의 제 1 출력 메모리(121)로 전송한다.
따라서, 제 1 출력 메모리(121)에는 도 8과 같이, 재 정렬된 채널별 'AU-3' 신호가 저장되며, 제 2 출력 메모리(122)는 이를 데이터 버스 규격 변환전의 신호 규격인 8비트로 도 9와 같이 재 저장하여 도 10과 같이 채널별 'AU-3' 신호를 출력한다.
이상 본 발명의 바람직한 실시예에 대해 상세히 기술되었지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구 범위에 정의된 본 발명의 정신 및 범위를 벗어나지 않으면서 본 발명을 여러 가지로 변형 또는 변경하여 실시할 수 있음을 알 수 있을 것이다. 따라서 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.
이상 살펴본 바와 같이, 본 발명에 따르면 다 채널의 고계위 신호를 입력받아 입력 메모리에 저장하고, 저장된 신호를 데이터 버스를 통하여 재 정렬하여 출력 메모리에 저장한 후, 저장된 채널별로 출력함으로써, 멀티플렉서로 구현한 종래의 HPC 장치에 비하여 설계가 용이하고 물리적 용량이 적어 대용량의 고계위 신호의 처리가 가능한 HPC 장치를 제공할 수 있다.

Claims (5)

  1. 고계위 신호의 채널 연결 정보를 저장하는 연결 제어부;
    다 채널의 고계위 신호를 입력받아 채널별로 정렬하여 저장한 뒤, 상기 저장된 채널별 고계위 신호를 출력하는 입력 메모리;
    상기 연결 제어부와 연동되며, 상기 입력 메모리로부터 출력된 채널별 고계위 신호를 전송받아, 상기 연결 제어부에 저장된 채널 연결 정보에 따라 재 정렬한 뒤, 상기 재 정렬된 채널별 고계위 신호를 출력하는 데이터 버스;
    상기 데이터 버스로부터 출력된 상기 재 정렬된 채널별 고계위 신호를 입력받아 저장한 뒤 출력하는 출력 메모리를 포함하는 것을 특징으로 하는 동기식 디지털 계위 전송 시스템의 고계위 신호 연결 장치.
  2. 제 1항에 있어서, 상기 입력 메모리는,
    상기 다 채널의 고계위 신호를 입력받아 채널별로 저장하는 제 1 입력 메모리;
    상기 제 1 입력 메모리에 저장된 채널별 고계위 신호를 상기 데이터 버스 전송 규격으로 변환하여 저장한 뒤, 상기 데이터 버스로 출력하는 제 2 입력 메모리를 포함하는 것을 특징으로 하는 동기식 디지털 계위 전송 시스템의 고계위 신호 연결 장치.
  3. 제 1항에 있어서, 상기 출력 메모리는,
    상기 데이터 버스로부터 전송되는 재 정렬된 채널별 고계위 신호를 저장하는 제 1 출력 메모리;
    상기 제 1 출력 메모리에 저장된 채널별 고계위 신호를 상기 데이터 버스 규격 변환 전의 규격으로 재 변환하여 저장한 뒤, 출력하는 제 2 출력 메모리를 포함하는 것을 특징으로 하는 동기식 디지털 계위 전송 시스템의 고계위 신호 연결 장치.
  4. 제 1항에 있어서, 상기 고계위 신호 연결이 이루어지지 않을 경우 단절 신호를 발생하는 단절 신호 발생부;
    상기 고계위 신호 연결 상의 에러가 발생하면 에러 신호를 발생하는 에러 신호 발생부를 더 포함하는 것을 특징으로 하는 동기식 디지털 계위 전송 시스템의 고계위 신호 연결 장치.
  5. 제 1항에 있어서, 상기 고계위 신호는 가상 컨테이너-3 신호, 관리 단위 신호 및 관리 단위 그룹 신호 중 어느 하나인 것을 특징으로 하는 동기식 디지털 계위 전송 시스템의 고계위 신호 연결 장치.
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Citations (4)

* Cited by examiner, † Cited by third party
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US5687318A (en) * 1992-06-03 1997-11-11 Nokia Telecommunications Oy Method and equipment for elastic buffering in a synchronous digital telecommunication system
JPH10247882A (ja) * 1997-03-05 1998-09-14 Mitsubishi Electric Corp Ｓｄｈ伝送装置
WO1999001955A1 (de) * 1997-07-04 1999-01-14 Siemens Schweiz Ag Verfahren und schaltungsanordnung zur adaption und durchschaltung eines datenstromes
KR20010068789A (ko) * 2000-01-10 2001-07-23 윤종용 동기 디지탈 하이어라키 시스템의 애드/드롭 크로스커넥션 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5687318A (en) * 1992-06-03 1997-11-11 Nokia Telecommunications Oy Method and equipment for elastic buffering in a synchronous digital telecommunication system
JPH10247882A (ja) * 1997-03-05 1998-09-14 Mitsubishi Electric Corp Ｓｄｈ伝送装置
WO1999001955A1 (de) * 1997-07-04 1999-01-14 Siemens Schweiz Ag Verfahren und schaltungsanordnung zur adaption und durchschaltung eines datenstromes
KR20010068789A (ko) * 2000-01-10 2001-07-23 윤종용 동기 디지탈 하이어라키 시스템의 애드/드롭 크로스커넥션 장치

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