JP3974855B2 - データ伝送装置 - Google Patents

Description

本発明は第１のデータ伝送速度を有する少なくとも２つのデータ信号を合体させて第１のデータ伝送速度よりも速い第２のデータ伝送速度を有する単一のデータ・ストリームにして共用媒体上を伝送しうるようにする装置に関する。特に、本発明は各々１．５４４Ｍｂ／ｓ（メガビット毎秒）の８４個のＴ−１（ＤＳ−１）チャネルを合体させて１５５Ｍｂ／ｓに対応する１個のＳＴＭ−１フレームにし、各々２．０４８Ｍｂ／ｓの６３個のＥ−１チャネルまたは各々６．３１２Ｍｂ／ｓの２１個のＴ−２（ＤＳ−２）チャネルを合体させて１個のＳＴＭ−１フレームにする装置に関する。しかしながら、以下の記述から明らかなように、本発明の概念は異なるプロトコルまたはＳＤＨ標準もしくはＳＯＮＥＴ標準の別の階層レベルにも適用することができる。

米国規格協会（American National Standards Institute)は高速多重ディジタル・データ伝送用の標準を制定した。これが「同期式光ネットワーク（synchronous optical network)」（以下、ＳＯＮＥＴと呼ぶ）である。ＳＯＮＥＴ標準は光ファイバ・ネットワークを介した多重ディジタル伝送用の光インタフェース、データ伝送速度、オペレーション手順、およびフレーム構造を規定している。

国際電気通信連合（International Telecommunications Union）（ＩＴＵ）はＳＯＮＥＴのインタフェース原理を採択し、高速多重ディジタル・データ伝送用の世界規模の伝送標準を勧告した。これが「同期式ディジタル・ハイアラキ（synchronous digital hierarchy)」（ＳＤＨ）である。

ＳＤＨ標準を理解するには、ＩＴＵの国際電気通信標準化セクタの「研究グループ１５」が出している、文書番号が「暫定文書６２（３／１５」であり「１９９４年５月１６〜２７日ジュネーブ」という日付が付された、「Ｑ．２２／１５会合の報告」という名称の報告書第３０を参照する必要がある。

ＳＤＨ標準の目的は製造者が次に示す要件を満たす電気通信機器を開発できるようにすることである。
（ａ）その標準に合わせて世界中に構築したすべての電気通信ネットワークにおいて交換可能であること。
（ｂ）上位互換性があること。すなわち、北米、欧州、および日本で使用されている古い電気通信形式に従っているデータを用いて使用しうること。

これはいわゆる「コンテナ」および「仮想コンテナ」という複雑な階層によって成し遂げられる（図１参照）。コンテナ（たとえばＣ−４、Ｃ−３、Ｃ−１２など）は特定の伝送速度を有するデータ・トラフィックを収容するように設計された情報構造である。Ｃ−４は最大１３９２６４ｋビット／ｓの基本速度でトラフィックを搬送し、Ｃ−３は最大４４７３６または３４３６８ｋビット／ｓで搬送する、など。コンテナはそれにＰＯＨ（Path Overhead)情報を付加することにより仮想コンテナになる。多重化、マッピング、あるいは位置合わせとして定義される手順によって、ＳＤＨに本質的なデータ構造を生成する。これらのデータ構造は「ＡＵＧ(Administrative Unit Groups)」および「ＳＴＭ(Synchronous Transport Module)」と名付けられている。ＳＴＭのラベルはそれが搬送するＡＵＧの個数によって定義されている。たとえば、ＳＴＭ−４は４個のＡＵＧを含んでいる。ＡＵＧはＡＵ−４型の「ＡＵ(Administration Unit) 」を１個またはＡＵ−３型のＡＵを３個含んでいる。最も簡単な場合を参照すると、１個のＡＵ−４はＣ−４信号を１個含んでおり、１個のＡＵ−３はＣ−３信号を１個搬送する。

ＳＤＨ／ＳＯＮＥＴのデータ・フレーム（すなわちＳＴＭ−Ｎ信号）は１２５マイクロ秒長である。各フレームで伝送されるデータ量は信号の階層レベルＮで決まる。階層レベルが高くなると、約１５５Ｍビット／ｓの基本ＳＴＭ−１レベルより大きなデータ伝送速度で伝送される。ＳＴＭ−１の正確な伝送速度は１５５．５２Ｍビット／ｓと定義されている。しかし、ここおよび以下では伝送速度はその概略値で表わすことが多い。これは特に、正確な伝送速度はオーバーヘッド・データ・トラフィックと未使用セル・スタッフィング（詰め物）によって歪むという事実のためである。整数ＮはデータがＳＴＭ−１レベルより何倍速く伝送されるかを表わしている。たとえば、ＳＴＭ−４は６２２Ｍビット／ｓのデータ伝送速度を表しており、各データ・フレームはＳＴＭ−１の４倍のバイト数を含んでいる。最も高いレベルはＳＴＭ−６４であり、そのデータ伝送速度は９．９５Ｇｂ／ｓである。したがって、ＳＴＭ−Ｎ信号の各部はＳＴＭ−１信号の対応する部分と同じ時間でブロードキャストされるが、Ｎ倍多くのバイト数を含んでいる。

ＳＴＭ−１信号は図２に示すようにＳＯＮＥＴ／ＳＤＨの１５５．５２Ｍビット／ｓのデータ伝送速度に対応する２７０バイト／行の９行から成る情報矩形を備えている。最初の９バイト／行は「セクション・オーバーヘッド（以下、ＳＯＨ）」を表わしている。残りの２６１バイト／行はＶＣ（これは図１のＶＣ−４である）用に予約されている。ＶＣ−４の最初の列は「ＰＯＨ（Path Overhead)」から成る。残りはペイロード（Ｃ−４信号）で占められている。数個のＶＣを連結して対応する帯域幅を有する単一の伝送チャネルを形成することができる。たとえば、ＳＴＭ−４信号においてＶＣ−４を４個連結して約６００Ｍビット／ｓの容量を有する単一のデータ・チャネルを形成することができる。この場合、４個のＶＣは標準の用語法ではＶＣ−４−４ｃと呼ばれ、その信号はＳＴＭ−４ｃと呼ばれる。

ＳＤＨがこのように柔軟性に富んでいるのは一部にはポインタの概念によっている。すなわち、ＳＤＨでは、フレーム群は同期されているが、フレーム群内のＶＣはこのフレーム群にロックされてはいない。したがって、ＳＤＨの個々のコンテナは互いに位置合わせされたすなわち同期されたフレームである必要はない。「ポインタ」はセクション・オーバーヘッドに備えられており、上述したＰＯＨの位置すなわちＳＤＨフレーム中の仮想コンテナの開始位置を示している。したがって、ＰＯＨはフレーム中の任意の場所に柔軟に配置することができる。情報を高次のＳＤＨフレームに多重化すると、旧データ標準の場合より簡単になるとともに、ＳＤＨにおいて高価な同期バッファが不要になる。同様に、信号階層全体を逆多重化する必要なしに低次の信号を抽出して高次のＳＤＨ信号に挿入することができる。ポインタはセクション・オーバーヘッドの第４行に格納されている。

セクション・オーバーヘッドはさらに次に示すように分割される。
（ｉ）「ＲＳＯＨ（Regenerator Section Overhead）」。この部分にはＳＯＮＥＴ／ＳＤＨ信号が横断する経路に沿って設けられた中継器が使用する情報のバイトが含まれている。ＲＳＯＨはセクション・オーバーヘッドの第１〜３行を占めている。
（ii）「ＭＳＯＨ（Multiplexer Section Overhead）」。これにはＳＯＮＥＴ／ＳＤＨ信号の経路に沿って設けられたマルチプレクサが使用する情報のバイトが含まれている。ＭＳＯＨはセクション・オーバーヘッドの第５〜９行を占めている。オーバーヘッドのこれらのセクションは伝送プロセス中の様々な段階で組み立てられたり分解されたりする。また、図２にはＭＳＯＨの分解組立図も示されている。

並列ＳＯＮＥＴシステムでは、５１．８４Ｍビット／ｓの基本信号を使用する。それは同期トランスポート信号レベル１（Synchronous Transport Signal level 1）（以下、ＳＴＳ−１と呼ぶ）と呼ばれている。これは９０バイト／行を有する９行の情報矩形を備えている。始めの３バイト／行がセクション・オーバーヘッドであり、残りの８７バイト／行が「同期ペイロード・エンベロープ（synchronous payload envelope）」（以下、ＳＰＥと呼ぶ）である。これらのＳＰＥのうちの３個が１個の仮想コンテナ−４に正確に適合する。したがって、ＳＴＳ−１信号形式の信号はＳＴＭ−１フレームにマップすることができる。また、フレーム割り当てされたＳＴＳ−１信号またはＳＴＭ−１信号は高次のＳＴＭ−Ｎフレームに多重化することができる。

一般に、データ伝送速度の小さい他の信号と組み合わされて高速の新たなデータ・フレームになるデータ伝送速度の小さい信号は「トリビュタリ（従属）」信号と呼ばれている。たとえば前節において、組み合わせて１個のＳＴＭ−１信号になる３個のＳＴＳ−１信号はトリビュタリ信号である。留意点を挙げると、この記述におけるトリビュタリなる用語の範囲は標準的な定義を超えている。というのは、ＳＤＨにおけるレベル間信号マッピングを記述するためにもトリビュタリなる用語が使われるからである。

本発明はＳＤＨ／ＳＯＮＥＴ形式へおよびそれからデータ（すなわちトリビュタリ）をマップするデータ処理モジュールに関する。本発明によって達成されるデータ処理は特に、データ伝送速度が比較的小さなデータをデータ伝送速度が比較的大きい標準のデータ・フレームにコンパイルすること、およびこれとは逆方向にコンパイルすることに関する。

米国特許第５４５２３０７号には、複数の低速ディジタル信号をマルチプレクサ／デマルチプレクサに集中させる（そこから分散させる）手段をなす複数のデータ多重化バスを備えた一般的なデータ多重化システムが記載されている。データ多重化モードでは、複数の低速伝送線から入力する低速ディジタル信号は個別に対応する低速インタフェース回路によってその信号形式を変換され、結果として得られる信号は個別に対応するバス制御回路の制御下に、対応するデータ多重化バスの上りバス線の１次レベルの多重化信号内に指定されたタイムスロットに多重化される。高速マルチプレクサは複数のデータ多重化バスの上りバス線に存在する１次多重化信号を集め、集めた信号を所定の信号レベルに多重化する。その後、高速マルチプレクサは結果として得られる２次多重化信号を高速伝送線インタフェースを備えた高速インタフェース・モジュールに送る。高速インタフェース・モジュールは受信した２次多重化信号を高速伝送線のインタフェースに適合するように変換したのち、結果として得られる信号を高速伝送線に送る。データ逆多重化モードでは、高速伝送線の信号を高速インタフェース・モジュールと高速デマルチプレクサによって処理し、結果として得られる信号をデータ多重化バスの下りバス線を通じて分散させ、これら低速のディジタル信号を低速伝送線に送る。

Ｍ・スタドラーら「ＳＤＨ電気通信用途用の組み込みスタック・マイクロプロセッサ」（プロシーディングズ・オブ・ジ・アイトリプルイー １９９８ カスタム・インテグレーテッド・サーキット・カンファレンス、サンタ・クララ、カリフォルニア、ユー・エス・エイ、１９９８年５月１１〜１４日）（M. Stadler et. al., "An Embedded Stack Microprocessor for SDH Telecimmunication Application", in Proceedings of the IEEE 1998 Custom Integrated Circuits Conference (CICC '98), Santa Clara, California, USA, May 11-14, 1998)には、ＳＤＨ ＡＤＭ（Add-Drop Multiplexer）の完全なデータ・パスとして同一のダイに集積化したマイクロプロセッサが開示されている。それは２９個の非同期源が出す割込みを毎秒１００万回以上処理する。複数の非同期データ源はオーバーヘッドを処理するために各々複数のＶＣ−３マッピング・ユニット（「マッパー」とも呼ばれる）または複数のＶＣ−１２マッピング・ユニットに接続されている。一方、各ＶＣ−３マッピング・ユニットはＴＵ−３フレーミング・ユニット（「フレーマ」とも呼ばれる）に接続されている。ＴＵ−３フレーミング・ユニットは非同期データ源と高次階層レベルのクロック速度との間で頻繁に行われる周波数適合を容易にするために、ポインタ処理を行う。他方、各ＶＣ−１２マッピング・ユニットはＴＵ−１２フレーミング・ユニットに接続されている。ＴＵ−１２フレーミング・ユニットも非同期データ源と高次階層レベルのクロック速度との間で頻繁に行われる周波数適合を容易にするために、ポインタ処理を行う。したがって、ＴＵ−３フレーミング・ユニットとＴＵ−１２フレーミング・ユニットはすべてＶＣ−４マッピング・ユニットによって合体されて単一のデータ・ストリームを形成する。ＶＣ−４マッピング・ユニット自体はポインタ処理を行うためにＡＵ−４フレーミング・ユニットに接続されている。以降、上記データ・ストリームはＳＴＭ−１フレーミング・ユニットに到達する。各フレーミング・ユニット間または各マッピング・ユニット間には、異なる周波数領域が設けられている。

ＳＤＨ／ＳＯＮＥＴネットワーク上で音声とデータを混合させる度合いが増すのにつれて、低速のＰＤＨ（plesiochronous digital hierarchy: 独立同期ディジタル・ハイアラキ、すなわち独立同期を用いた音声通信用の伝送システム）チャネルを高速のＳＤＨ（synchronous digital hierarchy:同期ディジタル・ハイアラキ）フレームにマップする必要性が顕著に増大している。これは現在、上述したスタドラーらの論文に記載されているようなシステムで行われている。
欧州特許出願ＥＰ ０８７４４８７ Ａ２には、共用媒体上で伝送するために第１のデータ伝送速度を有する少なくとも２つのデータ信号を第１のデータ伝送速度よりも高速の第２のデータ伝送速度を有する単一のデータ・ストリームに多重化する方法が開示されている。超搬送波（supercarrier）制御信号を生成する。超搬送波送信機は超搬送波データ信号と超搬送波制御信号を高ビット伝送速度の出力超搬送波信号にマップし、同信号を高伝送速度範囲にわたって送信する。しかしながら、欧州特許出願ＥＰ ０８７４４８７ Ａ２には、ポートの背後のデータ・パスに余分なバッファを設ける必要なく、低速チャネルのＭ倍の速度で動作している処理ユニットの単一の系列（データ・パス）内でＭ個の低速チャネルのための完全なＳＤＨ／ＳＯＮＥＴ処理を提供する詳細な解決策は開示されていない。したがって、単一の集積回路を用いて装置全体を実装するのは困難である。それゆえ、そのメモリをすべて備えた装置を同一のチップ上に構築することは１つの問題である。

米国特許第５４５２３０７号 欧州特許出願ＥＰ ０８７４４８７ Ａ２ Ｍ・スタドラーら「ＳＤＨ電気通信用途用の組み込みスタック・マイクロプロセッサ」（プロシーディングズ・オブ・ジ・アイトリプルイー １９９８ カスタム・インテグレーテッド・サーキット・カンファレンス、サンタ・クララ、カリフォルニア、ユー・エス・エイ、１９９８年５月１１〜１４日）（M. Stadler et. al., "An Embedded Stack Microprocessor for SDH Telecimmunication Application", in Proceedings of the IEEE 1998 Custom Integrated Circuits Conference (CICC '98), Santa Clara, California, USA, May 11-14, 1998)

これから出発し、本発明の目的は共用媒体上で伝送するために第１のデータ伝送速度を有する少なくとも２つのデータ信号を合体させて第１のデータ伝送速度よりも高速の第２のデータ伝送速度を有する単一のデータ・ストリームを形成する装置を提供することである。

本発明は次に示す装置を提供する。
共用媒体上で伝送するために第１のデータ伝送速度を有する少なくとも２つのデータ信号を合体させて第１のデータ伝送速度よりも高速の第２のデータ伝送速度を有する単一のデータ・ストリームを形成するデータ伝送装置であって、
前記少なくとも２つデータ信号を受信する少なくとも１つのポートと、
前記ポートに接続されたデータ・バスと、
前記データ・バスに接続され、前記ポートが受信したデータ信号からデータを抽出するとともに、当該抽出したデータを前記共用媒体上で伝送すべき前記単一のデータ・ストリーム中の所定の位置に配置するように構成されている、１つのポート・アドレッシング・ユニットと、
前記ポート・アドレッシング・ユニットに接続され、前記単一のデータ・ストリーム中に制御データを配置する少なくとも１つの制御データ挿入ユニットとを備え、
前記データ・バス、前記ポート・アドレッシング・ユニットおよび前記制御データ挿入ユニットが、少なくとも１バイトの固定幅を有する単一のデータ・パスを構成し、前記ポート・アドレッシング・ユニットおよび前記制御データ挿入ユニットが、データの前記抽出、抽出したデータの前記配置、および制御データの前記配置を、前記データ伝送装置のすべての部分を駆動する同一のシステム・クロックの速度で、サイクルごと、ポートごとに実行するように構成されていることを特徴とするデータ伝送装置。

したがって、ここではＭ個の並列低速チャネルが出すデータをこのＭ個の並列低速チャネルのＭ倍のデータ伝送速度で動作しているデータ・バス上に多重化する多重化構造を実現する装置を提案する。たとえば２８個のＴ−１（ＤＳ−１）チャネルを１個のＴ−３（ＤＳ−３）チャネルに再マップしたのち、３個のＴ−３（ＤＳ−３）チャネルをＳＴＭ−１フレームにマップする多段階プロセスは避けるのが有利である。しかし、それは単純な多重化を超えている。というのは、本発明によると、伝送すべきデータを、適用するプロトコルたとえばＳＤＨ／ＳＯＮＥＴに従って一度に完全に処理しているからである。したがって、本発明は完全なＳＤＨ／ＳＯＮＥＴ処理を教示するものであり、データ多重化のみを教示するものではない。

上述した完全な処理を容易にするために、対応するデータが到着する（多重化方向）あるいは対応するデータを送付する（逆多重化方向）際に目標とするポート番号の符号化を表わす制御データを追加することにより、データを増大させる。また、パス・オーバーヘッド情報およびセクション・オーバーヘッド情報（たとえば再生成器セクション・オーバーヘッドやマルチプレクサ・セクション・オーバーヘッドなど）のような制御データをデータ・ストリーム中に配置する。制御データが伝送すべきデータ（「ワークロード（作業負荷）」とも呼ばれる）に依存している場合、制御データ挿入ユニットは上記データ・ストリーム中に配置した上記データから上記制御データを部分的に抽出するように構成する。

本発明の好適な実例では、制御データ挿入ユニットは抽出したデータを上記単一のデータ・ストリーム中にＳＯＮＥＴやＳＤＨのような所定の伝送プロトコルに従って配置するように構成されている。あるいは、またはそれに加え、ポート・アドレッシング・ユニットが、抽出したデータを上記単一のデータ・ストリーム中にＳＯＮＥＴやＳＤＨのような所定の伝送プロトコルに従って配置するように構成されている。

本発明の概念をたとえば複数低速−単一高速ＳＤＨ／ＳＯＮＥＴチャネル・マッパ／フレーマ装置に適用すると、低速チャネルの速度のＭ倍で動作している処理ユニットの単一の系列（データ・パス）内でＭ個の低速チャネルのための完全なＳＤＨ／ＳＯＮＥＴ処理を実現することが可能になる。各々が低速チャネルの速度で動作するＭ個の並列処理系列（データ・パス）を省略できるから有利である。システム・クロック速度はたとえばＳＴＭ−１の速度（あるいは最高ＳＴＭ−６４の速度）に対して十分でなければならない。低速チャネルは多数（たとえば８４個）あるが、システム・クロック速度はすべての低速チャネルを処理するのに十分である。

換言すると、本発明はたとえば１．５４４Ｍｂ／ｓの速度のデータ・パスを８４個並列に実装する代わりにＳＴＭ−１速度の単一のデータ・パスを有利に実装する装置を提供する。これにより、製造コストを低減することができる。また、装置のすべての部分を同一のシステム・クロックで駆動することができる。

データ・パス中の各処理ユニットはデータ処理に必要な情報を、符号化されたポート番号で特定される１組のレジスタに格納している。各クロック・サイクルごとに、対応するポート番号用に格納されている情報に従って新たなデータを処理する。格納する必要のある情報はＶＣマッピングを行うユニット中の対応するオーバーヘッド・バイト、および対応するフレーム中の実際の位置を特定するカウンタである。ＶＣ−１１コンテナ、ＶＣ−１２コンテナ、およびＶＣ−２コンテナ用のオーバーヘッド・バイト用に必要な記憶装置は外部メモリではなく、同一チップ上に設けるのが望ましい。

本発明の好適な別の実例では、上記装置はさらに上記少なくとも１つのポートが受信するデータをバッファリングする少なくとも１つのバッファを備えている。上記少なくとも１つのバッファはＦＩＦＯで形成するのが望ましい。一般に、ＳＤＨ／ＳＯＮＥＴ環境ではデータをバイトごとに扱うから、バッファの容量は２バイトあれば十分である。しかし、ＳＯＮＥＴやＳＤＨのような所定の伝送プロトコルに従ってポインタを生成するのに使用するために、入力バッファを大きくするのが好都合である。

チャネル間で柔軟なディジタル相互接続およびアッド／ドロップ多重化機能を実現するために、ポート・アドレッシング・ユニットは上記ポートから所定の順序でデータを抽出するのが望ましい。

本発明はハードウェア、ソフトウェア、またはハードウェアとソフトウェアの組み合わせで実現することができる。すべての種類のコンピュータ・システム（あるいはここで述べた方法を実行するように適合した他の装置）が適している。ハードウェアとソフトウェアの典型的な組み合わせは汎用コンピュータ・システムであって、ロードして実行するとここで述べた方法を実行しうるように当該コンピュータ・システムを制御するコンピュータ・プログラムを備えた汎用コンピュータ・システムである。また、本発明はここで述べた方法の実現を可能にする機能をすべて備え、コンピュータ・システムにロードするとここで述べた方法を実行しうるコンピュータ・プログラム製品中に組み込むこともできる。

ここでの文脈におけるコンピュータ・プログラム手段またはコンピュータ・プログラムは情報処理能力を備えたシステムに直接にあるいは（ａ）別の言語、コード、または表記への変換、および（ｂ）異なる材料形態での再生産の一方または双方のあとで特定の機能を実行させることを意図した１組の命令の任意の言語、コード、または表記での任意の表現を意味する。

図３を参照する。図３は本発明に係る、共用媒体上で伝送するために第１のデータ伝送速度を有する少なくとも２つのデータ信号を合体させて第１のデータ伝送速度よりも高速の第２のデータ伝送速度を有する単一のデータ・ストリームを形成する装置１００を、複数のＴ１／Ｅ１から単一のＳＴＭ−１マッパに至る形で示す図である。上記複数のデータ信号は各々、ポート１０２〜１０８を通じて装置に入る。装置がデマルチプレクサの方向でも機能する場合には、上記ポートは個々の線（図示せず）にデータ信号を書き戻すためにも使用する。説明を簡易にするために、下で説明する実装に必要なポートをすべて示しているわけではない。実際、本発明の概念に従う装置を実装するのに何個のポートを使用してもかまわない。しかし、図３では、８４個のＴ１（ＳＯＮＥＴ標準、１．５Ｍｂ／ｓ）または６３個のＥ１（ＳＤＨ標準、２Ｍｂ／ｓ）を可能にする、複数のＴ１／Ｅ１からＳＴＭ−１に至るＳＤＨ／ＳＯＮＥＴマッパを示している。ポート１０４と１０６間、およびポート１０６と１０８間に引かれた直線は残りのポート用の省略した矩形を象徴している。

データ・バス１１０はポート１０２〜１０８とポート・アドレッシング・ユニット１１２とを接続している。一方では、ポート・アドレッシング・ユニット１１２はデータ・リンク１１４を介して、ポート１０２〜１０８から受信したデータを一時的に格納するのに使用する少なくとも１つのメモリ・ユニット１１６と通信する。他方では、ポート・アドレッシング・ユニット１１２は線１１８を通じてＴＵ−１１フレーマ１２０とデータを送受信する。したがって、ＴＵ−１１フレーマ１２０からＴＵＧ−２／ＴＵＧ−３／ＶＣ−４マッパ１２２に線１２４を介してデータが上ったりそれから戻ったりする。どのユニットを使用するかはオペレーション・モード（多重化モードまたは逆多重化モード）による。留意点を挙げると、ＴＵＧ−２／ＴＵＧ−３／ＶＣ−４マッパ１２２はＴＵＧ−２マッパ、ＴＵＧ−３マッパ、およびＶＣ−４マッパに分離することもできる。同様に、ここで述べる装置の他の部分は１つの機能ユニットに合体させることができる。機能独自の観点からは、装置全体を単一の集積回路を用いて実装するのが望ましい。ＴＵ−１１フレーマ１２０とＴＵＧ−２／ＴＵＧ−３／ＶＣ−４マッパ１２２は伝送すべきデータ・ストリームに制御データを加えるという点で、制御データ挿入ユニットとして機能している。

次のレベルでは、ＴＵＧ−２／ＴＵＧ−３／ＶＣ−４マッパ１２２が出力するデータは接続１２８を通じてＳＴＭ−１フレーマ１２６に供給される。ＳＴＭ−１フレーマ１２６から、データ・ストリームは上記共用媒体（図示せず）に到達し、ポートが受信したデータの送信または逆の用に供される。共用媒体はたとえば光ファイバである。したがって、図３に係る装置は８４個のＴ１（ＳＯＮＥＴ標準、１．５Ｍｂ／ｓ）チャネルまたは６３個のＥ１（ＳＤＨ標準、２Ｍｂ／ｓ）チャネルを合体させて単一のＶＣ−４コンテナにし、最終的にはＳＴＭ−１（ＯＣ−３）フレームにする。

ポート・アドレッシング・ユニット１１２はデータを送受するために、読み取りモードまたは書き込みモードでポート１０２〜１０８に１つずつアクセスする。ポートをアクセスする順序はランダムでかまわない。しかし、逆多重化モード時の出力ポートとして多重化モード時の入力ポートと同一のポートを割り当てるのが望ましい場合には、様々なチャネルを多重化する順序と逆多重化の順序とを同一にする必要がある。また、１つのチャネルがあるポートから別のポートへ方向付けられている場合には、多重化モード時のアクセス・ポートの順序と逆多重化モード時のアクセス・ポートの順序をそれぞれ異ならせる必要がある。

ＳＤＨ／ＳＯＮＥＴ標準に従うＳＴＭ−１〜ＳＴＭ−６４（ＯＣ−３〜ＯＣ−１９２）フレーマとともに本発明に係る装置を使用すると、ＳＴＭ−６４（ＯＣ−１９２）はディジタル相互接続および全チャネル間における加算／除去（add/drop）多重化を含むＴ１レベルに下るチャネル化を処理することが可能になる。マッパはデータ多重化アーキテクチャまたはコンテキスト・スイッチング・アーキテクチャを用いて実装するのが有利である。

マッパのデータ・パス幅は１バイトに設定してある。ＶＣ−１１／ＶＣ−１２フレーミング用のユニットおよびＴＵ−１１／ＴＵ−１２処理用のユニットはデータ多重化アーキテクチャまたはコンテキスト・スイッチング・アーキテクチャで設計されている。したがって、これらのユニットはあるクロック・サイクルで単一のＴ１／Ｅ１チャネルからの１バイトを処理し、次のクロック・サイクルで別のＴ１／Ｅ１チャネルからの対応する１バイトを処理する。チャネル当たりの対応するパラメータはメモリ・ブロック１１６に格納する。システム・クロックは１バイトのデータ・パス幅につきＳＴＭ−１速度で刻時している。ＴＵＧ−２／ＴＵＧ−３マッパ・ユニットはこれら８４個のＴＵ−１１フレームまたは６３個のＴＵ−１２フレームを２１個のＴＵＧ−２フレームにマップし、それらを３個のＴＵＧ−３フレームにマップし、それらを最終的にＶＣ−４コンテナのペイロードである単一のデータ・ストリームにマップする。ＶＣ−４フレーマはこのデータ・ストリームを単一のＶＣ−４コンテナにマップし、ＳＴＭ−１フレーマはこれをＡＵ−４ユニットにマップし、最終的にＳＴＭ−１フレームにマップする。逆方向はそれ相応に行う。しかし、ＶＣ−４フレーマ・ユニットおよびＳＴＭ−１フレーマ・ユニットの設計はデータ多重化アーキテクチャでもないしコンテキスト・スイッチング・アーキテクチャでもない。

ＴＵ−１１／ＴＵ−１２レベルとＡＵ−４レベルの２地点でポインタ処理が必要である。ＴＵ−１１／ＴＵ−１２レベルではクロック速度の適合がすでに解決済みであり、ＶＣ−４／ＳＴＭ−１ユニットはＴＵ−１１／ＴＵ−１２ユニットと同一のクロックで動作しているから、ＡＵ−４レベルにおけるポインタの生成は省略することができる。しかし、ＶＣ−１１／ＶＣ−１２が受信するＳＴＭ−１フレームは別のマッパによって異なる方法で生成されたものであるかもしれないから、ポインタの解釈は必要である。

マッパはＶＣ−４コンテナ用のインタフェースに加えＳＴＭ−１（ＯＣ−３）線インタフェースを直接に備えている必要がある。ＶＣ−４インタフェースによって、計画済みのＳＴＭ−１〜ＳＴＭ−６４（ＯＣ−３〜ＯＣ−１９２）フレーマを用いた双方向のＶＣ−４コンテナの交換が可能になり、それによりＴ１／Ｅ１チャネルのＯＣ−１９２フレームへのマッピングが可能になり、さらにＴ１レベルに下るすべてのチャネル間のディジタル相互接続が可能になる。

以下、Ｔ１／Ｅ１からＳＴＭ−１への変換を説明する。８４個のＴ１ポートまたは６３個のＥ１ポートを実現する２つの方法がある。１つの方法はチップ上に８４個または６３個のＰＬＬ（Phase Locked Loop)を備えるものである。各ポートで簡単なシリアル・データを受信し各ポートでクロック／データを回復する、あるいは、各ポートがＩ／Ｏモジュールからシリアル・データに加え回復済みのクロックを受信する。チップ上に６３個のＰＬＬを備える方法は上述したスタドラーらが著した文献に記載されている。そこには、あるアーキテクチャによる６３個のＥ１チャネルを６３個の並列ＶＣ−１２処理ユニットおよびＴＵ−１２処理ユニットならびにすべてのオーバーヘッド・バイト処理を扱う特定の組み込み型スタック・マイクロプロセッサを用いて処理する対応するチップが記載されている。

各ポートは入来するデータのうちの少なくとも２バイトをバッファするために小さなＦＩＦＯを必要とする。しかし、ポインタ生成用のバッファリングもこのバッファで行えるように、このバッファを大きくするほうがよい。この場合、このバッファより上位のユニットをすべてＳＴＭ−１システム・クロックを用いて動作させることができ、周波数の適合はこのバッファ・ユニット内で行う。そして、ＶＣ−１ ＰＯＨバイトおよびＳＴＭ−１ ＳＯＨバイト（ならびに固定スタッフ・バイト）をデータ・ストリームに含めることは、オーバーヘッド・バイトを挿入する必要のあるときは常にこのバッファからデータ・バイトを読み取らないクロック・サイクルを用いて行うことができる。そして、オーバーヘッド・バイトはデータ・シーケンス中のこれら空（から）のスペースに書き込む。これが可能なのは、システム全体が単一のクロックで動作しており、クロック速度の適合はポート・バッファで行っている、すなわちすべてのオーバーヘッド・バイトの位置が予め知られているからである。

第２段階では、ポート・アドレッシング装置が所定のシーケンスにおいて各ポート・バッファから１バイトのデータを読み取る。ＶＣ−１１／ＶＣ−１２レベルのディジタル相互接続機能は、このシーケンスを変えること、したがって最終ＶＣ−４中のＶＣ−１１／ＶＣ−１２の位置を変えることにより達成する。

第３に、ポート・アドレッシング装置の後に、データ・パスの各８ビット部が対応するＴ１／Ｅ１チャネルの真正の１バイトであることを保証するフレーム・バイト整列ユニットを設ける。

第４段階では、ＶＣ−１１／ＶＣ−１２オーバーヘッド・プロセッサ・ユニットにおいて、ポートごとに必要なＶＣ−１オーバーヘッド・バイト（Ｖ５、Ｊ２、Ｚ６、Ｚ７）をデータ・ストリーム中に含める。ＶＣ−１２はＶＣ−１ ＰＯＨプラス１０２３個のデータ・ビット、６個の位置合わせ制御ビット、２個の位置合わせ機会ビット、８個のオーバーヘッド通信チャネル・ビット、固定スタッフ・ビット、および将来のオーバーヘッド通信目的用に予約されたビットから成る。ＶＣ−１１はＶＣ−１ ＰＯＨプラス７７１個のデータ・ビット、６個の位置合わせ制御ビット、２個の位置合わせ機会ビット、８個のオーバーヘッド通信チャネル・ビット、固定スタッフ・ビット、および将来のオーバーヘッド通信目的用に予約されたビットから成る。Ｔ１／Ｅ１データは非同期モード、ビット同期モード、およびバイト同期モードでＶＣ−１１／ＶＣ−１２中にマップすることができる。

第５段階。ＴＵ−１１／ＴＵ−１２ユニットは受信線速度でバッファを充填することに起因してポインタの生成を引き起こす。これは対応するポート・バッファからシステム・クロック速度でデータを抽出することに対比される。ＴＵ−１１／ＴＵ−１２ポインタはＶＣ−１ ＰＯＨのＶ５バイトを指示している。Ｖ５バイトはマルチフレームの第１バイトである。

続いて、ＴＵＧ−２／ＴＵＧ−３／ＶＣ−４マッパは入来するバイト・データ・ストリームを１個のＶＣ−４コンテナにマップする。１個のＶＣ−４コンテナは３個のＴＵＧ−３フレームを含む。１個のＴＵＧ−３フレームは７個のＴＵＧ−２フレームを含む。１個のＴＵＧ−２フレームは４個のＴＵ−１１ユニットまたは３個のＴＵ−１２ユニットを含む。ＴＵＧ−３は９行８６列構造をしている。そして、３個のＴＵＧ−３を９行２６１列のＶＣ−４にマップする。各列は次に示すシーケンスから成る。
１．ＶＣ−４ ＰＯＨ
２．固定スタッフ
３．固定スタッフ
４．第１ＴＵＧ−３の第１列
５．第２ＴＵＧ−３の第１列
６．第３ＴＵＧ−３の第１列
７．第１ＴＵＧ−３の第２列
８．第２ＴＵＧ−３の第２列
・・・
２５９．第１ＴＵＧ−３の第８６列
２６０．第２ＴＵＧ−３の第８６列
２６１．第３ＴＵＧ−３の第８６列

各ＴＵＧ−３は固定スタッフから成る２列で始まり、それが含む７個のＴＵＧ−２から成るバイト・インターリーブした列が続く。各ＴＵＧ−２は４個のバイト・インターリーブしたＴＵ−１１または３個のバイト・インターリーブしたＴＵ−１２から成り、余分の固定スタッフやオーバーヘッド・バイトを含まない。合計で、ＶＣ−４の２６１列は特定のＴＵ−１１／ＴＵ−１２から成る対応する列、固定スタッフ、またはＶＣ−４ ＰＯＨに正確に対応している。したがって、各ポートのＦＩＦＯバッファから１バイト構成のワード群を読み取り、必要なオーバーヘッドと固定スタッフ・バイトを充填すると、データ・パス中に余分のバッファを必要とすることなく正確なＶＣ−４が得られる。原則として、これは最上位のＳＴＭ−１フレームにさえ拡張することができる。しかし、ＶＣ−４をＯＣ−３〜ＯＣ−１９２フレーマに送る可能性を残し、ＳＴＭ−１フレームを直ちに完了させない方が望ましいから、ＳＴＭ−１フレーマ・ユニットはＴＵＧ−２／ＴＵＧ−３／ＶＣ−４マッパから分離しておき、両ユニットの間にバッファを設ける。

最後に、ＳＴＭ−１フレーマはオーバーヘッド・バイトを含めることにより、ＶＣ−４からＳＴＭ−１フレームを生成する。すべての周波数適合はＴＵ−１１／ＴＵ−１２レベルですでになされているから、ここではポインタの生成は必要としない。したがって、ＡＵ−４ポインタ値はゼロに固定されることになる。

以下、ＳＴＭ−１からＴ１／Ｅ１への手順を説明する。まず、ＳＴＭ−１フレーマはＡＵ−４ポインタ解釈とセクション・オーバーヘッド・バイト処理を行う必要がある。

第２段階では、ＶＣ−４／ＴＵＧ−３／ＴＵＧ−２フレーマがＶＣ−４をＳＴＭ−１フレーマから、あるいはＯＣ−３〜ＯＣ−１９２フレーマへの外部インタフェースを通じて直接に受信する。上記フレーマはＶＣ−４ ＰＯＨを処理したのち、すべてのＴＵ−１１／ＴＵ−１２オーバーヘッド・バイトとデータ・バイトをＴＵ−１１／ＴＵ−１２ユニットに転送する。固定スタッフ・バイトとＶＣ−４ ＰＯＨバイトは転送しない。

第３に、ＴＵ−１１／ＴＵ−１２ユニットはＴＵ−１１／ＴＵ−１２ポインタ値を解釈し、そのデータをＶＣ−１１／ＶＣ−１２フレーマ・ユニットに転送する。

第４段階では、ＶＣ−１１／ＶＣ−１２フレーマ・ユニットはすべてのＶＣ−１１／ＶＣ−１２オーバーヘッド・バイトを処理したのちそのデータを、オーバーヘッド・バイト／ビットおよび固定スタッフ・バイト／ビットを除いてポート・アドレッシング・ユニットに転送する。

最後に、ポート・アドレッシング・ユニットは上記データを対応する出力ポート・バッファに送る。

ＶＣ−４中のＴＵ−１２の配置はＩＴＵ−Ｔ標準勧告Ｇ．７０７の図７〜図１０に記載されている。ＴＵ−１１の配置も同じ標準文書の図７〜図１１に記載されている。ＶＣ−４コンテナのタイム・スロットと対応するＴＵ−１１／ＴＵ−１２との間には明白な相関がある。ＫをＴＵＧ−３の番号（１〜３）、ＬをＴＵＧ−２の番号（１〜７）、そしてＭをＴＵ−１２の番号（１〜３）またはＴＵ−１１の番号（１〜４）とすると、ＴＵ−１２（Ｋ、Ｌ、Ｍ）が占めるＶＣ−４の列（１〜２６１）は次に示すようになる。
１０＋（Ｋ−１）＋３＊（Ｌ−１）＋２１＊（Ｍ−１）＋６３＊（ｘ−１）（ただしｘ＝１〜４）
また、ＴＵ−１１（Ｋ、Ｌ、Ｍ）が占めるＶＣ−４の列（１〜２６１）は次に示すようになる。
１０＋（Ｋ−１）＋３＊（Ｌ−１）＋２１＊（Ｍ−１）＋８４＊（ｘ−１）（ただしｘ＝１〜３）

１．ＶＣ−４ ＰＯＨ
２．固定スタッフ−ＶＣ−４
３．固定スタッフ−ＶＣ−４
４．固定スタッフ−第１ＴＵＧ−３
５．固定スタッフ−第２ＴＵＧ−３
６．固定スタッフ−第３ＴＵＧ−３
７．固定スタッフ−第１ＴＵＧ−３
８．固定スタッフ−第２ＴＵＧ−３
９．固定スタッフ−第３ＴＵＧ−３
１０．１．ＴＵ−１１の１．列
１１．１．ＴＵ−１１の２．列
１２．１．ＴＵ−１１の３．列
１３．１．ＴＵ−１１の４．列
・・・
・・・
９３．８４．ＴＵ−１１の１．列
９４．１．ＴＵ−１１の２．列
・・・
・・・
２５９．８２．ＴＵ−１１の３．列
２６０．８３．ＴＵ−１１の３．列
２６１．８４．ＴＵ−１１の３．列

そして、ＴＵ−１１とＴＵＧ−３およびＴＵＧ−２との相関は少し複雑であるが、実際には無関係である。その関係は次に示すようになる。
1. TUG-3 - 1. TUG-2 : 1. TU-11, 22. TU-11, 43. TU-11. 64. TU-11
1. TUG-3 - 2. TUG-2 : 4. TU-11, 25. TU-11, 46. TU-11. 67. TU-11
1. TUG-3 - 3. TUG-2 : 7. TU-11, 28. TU-11, 49. TU-11. 70. TU-11
1. TUG-3 - 4. TUG-2 : 10. TU-11, 31. TU-11, 52. TU-11. 73. TU-11
1. TUG-3 - 5. TUG-2 : 13. TU-11, 34. TU-11, 55. TU-11. 76. TU-11
1. TUG-3 - 6. TUG-2 : 16. TU-11, 37. TU-11, 58. TU-11. 79. TU-11
1. TUG-3 - 7. TUG-2 : 19. TU-11, 40. TU-11, 61. TU-11. 82. TU-11
1. TUG-3 - 1. TUG-2 : 2. TU-11, 23. TU-11, 44. TU-11. 65. TU-11
1. TUG-3 - 2. TUG-2 : 5. TU-11, 26. TU-11, 47. TU-11. 68. TU-11
1. TUG-3 - 3. TUG-2 : 8. TU-11, 29. TU-11, 50. TU-11. 71. TU-11
1. TUG-3 - 4. TUG-2 : 11. TU-11, 32. TU-11, 53. TU-11. 74. TU-11
1. TUG-3 - 5. TUG-2 : 14. TU-11, 35. TU-11, 56. TU-11. 77. TU-11
1. TUG-3 - 6. TUG-2 : 17. TU-11, 38. TU-11, 59. TU-11. 80. TU-11
1. TUG-3 - 7. TUG-2 : 20. TU-11, 41. TU-11, 62. TU-11. 83. TU-11
1. TUG-3 - 1. TUG-2 : 3. TU-11, 24. TU-11, 45. TU-11. 66. TU-11
1. TUG-3 - 2. TUG-2 : 6. TU-11, 27. TU-11, 48. TU-11. 69. TU-11
1. TUG-3 - 3. TUG-2 : 9. TU-11, 30. TU-11, 51. TU-11. 72. TU-11
1. TUG-3 - 4. TUG-2 : 12. TU-11, 33. TU-11, 54. TU-11. 75. TU-11
1. TUG-3 - 5. TUG-2 : 15. TU-11, 36. TU-11, 57. TU-11. 78. TU-11
1. TUG-3 - 6. TUG-2 : 18. TU-11, 39. TU-11, 60. TU-11. 81. TU-11
1. TUG-3 - 7. TUG-2 : 21. TU-11, 42. TU-11, 63. TU-11. 84. TU-11

対応する関係は８４個のＴＵ−１１の代わりに６３個のＴＵ−１２の場合にも成立する。

ＳＴＭ−Ｎ信号に至るＳＤＨ信号ハイアラキの概要を示す図である。 標準規定による、ＶＣ−４コンテナを備えたＴＭ−１信号を示す図である。 本発明に係る、共用媒体上で伝送するために第１のデータ伝送速度を有する少なくとも２つのデータ信号を合体させて第１のデータ伝送速度よりも高速の第２のデータ伝送速度を有する単一のデータ・ストリームを形成する装置を複数のＴ１／Ｅ１から単一のＳＴＭ−１マッパに至る形で示す図である。

符号の説明

１００ 装置
１０２ ポート
１０４ ポート
１０６ ポート
１０８ ポート
１１０ データ・バス
１１２ ポート・アドレッシング・ユニット
１１４ データ・リンク
１１６ メモリ・ブロック
１１８ 線
１２０ ＴＵ−１１フレーマ
１２２ ＴＵＧ−２／ＴＵＧ−３／ＶＣ−４マッパ
１２４ 線
１２６ ＳＴＭ−１フレーマ
１２８ 接続

Claims (12)

1. 共用媒体上で伝送するために第１のデータ伝送速度を有するＭ個（ただし、Ｍは２より大きい正の整数）のデータ信号を合体させて第１のデータ伝送速度よりもＭ倍高速の第２のデータ伝送速度を有する単一のデータ・ストリームを形成するデータ伝送装置（１００）であって、
   （ａ）前記少なくとも２つのデータ信号を受信する少なくとも１つのポート（１０２〜１０８）と、
   （ｂ）前記ポート（１０２〜１０８）に接続されたデータ・バス（１１０）と、
   （ｃ）前記データ・バス（１１０）に接続され、前記ポート（１０２〜１０８）が受信したデータ信号からデータを抽出するとともに、当該抽出したデータを前記共用媒体上で伝送すべき前記単一のデータ・ストリーム中の所定の位置に配置するように構成されている、１つのポート・アドレッシング・ユニット（１１２）と、
   （ｄ）前記ポート・アドレッシング・ユニット（１１２）に接続され、前記単一のデータ・ストリーム中に制御データを配置する少なくとも１つの制御データ挿入ユニット（１２０）とを備え、
   前記データ・バス（１１０）、前記ポート・アドレッシング・ユニット（１１２）および前記制御データ挿入ユニット（１２０）が、少なくとも１バイトの固定幅を有する単一のデータ・パスを構成し、前記ポート・アドレッシング・ユニット（１１２）および前記制御データ挿入ユニット（１２０）が、データの前記抽出、抽出したデータの前記配置、および制御データの前記配置を、前記データ伝送装置のすべての部分を駆動し且つ前記第２のデータ伝送速度に対して十分なクロック速度を有する同一のシステム・クロックに基づいて、各クロック・サイクルごと、各ポートごとに実行するように構成されていることを特徴とするデータ伝送装置。
2. 前記制御データ挿入ユニット（１２０）が、前記単一のデータ・ストリーム中に配置された前記データから前記制御データを部分的に抽出するように構成されている、請求項１に記載のデータ伝送装置。
3. 前記制御データ挿入ユニット（１２０）が、前記抽出したデータを前記単一のデータ・ストリーム中にＳＯＮＥＴやＳＤＨのような所定の伝送プロトコルに従って配置するように構成されている、請求項１に記載のデータ伝送装置。
4. 前記ポート・アドレッシング・ユニット（１１２）が、前記抽出したデータを前記単一のデータ・ストリーム中にＳＯＮＥＴやＳＤＨのような所定の伝送プロトコルに従って配置するように構成されている、請求項１に記載のデータ伝送装置。
5. 前記少なくとも１つのポートが受信したデータをバッファリングする少なくとも１つのバッファをさらに備えた、請求項１に記載のデータ伝送装置。
6. 前記少なくとも１つのバッファがＦＩＦＯで形成されている、請求項５に記載のデータ伝送装置。
7. 前記バッファが、ＳＯＮＥＴやＳＤＨのような所定の伝送プロトコルに従ってポインタを生成するために使用されるように構成されている、請求項５に記載のデータ伝送装置。
8. 前記ポート・アドレッシング・ユニット（１１２）が、前記少なくとも１つのポートから所定の順序でデータを抽出するように構成されている、請求項１に記載のデータ伝送装置。
9. 前記制御データ挿入ユニット（１２０）が、ＴＵ−１１フレーミング・ユニットまたはＴＵ−１２フレーミング・ユニットで形成されている、請求項１に記載のデータ伝送装置。
10. 前記単一のデータ・ストリームを１個のＶＣ−４コンテナにマップするＴＵＧ−２／ＴＵＧ−３／ＶＣ−４マッピング・ユニット（１２２）をさらに備えた、請求項９に記載のデータ伝送装置。
11. ＶＣ−４データ・ストリームを出力する出力ポートをさらに備えた、請求項１０に記載のデータ伝送装置。
12. 個々のデータ・フレームを生成するＳＴＭ−Ｎフレーミング・ユニット（１２６）をさらに備えた、請求項１０に記載のデータ伝送装置。

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