KR100205014B1

KR100205014B1 - 동기식 다중화 구조에서 브이씨-11와 티유지-2의 통합기능 실현장치

Info

Publication number: KR100205014B1
Application number: KR1019960039264A
Authority: KR
Inventors: 이행우; 신희천; 여순일; 박성모; 곽명신
Original assignee: 이계철; 한국전기통신공사; 정선종; 한국전자통신연구원
Priority date: 1996-09-11
Filing date: 1996-09-11
Publication date: 1999-06-15
Also published as: KR19980020690A

Abstract

본 발명은 동기식 다중화 구조에서 DS-1의 망 신호와 TUG-2의 시스템 신호를 동기시켜 송수신하기 위한 VC-11 와 TUG-2의 통합기능 실현장치에 관한 것으로서, 종래 기술에서 관련 회로가 복잡해지고, 칩의 면적이 많이 소요되었던 문제점을 해결하기 위해, 본 발명은 송신부 및 수신부에 각각 1개의 FIFO 버퍼만을 사용하여 망과 시스템간의 데이터를 변환하기 위해 그 송신 FIFO 버퍼의 입력이 1.544Mbps DS-1신호이고, 출력은 경로 오버헤드 및 포인터의 공간을 포함하고 있는 1.728Mbps TU-11 프레임이며, 그 수신 FIFO 버퍼의 입력이 경로 오버헤드 및 포인터가 제거된 1.728Mbps TU-11신호이고, 출력은 1.544Mbps Ds-1신호가 된다.

이와같은 송수신 FIFO 버퍼는 각각 읽기클럭 발생부와 쓰기클럭 발생부에서 발생된 클럭에 따라 데이터가 입출력된다.

이러한 본 발명은 회로를 간단하게 하고, 칩의 면적도 감소할 수가 있는 것이다.

Description

동기식 다중화 구조에서 VC-11와 TUG-2의 통합기능 실현장치(DEVICE FOR IMPLEMENTING THE FUNCTION OF THE VC-11 AND TUG-2 IN THE SDH)

제1도는 동기식 다중화 구조이다.

제2도는 본 발명의 실시예에 따른 VC-11 및 TUG-2의 블록 구성도.

제3도는 본 발명에서 DS-1 신호를 VC-11신호로 매핑한 상태도.

제4도는 본 발명에서 VC-11 신호를 TU-11신호로 정렬한 상태도.

제5도는 본 발명에서 TU-11신호를 TUG-2신호로 다중화한 상태도.

제6도는 저위 경로 오버헤드의 구성도.

제7도는 포인터의 구성도.

* 도면의 주요부분에 대한 부호의 설명

100 : 송신부 110 : B8ZS 복호기

120 : 송신 FIFO 버퍼 121 : 송신 FIFO 쓰기클럭 발생부

122 : 송신 FIFO 읽기클럭 발생부

130 : 비트 스터핑(hit stuffing) 제어회로

140∼143 : TU-11 프레임 형성부 150 : 오버헤드 생성부

160 : 포인터 생성부 170 : TUG-2 다중화부(4 : 1)

180 : 송신클럭 생성부 200 : 수신부

210 : 루프백 제어회로

220 : TUG-2 역다중화부(1 : 4)

230∼233 : TU-11 프레임 해체부 240 : 오버헤드 처리부

250 : 포인터 처리부 260 : 수신 FIFO 버퍼

261 : 수신 FIFO 쓰기클럭 발생부

262 : 수신 FIFO 읽기클럭 발생부

270 : 수신클럭 생성부 280 : 클럭비교부

290 : 비트 리킹(Bit Leaking) 처리부 295 : B8ZS 부호기

본 발명은 동기식 디지털 계위(SDH : Synchronous Digital Hierarchy)에 대한 ITU-T의 권고안을 수용하는 동기식 다중화 구조에서 VC(Virtual Container)-11 및 TUG(Tributary Unit Group)-2의 통합기능을 실현하는 장치에 관한 것으로서, 보다 구체적으로는 송신 및 수신 데이터 버퍼를 각각 1개씩 송신부 및 수신부 회로에 사용함으로써 회로를 보다 간단하게 하고 칩의 면적을 감소하기 위한 장치에 관한 것이다.

동기식 디지털 계위(SDH : Synchronous Digital Hierarchy)는 여러계위의 유료부하 신호들을 다중화하고 적절히 처리하여 통신망을 통해서 전송할 수 있도록 표준화한 새로운 디지털 전송구조의 계위적인 집합이다.

동기식 다중화 구조를 사용하면 다중화 및 역다중화가 간단하고, 저속 계위신호에 대한 접근이 용이하며, 운용 및 유지보수 기능을 향상시킬 수 있고, 또한 장래 광대역으로의 확장이 수월해진다.

ITU-T는 이러한 동기식 디지털 계위에 대한 권고안으로서 G.707, G.708, G.709 및 G.783, G.784 등을 발표한 바 있다.

동기식 디지털 계위 시스템은 미국의 SONET(Synchronous Optical NETwork) 시스템을 근간으로 하여 현재 155.520Mbps의 STM-1신호, 622.080Mbps의 STM-4 신호 및 2.488320Gbps의 STM-16 신호 등이 ITU-T에 의해 표준으로 채택되었으며, 북미식과 유럽식의 각 계위신호들이 다중화되어 이 시스템에 삽입,전송된다.

VC-11회로는 북미방식의 DS-1신호를 VC-11 데이터로 재구성하며, TUG-2 회로는 VC-11 데이터를 4개 다중화하여 상위 계층으로 보낸다.

이때, 일반적으로는 경로 오버헤드를 삽입하여 VC-11을 구성하는 부분과 포인터를 삽입하여 TU(Tributary Unit)-11을 구성하는 부분의 2지점에 FIFO(First-In-First-Out)를 사용하였기 때문에 송신부 및 수신부 회로가 복잡해지고, 칩의 면적도 많이 차지하게 되는 문제점이 있었다.

그 예를 들면, 선행 논문「Michael J. Klein Raiph Urbansky, Network Synchronization - A Challenge for SDH/SONET ?, IEEE Commum. Mag., vol31, no.9, September 1993, p42-50.」는 동기식 디지털계위(SDH) 시스템에서 망 동기를 위한 구조를 제안한 것이다.

이 제안된 구조는 SDH시스템에서 TU와 TU간의 망 동기를 이루기 위한 구조로서, 탄성 버퍼가 2개나 사용되고 다른 부가 회로가 추가되어야 하는 등 비경제적인 문제점이 있다.

또 다른 선행특허로서, 「Philips, Ubertragungssystem fur die digiale Synchron-Hierarchie, European Patent, PN : EP 0 503 732 A2」는 유럽식 디지털 전송 데이터를 다중화하는 SDH 시스템에서 망을 동기시키기 위한 구조에 대해 제안한 것이다.

이 제안된 구조는 버퍼 메모리를 1개만 사용하여 유럽식 전송속도인 DS-nE 신호를 SDH시스템으로 다중화할 때의 동기구조에 대한 것이다.

이에따라 안출된 본 발명의 목적은 동기식 다중화 장치와 관련된 ITU-T의 권고안을 수용하는 동기식 디지털 계위에서 VC-11와 TUG-2의 통합기능을 구현하는 장치를 제공하여 보다 간단하게 구현되고, 칩 면적이 감소되도록 하는데 있다.

그리고 본 발명은 미국식 전송속도인 DS-1신호를 SDH시스템의 TUG-2로 다중화할 때의 동기 구조로서, DS-1과 TU-11간을 동기시키기 위한 것이다.

상기 목적을 달성하기 위한 본 발명은, 동기식 다중화 구조에서 DS-1의 망신호와 TUG-2의 시스템 신호를 동기시켜 송신하기 위한 VC-11와 TUG-2의 통합 기능 실현장치에 있어서, B8ZS 부호로 코딩되어 입력된 1.544Mbps DS-1의 망 송신신호를 디코딩하여 망 데이터로 변환하는 B8ZS복호기와, 복호기에서 디코딩된 망 데이터를 송신 FIFO 버퍼에 쓰기 위한 클럭을 발생하는 송신신호 쓰기 클럭 발생부와, 상기 송신 FIFO 버퍼에 저장되어 있는 망 데이터를 읽기 위한 클럭을 발생하는 송신신호 읽기 클럭 발생부와, 읽기클럭에 동기되어 복호기에서 디코딩된 DS-1의 망 데이터를 기록하고, 쓰기클럭에 동기되어 경로 오버헤드 및 포인터의 공간을 포함하고 있는 1.728Mbps TU-11 프레임 구조로 DS-1의 망 데이터를 출력하는 송신 FIFO 버퍼와, 송신 FIFO 버퍼에 대한 쓰기와 읽기 클럭간의 차이를 일정하게 유지시키는 제어신호를 출력하는 비트 스터핑 제어회로와, 읽기와 쓰기클럭들간에 1byte차이가 발생할 때 포인터 조정신호에 의해 포인터 값을 조정하여 1byte의 데이터를 더 보내거나 덜 보내는 포인터 생성부와, 송신 FIFO버퍼에서 출력된 DS-1의 망 데이터, 오버헤드 생성부에서 생성된 저위경로 오버헤드, 그리고 포인터 생성부에서 생성된 포인터 값을 받아 들여 TU-11 프레임을 형성하는 TU-11 프레임 형성부와, 6.912MHz 송신클럭으로부터 FIFO버퍼의 송신 데이터 읽기에 필요한 클럭을 송신 데이터 읽기클럭 발생부에 제공하고, 2KHz 프레임 송신 클럭을 생성하는 송신클럭 생성부와, TU-11 프레임 형성부와 외부의 3개의 TU-11 프레임 형성부에서 형성된 TU-11 프레임 데이터를 다중화하여 6.912Mbps의 속도로 송신하는 TUG-2 다중화부로 구성된 것을 특징으로 한다.

또한 본 발명의 다른 특징은, 동기식 다중화 구조에서 DS-1의 망 신호와 TUG-2의 시스템 신호를 동기시켜 수신하기 위한 VC-11과 TUG-2의 통합 기능 실현장치에 있어서, 정상모드에서 6.912Mbps 수신 데이터를 받아들이고, 테스트 모드에서는 송신 데이터를 궤환시켜 송수신 데이터의 동일여부를 확인하는 루프백 제어회로와, 루프백 제어회로를 통해 다중화 되어 유입되는 TUG-2의 시스템 프레임 데이터를 4개의 독립된 데이터로 역다중화하는 TUG-2 역다중화부와, 역다중화된 4개의 데이터에 대하여 각각 프레임을 해체하여 경로 오버헤드 및 포인터가 제거된 TU-11신호, 경로 오버헤드 및 포인터 값을 추출해내는 4개의 TU-11 프레임 해체부와, 하나의 TU-11 프레임 해체부에서 추출해낸 경로 오버헤드를 해석하여 각각의 고유 기능을 수행하는 경로 오버헤드 처리부와, 하나의 TU-11 프레임 해체부에서 추출해낸 포인터 값을 해석하고 그 상태를 판단한 결과에 따라 제어신호를 출력하는 포인터 처리부와, 외부에서 6.912MHz 수신클럭과 2KHz 수신 프레임 클럭을 이용하여 수신부의 동작에 필요한 여러 가지 클럭을 생성하는 수신클럭 생성부와, 수신클럭 생성부에서 생성된 클럭을 받아 오버헤드 처리부와 포인터 처리부의 제어신호에 따라 상기 하나의 TU-11 프레임 해체부에서 추출해낸 경로 오버헤드 및 포인터가 제거된1.728Mbps TU-11의 시스템 데이터를 쓰기 위한 클럭을 발생하는 수신 데이터 쓰기클럭 발생부와, 비트 리킹 처리된 클럭을 4분주시켜 구한 클럭으로부터 데이터를 읽기 휘한 클럭을 발생하는 수신 데이터 읽기클럭 발생부와, 쓰기클럭과 읽기클럭을 비교하여 클럭차가 일정하도록 유지시키고, 클럭차가 발생할 때 비트 리킹 요구신호를 출력하는 클럭비교부와, 클럭비교부로부터 출력된 비트 리킹 요구신호에 의해 6.912MHz 입력 클럭에 대해 비트 리킹처리한 클럭을 4분주하여 출력하는 비트 리킹 처리부와, 하나의 TU-11프레임 해체부에서 추출된 경로 오버헤드 및 포인터가 제거된 TU-11 데이터가 상기 쓰기클럭에 동기되어 수신 FIFO버퍼에 저장되고, 그 저장된 TU-11 데이터를 상기 읽기클럭에 동기시켜 DS-1 데이터로 변환하여 출력하는 수신 FIFO 버퍼와, 수신 FIFO 버퍼에서 출력된 DS-1 데이터를 B8ZS 부호로 코딩한 다음 1.544Mbps DS-1신호로 전송하는 B8ZS 부호기로 구성된 것이다.

위에서 언급된 읽기클럭과 쓰기클럭은 송수신 FIFO 버퍼의 용량에 따라 가변시킬 수가 있다.

그리고 본 발명의 VC-11과 TUG-2의 통합 기능 실현장치를 이용하여 ASIC 개발시 많은 활용범위를 가질 수 있는 것이다.

이하, 본 발명의 바람직한 실시예를 첨부된 도면에 의거하여 상세히 설명한다.

본 발명은 동기식 디지털 계위에 대한 ITU-T 권고안에 준하여 DS-1신호인 1.544Mbps 데이터를 다중화하여 TUG-2 프레임을 구성하는 장치로서, 송신 및 수신부에 각각 1개씩의 버퍼만을 사용하여 DS-1의 망신호와 TUG-2의 시스템 신호간 데이터 구성 및 속도의 차이를 변환하여 주는 것이다.

또한, 6.912Mbps 속도의 TUG-2 신호는 제5도와 같이 125㎲의 한 프레임당 108bytes 로서 27bytes의 TU-11을 byte 단위로 인터리빙(interleaving)하여 4개(A,B,C,D)로 다중화한 구조이다.

제1도는 동기식 다중화 구조에서 VC-11 및 TUG-2의 기능을 실현하기 위한 본 발명의 장치가 연결된 블록 구성도이다.

제1도에서 본 발명에 관련된 VC-1회로는 북미방식의 DS-1신호를 제3도의 VC-11로 데이터를 재구성하며, TUG-2회로에서는 VC-11 데이터를 4 : 1로 다중화하여 SDH의 하위 계층에서 상위 계층으로 전송한다.

이하, 본 발명의 VC-11 및 TUG-2의 기능을 실현하기 위한 장치에 대한 구성 및 동작을 제2도 내지 제7도를 참조하여 설명한다.

제2도를 참조하여 그 구성을 살펴보면, 크게 DS-1의 망 신호를 한 개의 송신 FIFO 버퍼(120)를 사용하여 TUG-2의 시스템 신호로 변환하여 전송하는 송신부(100)와, 상기 송신부(100)에서 전송된 TUG-2의 시스템 신호를 한 개의 수신 FIFO 버퍼(260)를 사용하여 DS-1의 망 신호로 변화하여 전송하는 수신부(200)로 구성된 것이다.

구체적으로, 송신부(100)는 1.544Mbps 속도의 DS-1의 망 송신신호를 입력으로 받아 한 개의 송신 FIFO 버퍼(120)를 사용하여 경로 오버헤드 및 포인터의 공간을 포함하고 있는 1.728Mbps 속도의 TU-11프레임을 출력한다.

그리고 수신부(200)는 상기 경로 오버헤드 및 포인터가 제거된 1.728Mbps TU-11의 시스템 신호를 한 개의 수신 FIFO 버퍼(260)를 사용하여 1.544Mbps속도의 DS-1의 망 신호로 출력한다.

이때 수신부(200)의 BL(Bit Leaking) 처리부(290)는 망과 시스템간의 클럭차를 조정하는 기능으로서, 이는 클럭 비교부(280)에서 쓰기와 읽기 클럭이 비교되어 그 클럭 차에 대한 제어신호가 출력되면 DS-1의 망으로부터 입력되는 6.912MHz 클럭에 대하여 비트 리킹 처리를 수행한 다음 4분주하여 수신 FIFO 읽기 클럭으로 사용한다.

이와같은 제2도의 각 구성 및 동작을 살펴보면 다음과 같다.

가입자 측으로 부터의 입력신호는 B8ZS 부호로 코딩된 1.544Mbps의 데이터로서, DS-1의 망 신호이다.

B8ZS복호기(111)는 B8ZS 입력신호를 디코딩하여 2진 비트로 변환하며, 디코딩시 코드규칙 위반여부도 확인하다.

송신 FIFO 버퍼(120)는 B8ZS 입력신호에 등기된 1.544MHz의 송신 FIFO 쓰기 클럭에 의해 입력 데이터가 기록되고, 다중화 장치에 동기된 송신클럭 생성부(180)의 출력 클럭, 즉 1.728MHz의 송신 FIFO 읽기 클럭에 의해 송신 FIFO 버퍼(120)의 데이터를 판독한다.

상기 송신 FIFO 쓰기 클럭은 DS-1의 망으로부터 1.544MHz 송신클럭을 수신하여 송신 FIFO 쓰기 클럭 발생부(121)에서 발생되고, 송신 FIFO읽기 클럭은 송신클럭 생성부(180)에서 생성된 1.728MHz를 이용하여 송신 FIFO읽기 클럭 발생부(122)에서 발생된다.

이때, 송신 FIFO 버퍼(120)의 출력 데이터는 DS-1 데이터를 포함하고 있으며, 저위경로 오버헤드 및 포인터 값이 삽입될 수 있는 공간을 갖고 있는 완전한 프레임 구조로 되어 있다.

비트 스터핑 제어회로(130)는 송신 FIFO 버퍼(120)에 대한 송신 FIFO 쓰기 클럭 발생부(121)에서 발생된 쓰기 클럭과 상기 송신 FIFO 읽기클럭 발생부(122)에서 발생된 읽기 클럭간에 1byte 차이가 발생할 때 클럭간의 차이를 일정하게 유지시키는 제어신호를 출력한다.

그 제어신호에 따라 포인터 생성부(160)는 증가 또는 감소의 포인터 조정신호를 발생시키고 포인터 값을 조정하여 1byte의 데이터를 더 내보내거나 덜 내보낸다.

여기서, 하위 레벨 포인터는 V1,V2,V3,V4 byte 등으로 구성된다.

이들은 500㎲ TU-11 프레임을 4등분으로 하여 125㎲ 크기로 나눌 때 각 부분들의 첫째 byte에 위치한다.

따라서 각 Vn byte는 500㎲ 프레임마다 1byte씩 나타난다.

포인터 V1,V2 byte의 기능은 제7도에 도시된 바와 같이 3부분으로 구성되는 것으로서, 첫 4bit는 새 데이터 지시기 NDF이고, 다음 2bit는 데이터크기 표시용 SS bit이며, 마지막 10bit는 주소 표시용으로서 해당 VC 프레임의 시작 번지 및 위치 맞춤시 그 변화관계를 표시하고 증가를 나타내는 5bit의 I와 감소를 나타내는 5bit의 D가 교직된 형태로 되어 있다.

그리고 V3 byte는 부위치 맞춤 집행용으로 사용되며, V4 byte는 예비용이다.

오버헤드 생성부(150)는 BIP(Bit Interleaved Parity)-2등 저위경로에 대한 오버헤드를 생성하여 TU-11 프레임 형성부(140)로 보내며, VC-11 프레임의 V5 byte에 삽입된다.

저위 경로 오버헤드를 전송하는 V5 byte는 제6도에 도시된 바와 같이, 비트 교직 짝수 검사용 BIP-2, 원단 구역오류 표시용 FEBE(Far End Block Error), 경로 추적용 PT, 신호표시용 Ln, 원단 수신 불능 표시용 FERF 등의 비트로 구성된다.

한편, VC-11 회로는 제3도에 도시된 바와 같이, 상기 FIFO 버퍼(120)로부터 전송된 DS-1의 신호를 경로 오버헤드 byte(V5), 정보 byte(4개의 214), 고정 byte(4개의 R), 정보 및 고정 byte(Wn)로 구성된 104Byte의 VC-11 신호로 매핑한다.

TU-11 프레임 형성부에서는 상기 매핑된 VC-11신호를 TU-11신호로 정렬한다.

즉, 4개의 TU-11 프레임 형성부(140∼143)에서는 상기 송신 FIFO 버퍼(120)로부터 DS-1의 데이터 및 상기 오버헤드 생성부(150)에서 생성된 오버헤드, 그리고 상기 포인터 생성부(160)에서 생성된 포인터 값을 받아들여 완전한 TU-11 프레임을 각각 구성한다.

즉, 제4도에 도시된 바와 같이 각 TU-11 프레임 형성부(일예로서, 140)는 경로 오버헤드 바이트인 V5(1Byte)와 C-11(103Byte)로 구성된 VC-11신호를 V1(1Byte)∼V4(1Byte)의 포인터 바이트가 4개의 VC-11(26B)에 인터빙된 108Byte의 TU-11 프레임으로 형성한다.

이와같이 형성된 4개의 TU-11 프레임 데이터는 제5도에 도시된 바와 같이, TUG-2 다중화부(170)에서 4 : 1로 다중화되어 상위회로로 입력된다.

이때, 다중화는 4개의 TU-11데이타가 1byte 씩 차례로 교직으로 다중화된다.

이에따라 TUG-2 다중화부(170)의 출력 데이터는 6.912Mbps의 속도로 전송된다.

수신부(200)는 송신부(100)의 역기능으로 동작하는 것으로서 다음과 같다.

수신부(200)의 루프백(Loopback) 제어회로(210)는 정상 모드에서 6.912Mbps 수신데이타를 받아들이고, 테스트 모드에서는 상기 TUG-2 다중화부(170)에서 송신되는 데이터를 궤환시켜 송수신 데이터의 동일 여부를 확인함으로서 회로의 이상 유무를 판단한다.

TUG-2 역다중화부(220)는 4 : 1 로 다중화되어 유입되는 하나의 데이터를 분리하여 4개의 독립된 데이터로 출력한다.

그리고 4개의 TU-11 프레임 해체부(230∼233)는 4개의 데이터에 대해 각각 프레임을 해체하여 투명한 데이터와 경로 오버헤드 및 포인터 값을 추출해낸다.

여기서, 투명한 데이터는 경로 오버헤드 및 포인터 값이 제거된 데이터를 말하는 것으로서, 변조를 하지 않은 데이터를 말한다.

상기 TU-11프레임 해체부(일예로서, 230)의 출력 데이터중에서 투명한 데이터는 수신 FIFO 버퍼(260)로 입력되고, BIP-2 등 저위 경로에 대한 경로 오버헤드는 오버헤드 처리부(240)에서 해석되어 각각의 고유한 기능을 수행하게 된다.

또한, 포인터 값은 포인터 처리부(250)에서 받아들여 포인터 해석 및 상태를 판단하고, 그 결과에 따라 적절한 제어신호를 내보낸다.

수신 클럭 생성부(270)는 6.912MHz 수신 클럭과 2KHz 수신 프레임 클럭을 이용하여 수신부(200)의 동작에 필요한 여러 가지 클럭을 생성해낸다.

수신 FIFO 쓰기 클럭 발생부(261)는 상기 수신 클럭 생성부(270)에서 생성된 1.728MHz 클럭을 이용하여 상기 오버헤드 처리부(240)와 포인터 처리부(250)의 제어신호에 따라 수신 FIFO 버퍼(260) 의 쓰기 클럭을 발생한다.

수신 FIFO 버퍼(260)는 VC-11 프레임과 DS-1 프레임의 구조가 상이함과 포인터 조정시에 필요하며, 데이터 버퍼의 기능을 한다.

클럭 비교부(280)는 쓰기 클럭과 읽기 클럭을 감시하여 클럭차가 일정하게 유지되도록 하며, 클럭차가 발생하면 클럭차의 크기에 따라서 비트리킹 요구신호를 발생한다.

이에따라 비트 리킹(BL) 처리부(290)는 클럭 비교부(280)로부터 비트 리킹 요구신호가 있을 경우, DS-1의 망으로부터 6.912MHz 입력 클럭에 대하여 비트 리킹을 처리하여 6.176MHz 클럭으로 만들고, 이 클럭(6.176MHz)을 4분주하여 1.544MHz클럭을 출력한다.

수신 FIFO 읽기 클럭 발생부(262)는 상기 비트 리킹 처리부(290)에서 출력된 1.544MHz 클럭을 읽기 클럭으로 사용하여 수신 FIFO 버퍼(260)로부터 데이터를 판독한다.

상술한 수신 FIFO 버퍼(260)의 읽기 클럭과 쓰기 클럭은 동일하지 않으며, 특히 포인터 조정신호가 발생될 때에는 1byte에 해당하는 급격한 클럭차가 발생하게 된다.

따라서, 상술한 클럭 비교부(280)는 쓰기 클럭과 읽기 클럭을 감시하여 클럭 차가 일정하도록 유지시킨다.

B8ZS 부호기(295)는 수신 FIFO 버퍼(260)에 입력된 1.728Mbps의 시스템의 신호인 TU-11신호를 B8ZS 부호로 코딩한 다음, 1.544Mbps의 속도로 전송한다.

이상과 같은 본 발명은 동기식 다중화 구조와 관련된 ITU-T의 권고안을 수용하면서 VC-11 및 TUG-2의 기능을 실현하는 장치로서, 송신 및 수신 데이터 버퍼를 각각 1개씩 송신부와 수신부에 사용함으로써 회로가 간단해지고, 칩의 면적도 감소하는 장점이 있다.

이러한 본 발명을 이용하여 ASIC 개발시 활용 범위가 넓게 된다.

Claims

동기식 다중화 구조에서 DS-1의 망 신호와 TUG-2의 시스템 신호를 등기시켜 송신하기 위한 VC-11과 TUG-2의 통합 기능 실현장치에 있어서,

B8ZS 부호로 코딩되어 입력된 1.544Mbps DS-1의 망 송신신호를 디코딩하여 망 데이터로 변환하는 B8ZS 복호기와, 상기 복호기에서 디코딩된 망 데이터를 쓰기 위한 클럭을 발생하는 송신신호 쓰기 클럭 발생부와, 송신클럭을 받아 상기 복호기에서 디코딩되어 저장된 망 데이터를 읽기 위한 클럭을 발생하는 송신신호 읽기 클럭 발생부와, 상기 읽기클럭에 동기되어 상기 복호기에서 디코딩된 DS-1의 망 데이터를 기록하고, 상기 쓰기클럭에 동기되어 경로 오버헤드 및 포인터의 공간을 포함하고 있는 1.728Mbps TU-11 프레임 구조의 DS-1의 망 데이터를 출력하는 송신 데이터 저장수단과, 상기 송신 데이터 저장수단에 대한 쓰기와 읽기 클럭간의 차이를 일정하게 유지시키는 제어신호를 출력하는 비트 스터핑 제어회로와, 상기 클럭들간에 1byte차이가 발생할 때 포인터 조정신호에 의해 포인터 값을 조정하여 1byte의 데이터를 더 보내거나 덜 보내는 포인터 생성부와, 저위경로에 대한 오버헤드를 생성하는 오버헤드 생성부와, 상기 송신 데이터 저장수단에서 출력된 DS-1의 망 데이터, 상기 오버헤드 생성부에서 생성된 저위경로 오버헤드, 그리고 상기 포인터 생성부에서 생성된 포인터 값을 받아 들여 TU-11 프레임을 형성하는 TU-11 프레임 형성부와, 상기 송신 데이터 읽기클럭 발생부에 6.912MHz 송신클럭을 받아 데이터 읽기에 필요한 클럭을 제공하고, 2KHz 프레임 송신 클럭을 생성하는 송신클럭 생성부와, 상기 TU-11 프레임 형성부와 외부의 3개의 TU-11 프레임 형성부에서 형성된 TU-11 프레임 데이터를 다중화하여 6.912Mbps의 속도로 송신하는 TUG-2 다중화부로 구성된 것을 특징으로 하는 동기식 다중화 구조에서 VC-11과 TUG-2의 통합기능 실현장치.
제1항에 있어서 상기 송신 데이터 저장수단은 선입선출(FIFO) 버퍼를 사용하는 것을 특징으로 하는 동기식 다중화 구조에서 VC-11 과 TUG-2의 통합기능 실현장치.
제1항에 있어서, 상기 송신 데이터 저장수단에 인가되는 상기 읽기클럭과 쓰기클럭은 서로 다른 클럭인 것을 특징으로 하는 동기식 다중화 구조에서 VC-11 과 TUG-2의 통합기능 실현장치.
동기식 다중화 구조에서 DS-1의 망 신호와 TUG-2의 시스템 신호를 등기시켜 수신하기 위한 VC-11과 TUG-2의 통합 기능 실현장치에 있어서, 정상모드에서 6.912Mbps 수신 데이터를 받아들이고, 테스트 모드에서는 송신 데이타를 궤환시켜 송수신 데이타의 동일여부를 확인하는 루프백 제어회로와, 상기 루프백 제어회로를 통해 다중화 되어 유입되는 TUG-2의 시스템 프레임 데이타를 4개의 독립된 데이타로 역다중화하는 TUG-2 역다중화부와, 상기 역다중화된 4개의 데이타에 대하여 각각 프레임을 해체하여 경로 오버헤드 및 포인터가 제거된 TU-11 신호, 경로 오버헤드 및 포인터 값을 추출해내는 4개의 TU-11프레임 해체부와, 상기 하나의 TU-11 프레임 해체부에서 추출해낸 경로 오버헤드를 해석하여 각각의 고유 기능을 수행하는 경로 오버헤드 처리부와, 상기 하나의 TU-11 프레임 해체부에서 추출해낸 포인터 값을 해석하고 그 상태를 판단한 결과에 따라 제어신호를 출력하는 포인터처리부와, 외부에서 6.912MHz 수신클럭과 2KHz 수신 프레임 클럭을 이용하여 수신부의 동작에 필요한 여러가지 클럭을 생성하는 수신클럭 생성부와, 상기 수신클럭 생성부에서 생성된 클럭을 받아 상기 오버헤드 처리부와 상기 포인터 처리부의 제어신호에 따라 상기 하나의 TU-11 프레임 해체부에서 추출해낸 상기의 경로 오버헤드 및 포인터가 제거된 1.728Mbps TU-11의 시스템 데이터를 쓰기위한 클럭을 발생하는 수신 데이터 쓰기클럭 발생부와, 비트 리킹 처리된 클럭을 4분주시켜 구한 클럭으로부터 데이터를 읽기 위한 클럭을 발생하는 수신 데이터 읽기클럭 발생부와, 상기 쓰기클럭과 읽기클럭을 비교하여 클럭차가 일정하도록 유지시키고, 클럭차가 발생할 때 비트 리킹 요구신호를 출력하는 클럭비교부와, 상기 클럭비교부로부터 출력된 비트 리킹 요구신호에 의해 6.912MHz 입력 클럭에 대해 비트 리킹처리 한 클럭을 4분주하여 출력하는 비트 리킹 처리부와, 상기 하나의 TU-11 프레임 해체부에서 추출된 경로 오버헤드 및 포인터가 제거된 TU-11 데이터가 상기 쓰기클럭에 동기되어 저장되고, 그 저장된 TU-11 데이터를 상기 읽기클럭에 동기시켜 DS-1 데이터로 변환하여 출력하는 수신 데이터 저장수단과, 상기 수신 데이터 저장수단에서 출력된 DS-1 데이터를 B8ZS 부호로 코딩한 다음 1.544Mbps DS-1신호로 전송하는 B8ZS 부호기로 구성된 것을 특징으로 하는 동기식 다중화 구조에서 C-11 와 TUG-2 의 통합기능 실현장치.
제4항에 있어서, 상기 수신 데이터 저장수단은 선입선출(FIFO) 버퍼를 사용하는 것을 특징으로 하는 동기식 다중화 구조에서 VC-11과 TUG-2 의 통합기능 실현장치.
제4항에 있어서, 상기 수신 데이터 저장수단에 인가되는 상기 읽기클럭과 쓰기클럭은 서로 다른 클럭인 것을 특징으로 하는 동기식 다중화 구조에서 VC-11과 TUG-2의 통합기능 실현장치.