JPH10247882A - Ｓｄｈ伝送装置 - Google Patents

Abstract

(57)【要約】 【課題】 各種の既存の低速データとそれ以外の網同期
がとれていない任意の低速データをＳＤＨの高次バーチ
ャルコンテナに収容し伝送するに当たり、単純な構成で
各種ネットワーク形態をサポートするとともに、将来的
な構成の変更及び拡張等に対しても極めて柔軟に対応で
き、従来よりも極めて経済的な伝送装置を得る。 【解決手段】 低速入力インタフェース２ａあるいは２
ｂに低速データ信号が入力され、それぞれ終端される。
低速データ信号中、正味のデータは速度変換用メモリ３
ａ、３ｂに入力される。次に、仮想コンテナフレームカ
ウンタ９から生成される仮想コンテナフレーム中のタイ
ムスロット位置を示すアドレス信号８の多重予定タイム
スロットの位置で速度変換用メモリ３ａから仮想コンテ
ナ多重化バス６に出力するよう、読み出し制御信号４
ａ、４ｂが出力するよう制御信号読み出し専用メモリ
（ＲＯＭ）７にデータを蓄積させ動作させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、低速既存インタ
フェース信号（ＰＤＨ：Ｐｌｅｓｉｏｃｈｒｏｎｏｕｓ
Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ）あるいは低次
群の同期ディジタルハイアラーキ（ＳＤＨ：Ｓｙｎｃｈ
ｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ）
インタフェース信号を多重して伝送するＩＴＵ−Ｔ（Ｉ
ｎｔｅｒｎａｔｉｏｎａｌ Ｔｅｌｅｃｏｍｍｕｎｉｃ
ａｔｉｏｎ Ｕｎｉｏｎ Ｔｅｌｅｃｏｍｍｕｎｉｃａ
ｔｉｏｎ Ｓｔａｎｄａｒｄｉｚａｔｉｏｎ Ｓｅｃｔ
ｏｒ）の国際標準勧告に準拠した同期ディジタルハイア
ラーキ（ＳＤＨ：Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔ
ａｌ Ｈｉｅｒａｒｃｈｙ）伝送装置に関するものであ
る。

【０００２】

【従来の技術】図１５はオーム社刊「ＳＤＨ伝送方式」
ｐｐ．４３に掲載されている通常のＳＤＨ多重化の構造
を示すＳＤＨ多重化構造図である。従来、各種の低速既
存インタフェース信号をＩＴＵーＴの国際標準勧告に準
拠した同期ディジタルハイアラーキに多重化して伝送す
る場合、図１５に示される多重化構造を採り多重化され
てきた。例えば、１．５Ｍｂ／ｓ系情報の場合、Ｃー１
１として定義され、規格化された箱（規格化された伝送
容量）のコンテナ（Ｃ：Ｃｏｎｔａｉｎｅｒ）１０５に
収容される。

【０００３】次に、このコンテナ１０５に誤り監視転送
機能等を持つパスオーバーヘッド（ＰＯＨ：Ｐａｔｈ
Ｏｖｅｒ Ｈｅａｄ）を付加しＶＣー１１として定義さ
れた低次バーチャルコンテナ（Ｌｏｗｅｒ ｏｒｄｅｒ
ＶＣ：Ｖｉｒｔｕａｌ Ｃｏｎｔａｉｎｅｒ）１０６
にマッピングして収容される。次に、高次バーチャルコ
ンテナ（Ｈｉｇｈｅｒ ｏｒｄｅｒ ＶＣ：Ｖｉｒｔｕ
ａｌ Ｃｏｎｔａｉｎｅｒ）との多重化情報のフレーム
位相の時間差を、アドレスで表示するトリビュタリユニ
ット（ＴＵ：Ｔｒｉｂｕｔａｒｙ Ｕｎｉｔ）ポインタ
を前記低次バーチャルコンテナに付加し、ＴＵ−１１と
して定義されたトリビュタリユニット１０７を生成す
る。

【０００４】次に、ＴＵ−１１を４個束ねてＴＵＧ−２
で定義されたトリビュタリユニットグループ１０８を生
成する。以下、前記手順と同じようにパスオーバヘッド
を付加し７個束ねて、ＶＣー３で定義された高次バーチ
ャルコンテナ１０９を、管理ポインター（ＡＵーＰＴ
Ｒ：Ａｄｍｉｎｉｓｔｒａｔｉｖｅ Ｕｎｉｔ Ｐｏｉ
ｎｔｅｒ）を付加しＡＵ−３で定義された管理ユニット
（ＡＵ：Ａｄｍｉｎｉｓｔｒａｔｉｖｅ Ｕｎｉｔ）１
１０を、さらに３個束ねてＡＵＧで定義された管理ユニ
ットグループ１１１を、さらにＮ個束ねてＳＴＭ−Ｎ
（Ｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｐｏｒｔ Ｍｏ
ｄｕｌｅ Ｌｅｖｅｌ Ｎ）で定義された同期転送モジ
ュール１１２を最終的に生成し伝送フレームとして伝送
してきた。

【０００５】

【発明が解決しようとする課題】上記のように従来から
の多重化構成をとった場合、既存低速信号を上記の様な
高次バーチャルコンテナに収容し伝送するに当たり、何
重ものパスオーバーヘッドの付加と各種ポインタ付加の
信号処理操作が入るため、伝送装置の構成が複雑にな
り、かつまたハードウエアの規模も大きくなり複数の装
置から構成されるようになる場合もあり、ひいては高価
格なシステムになり経済的な通信サービス提供の実現の
大きな障害になつていた。

【０００６】この発明はこのような問題を解決するため
になされたもので、各種の既存の低速信号とそれ以外の
網同期がとれていない任意の低速信号を高次バーチャル
コンテナに収容し伝送するに当たり、単純な構成でしか
も標準勧告化及び非標準化も含め、各種ネットワーク形
態とをサポートするとともに、将来的な構成の変更及び
拡張等に対しても極めて柔軟に対応でき、さらに従来よ
りも極めて経済的に実現でき低コストで通信サービスを
提供する伝送装置を得ることを目的とする。

【０００７】

【課題を解決するための手段】第１の発明に係るＳＤＨ
伝送装置は、伝送路からの低速データ信号を仮想コンテ
ナフレームに多重化するＳＤＨ送信端局装置と、仮想コ
ンテナフレームに多重化された信号を多重分離するＳＤ
Ｈ受信端局装置と、仮想コンテナフレームに多重化され
た信号を中継するＳＤＨ中間中継装置と、仮想コンテナ
フレームに多重化された信号に特定の信号を挿入したり
多重化された信号から特定の信号を分離するＳＤＨ挿入
分離型多重変換装置とを備え、前記ＳＤＨ送信端局装置
は、網同期した６４ｋｂ／ｓの任意の整数倍の伝送速度
を持つ連続低速入力信号を入力する複数の入力インタフ
ェースと、該入力インタフェースに設けられた速度変換
メモリ回路を介して入力する仮想コンテナ多重バスと、
前記メモリから前記多重バスへの読み出し制御を仮想コ
ンテナフレームを構成する６４ｋｂ／ｓ容量のバイト単
位の多重タイムスロットを基本単位として任意に制御す
る制御信号発生用読み出し専用メモリと、該読み出し専
用メモリ駆動用に供給するため、上記仮想コンテナフレ
ームを基本としてシーケンシャルにアドレスを発生する
アドレス発生回路とを備えたものである。

【０００８】また、第２の発明に係るＳＤＨ伝送装置
は、伝送路からの低速データ信号を仮想コンテナフレー
ムに多重化するＳＤＨ送信端局装置と、仮想コンテナフ
レームに多重化された信号を多重分離するＳＤＨ受信端
局装置と、仮想コンテナフレームに多重化された信号を
中継するＳＤＨ中間中継装置と、仮想コンテナフレーム
に多重化された信号に特定の信号を挿入したり多重化さ
れた信号から特定の信号を分離するＳＤＨ挿入分離型多
重変換装置とを備え、前記ＳＤＨ受信端局装置は、仮想
コンテナ多重分離バスと、同多重分離バスから速度変換
メモリ回路を介して網同期した６４ｋｂ／ｓの任意の整
数倍の伝送速度を持つ連続低速信号を出力する複数の出
力インタフェースと、前記多重分離バスから前記速度変
換メモリへの書き込み制御を仮想コンテナフレームを構
成する６４ｋｂ／ｓ容量のバイト単位の多重タイムスロ
ットを基本単位として任意に制御する制御信号発生用書
き込み専用メモリ（ＲＯＭ）と、該書き込み専用メモリ
駆動用に供給するため、前記仮想コンテナフレームを基
本としてシーケンシャルにアドレスを発生するアドレス
発生回路とを備えたものである。

【０００９】また、第３の発明に係るＳＤＨ伝送装置
は、伝送路からの低速データ信号を仮想コンテナフレー
ムに多重化するＳＤＨ送信端局装置と、仮想コンテナフ
レームに多重化された信号を多重分離するＳＤＨ受信端
局装置と、仮想コンテナフレームに多重化された信号を
中継するＳＤＨ中間中継装置と、仮想コンテナフレーム
に多重化された信号に特定の信号を挿入したり多重化さ
れた信号から特定の信号を分離するＳＤＨ挿入分離型多
重変換装置とを備え、前記ＳＤＨ中間中継装置は、ＳＤ
Ｈ受信セクション処理部によって受信ＳＤＨ信号より分
離された仮想コンテナ信号が供給される仮想コンテナ多
重分離バスをＳＤＨ送信セクション処理部へ接続するも
のである。

【００１０】また、第４の発明に係るＳＤＨ伝送装置
は、伝送路からの低速データ信号を仮想コンテナフレー
ムに多重化するＳＤＨ送信端局装置と、仮想コンテナフ
レームに多重化された信号を多重分離するＳＤＨ受信端
局装置と、仮想コンテナフレームに多重化された信号を
中継するＳＤＨ中間中継装置と、仮想コンテナフレーム
に多重化された信号に特定の信号を挿入したり多重化さ
れた信号から特定の信号を分離するＳＤＨ挿入分離型多
重変換装置とを備え、前記ＳＤＨ中間中継装置は、受信
ＳＤＨ信号より分離された仮想コンテナ信号が供給され
る仮想コンテナ多重分離バスと、送信ＳＤＨ信号を生成
するための仮想コンテナ多重バスと、該仮想コンテナ多
重バスと前記仮想コンテナ多重分離バスとの両方のバス
を６４ｋｂ／ｓ容量のバイト単位の多重タイムスロット
を基本単位として任意に制御するバスインターコネクシ
ョンスイッチと、該バスインターコネクションスイッチ
の接続を６４ｋｂ／ｓ容量のバイト単位の多重タイムス
ロットを基本単位として任意に制御する制御信号発生用
書き込み専用メモリ（ＲＯＭ）と、該書き込み専用メモ
リ駆動用に供給するため、上記仮想コンテナフレームを
基本としてシーケンシャルにアドレスを発生するアドレ
ス発生回路とを備えたものである。

【００１１】また、第５の発明に係るＳＤＨ伝送装置
は、伝送路からの低速データ信号を仮想コンテナフレー
ムに多重化するＳＤＨ送信端局装置と、仮想コンテナフ
レームに多重化された信号を多重分離するＳＤＨ受信端
局装置と、仮想コンテナフレームに多重化された信号を
中継するＳＤＨ中間中継装置と、仮想コンテナフレーム
に多重化された信号に特定の信号を挿入したり多重化さ
れた信号から特定の信号を分離するＳＤＨ挿入分離型多
重変換装置とを備え、前記ＳＤＨ 挿入分離型多重変換
装置は、入力されたＳＤＨフレーム信号に対して仮想コ
ンテナの多重分離を行う仮想コンテナ多重分離バスと、
該多重分離バスから多重分離された仮想コンテナに対し
て速度変換を行う第１の速度変換メモリ回路と、該速度
変換メモリを介して網同期した６４ｋｂ／ｓの任意の整
数倍の伝送速度を持つ連続低速信号を出力する複数の出
力インタフェースと、網同期した６４ｋｂ／ｓの任意の
整数倍の伝送速度を持つ連続低速入力信号を入力する複
数の入力インタフェースと、該入力インタフェースから
の連続低速入力信号に対して速度変換を行い仮想コンテ
ナを作成する第２の速度変換メモリ回路と、該第２の速
度変換メモリからの仮想コンテナを入力する仮想コンテ
ナ多重バスと、該仮想コンテナ多重バスと前記仮想コン
テナ多重分離バスとの両方のバスを６４ｋｂ／ｓ容量の
バイト単位の多重タイムスロットを基本単位として任意
に制御するバスインターコネクションスイッチと、該バ
スインターコネクションスイッチの接続を６４ｋｂ／ｓ
容量のバイト単位の多重タイムスロットを基本単位とし
て任意に制御する制御信号発生用書き込み専用メモリ
（ＲＯＭ）と、該書き込み専用メモリ駆動用に供給する
ため、上記仮想コンテナフレームを基本としてシーケン
シャルにアドレスを発生するアドレス発生回路とを備え
たものである。

【００１２】また、第６の発明に係るＳＤＨ伝送装置
は、網同期がとれていない非同期の複数の任意の低速信
号の入力インタフェースを備え、通常の多重タイムスロ
ットと非同期多重速度整合用にスタッフ多重タイムスロ
ットとスタッフ多重制御情報を収容するスタッフ制御バ
イトでデータを構成し、多重バスに出力し伝送するスタ
ッフ制御部を有し、任意の速度の非同期低速信号を多重
するものである。

【００１３】また、第７の発明に係るＳＤＨ伝送装置
は、通常の多重タイムスロットと非同期多重速度整合用
にスタッフ多重タイムスロットとスタッフ多重制御情報
を収容するスタッフ制御バイトで構成された多重データ
を、前記スタッフ制御バイトの情報をもとに多重分離バ
スより分離し低速信号の出力インタフェース信号として
再生出力する低速インタフェースを備えたものである。

【００１４】また、第８の発明に係るＳＤＨ伝送装置
は、網同期がとれていない非同期低速信号を多重伝送す
るために通常の多重タイムスロットと非同期多重速度整
合用にスタッフ多重タイムスロットとスタッフ多重制御
情報を収容するスタッフ制御タイムスロットで構成され
た多重データを、前記スタッフ制御タイムスロットの制
御情報をもとに多重分離バスより分離し低速の出力イン
タフェース信号として再生出力する低速インタフェース
が、前記多重データ中の非同期低速データをメモリに書
き込む書き込み制御回路と、前記スタッフ多重制御情報
のコード化情報を復号するスタッフ情報復号回路と、平
滑化クロックを生成する平滑化クロック生成回路と、元
の非同期低速データのクロック信号を再生する位相同期
発振器（ＰＬＯ：Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｏｓｃｉ
ｌｌａｔｏｒ）と、この平滑化されたクロック信号をも
とに低速データ信号を連続データとして再生するメモリ
と、メモリからの信号に対して出力終端処理を施し非同
期低速信号データとして再生する出力インタフェースと
を備えたものである。

【００１５】また、第９の発明に係るＳＤＨ伝送装置
は、網同期がとれていない非同期低速信号を多重伝送す
るために通常の多重タイムスロットと非同期多重速度整
合用にスタッフ多重タイムスロットとスタッフ多重制御
情報を収容するスタッフ制御タイムスロットで構成され
た多重データを、前記スタッフ制御タイムスロットの制
御情報をもとに多重分離バスより分離し低速の出力イン
タフェース信号として再生出力する低速インタフェース
が、前記スタッフ制御タイムスロットの情報に基づき前
記伝送ＳＤＨの１フレーム中に多重される非同期データ
数を各フレームごとに算出し、任意の整数倍の前記ＳＤ
Ｈフレーム間の合計値を算出する第１の計数器と、電圧
制御発振器（ＶＣＯ：Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌ
ｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）の出力クロック数を計
数する第２の計数器と、前記第１の計数器の計数値と前
記第２の計数器の計数値の差分を生成する減算器と、該
減算器の減算値に基づいて格納した前値保持値を制御補
正する加算器と、該加算器の出力値を前記電圧制御発振
器に供給するためのアナログ制御電圧に変換するディジ
タル／アナログ（Ｄ／Ａ）変換器とを備え、ディジタル
処理形式の位相同期ループにより送信側非同期データク
ロックに同期したデスタッフメモリ読み出し平滑クロッ
クを再生するものである。

【００１６】

【発明の実施の形態】

実施の形態１．図１は、この発明に係るＳＤＨ伝送装置
の一実施の形態を示すＳＤＨ送信端局装置の構成図であ
る。図１において１ａ、１ｂはそれぞれ６４ｋｂ／ｓの
任意の整数倍の伝送速度を持つ連続入力信号を入力する
複数の低速入力インタフェース、２ａ、２ｂは入力信号
終端等を行う入力インタフェース回路である。３ａ、３
ｂは多重化速度変換用メモリである。４ａ、４ｂはメモ
リ読み出し制御信号、５ａ、５ｂはメモリ出力信号であ
る。６は仮想コンテナ（ＶＣ：ＶｉｒｔｕａｌＣｏｎｔ
ａｉｎｅｒ）多重化バス、７は制御信号読み出し専用メ
モリ（ＲＯＭ：Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、
８は制御信号読み出し専用メモリアドレス信号、９は仮
想コンテナフレームカウンタである。

【００１７】また、図２は基本ＳＤＨ伝送フレームであ
るＳＴＭー１（Ｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｐ
ｏｒｔ Ｍｏｄｕｌｅ Ｌｅｖｅｌ １）のフレーム構
成（９行×２７０列）と実際の正味の伝送データである
ペイロード部を構成する本発明の対象となる仮想コンテ
ナフレームを示す図である。

【００１８】また、図３は仮想コンテナフレームとフレ
ーム内のバイト単位（６４ｋｂ／ｓ容量）の多重タイム
スロット位置を示すアドレス関係と各部の主要動作波形
を示す説明図である。図中、ＣＨａはチャネルａを、Ｃ
Ｈｂはチャネルｂを示す。

【００１９】次に、この実施の形態の動作を説明する。
図１において、送信端局装置では、網同期した６４ｋｂ
／ｓの任意の整数倍の伝送速度を持つ連続入力信号は低
速入力インタフェース１ａあるいは１ｂに入力され、そ
れぞれ終端される。この入力信号中、正味のデータ（例
えば、１．５Ｍｂ／ｓインタフェースでは１５３６ｋｂ
／ｓ、６．３Ｍｂ／ｓでは６１４４ｋｂ／ｓ）は速度変
換用メモリ３ａ、３ｂに入力される。

【００２０】次に、図３に示されるようにチャネルａの
低速入力インタフェース１ａに１．５Ｍｂ／ｓ信号を収
容する場合、バイト単位の多重タイムスロットで２４個
を占有する。図３に示す仮想コンテナフレームの＃１〜
＃２４を用い１．５Ｍｂ／ｓ信号を収容する場合、図１
に示す仮想コンテナフレームカウンタ９から生成され、
仮想コンテナフレーム中のタイムスロット位置を示すア
ドレス信号８の＃１〜＃２４でメモリ３ａから仮想コン
テナ多重化バス６へ出力するよう、読み出し制御信号４
ａを図３の４ａに示すごとく出力するよう制御信号読み
出し専用メモリ７にデータを蓄積すればよい。このと
き、図３の５ａに示すように、メモリ３ａよりデータが
出力される。

【００２１】さらに、チャネルｂの低速入力インタフェ
ース１ｂに６．３Ｍｂ／ｓ信号を収容する場合、バイト
単位の多重タイムスロットでスロット＃２５〜スロット
＃１２０の９６個を占有する。チャネルｂに続き、図３
に示す仮想コンテナフレームの＃２５〜＃１２０を用い
６．３Ｍｂ／ｓ信号を収容する場合、図１に示す仮想コ
ンテナフレームカウンタ９から生成され、仮想コンテナ
フレーム中のタイムスロット位置を示すアドレス信号８
の＃２５〜＃１２０でメモリ３ｂから仮想コンテナ多重
化バス６に出力するよう、同じように読み出し制御信号
４ｂを図３の４ｂに示すごとく出力するよう制御信号読
み出し専用メモリ７にデータを蓄積すればよい。このと
き、図３の５ｂに示すように、メモリ３ｂよりデータが
出力される。以上により、仮想コンテナ多重化バス６で
は図３の６に示す合成出力データが生成される。

【００２２】以上のようにこの実施の形態によれば、制
御信号読み出し専用メモリ７のデータを任意に設定する
ことにより、網同期した６４ｋｂ／ｓの任意の整数倍の
伝送速度を持つ連続入力信号を柔軟に仮想コンテナに多
重することができるという効果を奏する。

【００２３】実施の形態２．図４は、この発明に係るＳ
ＤＨ伝送装置の別の実施の形態を示す受信端局装置の構
成図である。図４において１０ａ、１０ｂはそれぞれ６
４ｋｂ／ｓの任意の整数倍の伝送速度を持つ連続出力信
号を出力する複数の低速出力インタフェース、１１ａ、
１１ｂは多重分離速度変換用メモリ、１２ａ、１２ｂは
出力信号終端等を行う出力インタフェース回路、１３
ａ、１３ｂはメモリ読み出し制御信号、１４は仮想コン
テナ多重分離バス、１５は制御信号読み出し専用メモリ
（ＲＯＭ）、１６は制御信号読み出し専用メモリアドレ
ス信号、１７は仮想コンテナフレームカウンタである。

【００２４】また、図５は図４に示すＳＤＨ受信端局装
置における各部のタイミングチャートである。図中、Ｃ
Ｈａはチャネルａを、ＣＨｂはチャネルｂを示す。

【００２５】次に、図４に示すSDH受信端局装置の動作
を図５を用いて説明する。図４において、受信セクショ
ン処理部（図示せず）を経由して仮想コンテナ多重分離
バス１４に図５に示す仮想コンテナ多重分離バス分離信
号が供給される。このフレーム位相に同期して仮想コン
テナフレームカウンタ１７が動作する。バス上の信号と
して図５に示すようにチャネルａインタフェースに出力
する信号として１．５Ｍｂ／ｓが＃１〜＃２４に、チャ
ネルｂインタフェースに出力する信号として６．３Ｍｂ
／ｓが＃２５〜＃１２０に多重されているとする。この
場合、チャネルａインタフェースの読み出し制御信号を
図５の１３ａのごとく出力するよう制御信号読み出し専
用メモリ１５にデータを蓄積すればよい。

【００２６】このとき、仮想コンテナ多重分離バス１４
より図５のチャネルａメモリ入力としてメモリ１１ａに
１．５Ｍｂ／ｓのデータが選択的に書き込まれる。次
に、メモリ内のデータは網同期のとれたクロックにより
読み出され出力インタフェース１２ａで送信終端処理が
施され低速出力信号として出力される。必要に応じてク
ロック信号も出力される。

【００２７】以上のように、この実施の形態によれば、
制御信号読み出し専用メモリ１５のデータを任意に設定
することにより網同期した６４ｋｂ／ｓの任意の整数倍
の伝送速度を持つ連続入力信号を柔軟に仮想コンテナか
ら多重分離することができるという効果を奏する。

【００２８】実施の形態３．図６は、この発明に係るＳ
ＤＨ伝送装置の別の実施の形態を示すＳＤＨ中間中継装
置の構成図である。図６において１８は受信セクション
処理部、１９は仮想コンテナ多重分離バス、２０は送信
セクション処理部である。

【００２９】次に、図６に示すＳＤＨ中間中継装置の動
作を説明する。伝送路から受信されたＳＤＨフレーム信
号は受信セクション処理部１８によってＳＤＨの終端が
施され、仮想コンテナ多重分離バス１９へ仮想コンテナ
フレーム信号が出力される。仮想コンテナ多重分離バス
１９はこの信号をそのまま送信セクション処理部２０へ
供給する。送信セクション処理部２０は仮想コンテナ多
重分離バス１９からの信号に対してＳＤＨ送信終端処理
を施し、再び中継信号として伝送路へ送信する。

【００３０】この実施の形態によれば、以上の構成によ
り受信端局装置及び送信端局装置の機能を最小限の機能
単位で流用する中間中継装置が実現されるという効果を
奏する。

【００３１】実施の形態４．図７は、この発明に係るＳ
ＤＨ伝送装置の別の実施の形態を示す中間中継装置の構
成図である。図７において、２１はＳＤＨの終端を行う
受信セクション処理部、２２は仮想コンテナ多重分離バ
ス、２３はバスインターコネクションスイッチ、２４は
仮想コンテナ多重化バスである。２５は送信セクション
処理部である。

【００３２】次に、図７に示す中間中継装置の動作を説
明する。伝送路から受信されたＳＤＨフレーム信号は受
信セクション処理部２１によってＳＤＨの終端が施さ
れ、仮想コンテナ多重分離バス２２へ仮想コンテナフレ
ーム信号が出力される。次に、この信号はバスインター
コネクションスイッチ２３によって中継され仮想コンテ
ナ多重化バス２４に入力される。

【００３３】バスインターコネクションスイッチ２３は
仮想コンテナフレームのバイト単位の多重タイムスロッ
トごとにバス間の接続を制御可能であるが、この場合仮
想コンテナフレームの全区間にわたり接続されるよう制
御される。また、仮想コンテナ多重化バス２４が入力し
た信号はそのまま送信セクション処理部２５へ供給す
る。送信セクション処理部２５は仮想コンテナ多重化バ
ス２４からの信号に対してＳＤＨ送信終端処理を施し、
再び中継信号として送信する。

【００３４】この実施の形態によれば、以上の構成によ
り将来必要に応じ低速入出力信号の挿入分離の機能拡張
が可能となる中間中継装置が実現されるという効果を奏
する。

【００３５】実施の形態５．図８は、この発明に係るＳ
ＤＨ伝送装置の別の実施の形態を示すＳＤＨ挿入分離型
多重変換装置（ＡＤＭ：Ａｄｄ Ｄｒｏｐ Ｍｕｌｔｉ
ｐｌｅｘｅｒ）の構成図である。図８において、２６は
分離低速信号出力インタフェース、２７は速度変換メモ
リ、２８は出力終端を行う出力インタフェース回路、２
９はメモリ書き込み制御信号、３０はＳＤＨ受信セクシ
ョン処理部である。

【００３６】また、３１は仮想コンテナ多重分離バス、
３２は制御信号読み出し専用メモリ（ＲＯＭ）、３３は
制御信号読み出し専用メモリアドレス信号、３４は仮想
コンテナフレームカウンタ、３５はバスインターコネク
ションスイッチ、３６はバスインターコネクションスイ
ッチ制御信号、３７はバスインターコネクションスイッ
チ出力である。

【００３７】３８はメモリ読み出し制御信号、３９はメ
モリ出力信号、４０は仮想コンテナ多重化バス、４１は
挿入低速信号入力インタフェース、４２は入力終端を行
う入力インタフェース回路、４３は速度変換を行うメモ
リ、４４はＳＤＨ送信セクション処理部である。

【００３８】また、図９は図８に示すＳＤＨ挿入分離型
多重変換装置の各主要機能部の動作信号のタイミングチ
ャートである。図９（ａ）において、４５はＳＤＨ挿入
分離型多重変換装置である。図中、ＣＨａはチャネルａ
を、ＣＨｂはチャネルｂを、ＣＨｃはチャネルｃを示
す。

【００３９】次に、図８に示すSDH挿入分離型多重変換
装置の動作を図９を用いて説明する。図９（ａ）に示す
ように３台のＳＤＨ挿入分離型多重変換装置４５ａ、４
５ｂ、４５ｃが接続されており、中間の装置の動作を示
す。信号としてはチャネルａの１．５Ｍｂ／ｓの低速信
号が分離され、チャネルｃの６．３Ｍｂ／ｓの低速信号
がパススルーされ、新たにチャネルｂの１．５Ｍｂ／ｓ
の低速信号が挿入される場合を示している。

【００４０】図８において、受信されたＳＤＨフレーム
信号は受信セクション処理部３０によってＳＤＨの終端
が施され、仮想コンテナ多重分離バス３１へ仮想コンテ
ナフレーム信号が出力される。出力信号は図９に示され
るようにチャネルａの１．５Ｍｂ／ｓの信号が＃１〜＃
２４のタイムスロットに、チャネルｃの６．３Ｍｂ／ｓ
の信号が＃２５〜＃１２０のタイムスロットに多重され
ている。出力される仮想コンテナフレームの位相に同期
して仮想コンテナフレームカウンタ３４が動作し、図９
（ｂ）に示されるようにフレームカウンタアドレス信号
３３が出力される。

【００４１】チャネルａインタフェースのメモリ読み出
し制御信号２９を図９（ｂ）の２９に示すごとく制御信
号読み出し専用メモリ３２から出力するよう制御信号読
み出し専用メモリ３２にデータを蓄積すればよい。この
制御信号２９により、仮想コンテナ多重分離バス３１よ
り速度変換メモリ２７に図９に示すようにチャネルａメ
モリ入力信号として１．５Ｍｂ／ｓのデータが選択的に
書き込まれる。次に、メモリ２７内のデータは網同期の
とれたクロックにより読み出され、出力インタフェース
２８によって送信終端処理が施され低速出力信号として
出力される。必要に応じてクロック信号も出力される。

【００４２】チャネルｃの多重データを多重分離せず仮
想コンテナ多重化バスにパススルーして中継するために
は、バスインターコネクションスイッチ３５にちょうど
仮想コンテナフレーム内のチャネルｃの多重データのタ
イムスロット＃２５〜＃１２０の位置に図９（ｂ）に示
す接続命令の制御信号３６を供給するよう制御信号読み
出し専用メモリ（ＲＯＭ）３２にデータを蓄積すればよ
い。

【００４３】バスインターコネクションスイッチ３５は
トライステートバッファゲート等で構成され、バイト単
位の多重タイムスロット単位で任意に両方のバス間の接
続を制御できる。制御信号３６に従い、バスインターコ
ネクションスイッチ出力３７にはチャネルｃの多重デー
タの部分のみが出力され、仮想コンテナフレーム中の他
のデータ部分についてはアイソレートされる。

【００４４】これにより、受信セクション処理回路３
０、仮想コンテナ多重分離バス３１を介して入力された
ＳＤＨフレーム信号の内、チャネルｃの多重データの部
分のみがバスインターコネクションスイッチ３５、仮想
コンテナ多重化バス４０、ＳＤＨ送信セクション処理回
路４４を介して伝送路へ出力される。

【００４５】次に、新たにチャネルｂの１．５Ｍｂ／ｓ
の信号が＃１〜＃２４のタイムスロットに挿入多重され
る。このとき低速入力インタフェース４１に網同期した
１．５Ｍｂ／ｓの連続入力信号が入力され、入力インタ
フェース回路４２で終端される。

【００４６】入力信号中、正味のデータは速度変換用メ
モリ４３に入力される。図９（ｂ）の仮想コンテナフレ
ームの＃１〜＃２４を用い収容する場合、仮想コンテナ
フレームカウンタ３４から生成される仮想コンテナフレ
ーム中のタイムスロット位置を示すアドレス信号３３の
＃１〜＃２４でメモリ４３から仮想コンテナ多重化バス
４０に出力するよう、読み出し制御信号を図９（ｂ）の
３８に示すごとく出力するよう制御信号読み出し専用メ
モリ３２にデータを蓄積すればよい。

【００４７】このとき、図９（ｂ）の３９に示されるよ
うに、メモリ４３よりチャネルｂのデータが出力され
る。このようにして、仮想コンテナ多重化バス４０は図
９の４０に示すようにチヤネルｃとチャネルｂの合成信
号を生成する。この合成信号は送信セクション処理部４
４によって送信終端処理され次段のＳＤＨ挿入分離型多
重変換装置４５ｃへ送出される。

【００４８】この実施の形態によれば、以上の構成によ
り、仮想コンテナフレーム中の各バイト単位の多重タイ
ムスロットごとに、データの分離、パススルー、挿入の
制御を制御信号読み出し専用メモリ３２のデータの内容
により自由に設定できるＳＤＨ挿入分離型多重変換装置
が簡易な構成で実現できるという効果を奏する。

【００４９】実施の形態６．図１０はこの発明に係るＳ
ＤＨ伝送装置における非同期低速入力信号の仮想コンテ
ナフレーム内での多重データフレームの構成を示すフレ
ーム構成図である。また、図１１はこの発明に係るＳＤ
Ｈ伝送装置の別の実施の形態を示すＳＤＨ送信端局装置
及び挿入分離型多重変換装置の構成図である。図１１に
おいて、４６は入力信号を終端する低速信号インタフエ
ース回路、４７は網同期がとれていない非同期低速信号
入力インタフェース、４８は速度変換用メモリ、４９は
網同期がとれた伝送フレーム周期を計数基本周期とし入
力非同期信号の発生クロック数をカウントするクロック
計数器である。

【００５０】また、５０は計数値をもとに入力パルスと
クロック周波数との同期化を図るために情報を伴わない
余分のパルスであるスタッフ情報を収容多重化するスタ
ッフ処理を行い受信側に処理内容を通報するためのスタ
ッフ情報符号化回路、５１はスタッフ制御情報に応じメ
モリの読み出し制御信号を供給する読み出し制御回路、
５２は仮想コンテナフレーム周期ごとにスタッフ符号化
情報をフレーム中の予め決められたスタッフ制御バイト
に多重するバス出力バッフア回路、５３は仮想コンテナ
多重化バス、５４は制御信号読み出し専用メモリ、５５
は仮想コンテナフレームカウンタである。

【００５１】次に、図１１に示すＳＤＨ送信端局装置及
び挿入分離型多重変換装置の動作について図１０を用い
て説明する。網同期がとれていない伝送信号と非同期関
係にある低速データが入力インタフェース４７に入り受
信終端される。制御データを除く正味のデータはメモリ
４８に入力される。この時網同期がとれた伝送路側のク
ロックをもとに生成されている仮想コンテナフレーム周
期にメモリに入力されるデータ数は入力される低速デー
タ信号速度が非同期関係にあるため一定値にならず、平
均値もバイト単位で６４ｋｂ／ｓの整数にならない。

【００５２】このため、あるフレームでは図１０のフレ
ーム構成で示されている多重データ＃１〜＃ｎが収容さ
れ、不足分を補うために次からの或るフレームではスタ
ッフバイトを収容多重しなければならない場合が生じ
る。この場合、網同期がとれている伝送路側のクロック
安定度と入力非同期データクロック安定度の兼合いによ
り図１０に示すスタッフバイトの必要個数（ｍ）が決定
される。この場合、クロック計数回路４９は仮想コンテ
ナフレーム周期ごとに非同期入力データのクロック数
（フレーム周期にメモリに入力されるデータ数と同じ）
をカウントする。

【００５３】非同期のため２個以上の個数の組合わせが
発生する。両方のクロックの安定度を考慮して個数の組
合わせが決定されると最少の個数の必要タイムスロット
を多重データ＃ｎとしてそれ以外の必要スタッフバイト
数ｍを決定する。この計数値の組合わせはスタッフ情報
符号化回路５０によって符号化されバス出力バッファ５
２に一旦蓄積された後、フレーム中の予め決められたス
タッフ制御バイトに多重するよう読みだし制御専用メモ
リ５４からの読み出し制御信号により仮想コンテナ多重
化バス５３に出力される。

【００５４】次に、クロック計数器４９の個数値に対応
しメモリよりデータを読み出させる制御信号の組み合わ
せを発生できるよう制御信号読み出し専用メモリ（ＲＯ
Ｍ）５４の複数出力の内容を設定しておき、計数器４９
のクロック計数値に対応しメモリからの異なる読み出し
制御信号を読み出し制御回路５１が選択しメモリ５１の
読み出し制御信号として供給する。

【００５５】この実施の形態によれば、以上の構成によ
り非同期低速データ信号はスタッフバイトの使用を調整
しながら円滑に仮想コンテナフレームに多重されるとと
もにスタッフバイトの使用状況の情報もスタッフ制御バ
イトの中に挿入され受信側へ転送されるという効果を奏
する。このような構成により、仮想コンテナフレームで
網同期がとれていない任意の伝送容量の低速データ信号
を収容して伝送する送信装置が構成される。

【００５６】この実施の形態によれば、ＳＤＨ伝送装置
は収容する低速インタフェース信号として網同期がとれ
ていない任意の伝送速度の信号を多重収容するため、デ
ータの多重タイムスロット、非同期周波数差吸収用スタ
ッフ多重タイムスロット、スタッフ制御バイトを備える
ことにより、バーチャルコンテナ容量いっぱいまでの任
意の低速信号を収容多重化することが可能になるという
効果を奏する。

【００５７】実施の形態７．図１２はこの発明に係るＳ
ＤＨ伝送装置の別の実施の形態を示すＳＤＨ受信端局装
置及び挿入分離型多重変換装置の構成図である。図１２
において、５６は非同期低速信号出力インタフェース、
５７は多重分離速度変換用メモリ、５８は出力信号終端
等を行う出力インタフェース回路、５９はメモリ書き込
み制御信号、６０は制御信号読み出し専用メモリからの
複数の読み出し制御信号によって復号されたスタッフ情
報に対応した制御信号を選択してメモリに供給する書き
込み制御回路である。

【００５８】また、６１は伝送されてくる仮想コンテナ
フレーム中のスタッフ制御バイト中のスタッフ情報を読
み出し制御信号によって復号するスタッフ情報復号回
路、６２は仮想コンテ多重分離バス、６３はスタッフ制
御のモードにそれぞれ対応した複数のメモリ書き込み制
御信号、６４はスタッフ情報読み込み制御信号、６５は
デスタッフクロック再生回路、６６は連続クロックを再
生する位相同期発振器、６７は仮想コンテナフレームカ
ウンタ、６８は制御信号読み出し専用メモリ（ＲＯＭ）
である。また、図１０はこの実施の形態でも用いられ
る。

【００５９】次に、図１２に示すＳＤＨ受信端局装置及
び挿入分離型多重変換装置の動作について図１０を用い
て説明する。図１０に示す仮想コンテナフレームに多重
化された非同期低速データは仮想コンテナ多重分離バス
６２に出力される。このフレーム位相に同期して仮想コ
ンテナフレームカウンタ６７が動作する。非同期低速デ
ータの先頭のスタッフ制御バイトを書き込み制御信号６
４によりスタッフ情報復号回路６１に書き込みコード化
情報を復号する。

【００６０】この情報をもとにスタッフ制御の各モード
にそれぞれ対応した複数のメモリ書き込み制御信号６３
の中からいずれか１つを書き込み制御回路６０が選択し
てメモリ書き込み制御信号５９として供給し、仮想コン
テナフレーム中の非同期低速データを制御しながら脱落
なくメモリ５７に書き込む。次に、デスタッフクロック
再生回路６５はメモリ書き込み制御信号をもとに伝送ク
ロックからマスク処理によりバースト状のデスタッフク
ロックを再生する。

【００６１】次に、次段の位相同期発振器６６はこのデ
スタッフクロックを入力し元の非同期低速データのクロ
ック信号を再生する。このクロック信号をもとに多重分
離速度変換用メモリ５７より低速データ信号を連続デー
タとして取り出し、次段の出力インタフェース回路５８
に供給する。この出力インタフェース回路５８は出力終
端処理を施し非同期低速信号データとして取り出す。必
要に応じてクロック信号も出力する。以上の構成によ
り、仮想コンテナフレームで網同期がとれていない任意
の伝送容量の低速データ信号を収容して伝送する受信装
置を構成することができる。

【００６２】この実施の形態によれば、ＳＤＨ伝送装置
はデータの多重タイムスロット、非同期周波数差吸収用
スタッフ多重タイムスロット、スタッフ制御バイトから
なるバーチャルコンテナー内に多重されたデータから、
スタッフ制御バイト信号の情報をもとに、多重分離バス
よりもとの非同期低速信号を多重分離することが可能と
なるという効果を奏する。

【００６３】実施の形態８．図１３はこの発明に係るＳ
ＤＨ伝送装置の別の実施の形態を示すＳＤＨ受信端局装
置及び挿入分離型多重変換装置の構成図である。図１３
において、６９は非同期低速信号出力インタフェース、
７０は多重分離速度変換用メモリ、７１は出力信号終端
等を行う出力インタフェース回路、７２はメモリ書き込
み制御信号、７３は制御信号読み出し専用メモリからの
複数の読み出し制御信号から復号されたスタッフ情報に
対応した制御信号を選択しメモリに供給する書き込み制
御回路である。

【００６４】また、７４は伝送されてくる仮想コンテナ
フレーム中のスタッフ制御バイト中のスタッフ情報を復
号するスタッフ情報復号回路、７５は仮想コンテナ多重
分離バス、７６はスタッフ制御のモードにそれぞれ対応
した複数のメモリ書き込み制御信号、７７はスタッフ情
報書き込み制御信号、７８は平滑化クロック生成回路、
７９は連続クロックを再生する位相同期発振器、８０は
仮想コンテナフレームカウンタ、８１は制御信号読み出
し専用メモリ（ＲＯＭ）、８２は制御信号読み出し専用
メモリ８からの平均化クロック生成マスク処理制御信号
である。また、図１０もこの実施の形態で用いられる。

【００６５】次に、図１３に示すＳＤＨ伝送装置の動作
について図１０を用いて説明する。図１０に示す仮想コ
ンテナフレームに多重化された非同期低速データは仮想
コンテナ多重分離バス７５に出力される。このフレーム
位相に同期して仮想コンテナフレームカウンタ８０が動
作する。非同期低速データの先頭のスタッフ制御バイト
を書き込み制御信号７７によりスタッフ情報復号回路７
４に書き込み、コード化情報を復号する。

【００６６】この復号されたコード化情報をもとにスタ
ッフ制御のモードにそれぞれ対応した複数のメモリ書き
込み制御信号７６の中からいずれか１つを書き込み制御
回路７３が選択してメモリ書き込み制御信号７２として
供給し、仮想コンテナフレーム中の非同期低速データを
制御しながら脱落なく多重分離速度変換用メモリ７０に
書き込む。

【００６７】次に、スタッフ情報復号回路７４からの復
号スタッフ情報を平滑化クロック生成回路７８に供給す
る。この平滑化クロック生成回路７８は、スタッフ情報
に対応して仮想コンテナフレーム中に発生するクロック
数が同じになりクロックの発生状況がフレーム内で平均
化するようなマスク処理制御信号８２を予め制御信号読
み出し専用メモリ（ＲＯＭ）８１に格納しておき、この
マスク処理制御信号８２を選択してクロックの発生マス
ク信号として用い平滑化クロックを生成させる。

【００６８】次に、次段の位相同期発振器７９はこの再
生信号を入力し元の非同期低速データのクロック信号を
再生する。この場合、基準入力が平均化されたクロック
が位相同期発振器７９に入るため、出力クロックもジッ
タの少ない安定なクロックが得られる。このクロック信
号をもとに多重分離速度変換用メモリ７０より低速デー
タ信号を連続データとして取り出し、次段の出力インタ
フェース回路７１が出力終端処理を施し非同期低速信号
データとして取り出す。必要に応じてクロック信号も出
力する。以上の構成により、仮想コンテナフレームで網
同期がとれていない任意の伝送容量の低速データ信号を
収容して伝送する受信装置が構成されるとともに再生ク
ロックのジッターが少なく安定な信号が得られる。

【００６９】この実施の形態によれば、スタッフ情報復
号回路が生成したスタッフ制御バイト信号の情報をもと
に、多重分離バスよりもとの非同期低速信号を多重分離
するにあたって、各ＳＤＨフレームに対応して挿入され
ているスタッフ多重制御信号をもとに多重化側の低速信
号の発生クロック数と同じクロック数を平滑化クロック
生成回路によってできるだけ均等に変換発生させるの
で、そのクロックを位相同期発振器の入力とし、ジッタ
ーの少ない出力低速信号再生用クロックを作成すること
が可能になるという効果を奏する。

【００７０】実施の形態９．図１４はこの発明に係るＳ
ＤＨ伝送装置の別の実施の形態を示すＳＤＨ受信端局装
置及び挿入分離型多重変換装置の構成図である。図１４
において、８３は非同期低速信号出力インタフェース、
８４は多重分離速度変換用メモリ、８５は出力信号終端
等を行う出力インタフェース回路、８６はメモリ書き込
み制御信号、８７は制御信号読み出し専用メモリからの
複数の読み出し制御信号から復号され、スタッフ情報に
対応した制御信号を選択し多重分離速度変換用メモリ８
４に供給する書き込み制御回路である。

【００７１】また、８８は伝送されてくる仮想コンテナ
フレーム中のスタッフ制御バイト中のスタッフ情報を復
号するスタッフ情報復号回路、８９は仮想コンテナ多重
分離バス、９０はスタッフ制御の各モードにそれぞれ対
応した複数のメモリ書き込み制御信号、９１はスタッフ
情報書き込み制御信号、９２伝送クロックをもとに仮想
コンテナフレーム周期を作成する計数周期再生回路、９
３は非同期低速クロック信号を再生するディジタル制御
式位相同期発振器の位相比較周期を生成する位相比較周
期生成回路である。

【００７２】また、９４は復号スタッフ情報より送信側
の各仮想コンテナフレーム周期ごとに発生する低速非同
期信号のクロック計数値を再生するクロック数再生回路
である。９５は再生クロック数を位相比較周期期間加算
しながら積算していく加算回路、９６は減算回路、９７
は加算回路、９８は制御レジスタ、９９はＤ／Ａ変換
器、１００はローパスフィルタ（ＬＰＦ）、１０１は電
圧制御発振器（ＶＣＯ）、１０２はクロック計数回路、
１０３は仮想コンテナフレームカウンタ、１０４は制御
信号読み出し専用メモリ（ＲＯＭ）である。

【００７３】次に、図１４に示すＳＤＨ伝送装置の動作
について図１０を用いて説明する。図１０に示す仮想コ
ンテナフレームに多重化された非同期低速データは仮想
コンテナ多重分離バス８９に出力される。このフレーム
位相に同期して仮想コンテナフレームカウンタ１０３が
動作する。非同期低速データの先頭のスタッフ制御バイ
トを制御信号読み出し専用メモリ（ＲＯＭ）１０４から
の書き込み制御信号９１によりスタッフ情報復号回路８
８に書き込み、コード化情報を復号する。

【００７４】この復号された情報をもとに書き込み制御
回路８７はスタッフ制御の各モードにそれぞれ対応した
制御信号読み出し専用メモリ（ＲＯＭ）１０４からの複
数のメモリ書き込み制御信号９０の中からいずれか１つ
を選択してメモリ書き込み制御信号８６として供給し、
仮想コンテナフレーム中の非同期低速データを制御しな
がら脱落なく多重分離速度変換用メモリ８４に書き込
む。次に、スタッフ情報復号回路８８からの復号スタッ
フ情報をクロック数再生回路９４に供給し、スタッフ情
報に対応して仮想コンテナフレーム中に発生するクロッ
ク数を再生する。

【００７５】次に、計数周期再生回路９２によって仮想
コンテナフレーム周期が再生され、次段の位相比較周期
生成回路９３に供給される。位相比較周期生成回路９３
はフレーム周期の任意の整数倍の長い周期の位相比較周
期を生成する。加算回路９５はフレーム周期ごとに再生
されるクロック数を位相比較周期間に積算（この期間中
に送信側で発生した非同期低速信号のクロック数）し、
その積算値を次段の減算器９６に供給する。クロック計
数回路１０２はディジタル形式の位相同期発振回路の電
圧制御発振器１０１から発生するクロック数を位相比較
周期間計数しその結果を減算器９６に供給する。

【００７６】減算結果は次段の逐次帰還制御型レジスタ
９８の補正値として供給されＤ／Ａ変換器９９によって
アナログ制御値に変換されローパスフィルタ１００を経
由し電圧制御発振器１０１を制御する。以上の構成によ
り、この位相同期発振回路は、位相比較周期ごとに送ら
れてくる送信側のクロック情報に同期して送信側クロッ
ク周波数を再生する。このクロック信号をもとにメモリ
８４より低速データ信号を連続データとして取り出し、
次段の出力インタフェース回路８５は出力終端処理を施
し非同期低速信号データとして取り出す。必要に応じて
クロック信号も出力する。

【００７７】以上の構成により、仮想コンテナフレーム
で網同期がとれていない任意の伝送容量の低速データ信
号を収容して伝送する受信装置が構成されるとともに送
信側からのスタッフ情報をもとにディジタル形式の位相
同期発振回路により送信側非同期クロックを安定に再生
することが可能になる。

【００７８】この実施の形態によれば、ＳＤＨ伝送装置
はスタッフ制御バイト信号の情報をもとに、多重分離バ
スよりもとの非同期低速信号を多重分離するにあたっ
て、各ＳＤＨフレームに対応して挿入されているスタッ
フ多重制御信号をもとに多重化側の低速信号の発生クロ
ック数を再生し、その個数をＳＤＨ伝送フレームの任意
の個数の期間中加算した個数をディジタル入力値とする
ディジタル制御方式の位相同期発振器により多重化側と
同じ非同期低速信号の正確なクロック信号を再生させる
ので、クロック信号の極めて安定な非同期低速信号を出
力することが可能になるという効果を奏する。

【００７９】

【発明の効果】以上のように、第１の発明によれば、送
信端局装置は汎用の高次バーチャルコンテナ多重バスを
設け、各種既存の低速インタフェースが接続され、上記
高次バーチャルコンテナフレーム中の６４ｋｂ／ｓ単位
の任意の多重タイムスロットをアドレスとし、制御信号
読み出し専用メモリ（ＲＯＭ）とシーケンサーから構成
される制御回路からの制御信号により、低速インタフェ
ースの入力データを予めきめられたアドレスのタイムス
ロットへ多重する回路を設けたので、制御信号読み出し
専用メモリのデータを任意に設定することにより、網同
期した６４ｋｂ／ｓの任意の整数倍の伝送速度を持つ連
続入力信号を柔軟に仮想コンテナに多重することができ
るという効果を奏する。

【００８０】また、第２の発明によれば、受信端局装置
は汎用の高次バーチャルコンテナ多重分離バスを設け、
各種既存の低速インタフェースが接続され、上記高次バ
ーチャルコンテナフレーム中の６４ｋｂ／ｓ単位の任意
の多重タイムスロットをアドレスとし、 制御信号読み
出し専用メモリ（ＲＯＭ）とシーケンサーから構成され
る制御回路からの制御信号により、予めきめられたアド
レスのタイムスロットに多重されたデータを選択的に上
記分離バスから読み出し多重分離する回路を設けたの
で、制御信号読み出し専用メモリのデータを任意に設定
することにより網同期した６４ｋｂ／ｓの任意の整数倍
の伝送速度を持つ連続入力信号を柔軟に仮想コンテナか
ら多重分離することができるという効果を奏する。

【００８１】また、第３の発明によれば、中間中継装置
は受信セクション処理部及び送信セクション処理部間に
汎用の高次バーチャルコンテナ多重分離バスを設けたの
で、受信端局装置及び送信端局装置の機能を最小限の機
能単位で流用する中間中継装置が実現されるという効果
を奏する。

【００８２】また、第４の発明によれば、中間中継装置
は汎用の高次バーチャルコンテナ多重分離バスと汎用の
高次バーチャルコンテナ多重バスと両バスを接続するバ
スインターコネクションスイッチを備え高次バーチャル
コンテナ信号を受信部から送信部へ中継する回路を設け
たので、将来必要に応じ低速入出力信号の挿入分離の機
能拡張が可能となる中間中継装置が実現されるという効
果を奏する。

【００８３】また、第５の発明によれば、挿入分離型多
重変換装置は、ＳＤＨ挿入分離型多重変換装置は、汎用
バーチャルコンテナ多重分離バスとＳＤＨ送信端局装置
に用いる汎用バーチャルコンテナ多重バスを流用し、追
加のバスインターコネクションスイッチを設けたので、
仮想コンテナフレーム中の各バイト単位の多重タイムス
ロットごとに、データの分離、パススルー、挿入の制御
を制御信号読み出し専用メモリのデータの内容により自
由に設定できるＳＤＨ挿入分離型多重変換装置が簡易な
構成で実現できるという効果を奏する。

【００８４】また、第６の発明によれば、ＳＤＨ伝送装
置は収容する低速インタフェース信号として網同期がと
れていない任意の伝送速度の信号を多重収容するため、
データの多重タイムスロット、非同期周波数差吸収用ス
タッフ多重タイムスロット、スタッフ制御バイトを備え
ることにより、バーチャルコンテナ容量いっぱいまでの
任意の低速信号を収容多重化することが可能になるとい
う効果を奏する。

【００８５】また、第７の発明によれば、ＳＤＨ伝送装
置はデータの多重タイムスロット、非同期周波数差吸収
用スタッフ多重タイムスロット、スタッフ制御バイトか
らなるバーチャルコンテナー内に多重されたデータか
ら、スタッフ制御バイト信号の情報をもとに、多重分離
バスよりもとの非同期低速信号を多重分離することが可
能となるという効果を奏する。

【００８６】また、第８の発明によれば、スタッフ情報
復号回路が生成したスタッフ制御バイト信号の情報をも
とに、多重分離バスよりもとの非同期低速信号を多重分
離するにあたって、各ＳＤＨフレームに対応して挿入さ
れているスタッフ多重制御信号をもとに多重化側の低速
信号の発生クロック数と同じクロック数を平滑化クロッ
ク生成回路によってできるだけ均等に変換発生させるの
で、そのクロックを位相同期発振器の入力とし、ジッタ
ーの少ない出力低速信号再生用クロックを作成すること
が可能になるという効果を奏する。

【００８７】また、第９の発明によれば、SDH伝送装置
はスタッフ制御バイト信号の情報をもとに、多重分離バ
スよりもとの非同期低速信号を多重分離するにあたっ
て、各ＳＤＨフレームに対応して挿入されているスタッ
フ多重制御信号をもとに多重化側の低速信号の発生クロ
ック数を再生し、その個数をＳＤＨ伝送フレームの任意
の個数の期間中加算した個数をディジタル入力値とする
ディジタル制御方式の位相同期発振器により多重化側と
同じ非同期低速信号の正確なクロック信号を再生させる
ので、クロック信号の極めて安定な非同期低速信号を出
力することが可能になるという効果を奏する。

【図面の簡単な説明】

【図１】 この発明に係るＳＤＨ伝送装置の一実施の形
態を示すＳＤＨ送信端局装置の構成図である。

【図２】 基本ＳＤＨ伝送フレームであるＳＴＭー１
（Ｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｐｏｒｔ Ｍｏ
ｄｕｌｅ Ｌｅｖｅｌ １）のフレーム構成（９行×２
７０列）と実際の正味の伝送データであるペイロード部
を構成する本発明の対象となる仮想コンテナフレームを
示す図である。

【図３】 仮想コンテナフレームとフレーム内のバイト
単位（６４ｋｂ／ｓ容量）の多重タイムスロット位置を
示すアドレス関係と各部の主要動作波形を示す説明図で
ある。

【図４】 この発明に係るＳＤＨ伝送装置の別の実施の
形態を示す受信端局装置の構成図である。

【図５】 図４に示すＳＤＨ受信端局装置における各部
のタイミングチャートである。

【図６】 この発明に係るＳＤＨ伝送装置の別の実施の
形態を示すＳＤＨ中間中継装置の構成図である。

【図７】 この発明に係るＳＤＨ伝送装置の別の実施の
形態を示す中間中継装置の構成図である。

【図８】 この発明に係るＳＤＨ伝送装置の別の実施の
形態を示すＳＤＨ挿入分離型多重変換装置（ＡＤＭ：Ａ
ｄｄ Ｄｒｏｐ Ｍｕｌｔｉｐｌｅｘｅｒ）の構成図で
ある。

【図９】 図８に示すＳＤＨ挿入分離型多重変換装置の
各主要機能部の動作信号のタイミングチャートである。
図９（ａ）において、４５はＳＤＨ挿入分離型多重変換
装置である。

【図１０】 この発明に係るＳＤＨ伝送装置における非
同期低速入力信号の仮想コンテナフレーム内での多重デ
ータフレームの構成を示すフレーム構成図である。

【図１１】 この発明に係るＳＤＨ伝送装置の別の実施
の形態を示すＳＤＨ送信端局装置及び挿入分離型多重変
換装置の構成図である。

【図１２】 この発明に係るＳＤＨ伝送装置の別の実施
の形態を示すＳＤＨ受信端局装置及び挿入分離型多重変
換装置の構成図である。

【図１３】 この発明に係るＳＤＨ伝送装置の別の実施
の形態を示すＳＤＨ受信端局装置及び挿入分離型多重変
換装置の構成図である。

【図１４】 この発明に係るＳＤＨ伝送装置の別の実施
の形態を示すＳＤＨ受信端局装置及び挿入分離型多重変
換装置の構成図である。

【図１５】 従来のＳＤＨ多重化の構造を示すＳＤＨ多
重化構造図である。

【符号の説明】

１ 低速入力インタフェース、２ 入力インタフェース
回路、 ３ 速度変換用メモリ、 ４ メモリ読み出し
制御信号、５ メモリ出力信号、 ６ 仮想コンテナ
（ＶＣ：Ｖｉｒｔｕａｌ Ｃｏｎｔａｉｎｅｒ）多重バ
ス化バス、７ 制御信号読み出し専用メモリ、 ８ 制
御信号読み出し専用メモリアドレス信号、９ 仮想コン
テナフレームカウンタ、１０ 低速出力インタフェー
ス、 １１多重分離速度変換用メモリ、１２出力インタ
フェース回路、 １３ メモリ読み出し制御信号、１４
は仮想コンテナ多重分離バス、 １５ 制御信号読み出
し専用メモリ、 １６ 制御信号読み出し専用メモリア
ドレス信号、 １７ 仮想コンテナフレームカウンタ、
１８ 受信セクション処理部、 １９ 仮想コンテナ多
重分離バス、 ２０ 送信セクション処理部、 ２１
受信セクション処理部、 ２２ 仮想コンテナ多重分離
バス、 ２３ バスインターコネクションスイッチ（Ｂ
ＩＳＷ：Ｂｓｓ Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ Ｓ
ｗｉｔｃｈ）、２４ 仮想コンテナ多重化バス、 ２５
送信セクション処理部、 ２６ 分離低速信号出力イ
ンタフェース、 ２７ 速度変換メモリ、 ２８ 出力
インタフェース回路、 ２９ メモリ書き込み制御信
号、 ３０ ＳＤＨ受信セクション処理部、 ３１ 仮
想コンテナ多重分離バス、 ３２ 制御信号読みだし専
用メモリ、 ３３ 制御信号読み出し専用メモリアドレ
ス信号、 ３４ 仮想コンテナフレームカウンタ、 ３
５ バスインターコネクションスイッチ、 ３６バスイ
ンターコネクションスイッチ制御信号、 ３７ バスイ
ンターコネクションスイッチ、 ３８ メモリ読み出し
制御信号、 ３９ メモリ出力信号、 ４０ 仮想コン
テナ多重化バス、 ４１ 挿入低速信号入力インタフェ
ース、 ４２ 入力終端を行う入力インタフェース回
路、 ４３ 速度変換用メモリ、 ４４ ＳＤＨ送信セ
クション処理部、 ４５ ＳＤＨ挿入分離型多重変換装
置、４６ 非同期低速信号入力インタフェース、 ４７
低速信号インタフエース回路、 ４８ 速度変換用メ
モリ、 ４９ クロック計数器、 ５０ スタッフ情報
符号化回路、 ５１ 読み出し制御回路、 ５２ バス
出力バッフア回路、５３ 仮想コンテナ多重化バス、
５４ 制御信号読みだし専用メモリ、 ５５仮想コンテ
ナフレームカウンタ、 ５６ 非同期低速信号出力イン
タフェース、 ５７ 速度変換用メモリ、５８ 出力イ
ンタフェース回路、 ５９ メモリ書き込み制御信号、
６０ 書き込み制御回路、 ６１ スタッフ情報復号回
路、６２ 仮想コンテナ多重分離、 ６３ メモリ書き
込み制御信号、 ６４ スタッフ情報読み込み制御信
号、 ６５ デスタッフクロック再生回路、 ６６位相
同期発振器、 ６７ 仮想コンテナフレームカウンタ、
６８ は制御信号読みだし専用メモリ、 ６９ 非同
期低速信号出力インタフェース、 ７０ 速度変換用メ
モリ、７１ 出力インタフェース回路、 ７２ メモリ
書き込み制御信号、 ７３ 書き込み制御回路、 ７４
スタッフ情報復号回路、 ７５ 仮想コンテナ多重分
離バス、 ７６ メモリ書き込み制御信号、 ７７ ス
タッフ情報読み込み制御信号、 ７８ 平滑化クロック
生成回路、 ７９ 位相同期発振器、 ８０ 仮想コン
テナフレームカウンタ、 ８１ 制御信号読みだし専用
メモリ、 ８２ 平均化クロック生成マスク処理制御信
号、８３ 非同期低速信号出力インタフェース、 ８４
多重分離速度変換用メモリ、 ８５ 出力インタフェ
ース回路、 ８６ メモリ書き込み制御信号、８７ 書
き込み制御回路、８８ スタッフ情報復号回路、 ８９
仮想コンテナ多重分離、 ９０ メモリ書き込み制御
信号、 ９１ スタッフ情報読み込み制御信号、 ９２
計数周期再生回路 ９３ 位相比較周期生成回路９４
クロック数再生回路、 ９５加算回路、 ９６ 減算
回路、９７ 加算回路、９８ 制御レジスタ、９９ Ｄ
／Ａ変換器、１００ ローパスフィルタ、１０１ 電圧
制御発振器、１０２ クロック計数回路、 １０３ 仮
想コンテナフレームカウンタ、１０４ 制御信号読みだ
し専用メモリ、１０５ コンテナ１１（ＶＣー１１）、
１０６ 仮想コンテナ１１（ＶＣー１１）、 １０７
トリビュタリユニット１１（ＴＵー１１）、 １０８
トリビュタリユニットグループ２（ＴＵＧー２）、
１０９ 仮想コンテナ３（ＶＣ−３）、 １１０ １１
１ 管理ユニットグループ（ＡＵＧ）、 １１２ 同期
転送モジュールＮ（ＳＴＭーＮ） なお、図中、同一符号は同一または相当部分を示す。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 伝送路からの低速データ信号を仮想コン
   テナフレームに多重化するＳＤＨ送信端局装置と、仮想
   コンテナフレームに多重化された信号を多重分離するＳ
   ＤＨ受信端局装置と、仮想コンテナフレームに多重化さ
   れた信号を中継するＳＤＨ中間中継装置と、仮想コンテ
   ナフレームに多重化された信号に特定の信号を挿入した
   り多重化された信号から特定の信号を分離するＳＤＨ挿
   入分離型多重変換装置（Ａｄｄ Ｄｒｏｐ Ｍｕｌｔｉ
   ｐｌｅｘｅｒ）とを備え、前記ＳＤＨ送信端局装置は、
   網同期した６４ｋｂ／ｓの任意の整数倍の伝送速度を持
   つ連続低速入力信号を入力する複数の入力インタフェー
   スと、該入力インタフェースに設けられた速度変換メモ
   リ回路を介して入力する仮想コンテナ（ＶＣ：Ｖｉｒｔ
   ｕａｌ Ｃｏｎｔａｉｎｅｒ）多重バスと、前記メモリ
   から前記多重バスへの読み出し制御を仮想コンテナフレ
   ームを構成する６４ｋｂ／ｓ容量のバイト単位の多重タ
   イムスロットを基本単位として任意に制御する制御信号
   発生用読み出し専用メモリ（ＲＯＭ：Ｒｅａｄ Ｏｎｌ
   ｙ Ｍｅｍｏｒｙ）と、該読み出し専用メモリ駆動用に
   供給するため、上記仮想コンテナフレームを基本として
   シーケンシャルにアドレスを発生するアドレス発生回路
   とを備えたことを特徴とするＳＤＨ（Ｓｙｎｃｈｒｏｎ
   ｏｕｓ ＤｉｇｉｔａｌＨｉｅｒａｒｃｈｙ）伝送装
   置。
2. 【請求項２】 伝送路からの低速データ信号を仮想コン
   テナフレームに多重化するＳＤＨ送信端局装置と、仮想
   コンテナフレームに多重化された信号を多重分離するＳ
   ＤＨ受信端局装置と、仮想コンテナフレームに多重化さ
   れた信号を中継するＳＤＨ中間中継装置と、仮想コンテ
   ナフレームに多重化された信号に特定の信号を挿入した
   り多重化された信号から特定の信号を分離するＳＤＨ挿
   入分離型多重変換装置とを備え、前記ＳＤＨ受信端局装
   置は、仮想コンテナ多重分離バスと、同多重分離バスか
   ら速度変換メモリ回路を介して網同期した６４ｋｂ／ｓ
   の任意の整数倍の伝送速度を持つ連続低速信号を出力す
   る複数の出力インタフェースと、前記多重分離バスから
   前記速度変換メモリへの書き込み制御を仮想コンテナフ
   レームを構成する６４ｋｂ／ｓ容量のバイト単位の多重
   タイムスロットを基本単位として任意に制御する制御信
   号発生用書き込み専用メモリ（ＲＯＭ）と、該書き込み
   専用メモリ駆動用に供給するため、前記仮想コンテナフ
   レームを基本としてシーケンシャルにアドレスを発生す
   るアドレス発生回路とを備えたことを特徴とするＳＤＨ
   伝送装置。
3. 【請求項３】 伝送路からの低速データ信号を仮想コン
   テナフレームに多重化するＳＤＨ送信端局装置と、仮想
   コンテナフレームに多重化された信号を多重分離するＳ
   ＤＨ受信端局装置と、仮想コンテナフレームに多重化さ
   れた信号を中継するＳＤＨ中間中継装置と、仮想コンテ
   ナフレームに多重化された信号に特定の信号を挿入した
   り多重化された信号から特定の信号を分離するＳＤＨ挿
   入分離型多重変換装置とを備え、前記ＳＤＨ中間中継装
   置は、ＳＤＨ受信セクション処理部によって受信ＳＤＨ
   信号より分離された仮想コンテナ信号が供給される仮想
   コンテナ多重分離バスをＳＤＨ送信セクション処理部へ
   接続することを特徴とするＳＤＨ伝送装置。
4. 【請求項４】 伝送路からの低速データ信号を仮想コン
   テナフレームに多重化するＳＤＨ送信端局装置と、仮想
   コンテナフレームに多重化された信号を多重分離するＳ
   ＤＨ受信端局装置と、仮想コンテナフレームに多重化さ
   れた信号を中継するＳＤＨ中間中継装置と、仮想コンテ
   ナフレームに多重化された信号に特定の信号を挿入した
   り多重化された信号から特定の信号を分離するＳＤＨ挿
   入分離型多重変換装置とを備え、前記ＳＤＨ中間中継装
   置は、受信ＳＤＨ信号より分離された仮想コンテナ信号
   が供給される仮想コンテナ多重分離バスと、送信ＳＤＨ
   信号を生成するための仮想コンテナ多重バスと、該仮想
   コンテナ多重バスと前記仮想コンテナ多重分離バスとの
   両方のバスを６４ｋｂ／ｓ容量のバイト単位の多重タイ
   ムスロットを基本単位として任意に制御するバスインタ
   ーコネクションスイッチ（ＢＩＳＷ：Ｂｕｓ Ｉｎｔｅ
   ｒｃｏｎｎｅｃｔｉｏｎ Ｓｗｉｔｃｈ）と、該バスイ
   ンターコネクションスイッチの接続を６４ｋｂ／ｓ容量
   のバイト単位の多重タイムスロットを基本単位として任
   意に制御する制御信号発生用書き込み専用メモリ（ＲＯ
   Ｍ）と、該書き込み専用メモリ駆動用に供給するため、
   上記仮想コンテナフレームを基本としてシーケンシャル
   にアドレスを発生するアドレス発生回路とを備えたこと
   を特徴とするＳＤＨ伝送装置。
5. 【請求項５】 伝送路からの低速データ信号を仮想コン
   テナフレームに多重化するＳＤＨ送信端局装置と、仮想
   コンテナフレームに多重化された信号を多重分離するＳ
   ＤＨ受信端局装置と、仮想コンテナフレームに多重化さ
   れた信号を中継するＳＤＨ中間中継装置と、仮想コンテ
   ナフレームに多重化された信号に特定の信号を挿入した
   り多重化された信号から特定の信号を分離するＳＤＨ挿
   入分離型多重変換装置とを備え、前記ＳＤＨ 挿入分離
   型多重変換装置は、入力されたＳＤＨフレーム信号に対
   して仮想コンテナの多重分離を行う仮想コンテナ多重分
   離バスと、該多重分離バスから多重分離された仮想コン
   テナに対して速度変換を行う第１の速度変換メモリ回路
   と、該速度変換メモリを介して網同期した６４ｋｂ／ｓ
   の任意の整数倍の伝送速度を持つ連続低速信号を出力す
   る複数の出力インタフェースと、網同期した６４ｋｂ／
   ｓの任意の整数倍の伝送速度を持つ連続低速入力信号を
   入力する複数の入力インタフェースと、該入力インタフ
   ェースからの連続低速入力信号に対して速度変換を行い
   仮想コンテナを作成する第２の速度変換メモリ回路と、
   該第２の速度変換メモリからの仮想コンテナを入力する
   仮想コンテナ多重バスと、該仮想コンテナ多重バスと前
   記仮想コンテナ多重分離バスとの両方のバスを６４ｋｂ
   ／ｓ容量のバイト単位の多重タイムスロットを基本単位
   として任意に制御するバスインターコネクションスイッ
   チと、該バスインターコネクションスイッチの接続を６
   ４ｋｂ／ｓ容量のバイト単位の多重タイムスロットを基
   本単位として任意に制御する制御信号発生用書き込み専
   用メモリ（ＲＯＭ）と、該書き込み専用メモリ駆動用に
   供給するため、上記仮想コンテナフレームを基本として
   シーケンシャルにアドレスを発生するアドレス発生回路
   とを備えたことを特徴とするＳＤＨ伝送装置。
6. 【請求項６】 網同期がとれていない非同期の複数の任
   意の低速信号の入力インタフェースを備え、通常の多重
   タイムスロットと非同期多重速度整合用にスタッフ多重
   タイムスロットとスタッフ多重制御情報を収容するスタ
   ッフ制御バイトでデータを構成し、多重バスに出力し伝
   送するスタッフ制御部を有し、任意の速度の非同期低速
   信号を多重することを特徴とする請求項１又は請求項５
   のいずれかに記載のＳＤＨ伝送装置。
7. 【請求項７】 通常の多重タイムスロットと非同期多重
   速度整合用にスタッフ多重タイムスロットとスタッフ多
   重制御情報を収容するスタッフ制御バイトで構成された
   多重データを、前記スタッフ制御バイトの情報をもとに
   多重分離バスより分離し低速信号の出力インタフェース
   信号として再生出力する低速インタフェースを備えたこ
   とを特徴とする請求項２または請求項５のいずれかに記
   載のＳＤＨ伝送装置。
8. 【請求項８】 網同期がとれていない非同期低速信号を
   多重伝送するために通常の多重タイムスロットと非同期
   多重速度整合用にスタッフ多重タイムスロットとスタッ
   フ多重制御情報を収容するスタッフ制御タイムスロット
   で構成された多重データを、前記スタッフ制御タイムス
   ロットの制御情報をもとに多重分離バスより分離し低速
   の出力インタフェース信号として再生出力する低速イン
   タフェースは、前記多重データ中の非同期低速データを
   メモリに書き込む書き込み制御回路と、前記スタッフ多
   重制御情報のコード化情報を復号するスタッフ情報復号
   回路と、平滑化クロックを生成する平滑化クロック生成
   回路と、元の非同期低速データのクロック信号を再生す
   る位相同期発振器（ＰＬＯ：Ｐｈａｓｅ Ｌｏｃｋｅｄ
   Ｏｓｃｉｌｌａｔｏｒ）と、この平滑化されたクロッ
   ク信号をもとに低速データ信号を連続データとして再生
   するメモリと、メモリからの信号に対して出力終端処理
   を施し非同期低速信号データとして再生する出力インタ
   フェースとを備えたことを特徴とする請求項２又は請求
   項５のいずれかに記載のＳＤＨ伝送装置。
9. 【請求項９】 網同期がとれていない非同期低速信号を
   多重伝送するために通常の多重タイムスロットと非同期
   多重速度整合用にスタッフ多重タイムスロットとスタッ
   フ多重制御情報を収容するスタッフ制御タイムスロット
   で構成された多重データを、前記スタッフ制御タイムス
   ロットの制御情報をもとに多重分離バスより分離し低速
   の出力インタフェース信号として再生出力する低速イン
   タフェースは、前記スタッフ制御タイムスロットの情報
   に基づき前記伝送ＳＤＨの１フレーム中に多重される非
   同期データ数を各フレームごとに算出し、任意の整数倍
   の前記ＳＤＨフレーム間の合計値を算出する第１の計数
   器と、電圧制御発振器（ＶＣＯ：Ｖｏｌｔａｇｅ Ｃｏ
   ｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）の出力クロ
   ック数を計数する第２の計数器と、前記第１の計数器の
   計数値と前記第２の計数器の計数値の差分を生成する減
   算器と、該減算器の減算値に基づいて格納した前値保持
   値を制御補正する加算器と、該加算器の出力値を前記電
   圧制御発振器に供給するためのアナログ制御電圧に変換
   するディジタル／アナログ（Ｄ／Ａ）変換器とを備え、
   ディジタル処理形式の位相同期ループにより送信側非同
   期データクロックに同期したデスタッフメモリ読み出し
   平滑クロックを再生することを特徴とする請求項２又は
   請求項５のいずれかに記載のＳＤＨ伝送装置。