KR100742839B1

KR100742839B1 - 통신 시스템의 트레이스 바이트 생성장치

Info

Publication number: KR100742839B1
Application number: KR1020010061366A
Authority: KR
Inventors: 양정훈
Original assignee: 엘지노텔 주식회사
Priority date: 2001-10-05
Filing date: 2001-10-05
Publication date: 2007-07-25
Also published as: KR20030029200A

Abstract

본 발명은 통신 시스템의 트레이스 바이트 생성장치를 제공하기 위한 것으로, 프레임 펄스를 입력받아 카운트하는 프레임 카운터와; DPRAM에 대한 읽기/쓰기를 제어하는 메모리 제어부와; 상기 프레임 카운터로부터 J1 인에이블 신호를 입력받고, TRACE_MOD와 TRACE_GEN_EN 신호를 입력받아 리드어드레스 카운트를 수행하는 리드어드레스 카운터와; 상기 메모리 제어부의 제어를 받고, 데이터를 입력받으며, 상기 리드어드레스 카운터의 카운터 값에 따라 J1 데이터가 출력되도록 하는 DPRAM과; 상기 프레임 카운터의 J1 인에이블 신호에 따라 상기 DPRAM의 J1 데이터와 입력된 데이터를 다중화하여 STM0 데이터를 출력하는 다중화부를 포함하여 구성함으로써, SONET/SDH 망에서 트레이스 바이트(J0/J1)를 송출함에 있어 DPRAM을 사용하여 플립플롭 레지스터 구조와 비교해 게이트 수를 현저히 감소시키고, 송출 중에도 프로세서에서 계속 리드/라이트를 수행하면서 64바이트/16바이트 포맷의 트레이스를 전송할 수 있게 되는 것이다.

Description

통신 시스템의 트레이스 바이트 생성장치{Apparatus for generating OF trace byte in communication system}

도 1은 일반적인 통신 시스템의 SONET/SDH 프레이머의 블록구성도이다.

도 2는 종래 통신 시스템의 트레이스 바이트 생성장치의 블록구성도이다.

도 3은 본 발명에 의한 통신 시스템의 트레이스 바이트 생성장치의 블록구성도이다.

도 4는 도 3에서 메모리 제어부와 그 주변장치의 상세블록도이다.

도 5는 도 3에서 리드어드레스 카운터의 상세블록도이다.

* 도면의 주요 부분에 대한 부호의 설명 *

1 : 버퍼 2 : 프레임 타이밍 생성부

3 : 포인터/POH 삽입부 4 : SOH 삽입부

20 : 프레임 카운터 30 : 메모리 제어부

40 : 리드어드레스 카운터 50 : DPRAM

60 : 다중화부

본 발명은 통신 시스템의 트레이스 바이트(Trace Byte) 생성장치에 관한 것으로, 특히 SONET(Synchronous Optical Network)/SDH(Synchronous Digital Hierarchy) 망에서 트레이스 바이트(J0/J1)를 송출함에 있어 DPRAM(Dual Port RAM)을 사용하여 플립플롭 레지스터 구조와 비교해 게이트 수를 현저히 감소시키고, 송출 중에도 프로세서에서 계속 리드/라이트를 수행하면서 64바이트/16바이트 포맷의 트레이스를 전송하기에 적당하도록 한 통신 시스템의 트레이스 바이트 생성장치에 관한 것이다.

일반적으로 통신 시스템은 원거리에 있는 단말기와 통신 회선으로 결합하여 정보 처리를 수행하는 시스템으로, 유선과 무선 통신 시스템 등이 있다. 그리고 무선 통신 시스템은 사람, 자동차, 선박, 열차, 항공기 등 이동체를 대상으로 하는 통신 시스템으로, 이에는 이동전화(휴대전화, 차량전화), 항만전화, 항공기전화, 이동공중전화(열차, 유람선, 고속버스 등에 설치), 무선호출, 무선전화, 위성통신, 아마추어무선, 어업무선 등이 포함된다.

이러한 통신 시스템에는 아날로그 방식을 사용하는 AMPS(Advanced Mobile Phone Service) 시스템, 디지털 방식을 사용하는 CDMA 및 TDMA(Time Division Multiple Access, 시분할 다원 접속) 시스템, FDMA(Frequency Division Multiple Access, 주파수 분할 다원접속) 시스템, WLL(Wireless Local Loop, 무선 가입자 망) 시스템 등이 있다. 그리고 최근에는 CDMA2000-1x, IMT2000 시스템이 개발되고 있는 실정이다.

그리고 SONET은 광 매체상의 데이터 동기전송에 대한 미국 표준이다. 전세계 적으로 SONET과 맞먹는 표준으로는 SDH가 있다. 두 기술은 함께 표준을 보장함으로써, 디지털 네트워크들이 전세계적으로 연결될 수 있도록 하고 기존의 전통적인 통신 시스템에 보조부착물을 장착함으로써 광매체의 장점을 취할 수 있도록 한다. SONET은 최고 9.953 Gbps의 회선속도까지 여러 종류의 회선속도에 관한 표준을 제공한다. 실제 회선속도는 초당 20 기가비트 근처까지 내는 것도 가능하다. SONET은 BISDN 물리계층의 기반이 될 것으로 간주된다.

또한 SDH는 광매체 상에서 동기식 데이터 전송을 하기 위한 표준 기술로서, SONET과 국제적으로 동등하다. 두 기술 모두 전통적인 PDH(Plesiochronous Digital Hierarchy) 장비에 비해, 더 빠르면서도 비용은 적게드는 네트워크 접속방법이다.

SDH는 다음에 계속되는 STM 시리즈와 속도를 사용한다. 즉, 155 Mbps 속도의 STM-1, 622 Mbps 속도의 STM-4, 2.5 Gbps 속도의 STM-16, 그리고 10 Gbps 속도의 STM-64 등이 그것이다.

여기서 참조번호 1은 데이터를 입력받아 버퍼링하는 버퍼이고, 2는 프레임 타이밍을 생성하여 상기 버퍼(1)로는 READ_EN 신호를 출력하고, FP(Frame Pulse) 신호를 출력하는 프레임 타이밍 생성부이며, 3은 상기 프레임 타이밍 생성부(2)로부터 FP 신호를 입력받아 상기 버퍼(1)에서 입력되는 데이터에 포인터/POH(Path Overhead)를 삽입하는 포인터/POH 삽입부이고, 4는 상기 프레임 타이밍 생성부(2)에서 출력되는 FP 신호를 입력받아 상기 포인터/POH 삽입부(3)의 데이터에 SOH(Start Of Header)를 삽입시키는 SOH 삽입부이다.

도 2는 종래 통신 시스템의 트레이스 바이트 생성장치의 블록구성도로써, 도 1에서 포인터/POH 삽입부(3)의 상세블록도이다.

이에 도시된 바와 같이, 프레임 타이밍 생성부(2)에서 출력되는 FP를 카운트하는 프레임 카운터(11)와; 상기 프레임 카운터(11)로부터 J1_ENABLE 신호를 입력받고, TRACE_MOD와 TRACE_GEN_EN 신호를 입력받아 리드 카운트를 수행하여 선택 시그널(SEL_SIG)을 출력하는 리드 카운터(12)와; MFU 어드레스 버스(MFU_ADD_BUS)로부터 어드레스를 입력받아 디코딩하는 어드레스 디코더(13)와; 상기 어드레스 디코더(13)로부터 레지스터 인에이블 신호(REG_EN)를 입력받고, 입력된 데이터를 저장하도록 플립플롭으로 구성된 레지스터(14)와; 상기 어드레스 디코더(13)의 출력과 상기 레지스터(14)의 출력을 입력받아 다중화하여 MFU_DATABUS_OUT 신호를 출력하는 제 1 다중화부(15)와; 상기 리드 카운터(12)의 선택 시그널(SEL_SIG)에 따라 상기 레지스터(14)의 출력을 다중화하여 J1_DATA를 출력하는 제 2 다중화부(16)와; 상기 프레임 카운터(11)의 J1_ENABLE 신호에 따라 상기 제 2 다중화부(16)의 J1_DATA와 입력된 데이터를 다중화하여 STM0_DATA_OUT 신호를 출력하는 제 3 다중화부(17)로 구성된다.

그래서 이러한 종래의 J0/J1 송출장치는 플립플롭을 사용하여 16 내지 64 개의 8비트 레지스터 구조를 만든 다음 각각의 레지스터에 어드레스를 할당하여 액세스하고, 그 레지스터 데이터를 트레이스 바이트들(J0/J1 등)에 싣는 구조로 되어 있다.

즉, MFU Address를 어드레스 디코더(13)에서 디코더하여 각각의 64개의 8bit 레지스터(14)의 활성화 신호를 만들고, 데이터버스에서 오는 데이터를 레지스터에 저장할 수 있도록 한다. 그리고 이 레지스터(14)들의 출력을 가지고 제 2 다중화부(16)에서 64 to 1 다중화를 취하여 J1 TRACE 를 생성한다.

이때 리드 카운터(12)에서 출력되는 선택신호(SEL_SIG)는 trace mode (16 or 64)에 따라 0~15 내지 0~63 까지를 반복하는 counter 값으로 출력되어 한 프레임에 한번 씩 바뀌도록 하여 트레이스를 생성할 수 있도록 한다.

또한 각각의 레지스터 값들은 MFU 에서 READ 도 가능해야 하므로 레지스터(14)의 출력들을 브리지 시켜 데이터 버스 출력을 낼 수 있도록 한다. 그리고 레지스터 활성화 신호를 이용하여 현재 MFU 에서 읽고자 하는 레지스터 값만 출력하게 된다.

그러나 이러한 종래의 장치는 비교적 구현하기는 간단하지만, 플립플롭의 개수가 급격히 증가하게 되는 문제점이 있었다. 예를 들어, STM1 한 채널을 고려할 경우 J0 한 개와 J1 3개(STM1/AU3 구조시)의 트레이스 바이트가 있으므로, 대략 계산되는 플립플롭은 송출부분에서만 64*8*4=2048개가 된다. 만약 수신부분 까지 고려한다면, 필요한 플립플롭의 개수는 4096개나 된다. 이를 FPGA(Field Programmable Gate Array) 등으로 구현할 경우 굉장한 로직 부담이 되고, 가격을 올리는 원인이 된다.

또한 종래의 플립플롭을 사용한 레지스터는 리드/라이트 포트가 하나이기 때문에 트레이스를 송출하는 중에는 어떤 터미널을 통해서도 데이터를 읽어 볼 수 없게 되고, 송출을 멈춰야만 읽기가 가능한 한계도 있었다.

이에 본 발명은 상기와 같은 종래의 제반 문제점을 해소하기 위해 제안된 것으로, 본 발명의 목적은 SONET/SDH 망에서 트레이스 바이트(J0/J1)를 송출함에 있어 DPRAM을 사용하여 플립플롭 레지스터 구조와 비교해 게이트 수를 현저히 감소시키고, 송출 중에도 프로세서에서 계속 리드/라이트를 수행하면서 64바이트/16바이트 포맷의 트레이스를 전송할 수 있는 통신 시스템의 트레이스 바이트 생성장치를 제공하는 데 있다.

상기와 같은 목적을 달성하기 위하여 본 발명의 일실시예에 의한 통신 시스템의 트레이스 바이트 생성장치는,

프레임 펄스를 입력받아 카운트하는 프레임 카운터와; DPRAM에 대한 읽기/쓰기를 제어하는 메모리 제어부와; 상기 프레임 카운터로부터 J1 인에이블 신호를 입력받고, TRACE_MOD와 TRACE_GEN_EN 신호를 입력받아 리드어드레스 카운트를 수행하는 리드어드레스 카운터와; 상기 메모리 제어부의 제어를 받고, 데이터를 입력받으며, 상기 리드어드레스 카운터의 카운터 값에 따라 J1 데이터가 출력되도록 하는 DPRAM과; 상기 프레임 카운터의 J1 인에이블 신호에 따라 상기 DPRAM의 J1 데이터와 입력된 데이터를 다중화하여 STM0 데이터를 출력하는 다중화부를 포함하여 이루어짐을 그 기술적 구성상의 특징으로 한다.

이하, 상기와 같이 구성된 본 발명, 통신 시스템의 트레이스 바이트 생성장치의 기술적 사상에 따른 일실시예를 도면을 참조하여 상세히 설명하면 다음과 같 다.

이에 도시된 바와 같이, 프레임 펄스(FP)를 입력받아 카운트하는 프레임 카운터(20)와; DPRAM(50)에 대한 읽기/쓰기를 제어하는 메모리 제어부(30)와; 상기 프레임 카운터(20)로부터 J1 인에이블 신호를 입력받고, TRACE_MOD와 TRACE_GEN_EN 신호를 입력받아 리드어드레스 카운트를 수행하는 리드어드레스 카운터(40)와; 상기 메모리 제어부(50)의 제어를 받고, 데이터를 입력받으며, 상기 리드어드레스 카운터(40)의 카운터 값에 따라 J1 데이터가 출력되도록 하는 DPRAM(50)과; 상기 프레임 카운터(20)의 J1 인에이블 신호에 따라 상기 DPRAM(50)의 J1 데이터와 입력된 데이터를 다중화하여 STM0 데이터를 출력하는 다중화부(60)를 포함하여 구성된다.

이에 도시된 바와 같이, 리드 인에이블 신호(E_REN)와 라이트 인에이블 신호(E_WEN)를 부정논리곱 연산시키는 부정논리곱 연산부(31)와; 상기 부정논리곱 연산부(31)의 출력을 입력받고, 상기 DPRAM(50)의 인에이블 신호(RAM_EN)를 입력받아 논리곱 연산시켜 상기 DPRAM(50)으로 출력시키는 논리곱 연산부(32)와; 상기 부정논리곱 연산부(31)에 입력되는 라이트 인에이블 신호(E_WEN)를 위상반전시켜 상기 DPRAM(50)으로 출력하는 인버터(33)를 포함하여 구성된다.

도 5는 도 3에서 리드어드레스 카운터의 상세블록도이다.

이에 도시된 바와 같이, 트레이스 바이트의 인에이블 신호(TRACE_BYTE_EN)를 트레이스 타임(TRACE_TIME) 단자로 입력받고, 카운트하여 리드어드레스 신호를 출력시키는 제 1 카운터(41)와; 상기 제 1 카운터(41)의 출력을 입력받고, 카운트하는 제 2 카운터(42)와; 트레이스 모드(TRACE_MODE)에 따라 상기 제 2 카운터(42)의 출력을 각각 입력받아 다중화하여 리드어드레스 신호를 출력하는 제 1 및 제 2 다중화부(43)(44)를 포함하여 구성된다.

이와 같이 구성된 본 발명에 의한 통신 시스템의 트레이스 바이트 생성장치의 동작을 첨부한 도면에 의거 상세히 설명하면 다음과 같다.

먼저 본 발명은 예를 들어 폭=8, 깊이=64로 설정할 수 있는 DPRAM(50)을 구성하고, 프로세서가 탑재된 MFU(Monitoring Function Unit)에서 오는 어드레스 버스, 데이터 버스, 리드 인에이블, 라이트 인에이블 신호, 그리고 MFU 어드레스 디코더 블록에서 오는 RAM 선택 인에이블 신호 등을 DPRAM(50)의 A 포트와 연결한다.

또한 프레임 타이밍 생성부(2)에서 오는, 즉 트레이스가 삽입되어야 하는 순간의 인에이블 펄스인 트레이스 바이트 인에이블 신호(TRACE_BYTE_EN)가 입력되는 단자와 송출을 인에이블 시키는 단자(TRACE_GEN_EN)를 각각 6비트 카운터인 제 1 및 제 2 카운터(41)(42)의 CARRY IN 단자와 ENABLE 단자로 각각 연결한다.

그리고 제 1 및 제 2 카운터(41)(42)의 출력을 DPRAM(50)의 B 포트에 연결하고, TRACE_GEN_EN 신호를 인에이블(ENB)로 연결하고, 라이트 인에이블(WEB)을 그라운드(GND)로 연결한다.

그런 다음 16바이트 모드로 송출할 것인지 아니면 64바이트 모드로 송출할 것인지를 결정하는 TRACE_MODE 비트를 리드어드레스 카운터(40)로 입력하여 어드레 스의 최대값을 제어한다.

DPRAM(50)에서 A 포트의 DATABUS_IN과 DATABUS_OUT은 양방향 버스 제어를 통해 하나의 버스로 MFU와 연결되고, TRACE_BYTE_OUT 포트는 트레이스 바이트 자리에 삽입되게 된다.

이런 구성을 통해 DPRAM(50)의 A 포트는 MFU와 인터페이스 전용으로 사용되고, B 포트는 실제 트레이스 송출과 연관된 기능을 수행하기 때문에 DPRAM(50)의 특성상 양쪽 포트에서 액세스가 가능하게 된다. 이러한 양쪽 포트에서의 가능으로 인해 이 두 포트는 독립적으로 기능을 수행하게 되며, 이에 따라 트레이스 송출 중에도 MFU에서 리드/라이트를 수행하는 것이 가능하게 된다.

또한 이를 FPGA로 구현할 경우 기본 셀을 플립플롭 구조로 사용했을 때보다 DPRAM(50)을 이용한 메모리 블록으로 사용할 때 훨씬 로직 공간을 적게 차지하게 된다. 최근 FPGA 제품군들은 내부에 임베디드 메모리(Embedded Memory)를 가지고 있으므로 훨씬 간단하게 이를 구현할 수 있다.

도 1은 일반적인 SONET/SDH 프레이머의 구조인데, 본 발명은 도 1에서 포인터/POH 삽입부(3) 내의 J1 삽입부 또는 SOH 삽입부(4) 내에 J0 삽입부 등에 존재하게 된다.

도 3은 본 발명에 의한 통신 시스템의 트레이스 바이트 생성장치의 블록구성도이다. 이는 포인터/POH 삽입부(3) 중에 J1을 삽입하는 블록을 보인 것이다.

그래서 우선 프레임의 외각을 결정하는 프레임 카운터(20)에서 J1 인에이블 신호를 만들게 되고, 이 펄스를 받아 DPRAM(50)의 B 포트의 리드 어드레스 카운터 가 하나씩 증가하게 된다. 그리고 B 포트의 DATAOUT 포트로 16 내지 64 바이트 포맷의 바이트가 출력되고, A 포트는 MFU와 인터페이스를 수행해서 16 내지 64 바이트 포맷의 바이트들을 DPRAM(50)에 쓰게 된다.

여기서 각 신호와 입/출력 단자의 의미는 다음과 같다.

E_ADDBUS : 외부 MFU에서 들어오는 어드레스 버스이며, 64개의 영역을 표시하려면 6bit 가 필요하다(2⁶=64).

E_DTBUS_IN : MFU에서 들어오는 데이터 버스이며, DPRAM(50)의 데이터 입력 A 포트에 직접 물리게 된다.

E_REN / E_WEN : MFU에서 들어오는 READ ENABLE 과 WRITE ENABLE 신호이며, DPRAM(50)의 A 포트를 읽고 쓰는데 사용된다. 그래서 둘 다 Active LOW 이고, RAM Enable 핀인 ENA는 Active HIGH 이고, 읽고 쓰는 동작이 일어날 때 RAM 이 활성화 되야 하므로 둘을 부정논리곱 연산부(31)를 통과시켜 둘 중 하나라도 "0"이면 "1"이 되게 하고, DPRAM(50)을 인에이블하는 비트를 외부에서 만들어 RAM_EN 단자에 물려 부정논리곱 연산부(31)의 출력과 논리곱 연산시킨 후 ENA 단자로 연결한다. 또한 DPRAM(50)의 WEA 단자는 A PORT 라이트 인에이블 단자로 ACTIVE HIGH 이므로 MFU 에서 들어오는 E_WEN(Active LOW)를 위상반전 시킨 후 연결한다.

TRACE_BYTE_EN : 외부 Frame Counter 블록 에서 만들어진 J0/J1 등의 byte enable 신호이다. 이는 H1(READ_CNT) 안에서 Carry IN 신호로 쓰인다.

TRACE_GEN_EN : 디바이스 내 레지스터 또는 외부 핀에서 들어오는 TRACE Generation Enable 핀이다. 이는 H1(READ_CNT) 안에서 Counter Enable 신호로 쓰이고, DPRAM(50)으로 가서 B port ENABLE 신호로 쓰인다.

TRACE_MODE : 디바이스 내 레지스터 또는 외부 핀에서 들어오는 TRACE Mode selection ( 16 or 64) 핀이다. 이는 H1(READ_CNT) 안에서 Counter MAX 값을 결정하는데 사용된다.

CLK : 6.48Mhz 바이트 클럭이다.

RESET : DPRAM(50)과 READ_CNT 의 리셋 신호이다.

E_BUSOUT : MFU로 나가는 데이터 버스이다.

TRACE_BYTEOUT : DPRAM(50)에서 나오는 16 또는 64 바이트 포맷의 트레이스 출력 단자이다. 이는 상위 블록에서 실제 출력 데이터와 다중화되어 J0/J1 자리에 트레이스를 삽입하게 된다.

도 5는 도 3에서 리드어드레스 카운터의 상세블록도이다.

이는 기본적으로 74x161 카운터 두 개를 사용하며 제 1 카운터(41)는 READ_ADD(3) ~ (0) 까지를 맡고, 제 2 카운터(42)는 READ_ADD(5),(4) bit 를 각각 맡게 된다.

여기서 각 신호의 의미는 다음과 같다.

TRACE_TIME 핀은 상위 블록의 TRACE_BYTE_EN 과 연결되는데, 161 카운터의 CARRY IN 으로 입력되어 이 신호가 활성화 될 때만 카운터가 동작되고 비 활성화 시에는 카운터가 멈춰 있게 된다.

READ_EN 핀은 상위 블록의 TRACE_GEN_EN 과 연결되어 이 카운터의 활성화 신 호가 된다.

TRACE_MODE 핀은 상위 블록의 TRACE _MODE 와 연결되며 카운터의 최대값을 11111/b (63/d) 로 할 것인지 001111/b (15/d) 로 할 것인지를 결정하게 된다. 이 핀이 "0" 일 경우 제 1 및 제 2 다중화부(43)(44)에서 D0(GND)이 선택되어 READ_ADD(5),(4) bit 가 "0"으로 고정되므로, 카운터의 최대 값은 "001111"이 된다.

역으로 "1" 일 경우 D1 이 선택되므로 제 2 카운터(42)의 출력이 선택되어 카운터의 최대값은 "111111"이 된다.

CLK : 6.48Mhz 바이트 클럭이다.

RESET : 리셋 신호이다.

이러한 본 발명의 동작을 좀더 상세히 설명하면 다음과 같다.

우선 어떤 트레이스 바이트 인에이블 펄스가 들어오게 된다.

그러면 입력된 트레이스 바이트 인에이블 펄스에 의해 리드어드레스 카운터(40)는 카운터 값을 하나씩 증가시키고, 트레이스 바이트 인에이블 펄스가 뜰 때마다 0, 1, 2, 3, ……로 증가하게 된다. 이때 트레이스 모드가 16바이트 모드(Low State)일 경우에는 카운터의 최대값이 15/D(0F/H)가 되고, 64바이트 모드(High State)일 경우에는 63/D(3F/H)가 된다. 즉, 16바이트 모드(SDH)일 경우에는 DPRAM(50)에 있는 데이터 중에서 00/H~0F/H 번지의 데이터들만 반복적으로 송출되어지고, 64바이트 모드(SONET)일 경우에는 DPRAM(50)의 전체 용량에 해당하는 00/H~3F/H 번지의 모든 데이터들이 차례대로 송출되어지게 된다.

그래서 DPRAM(50)의 B 포트는 트레이스 송출용 포트로 역할을 수행하게 되며, WEB 단자를 그라운드로 묶어 Read Only Port가 된다.

A 포트에서는 B 포트와는 별도로 MFU와의 액세스를 담당하여 사용자가 송출하려 하는 시퀀스(16 내지 64)를 DPRAM(50)에 기록하게 되며, 또한 이를 송출 중에도 읽어볼 수 있게 된다.

이처럼 본 발명은 SONET/SDH 망에서 트레이스 바이트(J0/J1)를 송출함에 있어 DPRAM을 사용하여 플립플롭 레지스터 구조와 비교해 게이트 수를 현저히 감소시키고, 송출 중에도 프로세서에서 계속 리드/라이트를 수행하면서 64바이트/16바이트 포맷의 트레이스를 전송하게 되는 것이다.

이상에서 본 발명의 바람직한 실시예를 설명하였으나, 본 발명은 다양한 변화와 변경 및 균등물을 사용할 수 있다. 본 발명은 상기 실시예를 적절히 변형하여 동일하게 응용할 수 있음이 명확하다. 따라서 상기 기재 내용은 하기 특허청구범위의 한계에 의해 정해지는 본 발명의 범위를 한정하는 것이 아니다.

이상에서 살펴본 바와 같이, 본 발명에 의한 통신 시스템의 트레이스 바이트 생성장치는 SONET/SDH 망에서 트레이스 바이트(J0/J1)를 송출함에 있어 DPRAM을 사용하여 플립플롭 레지스터 구조와 비교해 게이트 수를 현저히 감소시키고, 송출 중에도 프로세서에서 계속 리드/라이트를 수행하면서 64바이트/16바이트 포맷의 트레이스를 전송할 수 있는 효과가 있게 된다.

예를 들어, STM1 한 채널을 고려할 경우 J0 한 개와 J1 3개(STM1/AU3 구조 시)의 트레이스 바이트가 있으므로, 대략 계산되는 플립플롭만 송출부분에서 64*8*4=2048이고 만약 수신부분까지 고려한다면 4056개가 필요하게 되며, 이를 FPGA로 구현할 경우 굉장한 로직 부담이 되고 원가상승의 요인이 되는데 반해, 본 발명에서는 DPRAM 구조를 이용하여 FPGA로 구현시 기본 셀을 플립플롭으로 구현했을 때보다 로직 공간을 훨씬 적게 차지하게 되며, 최근 FPGA 제품군들은 내부에 임베디드 메모리를 가지고 있어 훨씬 간단하게 구현할 수 있는 효과가 있게 된다.

또한 본 발명은 DPRAM을 사용함으로써 바이트 송출 포트와 프로세서 쪽에서 리드/라이트 포트를 분리할 수 있게 되어 프로세서에서 액세스하는 중에도 트레이스 바이트의 송출에는 아무런 영향이 없게 되는 장점도 있다.

Claims

프레임 펄스를 입력받아 카운트하는 프레임 카운터와;

DPRAM에 대한 읽기/쓰기를 제어하는 메모리 제어부와;

상기 프레임 카운터로부터 J1 인에이블 신호를 입력받고, TRACE_MOD와 TRACE_GEN_EN 신호를 입력받아 리드어드레스 카운트를 수행하는 리드어드레스 카운터와;

상기 메모리 제어부의 제어를 받고, 데이터를 입력받으며, 상기 리드어드레스 카운터의 카운터 값에 따라 J1 데이터가 출력되도록 하는 DPRAM과;

상기 프레임 카운터의 J1 인에이블 신호에 따라 상기 DPRAM의 J1 데이터와 입력된 데이터를 다중화하여 STM0 데이터를 출력하는 다중화부를 포함하여 구성된 것을 특징으로 하는 통신 시스템의 트레이스 바이트 생성장치.
제 1 항에 있어서, 상기 메모리 제어부는,

리드 인에이블 신호와 라이트 인에이블 신호를 부정논리곱 연산시키는 부정논리곱 연산부와;

상기 부정논리곱 연산부의 출력을 입력받고, 상기 DPRAM의 인에이블 신호를 입력받아 논리곱 연산시켜 상기 DPRAM으로 출력시키는 논리곱 연산부와;

상기 부정논리곱 연산부에 입력되는 라이트 인에이블 신호를 위상반전시켜 상기 DPRAM으로 출력하는 인버터를 포함하여 구성된 것을 특징으로 하는 통신 시스 템의 트레이스 바이트 생성장치.
제 1 항에 있어서, 상기 리드어드레스 카운터는,

트레이스 바이트의 인에이블 신호를 트레이스 타임 단자로 입력받고, 카운트하여 리드어드레스 신호를 출력시키는 제 1 카운터와;

상기 제 1 카운터의 출력을 입력받고, 카운트하는 제 2 카운터와;

트레이스 모드에 따라 상기 제 2 카운터의 출력을 각각 입력받아 다중화하여 리드어드레스 신호를 출력하는 제 1 및 제 2 다중화부를 포함하여 구성된 것을 특징으로 하는 통신 시스템의 트레이스 바이트 생성장치.