JP3429307B2 - 同期デジタル遠隔通信システムにおけるエラスティックバッファ方法及び装置 - Google Patents
同期デジタル遠隔通信システムにおけるエラスティックバッファ方法及び装置Info
- Publication number
- JP3429307B2 JP3429307B2 JP50024394A JP50024394A JP3429307B2 JP 3429307 B2 JP3429307 B2 JP 3429307B2 JP 50024394 A JP50024394 A JP 50024394A JP 50024394 A JP50024394 A JP 50024394A JP 3429307 B2 JP3429307 B2 JP 3429307B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- payload
- pointer
- unit
- frame structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000000872 buffer Substances 0.000 title claims description 66
- 238000000034 method Methods 0.000 title claims description 17
- 230000001360 synchronised effect Effects 0.000 title claims description 13
- 230000015654 memory Effects 0.000 claims description 83
- 230000003139 buffering effect Effects 0.000 claims description 9
- RGNPBRKPHBKNKX-UHFFFAOYSA-N hexaflumuron Chemical compound C1=C(Cl)C(OC(F)(F)C(F)F)=C(Cl)C=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F RGNPBRKPHBKNKX-UHFFFAOYSA-N 0.000 claims description 3
- 238000000926 separation method Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 14
- 238000012545 processing Methods 0.000 description 13
- 238000000354 decomposition reaction Methods 0.000 description 6
- 238000012544 monitoring process Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000007726 management method Methods 0.000 description 2
- 238000013507 mapping Methods 0.000 description 2
- 102100034542 Acyl-CoA (8-3)-desaturase Human genes 0.000 description 1
- 101000848239 Homo sapiens Acyl-CoA (8-3)-desaturase Proteins 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 239000012464 large buffer Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 238000004148 unit process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0623—Synchronous multiplexing systems, e.g. synchronous digital hierarchy/synchronous optical network (SDH/SONET), synchronisation with a pointer process
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
- H04Q11/0478—Provisions for broadband connections
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J2203/00—Aspects of optical multiplex systems other than those covered by H04J14/05 and H04J14/07
- H04J2203/0001—Provisions for broadband connections in integrated services digital network using frames of the Optical Transport Network [OTN] or using synchronous transfer mode [STM], e.g. SONET, SDH
- H04J2203/0003—Switching fabrics, e.g. transport network, control network
- H04J2203/0012—Switching modules and their interconnections
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J2203/00—Aspects of optical multiplex systems other than those covered by H04J14/05 and H04J14/07
- H04J2203/0001—Provisions for broadband connections in integrated services digital network using frames of the Optical Transport Network [OTN] or using synchronous transfer mode [STM], e.g. SONET, SDH
- H04J2203/0089—Multiplexing, e.g. coding, scrambling, SONET
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Computer Hardware Design (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Mobile Radio Communication Systems (AREA)
- Financial Or Insurance-Related Operations Such As Payment And Settlement (AREA)
Description
【発明の詳細な説明】
発明の分野
本発明は、請求項１の序文に記載した同期デジタル遠
隔通信フィルムにおけるエラスティック（弾性）バッフ
ァ方法、及び請求項３の序文に記載したその装置に係
る。
隔通信フィルムにおけるエラスティック（弾性）バッフ
ァ方法、及び請求項３の序文に記載したその装置に係
る。
先行技術
現在のデジタル送信ネットワークは、近同期式であ
り、即ち、例えば各2Mビット／秒の基本的なマルチプレ
クスシステムは、他のシステムとは独立した専用クロッ
クを有している。それ故、単一の2Mビット／秒の信号を
上位システムのビット流に配置することは不可能であ
り、高いレベルの信号は、各中間レベルを経て2Mビット
／秒レベルまでデマルチプレクスして、2Mビット／秒の
信号を抽出しなければならない。このため、特に、多数
のマルチプレクサ及びデマルチプレクサを必要とする分
岐接続の構造は、高価なものとなっている。近同期送信
ネットワークの別の欠点は、２つの異なる製造者からの
装置が通常は適合しないことである。
り、即ち、例えば各2Mビット／秒の基本的なマルチプレ
クスシステムは、他のシステムとは独立した専用クロッ
クを有している。それ故、単一の2Mビット／秒の信号を
上位システムのビット流に配置することは不可能であ
り、高いレベルの信号は、各中間レベルを経て2Mビット
／秒レベルまでデマルチプレクスして、2Mビット／秒の
信号を抽出しなければならない。このため、特に、多数
のマルチプレクサ及びデマルチプレクサを必要とする分
岐接続の構造は、高価なものとなっている。近同期送信
ネットワークの別の欠点は、２つの異なる製造者からの
装置が通常は適合しないことである。
他のものの中でもとりわけ上記の欠点から、例えば、
CCITT規格G.707、G708及びG.709に規定された新たな同
期デジタルハイアラーキSDHが導入されるに至った。同
期デジタルハイアラーキは、多数のハイアラーキレベル
Ｎ（Ｎ＝１、４、16・・・）に配置されたSTM−Ｎ転送
フレーム（同期搬送モジュール）をベースとするもので
ある。２、８及び32Mビット／秒システムのような既存
のPCMシステムは、SDHの最低レベル（Ｎ＝１）の同期的
155.520Mビット／秒フレームへとマルチプレクスされ
る。これにより、このフレームは、STM−１フレームと
称する。ハイアラーキのより高いレベルでは、ビットレ
ートが最低レベルのビットレートの倍数である。
CCITT規格G.707、G708及びG.709に規定された新たな同
期デジタルハイアラーキSDHが導入されるに至った。同
期デジタルハイアラーキは、多数のハイアラーキレベル
Ｎ（Ｎ＝１、４、16・・・）に配置されたSTM−Ｎ転送
フレーム（同期搬送モジュール）をベースとするもので
ある。２、８及び32Mビット／秒システムのような既存
のPCMシステムは、SDHの最低レベル（Ｎ＝１）の同期的
155.520Mビット／秒フレームへとマルチプレクスされ
る。これにより、このフレームは、STM−１フレームと
称する。ハイアラーキのより高いレベルでは、ビットレ
ートが最低レベルのビットレートの倍数である。
図１はSTM−Ｎフレームの構造を示しており、そして
図２は単一のSTM−１フレームを示している。STM−Ｎフ
レームは、９行及びNx270列のマトリクスより成り、各
行と列との間の接合点に１バイトが存在する。最初のNx
9列の行１−３及び行５−９は、セクションオーバーヘ
ッドSOHを含み、そして行４は、AUポインタを含む。こ
のフレーム構造の残り部分は、長さがNx261列のセクシ
ョンで構成され、STM−Ｎフレームのペイロードセクシ
ョンを含む。
図２は単一のSTM−１フレームを示している。STM−Ｎフ
レームは、９行及びNx270列のマトリクスより成り、各
行と列との間の接合点に１バイトが存在する。最初のNx
9列の行１−３及び行５−９は、セクションオーバーヘ
ッドSOHを含み、そして行４は、AUポインタを含む。こ
のフレーム構造の残り部分は、長さがNx261列のセクシ
ョンで構成され、STM−Ｎフレームのペイロードセクシ
ョンを含む。
図２は、上記したように長さが270バイトの単一のSTM
−１フレームを示している。ペイロードセクションは、
１つ以上の管理ユニットAUを含む。図示された特定の場
合には、ペイロードセクションは、管理ユニットAU−４
より成り、これに仮想コンテナVC−４が挿入される。
（或いは又、STM−１転送フレームが多数の低レベル管
理ユニット（AU−３）を含んでいて、その各々がそれに
対応する低レベル仮想コンテナ（VC−３）を含んでもよ
い。）次いで、VC−４は、各行の始めに配置された長さ
１バイト（全部で９バイト）の経路オーバーヘッドPOH
と、マップされるべき情報信号のレートがその公称値か
らある程度ずれたときにインターフェイスの調整をマッ
プに関して行えるようにするバイトを含む低レベルフレ
ームが存在するペイロードセクションとで構成される。
情報信号をSTM−１フレームにマップすることは、例え
ば、特許出願AU−Ｂ−34689/89及びFI−914746に開示さ
れている。
−１フレームを示している。ペイロードセクションは、
１つ以上の管理ユニットAUを含む。図示された特定の場
合には、ペイロードセクションは、管理ユニットAU−４
より成り、これに仮想コンテナVC−４が挿入される。
（或いは又、STM−１転送フレームが多数の低レベル管
理ユニット（AU−３）を含んでいて、その各々がそれに
対応する低レベル仮想コンテナ（VC−３）を含んでもよ
い。）次いで、VC−４は、各行の始めに配置された長さ
１バイト（全部で９バイト）の経路オーバーヘッドPOH
と、マップされるべき情報信号のレートがその公称値か
らある程度ずれたときにインターフェイスの調整をマッ
プに関して行えるようにするバイトを含む低レベルフレ
ームが存在するペイロードセクションとで構成される。
情報信号をSTM−１フレームにマップすることは、例え
ば、特許出願AU−Ｂ−34689/89及びFI−914746に開示さ
れている。
AU−４ユニットの各バイトは、それ自身の位置番号を
有している。上記AUポインタは、AU−４ユニットにおけ
るVC−４コンテナの第１バイトの位置を含んでいる。こ
れらポインタは、SDHネットワークの種々の点において
正又は負のポインタ調整を行えるようにする。あるクロ
ック周波数を有する仮想コンテナが、該仮想コンテナの
クロック周波数より低いクロック周波数で動作するネッ
トワークノードに付与された場合には、データバッファ
がいっぱいになる。これは、負の調整を必要とし、即ち
受け取られた仮想コンテナからオーバーヘッドセクショ
ン１バイトが転送される一方、ポインタ値が１だけ減少
される。受け取られた仮想コンテナのレートがノードの
クロックレートより低い場合には、データバッファが空
になる傾向となり、これは正の調整を必要とする。即
ち、受け取られる仮想コンテナにスタフバイトが追加さ
れ、そしてポインタ値が１だけ増加される。
有している。上記AUポインタは、AU−４ユニットにおけ
るVC−４コンテナの第１バイトの位置を含んでいる。こ
れらポインタは、SDHネットワークの種々の点において
正又は負のポインタ調整を行えるようにする。あるクロ
ック周波数を有する仮想コンテナが、該仮想コンテナの
クロック周波数より低いクロック周波数で動作するネッ
トワークノードに付与された場合には、データバッファ
がいっぱいになる。これは、負の調整を必要とし、即ち
受け取られた仮想コンテナからオーバーヘッドセクショ
ン１バイトが転送される一方、ポインタ値が１だけ減少
される。受け取られた仮想コンテナのレートがノードの
クロックレートより低い場合には、データバッファが空
になる傾向となり、これは正の調整を必要とする。即
ち、受け取られる仮想コンテナにスタフバイトが追加さ
れ、そしてポインタ値が１だけ増加される。
図３は、STM−Ｎフレームを既存の非同期ビット流で
いかに形成できるかを示している。これらビット流（図
の右側に示された1.5、２、６、８、34、45又は140Mビ
ット／秒）は、第１の段において、CCITTで規定された
コンテナＣにパックされる。第２の段では、制御データ
を含むオーバーヘッドバイトがコンテナに挿入され、従
って、上記の仮想コンテナVC−11、VC−12、VC−２、VC
−３又はVC−４が得られる（省略形における第１のサフ
ィックスはハイアラーキのレベルを表し、そして第２の
サフィックスはビットレートを表す）。この仮想コンテ
ナは、同期ネットワークを経てその供給点まで送られる
間、そのままの状態に保たれる。ハイアラーキのレベル
に基づいて、仮想コンテナは、更に、従属ユニットTUへ
と形成されるか、又はポインタを設けることにより上記
のAUユニット（AU−３及びAU−４）へと形成される。AU
ユニットは、STM−１フレームへと直接マップすること
ができるが、TUユニットは、従属ユニットグループTUG
並びにVC−３及びVC−４ユニットを介してAUユニットを
形成するよう組み立て、これをSTM−１フレームへとマ
ップしなければならない。図３において、マッピングは
連続する細い線で示されており、整列は破線で示されて
おり、そしてマルチプレクスは連続する太い線で示され
ている。
いかに形成できるかを示している。これらビット流（図
の右側に示された1.5、２、６、８、34、45又は140Mビ
ット／秒）は、第１の段において、CCITTで規定された
コンテナＣにパックされる。第２の段では、制御データ
を含むオーバーヘッドバイトがコンテナに挿入され、従
って、上記の仮想コンテナVC−11、VC−12、VC−２、VC
−３又はVC−４が得られる（省略形における第１のサフ
ィックスはハイアラーキのレベルを表し、そして第２の
サフィックスはビットレートを表す）。この仮想コンテ
ナは、同期ネットワークを経てその供給点まで送られる
間、そのままの状態に保たれる。ハイアラーキのレベル
に基づいて、仮想コンテナは、更に、従属ユニットTUへ
と形成されるか、又はポインタを設けることにより上記
のAUユニット（AU−３及びAU−４）へと形成される。AU
ユニットは、STM−１フレームへと直接マップすること
ができるが、TUユニットは、従属ユニットグループTUG
並びにVC−３及びVC−４ユニットを介してAUユニットを
形成するよう組み立て、これをSTM−１フレームへとマ
ップしなければならない。図３において、マッピングは
連続する細い線で示されており、整列は破線で示されて
おり、そしてマルチプレクスは連続する太い線で示され
ている。
図３から明らかなように、STM−１フレームは多数の
別々の方法で組み立てることができ、そして例えば、最
大レベルの仮想コンテナVC−４の内容は、組み立てをス
タートしたレベル及び組み立てを行う方法に基づいて変
化する。従って、STM−１信号は、例えば、３個のTU−
３ユニット、21個のTU−２ユニット又は63個のTU−12ユ
ニットを含んでいる。高レベルユニットが多数の低レベ
ルユニットを含み、例えば、VC−４ユニットがTU−12ユ
ニットを含む（63個のこのようなユニットが単一のVC−
４ユニットにある；図３を参照）ときには、低レベルユ
ニットがインターリーブにより高レベルフレームへとマ
ップされ、従って、第１のバイトが最初に低レベルユニ
ットの各々から連続的に取り出され、次いで、第２のバ
イトが、等々となる。従って、VC−４信号が例えば上記
の63個のTU−12信号を含むときには、これら信号が図２
に示すようにVC−４フレームに配置され、即ち最初のTU
−12信号の第１バイトが最初に配置され、次いで、第２
のTU−12信号の第１バイトが、等々となる。最後の信
号、即ち63番目のTU−12信号の第１バイトの後に、最初
のTU−12信号の第２バイトが続き、等々となる。従っ
て、各TU−12信号の４つのバイトがSTM−１フレームの
各行に配置され、全STM−１フレームは4x9＝36バイトで
構成される。基本的な場合には、長さ500μｓの１つの
完全なTU−12フレームが４つの連続するSTM−１フレー
ムに分割される。TU−12フレームは４つのポインタバイ
トV1−V4を含み、TU−12フレームの第１の1/4はポイン
タバイトV1を含み、第２の1/4はポインタバイトV2を含
み、等々となる。最初の２バイトV1及びV2は、実際のTU
ポインタ値を形成し、バイトV3は調整に使用され、そし
てバイトV4は他の目的に指定される。バイトV1及びV2よ
り成るTU−12ポインタは、VC−12ユニットの第１バイト
を指す。この第１バイトは、一般にレファレンスV5によ
って指示される。TU−12フレームの構造は、図８及び13
に明確に示されており、これを参照して以下に詳細に述
べる。
別々の方法で組み立てることができ、そして例えば、最
大レベルの仮想コンテナVC−４の内容は、組み立てをス
タートしたレベル及び組み立てを行う方法に基づいて変
化する。従って、STM−１信号は、例えば、３個のTU−
３ユニット、21個のTU−２ユニット又は63個のTU−12ユ
ニットを含んでいる。高レベルユニットが多数の低レベ
ルユニットを含み、例えば、VC−４ユニットがTU−12ユ
ニットを含む（63個のこのようなユニットが単一のVC−
４ユニットにある；図３を参照）ときには、低レベルユ
ニットがインターリーブにより高レベルフレームへとマ
ップされ、従って、第１のバイトが最初に低レベルユニ
ットの各々から連続的に取り出され、次いで、第２のバ
イトが、等々となる。従って、VC−４信号が例えば上記
の63個のTU−12信号を含むときには、これら信号が図２
に示すようにVC−４フレームに配置され、即ち最初のTU
−12信号の第１バイトが最初に配置され、次いで、第２
のTU−12信号の第１バイトが、等々となる。最後の信
号、即ち63番目のTU−12信号の第１バイトの後に、最初
のTU−12信号の第２バイトが続き、等々となる。従っ
て、各TU−12信号の４つのバイトがSTM−１フレームの
各行に配置され、全STM−１フレームは4x9＝36バイトで
構成される。基本的な場合には、長さ500μｓの１つの
完全なTU−12フレームが４つの連続するSTM−１フレー
ムに分割される。TU−12フレームは４つのポインタバイ
トV1−V4を含み、TU−12フレームの第１の1/4はポイン
タバイトV1を含み、第２の1/4はポインタバイトV2を含
み、等々となる。最初の２バイトV1及びV2は、実際のTU
ポインタ値を形成し、バイトV3は調整に使用され、そし
てバイトV4は他の目的に指定される。バイトV1及びV2よ
り成るTU−12ポインタは、VC−12ユニットの第１バイト
を指す。この第１バイトは、一般にレファレンスV5によ
って指示される。TU−12フレームの構造は、図８及び13
に明確に示されており、これを参照して以下に詳細に述
べる。
上記のSDHフレーム構造及びこのような構造の組立
は、詳細な説明で参照する参照文献〔１〕及び〔２〕に
述べられている（これら参照文献は、本明細書の末尾に
リストする）。
は、詳細な説明で参照する参照文献〔１〕及び〔２〕に
述べられている（これら参照文献は、本明細書の末尾に
リストする）。
例えば、上記のTU−１、TU−２又はTU−３レベル信号
が、例えば図４に示すSDH交差接続装置41において切り
換えられるときには、その切り換えられるべきハイアラ
ーキの同じレベルの全ての信号が互いに完全に同期しな
ければならず、即ち同じクロック信号の縁によってクロ
ックされねばならない。更に、切り換えられるべき信号
のフレームは、位相が同じでなければならない。
が、例えば図４に示すSDH交差接続装置41において切り
換えられるときには、その切り換えられるべきハイアラ
ーキの同じレベルの全ての信号が互いに完全に同期しな
ければならず、即ち同じクロック信号の縁によってクロ
ックされねばならない。更に、切り換えられるべき信号
のフレームは、位相が同じでなければならない。
上記の同期は、各到来するラインの同期ユニット42に
おいて得られ、交差接続装置41へ到来する信号のペイロ
ードは、その到来信号から抽出されるクロック信号と同
期してエラスティックバッファに記憶され、そして交差
接続装置のクロック信号と同期してエラスティックバッ
ファから読み取られる。エラスティックバッファへ書き
込まれるべきペイロード及びそのペイロードの位相を決
定するために、高レベルフレームに含まれた制御デー
タ、例えば、ポインタを分解しなければならない。これ
に対応して、高レベルのSDHフレーム構造及びそれに関
連した制御データを、エラスティックバッファから読み
取られるべきペイロードに加えることができねばならな
い。
おいて得られ、交差接続装置41へ到来する信号のペイロ
ードは、その到来信号から抽出されるクロック信号と同
期してエラスティックバッファに記憶され、そして交差
接続装置のクロック信号と同期してエラスティックバッ
ファから読み取られる。エラスティックバッファへ書き
込まれるべきペイロード及びそのペイロードの位相を決
定するために、高レベルフレームに含まれた制御デー
タ、例えば、ポインタを分解しなければならない。これ
に対応して、高レベルのSDHフレーム構造及びそれに関
連した制御データを、エラスティックバッファから読み
取られるべきペイロードに加えることができねばならな
い。
従って、ハイアラーキのあるレベルのペイロードは、
交差接続の同期信号との同期が首尾よくいくためにはエ
ラスティックバッファに通さなければならない。ハイア
ラーキの同じレベルに多数のチャンネルが存在する場合
には、その各々が専用の独立したエラスティックバッフ
ァを有していなければならない。例えば、単一のSTM−
１フレームに含まれた63個のVC−12信号を上記のように
同期するには、互いに独立した63個のエラスティックバ
ッファが必要である。
交差接続の同期信号との同期が首尾よくいくためにはエ
ラスティックバッファに通さなければならない。ハイア
ラーキの同じレベルに多数のチャンネルが存在する場合
には、その各々が専用の独立したエラスティックバッフ
ァを有していなければならない。例えば、単一のSTM−
１フレームに含まれた63個のVC−12信号を上記のように
同期するには、互いに独立した63個のエラスティックバ
ッファが必要である。
従って、公知の装置においては、所望のハイアラーキ
レベルで単一のエラスティックバッファを構成すること
によりバッファ作用が実施されている。このバッファ
は、所要の数で再現される。この構成を示す概略ブロッ
ク図が図５に示されており、上記と同様の例として同期
ユニット42の63個のVC−12チャンネルのバッファが使用
されている。STM−１フレーム構造をもつ信号は、最初
に共通の解読ユニット51へ送られ、該ユニットは、VC−
４コンテナの経路オーバーヘッド（OPH）におけるAUポ
インタデータ及びH4バイトを解読して、そのフレーム構
造に含まれたTU−12フレームを位置決めする。次いで、
解読ユニット51は、各TU12チャンネルのバイトを専用の
解読ユニット52へ送り、従って、この特定の場合にはそ
れが全部で63個になる。解読ユニットは、各TU−12チャ
ンネルのポインタを解読し、そこに含まれたVC−12信号
の位相を決定する。フレーム構造においてTU−12ユニッ
トがインターリーブされるために、各解読ユニットは、
使用可能な時間の約1/63しか動作しない。各VC−12信号
は、他のバッファ53と独立して専用のエラスティックバ
ッファ53に記憶される。それに対応して、最高レベルの
フレーム構造が再組み立てされるときには、各新たなTU
−12ユニットのポインタデータが専用のジェネレータユ
ニット54において発生され、その後、エラスティックバ
ッファメモリからのペイロードを新たなポインタ及び新
たな制御データと組み合わせることにより共通のジェネ
レータユニット55において最終フレーム構造が組み立て
られる。各エラスティックバッファ53の充填レートは、
専用のモニタユニット56によって監視される。
レベルで単一のエラスティックバッファを構成すること
によりバッファ作用が実施されている。このバッファ
は、所要の数で再現される。この構成を示す概略ブロッ
ク図が図５に示されており、上記と同様の例として同期
ユニット42の63個のVC−12チャンネルのバッファが使用
されている。STM−１フレーム構造をもつ信号は、最初
に共通の解読ユニット51へ送られ、該ユニットは、VC−
４コンテナの経路オーバーヘッド（OPH）におけるAUポ
インタデータ及びH4バイトを解読して、そのフレーム構
造に含まれたTU−12フレームを位置決めする。次いで、
解読ユニット51は、各TU12チャンネルのバイトを専用の
解読ユニット52へ送り、従って、この特定の場合にはそ
れが全部で63個になる。解読ユニットは、各TU−12チャ
ンネルのポインタを解読し、そこに含まれたVC−12信号
の位相を決定する。フレーム構造においてTU−12ユニッ
トがインターリーブされるために、各解読ユニットは、
使用可能な時間の約1/63しか動作しない。各VC−12信号
は、他のバッファ53と独立して専用のエラスティックバ
ッファ53に記憶される。それに対応して、最高レベルの
フレーム構造が再組み立てされるときには、各新たなTU
−12ユニットのポインタデータが専用のジェネレータユ
ニット54において発生され、その後、エラスティックバ
ッファメモリからのペイロードを新たなポインタ及び新
たな制御データと組み合わせることにより共通のジェネ
レータユニット55において最終フレーム構造が組み立て
られる。各エラスティックバッファ53の充填レートは、
専用のモニタユニット56によって監視される。
AU及びTUポインタ並びにそれらの発生及び解読は、参
照文献〔１〕に述べられており、詳細についてはこれを
参照されたい。
照文献〔１〕に述べられており、詳細についてはこれを
参照されたい。
しかしながら、上記の公知バッファ方法に伴う問題
は、ハードウェアが著しく要求されることである。従っ
て、例えば、63個のTU−12チャンネルの場合には、63個
のエラスティックバッファに加えて、他のロジック手段
をマイクロ回路に配置することは実際上不可能である
（現在の設計方法及びマイクロ回路技術では制約が課せ
られるために）。公知の構成では、ハードウェアを最も
必要とするのはメモリ手段である（例えば、Ｄ型フリッ
プ−フロップ、ラッチ等）。近代的なマイクロ回路技術
は、小さなスペースに集積されたRAMメモリを使用でき
るようにするが、シリコン領域の節減が達せられるの
は、100ビット以上のサイズをもつメモリ手段の構造に
おいてだけである。RAMメモリの使用は公知構成におい
てはほとんど利点を与えない。というのは、個々のエラ
スティックバッファのサイズが必ずしも100ビット以上
ないからである。
は、ハードウェアが著しく要求されることである。従っ
て、例えば、63個のTU−12チャンネルの場合には、63個
のエラスティックバッファに加えて、他のロジック手段
をマイクロ回路に配置することは実際上不可能である
（現在の設計方法及びマイクロ回路技術では制約が課せ
られるために）。公知の構成では、ハードウェアを最も
必要とするのはメモリ手段である（例えば、Ｄ型フリッ
プ−フロップ、ラッチ等）。近代的なマイクロ回路技術
は、小さなスペースに集積されたRAMメモリを使用でき
るようにするが、シリコン領域の節減が達せられるの
は、100ビット以上のサイズをもつメモリ手段の構造に
おいてだけである。RAMメモリの使用は公知構成におい
てはほとんど利点を与えない。というのは、個々のエラ
スティックバッファのサイズが必ずしも100ビット以上
ないからである。
発明の要旨
本発明の目的は、上記問題を解消し、エラスティック
バッファのハードウェアを従来より少なくできると共
に、RAMメモリブロックを従来より効果的に使用できる
ようにする方法及び装置を提供することである。これ
は、請求項１の特徴部分に開示された本発明の方法によ
って達成される。本発明による装置は、請求項３の特徴
部分に開示されたことを特徴とする。
バッファのハードウェアを従来より少なくできると共
に、RAMメモリブロックを従来より効果的に使用できる
ようにする方法及び装置を提供することである。これ
は、請求項１の特徴部分に開示された本発明の方法によ
って達成される。本発明による装置は、請求項３の特徴
部分に開示されたことを特徴とする。
本発明の基本的な考え方は、時分割アーキテクチャを
バッファに用いて、同じハイアラーキレベルの少なくと
も２つの信号のエラスティックバッファ作用を、これら
信号に共通のバッファメモリにおいて時分割ベースで行
うことである。
バッファに用いて、同じハイアラーキレベルの少なくと
も２つの信号のエラスティックバッファ作用を、これら
信号に共通のバッファメモリにおいて時分割ベースで行
うことである。
本発明による時分割バッファを用いるときには、小さ
なスペースに集積されたRAMメモリブロックを使用する
ことができる。というのは、所要メモリブロックのサイ
ズが明らかに100ビット以上だからである。従って、必
要なシリコン領域も相当に減少される。シリコン領域の
減少は、部品のサイズを減少し、ひいては、装置全体の
サイズも減少し、他方、装置のサイズを不変に保ちなが
らその容量を増加することができる。
なスペースに集積されたRAMメモリブロックを使用する
ことができる。というのは、所要メモリブロックのサイ
ズが明らかに100ビット以上だからである。従って、必
要なシリコン領域も相当に減少される。シリコン領域の
減少は、部品のサイズを減少し、ひいては、装置全体の
サイズも減少し、他方、装置のサイズを不変に保ちなが
らその容量を増加することができる。
以下、添付図面の図６ないし10を参照し、本発明を一
例として詳細に説明する。
例として詳細に説明する。
図面の簡単な説明
図１は、単一のSTM−Ｎフレームの基本的な構造を示
す図である。
す図である。
図２は、単一のSTM−１フレームの構造を示す図であ
る。
る。
図３は、既存のPCMシステムからSTM−Ｎフレームを組
み立てるところを示す図である。
み立てるところを示す図である。
図４は、本発明によるバッファ方法を用いた同期ユニ
ットを有するSDH交差接続装置を示すブロック図であ
る。
ットを有するSDH交差接続装置を示すブロック図であ
る。
図５は、公知構成におけるバッファの原理を示すブロ
ック図である。
ック図である。
図６は、本発明の方法を用いた同期ユニットにおいて
バッファの原理を示すブロック図である。
バッファの原理を示すブロック図である。
図７は、図６に示した同期ユニットのフレーム分解ユ
ニットを示す詳細な図である。
ニットを示す詳細な図である。
図８は、単一のTU−12信号の単一フレームに対する図
７の分解ユニットの動作を示す図である。
７の分解ユニットの動作を示す図である。
図９は、本発明による方法を用いた同期ユニットのエ
ラスティックバッファを詳細に示す図である。
ラスティックバッファを詳細に示す図である。
図10は、エラスティックバッファの充填率の監視を示
す図である。
す図である。
図11は、エラスティックバッファの充填率を監視する
のに用いる差の値の変化の範囲を示す図である。
のに用いる差の値の変化の範囲を示す図である。
図12は、図６に示す同期ユニットの組立ユニットを詳
細に示す図で、この組立ユニットにおいてフレーム構造
体が再組み立てされるところを示す図である。
細に示す図で、この組立ユニットにおいてフレーム構造
体が再組み立てされるところを示す図である。
図13は、単一のTU−12信号の単一フレームに対する図
12の分解ユニットの動作を示す図である。
12の分解ユニットの動作を示す図である。
好ましい実施例の詳細な説明
図６は、本発明によるバッファ原理を用いた単一の時
分割同期ユニットを示す図である。この時分割の原理
は、同期ユニット42において行われるフレームの分解及
び組立と、バッファメモリの充填率の監視にも適用さ
れ、これらは、別の並列な特許出願の要旨である。同期
ユニット42は、TU−12チャンネルに対して順次に構成さ
れた分解及び組立ユニット61及び62を備えている。全て
のTU−12チャンネルに共通のエラスティックバッファメ
モリ63がこれら分解ユニットと組立ユニットとの間に設
けられ、そしてバッファメモリの充填率が共通のモニタ
ユニット64によって監視される。同期ユニット42は、到
来するAU−４信号を別のAU−４レベルクロックと同期さ
せる。STM−１信号は先ず共通のAU解読ユニット51に送
られ、該ユニットは、AU−４ポインタデータを既知のや
り方（参照文献〔１〕のCCITT使用に合致する）で解読
し、AU−４フレームからTU−12信号を抽出し、そしてそ
のTU−12信号を分解ユニット61へ送って更に処理する。
分解ユニット61は、TU−12ポインタを解読し、そしてTU
−12フレーム構造体からVC−12データを抽出する。これ
らポインタは、時分割ベースで１つ以上の処理段におい
て処理され、即ち同じハイアラーキレベルにおける少な
くとも２つの信号の処理が、例えば、銅線導体の如き１
本の同じ物理ラインを経て実行される。従って、分解ユ
ニット61は、少なくとも１つのサブプロセッサ65及び一
時メモリ66で形成されたサブ処理ユニット67を備えてい
る。このサブ処理ユニットは、同じハイアラーキレベル
にある少なくとも２つの信号のフレーム構造のポインタ
を時分割ベースにて処理する。ここに述べる例では、63
個のTU−12チャンネル全部が同じバッファにバッファさ
れるが、これは必要ではない。というのは、多数のバッ
ファを並列に又は順次に配置できるからである。但し、
少なくとも２つのTU−12信号のエラスティックバッファ
作用は、上記チャンネルに共通のバッファメモリにおい
て時分割ベースで実行されるものとする。
分割同期ユニットを示す図である。この時分割の原理
は、同期ユニット42において行われるフレームの分解及
び組立と、バッファメモリの充填率の監視にも適用さ
れ、これらは、別の並列な特許出願の要旨である。同期
ユニット42は、TU−12チャンネルに対して順次に構成さ
れた分解及び組立ユニット61及び62を備えている。全て
のTU−12チャンネルに共通のエラスティックバッファメ
モリ63がこれら分解ユニットと組立ユニットとの間に設
けられ、そしてバッファメモリの充填率が共通のモニタ
ユニット64によって監視される。同期ユニット42は、到
来するAU−４信号を別のAU−４レベルクロックと同期さ
せる。STM−１信号は先ず共通のAU解読ユニット51に送
られ、該ユニットは、AU−４ポインタデータを既知のや
り方（参照文献〔１〕のCCITT使用に合致する）で解読
し、AU−４フレームからTU−12信号を抽出し、そしてそ
のTU−12信号を分解ユニット61へ送って更に処理する。
分解ユニット61は、TU−12ポインタを解読し、そしてTU
−12フレーム構造体からVC−12データを抽出する。これ
らポインタは、時分割ベースで１つ以上の処理段におい
て処理され、即ち同じハイアラーキレベルにおける少な
くとも２つの信号の処理が、例えば、銅線導体の如き１
本の同じ物理ラインを経て実行される。従って、分解ユ
ニット61は、少なくとも１つのサブプロセッサ65及び一
時メモリ66で形成されたサブ処理ユニット67を備えてい
る。このサブ処理ユニットは、同じハイアラーキレベル
にある少なくとも２つの信号のフレーム構造のポインタ
を時分割ベースにて処理する。ここに述べる例では、63
個のTU−12チャンネル全部が同じバッファにバッファさ
れるが、これは必要ではない。というのは、多数のバッ
ファを並列に又は順次に配置できるからである。但し、
少なくとも２つのTU−12信号のエラスティックバッファ
作用は、上記チャンネルに共通のバッファメモリにおい
て時分割ベースで実行されるものとする。
TU分解ユニット61に共通のVC−12ペイロードは、該ユ
ニットを経て不変のまま伝播され、そして全てのTU−12
チャンネルに共通のバッファメモリ63に記憶される。バ
ッファメモリ63の充填率は、共通のモニタユニット64に
よって監視される。TU−12ポインタ及びフレームの再組
立は、組立ユニット62の１つ以上の処理段において時分
割ベースで行われ、即ち少なくとも２つのチャンネルの
信号が、例えば、銅線導体の如き１本の同じ物理ライン
を経て処理される。同様に、TU組立ユニット62は、少な
くとも１つのサブプロセッサ65及び一時メモリ66より成
るサブ処理ユニット67を備えている。該サブ処理ユニッ
ト67は、同じハイアラーキレベルにある少なくとも２つ
の信号のフレーム構造のポインタを時分割ベースにて処
理する。ここに示す例では、全部で63個のチャンネルが
同じ組立ユニットにおいて処理されるが、これは必要で
はない。というのは、多数の組立ユニットを並列又は順
次に配置することが等しく可能であるからである。
ニットを経て不変のまま伝播され、そして全てのTU−12
チャンネルに共通のバッファメモリ63に記憶される。バ
ッファメモリ63の充填率は、共通のモニタユニット64に
よって監視される。TU−12ポインタ及びフレームの再組
立は、組立ユニット62の１つ以上の処理段において時分
割ベースで行われ、即ち少なくとも２つのチャンネルの
信号が、例えば、銅線導体の如き１本の同じ物理ライン
を経て処理される。同様に、TU組立ユニット62は、少な
くとも１つのサブプロセッサ65及び一時メモリ66より成
るサブ処理ユニット67を備えている。該サブ処理ユニッ
ト67は、同じハイアラーキレベルにある少なくとも２つ
の信号のフレーム構造のポインタを時分割ベースにて処
理する。ここに示す例では、全部で63個のチャンネルが
同じ組立ユニットにおいて処理されるが、これは必要で
はない。というのは、多数の組立ユニットを並列又は順
次に配置することが等しく可能であるからである。
図７は、単一の分解ユニット61を詳細に示しており、
該ユニットは、V1メモリ71と、TU−12状態メモリ73及び
ポインタ読み取りユニット72で形成されたサブ処理ユニ
ットと、V5位置メモリ74とを備えている。以下の説明に
おいて、分解ユニットの動作は、図８を参照しながら単
一のTU−12信号の単一フレームについて述べる。図８に
は、単一のTU−12フレームが左側の欄に示されており、
それ自体良く知られたように、TU−12フレームは、140
個のデータバイト（フレームの横に番号付けされてい
る）と、４つのポインタバイトV1−V4とを備えている。
１つのTU−12フレームの長さは500μｓであり、従っ
て、基本的な場合に、４つのSTM−１フレームにおいて
送信される。図８の他の欄は、V1メモリ71、TU−12状態
メモリ73及びV5位置メモリ74に関連した読み取り及び書
き込み事象を示している。この手順は、他のいずれのTU
−12信号についても同様であり、２つの連続する信号を
処理する際には、信号間の時間ドメインにおいて１クロ
ック周期のシフトがあるだけである。
該ユニットは、V1メモリ71と、TU−12状態メモリ73及び
ポインタ読み取りユニット72で形成されたサブ処理ユニ
ットと、V5位置メモリ74とを備えている。以下の説明に
おいて、分解ユニットの動作は、図８を参照しながら単
一のTU−12信号の単一フレームについて述べる。図８に
は、単一のTU−12フレームが左側の欄に示されており、
それ自体良く知られたように、TU−12フレームは、140
個のデータバイト（フレームの横に番号付けされてい
る）と、４つのポインタバイトV1−V4とを備えている。
１つのTU−12フレームの長さは500μｓであり、従っ
て、基本的な場合に、４つのSTM−１フレームにおいて
送信される。図８の他の欄は、V1メモリ71、TU−12状態
メモリ73及びV5位置メモリ74に関連した読み取り及び書
き込み事象を示している。この手順は、他のいずれのTU
−12信号についても同様であり、２つの連続する信号を
処理する際には、信号間の時間ドメインにおいて１クロ
ック周期のシフトがあるだけである。
TU分解ユニットに送られるTU−12フレームの第１バイ
ト、即ちV1バイトは、最初にV1メモリ71に記憶される。
V1バイトの後に到来するデータバイトは、他の全てのデ
ータバイトと同様に、バッファメモリ63に記憶される。
図８において、VC−12データがバッファメモリに記憶さ
れる周期が矢印Ａで示されている。TU−12のフレームの
第２の1/4がV2バイトから始まるときには、V1バイトが
メモリから読み取られ、そしてV1及びV2バイトの結合に
よって新たなポインタワードがポインタ読み取りユニッ
ト72に対して発生される。新たなポインタワードが発生
される僅かに前に、ポインタの古い状態が状態メモリ73
から読み取りユニットへ読み取られる。古い状態は、手
前の（有効）ポインタの値に基づくデータより成る。ポ
インタ読み取りユニット72は、これが受け取ったデータ
を処理し、その結果、新たな状態データが発生されて状
態メモリ73に記憶される。更に、その新たな状態によっ
て決定されたアドレスに対し、V5フラグ（１ビット）が
V5位置メモリ74に同時に書き込まれる。位置メモリ74
は、長さが１ビットの63x140メモリ位置を備え、即ち各
チャンネルは、TU−12フレームの各データバイトごとに
メモリ位置を有する。新たなポインタが指すデータバイ
トに対応するアドレスにはV5フラグ、即ち論理１が書き
込まれる。他の139個のメモリ位置は、論理０を含む。V
5位置メモリは、TU−12フレームのデータバイト中に読
み取られ、ある点においてゼロからずれる値が得られる
（V5バイトの位置を示す）。V5バイトの位置に関する情
報（V5 loc.信号、図７）がバッファメモリに記憶され
る。
ト、即ちV1バイトは、最初にV1メモリ71に記憶される。
V1バイトの後に到来するデータバイトは、他の全てのデ
ータバイトと同様に、バッファメモリ63に記憶される。
図８において、VC−12データがバッファメモリに記憶さ
れる周期が矢印Ａで示されている。TU−12のフレームの
第２の1/4がV2バイトから始まるときには、V1バイトが
メモリから読み取られ、そしてV1及びV2バイトの結合に
よって新たなポインタワードがポインタ読み取りユニッ
ト72に対して発生される。新たなポインタワードが発生
される僅かに前に、ポインタの古い状態が状態メモリ73
から読み取りユニットへ読み取られる。古い状態は、手
前の（有効）ポインタの値に基づくデータより成る。ポ
インタ読み取りユニット72は、これが受け取ったデータ
を処理し、その結果、新たな状態データが発生されて状
態メモリ73に記憶される。更に、その新たな状態によっ
て決定されたアドレスに対し、V5フラグ（１ビット）が
V5位置メモリ74に同時に書き込まれる。位置メモリ74
は、長さが１ビットの63x140メモリ位置を備え、即ち各
チャンネルは、TU−12フレームの各データバイトごとに
メモリ位置を有する。新たなポインタが指すデータバイ
トに対応するアドレスにはV5フラグ、即ち論理１が書き
込まれる。他の139個のメモリ位置は、論理０を含む。V
5位置メモリは、TU−12フレームのデータバイト中に読
み取られ、ある点においてゼロからずれる値が得られる
（V5バイトの位置を示す）。V5バイトの位置に関する情
報（V5 loc.信号、図７）がバッファメモリに記憶され
る。
到来するV1及びV2バイトは、上記のポインタ調整が必
要かどうかも指示する。負の調整では、V3バイトの内容
がバッファメモリに書き込まれ、正の調整では、V3バイ
トに続くデータバイトがバッファメモリに書き込まれな
い。
要かどうかも指示する。負の調整では、V3バイトの内容
がバッファメモリに書き込まれ、正の調整では、V3バイ
トに続くデータバイトがバッファメモリに書き込まれな
い。
図９は、例えば、VC−12データが記憶される本発明に
よるエラスティックバッファ63を詳細に示している。こ
のバッファは、バッファメモリ101それ自体と、該バッ
ファメモリを制御するカウンタユニットとを備えてい
る。これらカウンタユニットは、その入力側において、
第１チャンネルカウンタ102及び第１アドレスカウンタ
ユニット103を備え、そしてその出力側では、第２チャ
ンネルカウンタ104及び第２アドレスカウンタユニット1
05を備えている。入力側のユニットは、メモリへのデー
タの書き込みを制御し、一方、出力側のユニットは、メ
モリからの読み取りを制御する。入力側では、書き込み
がクロックclock1及び同期信号sync1により同期され、
そして出力側では、入力側の対応信号と独立したクロッ
クclock2及び同期信号sync2により同期される。バッフ
ァメモリ101は、63個のメモリユニット106を備え（各チ
ャンネルに１つづつ）、その各々は（この特定の場合に
は）、８ビットの巾（即ち、１バイトの巾）の10個の連
続するメモリ位置106aを含む。（この特定の場合には、
メモリ位置10個のメモリスペースが各メモリユニットに
指定されて、とりわけ、SDHフレーム構造のギャップ及
び種々の遅延を考慮しているが、メモリ位置の数は、10
ではなくて、例えば16でもよい。）アドレスカウンタユ
ニット103は、63個のアドレスカウンタを備え、その各
々は１から10までをカウントし、１つのメモリユニット
の対応するメモリ位置をアドレスする。バッファの各チ
ャンネルの充填率が変化するので、各アドレスカウンタ
の位相は異なる。第１チャンネルカウンタ102は、１か
ら63まで連続的にカウントし、同期信号sync1によって
同期がとられる。チャンネルカウンタ102は、時分割ベ
ースで第１アドレスカウンタの１つを選択し、それに対
応するバイトが、各メモリユニットの選択されたアドレ
スカウンタによってアドレスされたメモリ位置１ないし
10に書き込まれる。
よるエラスティックバッファ63を詳細に示している。こ
のバッファは、バッファメモリ101それ自体と、該バッ
ファメモリを制御するカウンタユニットとを備えてい
る。これらカウンタユニットは、その入力側において、
第１チャンネルカウンタ102及び第１アドレスカウンタ
ユニット103を備え、そしてその出力側では、第２チャ
ンネルカウンタ104及び第２アドレスカウンタユニット1
05を備えている。入力側のユニットは、メモリへのデー
タの書き込みを制御し、一方、出力側のユニットは、メ
モリからの読み取りを制御する。入力側では、書き込み
がクロックclock1及び同期信号sync1により同期され、
そして出力側では、入力側の対応信号と独立したクロッ
クclock2及び同期信号sync2により同期される。バッフ
ァメモリ101は、63個のメモリユニット106を備え（各チ
ャンネルに１つづつ）、その各々は（この特定の場合に
は）、８ビットの巾（即ち、１バイトの巾）の10個の連
続するメモリ位置106aを含む。（この特定の場合には、
メモリ位置10個のメモリスペースが各メモリユニットに
指定されて、とりわけ、SDHフレーム構造のギャップ及
び種々の遅延を考慮しているが、メモリ位置の数は、10
ではなくて、例えば16でもよい。）アドレスカウンタユ
ニット103は、63個のアドレスカウンタを備え、その各
々は１から10までをカウントし、１つのメモリユニット
の対応するメモリ位置をアドレスする。バッファの各チ
ャンネルの充填率が変化するので、各アドレスカウンタ
の位相は異なる。第１チャンネルカウンタ102は、１か
ら63まで連続的にカウントし、同期信号sync1によって
同期がとられる。チャンネルカウンタ102は、時分割ベ
ースで第１アドレスカウンタの１つを選択し、それに対
応するバイトが、各メモリユニットの選択されたアドレ
スカウンタによってアドレスされたメモリ位置１ないし
10に書き込まれる。
出力側では、読み取られるべきバイトのアドレスが、
第２チャンネルカウンタ104及び第２アドレスカウンタ
ユニット105によって対応的に発生され、チャンネルカ
ウンタ104は、時分割ベースで第２のアドレスカウンタ
の１つを選択し、そしてその選択されたアドレスカウン
タによりアドレスされたメモリ位置からバッファメモリ
の出力107へバイトが読み取られる。
第２チャンネルカウンタ104及び第２アドレスカウンタ
ユニット105によって対応的に発生され、チャンネルカ
ウンタ104は、時分割ベースで第２のアドレスカウンタ
の１つを選択し、そしてその選択されたアドレスカウン
タによりアドレスされたメモリ位置からバッファメモリ
の出力107へバイトが読み取られる。
図10及び11は、本発明により共通のモニタユニット64
によって実行されるエラスティックバッファの充填率の
監視を示す詳細な図である。各メモリユニット106（即
ち、各TU−12チャンネルの）充填率は、各チャンネルご
とに別々にモニタユニット64の入力に第１及び第２のア
ドレスカウンタ（読み取り及び書き込みカウンタ）の値
を与えることによって監視される。モニタユニットは、
読み取りカウンタの値から書き込みカウンタの値を減算
し、そしてそれにより生じた差の値Ｅを、図11の場合は
例えば２及び８である所定の限界値と比較する。理想的
な状態においては、差の値Ｅは、約５（中間値）であ
る。
によって実行されるエラスティックバッファの充填率の
監視を示す詳細な図である。各メモリユニット106（即
ち、各TU−12チャンネルの）充填率は、各チャンネルご
とに別々にモニタユニット64の入力に第１及び第２のア
ドレスカウンタ（読み取り及び書き込みカウンタ）の値
を与えることによって監視される。モニタユニットは、
読み取りカウンタの値から書き込みカウンタの値を減算
し、そしてそれにより生じた差の値Ｅを、図11の場合は
例えば２及び８である所定の限界値と比較する。理想的
な状態においては、差の値Ｅは、約５（中間値）であ
る。
充填率の監視は、出力側（読み取り側）と同期して行
われる。モニタユニット64が同じチャンネルの値を互い
に比較できるようにするためには、書き込みカウンタ10
3から得たアドレスデータが、読み取りカウンタ105から
のアドレスデータと同相でなければならず、即ちカウン
タは同じチャンネルに対応しなければならない（書き込
み側において選択されるべきチャンネルは、データが書
き込まれているチャンネルではない）。
われる。モニタユニット64が同じチャンネルの値を互い
に比較できるようにするためには、書き込みカウンタ10
3から得たアドレスデータが、読み取りカウンタ105から
のアドレスデータと同相でなければならず、即ちカウン
タは同じチャンネルに対応しなければならない（書き込
み側において選択されるべきチャンネルは、データが書
き込まれているチャンネルではない）。
差の値に基づいて、充填率モニタユニットは、２ビッ
トで示される３つの異なる状態（いっぱい／空／適度）
を用いることにより各チャンネルの充填率に関するデー
タを出力し、データはTU組立ユニットへ送られる。
トで示される３つの異なる状態（いっぱい／空／適度）
を用いることにより各チャンネルの充填率に関するデー
タを出力し、データはTU組立ユニットへ送られる。
図12及び13は、図７及び８に示された分解ユニットの
動作と同様に、同期ユニット42のTU組立ユニット62の構
造及び動作を示している。組立ユニット62は、上記のＶ
バイトを発生し、調整が必要かどうかを判断する。フレ
ーム構造体の組立側における唯一の相違は、TU−12ポイ
ンタである。フレームが組み立てられるときには、上記
のV5バイトがTU−12フレームのいずれかの位置にあり、
この位置を、V1及びV2バイトによって指示しなければな
らない（バッファメモリから得たV5フラグの時間をポイ
ンタ数に変換しなければならない）。組立側（図９）に
対するクロックclock2及び同期信号sync2は、分解ユニ
ットの各信号とは独立しているが、バッファの読み取り
側で使用されるものに等しい。
動作と同様に、同期ユニット42のTU組立ユニット62の構
造及び動作を示している。組立ユニット62は、上記のＶ
バイトを発生し、調整が必要かどうかを判断する。フレ
ーム構造体の組立側における唯一の相違は、TU−12ポイ
ンタである。フレームが組み立てられるときには、上記
のV5バイトがTU−12フレームのいずれかの位置にあり、
この位置を、V1及びV2バイトによって指示しなければな
らない（バッファメモリから得たV5フラグの時間をポイ
ンタ数に変換しなければならない）。組立側（図９）に
対するクロックclock2及び同期信号sync2は、分解ユニ
ットの各信号とは独立しているが、バッファの読み取り
側で使用されるものに等しい。
レファレンスカウンタ92及びこれに接続されたバッフ
ァ状態メモリ91が組立ユニットの入力に設けられてい
る。バッファ状態メモリ91は、次いで、TU−12ポインタ
ジェネレータ93に接続され、該ジェネレータは、出力の
状態メモリ94と共にそれ自身のサブ処理ユニット67を構
成する。状態メモリの出力は、マルチプレクサ95に接続
され、その別の入力には、バッファメモリ63からのデー
タバイトが直接接続される。
ァ状態メモリ91が組立ユニットの入力に設けられてい
る。バッファ状態メモリ91は、次いで、TU−12ポインタ
ジェネレータ93に接続され、該ジェネレータは、出力の
状態メモリ94と共にそれ自身のサブ処理ユニット67を構
成する。状態メモリの出力は、マルチプレクサ95に接続
され、その別の入力には、バッファメモリ63からのデー
タバイトが直接接続される。
レファレンスカウンタ92は、VC−12フレームのバイト
０−139をカウントする（図13の左側の欄）。V5位置デ
ータ信号（V5 loc.）は組立ユニットの入力に送られ
る。この信号は、分解ユニットで発生された信号に対応
する。V5フラグを受け取ったときには、レファレンスカ
ウンタの現在値がバッファの状態メモリ91に記憶され
る。ポインタバイトを送信する前の所定の時間に（V4バ
イトにおいて）、TU−12ポインタジェネレータ93が処理
を実行する。処理のために、バッファの状態メモリ91か
らのレファレンスカウンタの値と、出力の状態メモリ94
からのTU−12ポインタの古い状態データがポインタジェ
ネレータに読み込まれる。この処理により、例えば、V1
及びV2バイトの値を含む新たなポインタ状態データが発
生される。この新たな状態データは出力の状態メモリに
古いデータに代わって記憶される。ポインタの状態デー
タとバッファメモリからのデータは、マルチプレクサ95
において結合され、再組み立てされたTU−12チャンネル
が出力される。
０−139をカウントする（図13の左側の欄）。V5位置デ
ータ信号（V5 loc.）は組立ユニットの入力に送られ
る。この信号は、分解ユニットで発生された信号に対応
する。V5フラグを受け取ったときには、レファレンスカ
ウンタの現在値がバッファの状態メモリ91に記憶され
る。ポインタバイトを送信する前の所定の時間に（V4バ
イトにおいて）、TU−12ポインタジェネレータ93が処理
を実行する。処理のために、バッファの状態メモリ91か
らのレファレンスカウンタの値と、出力の状態メモリ94
からのTU−12ポインタの古い状態データがポインタジェ
ネレータに読み込まれる。この処理により、例えば、V1
及びV2バイトの値を含む新たなポインタ状態データが発
生される。この新たな状態データは出力の状態メモリに
古いデータに代わって記憶される。ポインタの状態デー
タとバッファメモリからのデータは、マルチプレクサ95
において結合され、再組み立てされたTU−12チャンネル
が出力される。
ポインタ調整は、バッファの充填率に関するデータを
モニタ64からTU−12ポインタジェネレータ93へ送ること
により組立ユニットにおいて行われる。３つの考えられ
る状態（上記したようにいっぱい、空、適当）の１つを
指示するデータが２つのビットで表される。ポインタジ
ェネレータ93は、充填率を解読し、調整が必要かどうか
判断する。
モニタ64からTU−12ポインタジェネレータ93へ送ること
により組立ユニットにおいて行われる。３つの考えられ
る状態（上記したようにいっぱい、空、適当）の１つを
指示するデータが２つのビットで表される。ポインタジ
ェネレータ93は、充填率を解読し、調整が必要かどうか
判断する。
TU組立ユニットの出力に得られた信号は、上記AUジェ
ネレータユニット55（図５及び６）へ送られ、そこで最
終的なAU−４信号が良く知られた方法で発生される。
ネレータユニット55（図５及び６）へ送られ、そこで最
終的なAU−４信号が良く知られた方法で発生される。
添付図面に示された幾つかの例を参照して本発明を説
明したが、本発明は、もちろん、これらに限定されるも
のではなく、上記及び請求の範囲に開示した本発明の考
え方において種々のやり方で変更できる。SDHに特定の
用語を一例として上記で使用したが、本発明は、それに
対応するアメリカンSONETシステムにも等しく適用でき
るし、又はフレーム構造体が固定長さの所定数のバイト
と、フレーム構造体内のペイロードの位相を指示するポ
インタとを備えた他の同様のシステムにも等しく適用で
きる。同様に、本発明は、上記システムの異なるハイア
ラーキレベルでのバッファ作用にも適用できる。上記の
VC−12フレームに加えて、VC−11、VC−21、VC−22、VC
−31、VC−32、VC−３及びVC−４のようなフレームをSD
Hシステムにバッファすることができると共に、VC−1.
5、VC−２、VC−３、VC−４又はVC−６のようなフレー
ムをSONETシステムにバッファすることができる。フレ
ームの分解及び組立と、バッファメモリの充填率の監視
は、必ずしも上記したように時分割でなくてもよいが、
上記したように行うのが効果的である。本発明によるチ
ャンネルのバッファ作用を実行する共通のユニットは、
バッファされるべきデータを大きなユニットの入力にい
かに与えるか、或いはバッファされたデータを大きなユ
ニットの出力にいかに与えるかに係わりなく、大きなバ
ッファユニットの一部分を形成してもよい。
明したが、本発明は、もちろん、これらに限定されるも
のではなく、上記及び請求の範囲に開示した本発明の考
え方において種々のやり方で変更できる。SDHに特定の
用語を一例として上記で使用したが、本発明は、それに
対応するアメリカンSONETシステムにも等しく適用でき
るし、又はフレーム構造体が固定長さの所定数のバイト
と、フレーム構造体内のペイロードの位相を指示するポ
インタとを備えた他の同様のシステムにも等しく適用で
きる。同様に、本発明は、上記システムの異なるハイア
ラーキレベルでのバッファ作用にも適用できる。上記の
VC−12フレームに加えて、VC−11、VC−21、VC−22、VC
−31、VC−32、VC−３及びVC−４のようなフレームをSD
Hシステムにバッファすることができると共に、VC−1.
5、VC−２、VC−３、VC−４又はVC−６のようなフレー
ムをSONETシステムにバッファすることができる。フレ
ームの分解及び組立と、バッファメモリの充填率の監視
は、必ずしも上記したように時分割でなくてもよいが、
上記したように行うのが効果的である。本発明によるチ
ャンネルのバッファ作用を実行する共通のユニットは、
バッファされるべきデータを大きなユニットの入力にい
かに与えるか、或いはバッファされたデータを大きなユ
ニットの出力にいかに与えるかに係わりなく、大きなバ
ッファユニットの一部分を形成してもよい。
参照文献
〔１〕CCITTブルーブック、推奨規格G.709:「同期マル
チプレクス構造（Synchronous Multiplexing Structur
e）」、1990年５月 〔２〕SDH−Ny digital hierark、TELE2/90
チプレクス構造（Synchronous Multiplexing Structur
e）」、1990年５月 〔２〕SDH−Ny digital hierark、TELE2/90
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平４−211535（ＪＰ，Ａ)
独国特許出願公開4018536（ＤＥ，Ａ
１)
独国特許発明4018687（ＤＥ，Ｃ２)
国際公開91／18457（ＷＯ，Ａ１)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04J 3/00 - 3/26
H04L 5/22 - 5/26
Claims (4)
- 【請求項１】SDH又はSONETシステムのような同期デジタ
ル遠隔通信システムにおけるエラスティックバッファ方
法であって、上記システムのフレーム構造は、固定長さ
の所定数のバイトを備え、あるバイトは、フレーム構造
内の対応するペイロード信号の位相を指示するポインタ
を形成し、ポインタデータは、上記フレーム構造に含ま
れたペイロード信号から分離され、そしてペイロード信
号が少なくとも１つのエラスティックバッファメモリに
記憶されるような方法において、上記分離の後に、同じ
ハイアラーキレベルの少なくとも２つの信号のペイロー
ドのエラスティックバッファ作用を、上記ペイロード信
号の各々が別々の時間セグメントにおいて同じ１本の物
理ラインを経てバッファ作用を受けるように、上記ペイ
ロード信号に共通で且つ上記フレーム構造により定めら
れた逐次の順序で上記ペイロード信号が付与されるデー
タ入力を有したバッファメモリ（101）において時分割
ベースで実行することを特徴とする方法。 - 【請求項２】同じハイアラーキレベルの全ての信号のペ
イロードのエラスティックバッファ作用を、共通のバッ
ファメモリ（101）において時分割ベースで実行する請
求項１に記載の方法。 - 【請求項３】同期デジタル遠隔通信システムにおけるエ
ラスティックバッファ作用を行う請求項１に記載の方法
を実施する装置であって、そのフレーム構造が、固定長
さの所定数のバイトを備え、あるバイトは、フレーム構
造内の対応するペイロード信号の位相を指示するポイン
タを形成し、更に、上記フレーム構造に含まれたペイロ
ード信号からポインタデータを分離するための手段（7
1、72）と、上記フレーム構造に含まれたペイロード信
号を記憶するためのメモリ手段（101）とを備えた装置
において、 上記メモリ手段（101）は、入力ライン及び出力ライン
を有しており、同じハイアラーキレベルの少なくとも２
つのペイロード信号に共通のものであり、 上記装置は、更に、上記メモリ手段（101）に接続され
た選択手段（102、104）を備え、該選択手段は、上記入
力ラインに付与されるペイロード信号が書き込まれるべ
き上記メモリ手段のメモリ位置のアドレスを時分割ベー
スにて選択的に発生することにより、上記ペイロード信
号の各々が、上記メモリ手段の上記発生されたアドレス
のメモリ位置へと、上記同じ入力ラインを経て別々の時
間セグメントにおいて書き込まれるようにすると共に、
上記出力ラインに読み出されるべきペイロード信号が記
憶されている上記メモリ手段のメモリ位置のアドレスを
時分割ベースにて選択的に発生することにより、上記ペ
イロード信号の各々が、上記メモリ手段の上記発生され
たアドレスのメモリ位置から、上記同じ出力ラインを経
て別々の時間セグメントにおいて読み出されるようにす
ることを特徴とする装置。 - 【請求項４】上記選択手段は、同じハイアラーキレベル
の全てのペイロード信号を含むカウントサイクルをもつ
チャンネルカウンタ（102、104）を備えている請求項３
に記載の装置。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FI922569A FI90486C (fi) | 1992-06-03 | 1992-06-03 | Menetelmä ja laite synkronisessa digitaalisessa tietoliikennejärjestelmässä suoritettavan elastisen puskuroinnin toteuttamiseksi |
| FI922569 | 1992-06-03 | ||
| PCT/FI1993/000236 WO1993025029A1 (en) | 1992-06-03 | 1993-06-01 | Method and equipment for elastic buffering in a synchronous digital telecommunication system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07507424A JPH07507424A (ja) | 1995-08-10 |
| JP3429307B2 true JP3429307B2 (ja) | 2003-07-22 |
Family
ID=8535415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50024394A Expired - Fee Related JP3429307B2 (ja) | 1992-06-03 | 1993-06-01 | 同期デジタル遠隔通信システムにおけるエラスティックバッファ方法及び装置 |
Country Status (10)
| Country | Link |
|---|---|
| US (1) | US5687318A (ja) |
| EP (1) | EP0788694B1 (ja) |
| JP (1) | JP3429307B2 (ja) |
| AU (1) | AU671453B2 (ja) |
| DE (1) | DE69327412T2 (ja) |
| DK (1) | DK0788694T3 (ja) |
| FI (1) | FI90486C (ja) |
| HK (1) | HK1002378A1 (ja) |
| NZ (1) | NZ252188A (ja) |
| WO (1) | WO1993025029A1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5885489A (en) * | 1992-11-03 | 1999-03-23 | Eta Process Plant Limited | Packing elements |
| IT1264582B1 (it) * | 1993-06-11 | 1996-10-04 | Alcatel Italia | Metodo e circuiti per la realizzazione e la programmazione delle funzioni di connessione in un apparato sincrono |
| GB9509216D0 (en) * | 1995-05-05 | 1995-06-28 | Plessey Telecomm | Retiming arrangement for SDH data transmission system |
| DE19542230C2 (de) * | 1995-11-13 | 1998-08-27 | Siemens Ag | Verfahren zur Auswahl von verketteten Signalen aus Empfangssignalen der Synchron-Digital-Hierarchie |
| GB2312353B (en) * | 1996-04-16 | 2000-12-06 | Gpt Ltd | Digital telecommunications transmision systems |
| DE19640547B4 (de) * | 1996-10-01 | 2005-11-03 | Marconi Communications Gmbh | Verfahren und Einrichtung zur Durchschaltung von digitalen Signalen |
| JP3425046B2 (ja) * | 1996-11-29 | 2003-07-07 | 富士通株式会社 | 受信ポインタ処理装置 |
| US6625653B1 (en) * | 2000-06-08 | 2003-09-23 | Eci Telecom Ltd. | Network protection architecture |
| WO2001097435A2 (en) * | 2000-06-15 | 2001-12-20 | Tyco Telecommunications (Us) Inc. | System and method for mapping signals to a data structure having a fixed frame size |
| KR100399413B1 (ko) * | 2001-08-06 | 2003-09-26 | 삼성전자주식회사 | 동기식 디지털 계위 전송 시스템의 고계위 신호 연결 장치 |
| JP3818884B2 (ja) * | 2001-09-19 | 2006-09-06 | 富士通株式会社 | 伝送装置 |
| US7353288B1 (en) * | 2001-10-17 | 2008-04-01 | Ciena Corporation | SONET/SDH payload re-mapping and cross-connect |
| DE102010045518A1 (de) | 2010-09-15 | 2012-03-15 | Volkswagen Aktiengesellschaft | Verfahren und Vorrichtung zum Betrieb einer elektromechanischen Lenkung |
| DE102012014305A1 (de) | 2012-07-19 | 2014-01-23 | Volkswagen Aktiengesellschaft | Fahrzeuglenksystem mit einer Energieanpassung an Fahrzeugbordnetz |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1326719C (en) * | 1989-05-30 | 1994-02-01 | Thomas E. Moore | Ds3 to 28 vt1.5 sonet interface circuit |
| DE4018687A1 (de) * | 1989-07-18 | 1991-01-31 | Siemens Ag | Verfahren und anordnung zur uebertragung eines blocks aus vier verwaltungseinheiten au-31 oder aus drei verwaltungseinheiten au-32 in einem synchronen transport-modul stm-1 |
| DE3934248A1 (de) * | 1989-10-13 | 1991-04-18 | Standard Elektrik Lorenz Ag | Multiplexer und demultiplexer, insbesondere fuer nachrichtenuebertragungs-netze mit einer synchronen hierarchie der digitalsignale |
| LU87714A1 (de) * | 1989-11-29 | 1990-07-24 | Siemens Ag | Verfahren zum uebertragen eines digitalen breitbandsignals in einer untersystemeinheitenkette ueber ein netz einer synchron-digital-multiplexhierarchie |
| FR2656479B1 (ja) * | 1989-12-27 | 1994-04-08 | Alcatel Cit | |
| ATE193791T1 (de) * | 1990-03-14 | 2000-06-15 | Cit Alcatel | Phasenverriegelte schleifenanordnung |
| US5111485A (en) * | 1990-05-18 | 1992-05-05 | Northern Telecom Limited | Method of and circuit for synchronizing data |
| DE4018536A1 (de) * | 1990-06-09 | 1991-12-19 | Ant Nachrichtentech | Verfahren und schaltungsanordnung zur taktanpassung |
| JP2599819B2 (ja) * | 1990-11-02 | 1997-04-16 | 富士通株式会社 | データリンク終端方式 |
| US5390180A (en) * | 1991-10-10 | 1995-02-14 | Nec America, Inc. | SONET DS-N desynchronizer |
-
1992
- 1992-06-03 FI FI922569A patent/FI90486C/fi active
-
1993
- 1993-06-01 DK DK93910065T patent/DK0788694T3/da active
- 1993-06-01 DE DE69327412T patent/DE69327412T2/de not_active Expired - Lifetime
- 1993-06-01 AU AU40726/93A patent/AU671453B2/en not_active Ceased
- 1993-06-01 WO PCT/FI1993/000236 patent/WO1993025029A1/en active IP Right Grant
- 1993-06-01 US US08/360,776 patent/US5687318A/en not_active Expired - Lifetime
- 1993-06-01 EP EP93910065A patent/EP0788694B1/en not_active Expired - Lifetime
- 1993-06-01 JP JP50024394A patent/JP3429307B2/ja not_active Expired - Fee Related
- 1993-06-01 NZ NZ252188A patent/NZ252188A/en not_active IP Right Cessation
-
1998
- 1998-02-12 HK HK98101119A patent/HK1002378A1/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| DE69327412T2 (de) | 2000-05-18 |
| EP0788694B1 (en) | 1999-12-22 |
| DE69327412D1 (de) | 2000-01-27 |
| US5687318A (en) | 1997-11-11 |
| DK0788694T3 (da) | 2000-05-08 |
| FI90486C (fi) | 1999-08-11 |
| WO1993025029A1 (en) | 1993-12-09 |
| AU4072693A (en) | 1993-12-30 |
| FI90486B (fi) | 1993-10-29 |
| EP0788694A1 (en) | 1997-08-13 |
| HK1002378A1 (en) | 1998-08-21 |
| AU671453B2 (en) | 1996-08-29 |
| NZ252188A (en) | 1995-12-21 |
| FI922569A0 (fi) | 1992-06-03 |
| JPH07507424A (ja) | 1995-08-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3429308B2 (ja) | ポインタを含むフレーム構造を分解及び組立する方法 | |
| JP3429307B2 (ja) | 同期デジタル遠隔通信システムにおけるエラスティックバッファ方法及び装置 | |
| JP3429309B2 (ja) | 同期デジタル遠隔通信システムにおけるエラスティックバッファメモリの充填率を監視する方法及び装置 | |
| US5570358A (en) | Method for Implementing switching in time or space domain | |
| US7177328B2 (en) | Cross-connect switch for synchronous network | |
| EP1537694B1 (en) | Synchronous transmission network node | |
| US6836486B2 (en) | Switching of low order data structures using a high order switch | |
| US7031351B2 (en) | Serial data mapping apparatus for synchronous digital hierarchy | |
| US6377586B1 (en) | Time switching circuit of synchronous super high speed transmission apparatus and controlling method thereof | |
| US6888826B1 (en) | Pointer generator design that provides multiple outputs that can be synchronized to different clocks | |
| US5535203A (en) | Method for implementing time switching, and a time switch | |
| KR0153688B1 (ko) | 동기식 전송장치에 있어서 dram을 이용한 tu신호 정렬장치 | |
| KR20030020744A (ko) | 동기식 전송시스템의 채널 스위치의 읽기/쓰기 어드레스생성장치 및 그 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090516 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090516 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090516 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090516 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100516 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100516 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110516 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120516 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130516 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |