JP3818884B2 - 伝送装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は伝送装置に関し、特に、SONET(synchronous optical network)/SDH(synchronous digital hierarchy)の多重化伝送制御を行う伝送装置に関する。
【0002】
【従来の技術】
近年、ディジタル伝送の信号階層多重化方式として、SONET/SDHが標準化され、経済的なディジタルネットワークの開発が進んでおり、マルチメディアネットワークのさらなる発展が期待されている。
【0003】
図17は従来の同期多重化伝送装置の機能ブロックの概略図である。同期多重化伝送装置100は、SONET/SDHネットワーク内に配置される装置であり、処理選択部101、デマッピング部102、クロスコネクト部103、104、マッピング部105、出力セレクタ106から構成される。以下、同期多重化伝送装置100は、SONETを対象とした装置として以下説明する。
【0004】
処理選択部101は、STS(Synchronous Transport Signal)−n(STS−1のn倍)を受信すると、受信信号がSTSのままクロスコネクトする信号か、またはSTSをVT(Virtual Tributary)に変換してからクロスコネクトする信号かを判断し、いずれかの方路へ出力する。
【0005】
デマッピング部102は、受信したSTS信号をデマッピング(高速→低速)して低速のVT信号に変換する。クロスコネクト部103は、VT信号単位でのクロスコネクトを行い、クロスコネクト部104は、STS信号単位でのクロスコネクトを行う。
【0006】
マッピング部105は、クロスコネクト部103から出力されたVT信号のマッピング(低速→高速)を行い、STS信号に変換する。出力セレクタ106は、VT単位でクロスコネクトされたSTS信号と、STS単位でクロスコネクトされたSTS信号のいずれかを選択して出力する。
【0007】
【発明が解決しようとする課題】
上記のような従来の同期多重化伝送装置100は、STS信号とVT信号とでそれぞれ個別に処理を行っているために、回路規模及び消費電力が増大し、また小型化への阻害を生じるなどの問題があった。
【0008】
近年では、インターネットの普及に伴う伝送需要の増大などにより基幹網が大容量化し、装置の高密度化、情報伝送容量の大容量化、高機能化などが厳しく要求されており、回路効率化による装置のさらなる小型化・低消費電力化は、回路設計を行う上で非常に重要なものとなっている。
【0009】
本発明はこのような点に鑑みてなされたものであり、同期多重化制御を効率よく行って、装置の小型化、低消費電力化を図り、伝送品質の向上を図った伝送装置を提供することを目的とする。
【0010】
【課題を解決するための手段】
本発明では上記課題を解決するために、図1に示すような、多重化伝送制御を行う伝送装置1において、高速多重化単位信号のチャネルと低速多重化単位信号のチャネルとのカウント制御を共用化して行ってカウント値を生成し、高速多重化単位信号と低速多重化単位信号とのクロスコネクト単位の指定情報にもとづいて、チャネル管理制御を行うカウント制御部11と、ポインタ値により、パス情報の先頭位置を検出する先頭位置検出部12と、高速多重化単位信号または低速多重化単位信号で格納領域を共用化して、先頭位置で示された有効パス情報に対する、書き込み/読み出しの制御を受けて、クロックの乗せ替えを行うクロック乗せ替えメモリ部13と、クロック乗せ替えメモリ部13への書き込みカウント値を生成する書き込みカウンタ14と、クロック乗せ替えメモリ部13への読み出しカウント値を生成する読み出しカウンタ15と、読み出された有効パス情報に、高速多重化単位信号または低速多重化単位信号のポインタを付加するポインタ付加部16と、から構成されるポインタ付け替え回路10と、ポインタが付け替えられた信号を格納する2面のメモリを有するメモリ制御部mと、カウント値にもとづいて、メモリを切り替えるメモリ切り替え情報を生成するメモリ切り替え部24と、カウント値にもとづいて、メモリの書き込みアドレス及び読み出しアドレスを生成するアドレス生成部25と、から構成されるクロスコネクト回路20と、を有することを特徴とする伝送装置1が提供される。
【0011】
ここで、カウント制御部11は、高速多重化単位信号のチャネルと低速多重化単位信号のチャネルとのカウント制御を共用化して行ってカウント値を生成し、高速多重化単位信号と低速多重化単位信号とのクロスコネクト単位の指定情報にもとづいて、チャネル管理制御を行う。先頭位置検出部12は、ポインタ値により、パス情報の先頭位置を検出する。クロック乗せ替えメモリ部13は、高速多重化単位信号または低速多重化単位信号で格納領域を共用化して、先頭位置で示された有効パス情報に対する、書き込み/読み出しの制御を受けて、クロックの乗せ替えを行う。書き込みカウンタ14は、クロック乗せ替えメモリ部13への書き込みカウント値を生成する。読み出しカウンタ15は、クロック乗せ替えメモリ部13への読み出しカウント値を生成する。ポインタ付加部16は、読み出された有効パス情報に、高速多重化単位信号または低速多重化単位信号のポインタを付加する。メモリ制御部mは、ポインタが付け替えられた信号を格納する。メモリ切り替え部24は、カウント値にもとづいて、メモリを切り替えるメモリ切り替え情報を生成する。アドレス生成部25は、カウント値にもとづいて、メモリの書き込みアドレス及び読み出しアドレスを生成する。
【0012】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。図1は伝送装置の原理図である。伝送装置1は、ポインタ付け替え回路10と、クロスコネクト回路20とから構成され、SONET/SDHの同期多重化伝送制御を行う。なお、以降では、SONETを中心にして伝送装置1を説明する。
【0013】
ポインタ付け替え回路10は、カウント制御部11、先頭位置検出部12、クロック乗せ替えメモリ部13、書き込みカウンタ14、読み出しカウンタ15、ポインタ付加部16、位相比較部17から構成される。
【0014】
カウント制御部11は、高速多重化単位信号(以下、STS信号)のチャネルと低速多重化単位信号(以下、VT信号)のチャネルとのカウント制御を共用化して行ってカウント値を生成し、STS信号とVT信号とのクロスコネクト単位の指定情報にもとづいて、チャネル管理制御を行う。このチャネル管理されたカウント値は、必要な回路に供給される。
【0015】
先頭位置検出部12は、STS信号またはVT信号のポインタ値により、パス情報の先頭位置を検出する(SPEの起点検出)。クロック乗せ替えメモリ部13は、具体的にはエラスティックストアメモリ(ES)で構成され、STS信号またはVT信号を格納すべき領域を共用化し、先頭位置で示された有効パス情報に対する、書き込み/読み出しの制御を受けて、クロックの乗せ替えを行う。
【0016】
書き込みカウンタ14は、クロック乗せ替えメモリ部13への書き込みカウント値を生成する。読み出しカウンタ15は、クロック乗せ替えメモリ部13への読み出しカウント値を生成する。
【0017】
ポインタ付加部16は、読み出された有効パス情報に、STS信号またはVT信号のポインタを付加し、後段のクロスコネクトを行うために先頭のチャネルをすべてそろえて出力する。位相比較部17は、書き込みカウンタ14の書き込みカウント値と読み出しカウンタ15の読み出しカウント値を比較して、カウント差にもとづいてスタッフ制御を行う。
【0018】
また、クロスコネクト回路20は、メモリ制御部m、メモリ切り替え部24、アドレス生成部25から構成される。クロスコネクト回路20は、STS信号のチャネルのカウント値及びVT信号のチャネルのカウント値を2面のメモリのアドレスとして使用し、メモリ切り替え情報にもとづいて、ポインタが付け替えられた信号のクロスコネクトを実行する。
【0019】
なお、伝送装置1をSDHに適用する場合には、高速多重化単位信号はSTM、低速多重化単位信号はTUになる。
次に信号のフォーマット構成及びポインタの概要について説明する。SONET/SDHでは、VC(Virtual Container)と呼ばれる規格化された多重化単位を用いて多重化制御が行われる。VCは、多重化構造がすべてバイト多重である。このVCに対して、多重化情報のフレーム位相時間差をアドレスで表示するポインタを付加することにより、SONETではVT(Virtual Tributary)を生成する(SDHではTU(Tributary Unit)が対応する)。
【0020】
そして、VT1.5が28チャネル多重化されて、STS(Synchronous Transport Signal)−1(51.84Mbps)が生成される。STS−1は、SONETの基準単位となるフレームである。なお、SDHの基準の単位となるフレームは、STM(Synchronous Transport Module)−1:155.52Mbpsであり、一般には、STS−3×n=STM−nの関係がある。
【0021】
図2はSTS−1のフォーマットを示す図である。STS−1フレームのフォーマットは、90バイトが9行連なって構成され、図の左側の3バイト分がOH(オーバヘッド)の領域として用意され、右側の87バイト中のPOH(パスオーバヘッド)を除く領域が、ペイロードとして実際のユーザ・データが挿入される。そして、POHとペイロードとを合わせて、シンクロナス・ペイロード・エンベロープ(SPE:Synchronous Payload Envelope)と呼ぶ。
【0022】
一方、SONET/SDHでは、ポインタと呼ばれるアドレス値を用いてネットワーク内での全同期化を図っている。STS−3を例にして、ポインタ機能の概略について図3を用いて説明する。
【0023】
図3はSTS−3を例にポインタの先頭指示機能を示す図である。STS−3フレームは、9行270列の2次元のバイト配列で表現される。先頭の9行9列は、OH(4列目がポインタ)であり、それに続く9行261列は、多重化情報を収容するSPEである。
【0024】
STS−3のペイロード部分には、図2で説明したSTS−1のOHを除いた部分であるSPE#1、SPE#2、SPE#3が多重化される。そして、H1#n、H2#n(n=1、2、3)バイトのポインタ値が、SPE#n(n=1、2、3)のJ1バイト(SPEの先頭バイト)の位置(アドレス)を指示する。
【0025】
また、ポインタ機能としては、他に周波数調整機能があり、多重化情報のクロック周波数に微小な差がある場合には、H3#n(n=1、2、3)バイトを用いて、スタッフ制御を行うことにより(1バイト単位での挿入/抜き取りを行う)、転送情報の欠落を防止している。
【0026】
このようにして、SONET/SDHでは、ポインタ値よりただちに低速情報の先頭位置を知ることができ、かつ、周波数の位相変動を通過させるためのスタッフ制御を効率よく行うことが可能である。
【0027】
伝送装置1では、ポインタの付け替え処理(受信ポインタ値→送信ポインタ値)、クロスコネクト処理(回線の収束/分離処理)等を行い、目的とする装置とのインタフェース条件に変換して、相手装置へ出力する。
【0028】
次にポインタ付け替え回路10について説明する。図4はポインタ付け替え回路10の構成を示す図である。ポインタ付け替え回路10は、STS/VTWriteカウンタ11a−1、STS/VT Readカウンタ11a−2、H/V検出部12a−1、イネーブル制御部12a−2、STS/VT ES13a、STS/VT Write ESカウンタ14a、STS/VT Read ESカウンタ15a、ポインタ付加部16、PC17aから構成される。
【0029】
STS/VT Writeカウンタ11a−1、STS/VT Readカウンタ11a−2は、カウント制御部11に対応し、H/V検出部12a−1、イネーブル制御部12a−2は、先頭位置検出部12に対応し、STS/VT ES13aはクロック乗せ替えメモリ部13に対応し、STS/VT Write ESカウンタ14aは、書き込みカウンタ14に対応し、STS/VT Read ESカウンタ15aは、読み出しカウンタ15に対応し、PC17aは、位相比較部17に対応する。
【0030】
STS/VT Writeカウンタ11a−1、STS/VT Readカウンタ11a−2は、ポインタ付け替え回路10の入力側、出力側のSTS信号及びVT信号の各チャンネルを管理するものであり(詳細動作は図5〜図7で後述)、STS/VT Writeカウンタ11a−1のカウント値は、H/V検出部12a−1、イネーブル制御部12a−2、STS/VT ES13aへ送信され、STS/VT Readカウンタ11a−2のカウント値は、ポインタ付加部16、STS/VT ES13aへ送信される。
【0031】
H/V検出部12a−1は、入力データ(STS−n)とH1タイミング(H1の位置を示すタイミング信号)とを受信して、H1、H2及びV1、V2をそれぞれ検出し(H1を検出できれば、H2、V1、V2は自動的に検出可能)、STS信号及びVT信号中にマップされているSTSのパス情報(STSのSPE)及びVTのパス情報(VTのSPE)の先頭位置を検出する。
【0032】
イネーブル制御部12a−2は、H/V検出部12a−1の検出結果により、パス情報の先頭位置を示すタイミング信号を生成し、SPEのイネーブル信号としてSTS/VT ES13aへ送信する。
【0033】
STS/VT Write ESカウンタ14a及びSTS/VT Read ESカウンタ15aは、クロックの乗せ替えを行うためのSTS/VT ES13aに対して、信号の書き込み/読み出しを行うためのアドレスを生成するカウンタである。
【0034】
PC17aは、STS/VT Write ESカウンタ14a及びSTS/VT Read ESカウンタ15aの書き込み/読み出しカウント値の位相比較を行い、比較結果によりスタッフ要求信号を生成し、ポインタ付加部16へ送信する。
【0035】
ポインタ付加部16では、スタッフ要求信号にもとづいてスタッフ制御を行い、STS/VT ES13aで速度変換された信号に、あらたなポインタを付加して、出力信号をクロスコネクト回路20へ送信する。
【0036】
また、STS/VT SELは、STS信号とVT信号のクロスコネクト単位の指定情報であり、クロスコネクト回路20でクロスコネクトすべき信号が、STS信号かVT信号かのいずれかを指定する信号である。STS/VT SELは、ポインタ付け替え回路10内部の各々のカウンタに送信される。
【0037】
次にカウント制御部11(STS/VT Writeカウンタ11a−1、STS/VT Readカウンタ11a−2)の動作について説明する。図5〜図7はカウント制御部11の動作を示すタイミングチャートである。なお、以降の動作説明ではすべてSTS−12を対象にする。
【0038】
図中のSTSカウンタ、VTGカウンタ、VT1.5カウンタは、カウント制御部11が有するカウンタ機能の名称である。STSカウンタが0〜11の12回のカウントを行うと、VTGカウンタが1インクリメントされて0〜6の7回のカウントを行い、VTGが7回カウントすると、VT1.5が1インクリメントされて0〜3の4回のカウントを行う。
【0039】
なお、図中の点線以下のSTSカウンタ、VTGカウンタ、VT1.5カウンタの値は、VT1.5カウンタが0のときのカウント部分を抜き出して表示したものである。
【0040】
STS/VTカウントデータは、STS/VT SELにもとづく出力カウント値であり、H/V検出部12a−1、イネーブル制御部12a−2、ポインタ付加部16、STS/VT ES13aへ送信される。
【0041】
STS/VTカウントデータの#1の値はSTSカウンタのカウント値であり、#2の値はVTGカウンタのカウント値であり、#3の値はVT1.5カウンタのカウント値である。実際には、STSカウンタの#1のカウント値は4ビット、VTGカウンタの#2のカウント値は3ビット、VT1.5カウンタの#3のカウント値は2ビット必要なので、1つのSTS/VTカウントデータは、9ビットで表される。
【0042】
また、STS/VTカウントデータの#1、#3の部分は、STSカウンタのカウント値及びVT1.5カウンタのカウント値をそのまま使用するが、#2の部分は、STS/VT SELに応じて値が変化する。すなわち、VTGカウンタは、STS/VT SELが示す区間が、STS区間であればVTGカウントは、出力を0とし、VT区間の場合には、VTGカウンタがカウントしたその時のカウント値を出力する。
【0043】
例えば、区間C1(STS区間)では#2の値はすべて0であり、次の区間C2(VT区間)では#2の値はカウント値1を出力している。また、区間C3(STS区間)では#2の値はすべて0であり、次の区間C4(VT区間)では#2の値はカウント値2を出力している。
【0044】
したがって、STS/VTカウントデータをアドレスとして使用した場合、VTGカウンタのカウント値は、STSの場合は常時0であるので、これを上位アドレスとして用いれば、アドレス領域をSTSのチャネル管理のアドレスと、VTのチャネル管理のアドレスとで効率よく区分けすることができる。
【0045】
すなわち、STSのチャネル管理のアドレスは、上位アドレスを0として、STSカウンタの4ビットと、VT1.5カウンタの3ビットで表現される空間を持ち、VTのチャネル管理のアドレスは、STSカウンタの4ビットと、VTGカウンタの3ビットと、VT1.5カウンタの2ビットで表現される空間を持つ(STS信号に対しては、擬似的に小容量メモリになる)。
【0046】
STSとVTとのカウント制御をこのように共用化することにより、効率よくチャネル管理制御を行うことができ、H/V検出部12a−1、イネーブル制御部12a−2、ポインタ付加部16、STS/VT ES13aにおいて、STSとVTの個別処理が不要となる。
【0047】
次に書き込みカウンタ14、読み出しカウンタ15(STS/VT Write ESカウンタ14a、STS/VT Read ESカウンタ15a)の動作について説明する。図8、図9は書き込みカウンタ14、読み出しカウンタ15の動作を示すタイミングチャートである。なお、図中の点線より上は、STS/VT ES13a(以下、ES13aと略す)への書き込み側、点線より下は、読み出し側を示している。
【0048】
図中のData inとData outは、STS/VT ES13aへの入力データ及び出力データを示しており、STSカウンタ、VTGカウンタ、VT1.5カウンタは、上述したカウント制御部11でのカウント値である。
【0049】
ここで、Data in、Data outの大文字のアルファベットは、STSのチャネルを示し、小文字のアルファベットは、VTのチャネルを示している。例えば、Aチャネルは、STSのチャネルなので、12チャネル中に1回現れている。また、aチャネルは、VTのチャネルなので、336(=12×28)チャネル中に1回現れている。
【0050】
STS/VT Write ESカウンタ14aは、STS/VT SELにもとづいたカウント処理を行って、ES13aへの書き込みカウント値を生成する。ここで、ES13aは複数のメモリで構成されている。そして、STS/VT WriteESカウンタ14aの書き込みカウント値は、ES13aを構成する複数のメモリ段数のアドレスを指定し、STSカウンタ、VTGカウンタ、VT1.5カウンタの値(STS/VTカウントデータ)は、各メモリの領域のアドレスを指定する。
【0051】
図に示す書き込み側のタイミングチャートで、このことを見ると、区間C1wでは、A〜Cチャネル、a〜gチャネル、D、Eチャネルは、STS/VT Write ESカウンタ14aが示すES13aの0段目のメモリに書き込まれる。区間C2wでは、A〜Cチャネルは、ES13aの次の1段目のメモリに書き込まれ、区間C3wでは、hチャネル〜mチャネルは、ES13aの再び0段目のメモリに書き込まれる。
【0052】
すなわち、STSのチャネルの場合は、チャネル数が12毎にES13a内のメモリ段数を変えて書き込み、VTのチャネルの場合は、チャネル数が28×12(=336)までES13a内のメモリに書き込む。
【0053】
一方、図に示す読み出し側のタイミングチャートでは同様にして、区間C1rでは、A〜Cチャネルが、STS/VT Read ESカウンタ15aが示すES13aの7段目のメモリから読み出され、区間C2rでは、a〜gチャネルは、ES13aの4段目のメモリから読み出されている。
【0054】
また、区間C3rでは、D、Eチャネルは、STS/VT Read ESカウンタ15aが示すES13aの7段目のメモリから読み出され、区間C4rでは、A〜Cチャネルは、ES13aの次の8段目のメモリから読み出され、区間C5rでは、ES13aの再び4段目のメモリから読み出されている。
【0055】
このように、ES13aに対して、書き込み/読み出し制御を行うことにより、ES13aをSTS信号とVT信号とで効率よく共用化できるので、回路の小型化及び消費電力の低減化を図ることが可能になる。
【0056】
次にクロスコネクト回路20について説明する。図10はクロスコネクト回路20の構成を示す図である。クロスコネクト回路20は、メモリM1、M2、STS/VTカウンタ21、書き込み切り替え部22、読み出し切り替え部23、メモリ切り替え部24、アドレス生成部25a、25bから構成される。なお、メモリM1、M2、書き込み切り替え部22、読み出し切り替え部23は、メモリ制御部mに該当する。
【0057】
STS/VTカウンタ21は、STSのチャネルをカウントするSTSカウンタ(Write/Read)と、VTのチャネルをカウントするVTカウンタ(Write/Read)を有し、これらのカウント値は、メモリ切り替え部24、アドレス生成部25a、25bに送信される。STS/VTカウンタ21は、カウント制御部11と同様の機能を有し、あらたなVTカウンタの機能が含まれている。
【0058】
メモリ切り替え部24は、カウント値とSTS/VT SELと、後述の制御信号(VT SPE EN、STS面切り替え、VT面切り替え)とにもとづいて、メモリM1、M2のメモリ切り替えを行うための切り替え信号(メモリ切り替え情報)を生成し、書き込み切り替え部22、読み出し切り替え部23、アドレス生成部25a、25bへ送信する。
【0059】
書き込み切り替え部22は、ポインタ付け替え回路10から送信された信号を、切り替え信号にもとづいて、メモリM1またはメモリM2のいずれかの方へ出力する。読み出し切り替え部23は、切り替え信号にもとづいて、メモリM1またはメモリM2のいずれかの方から信号を受信して出力する。
【0060】
例えば、メモリM1が書き込み側、メモリM2が読み出し側の場合には、書き込み切り替え部22は、メモリM1へ信号を送信し、読み出し切り替え部23は、メモリM2からの信号を受信して出力する。また、メモリM1が読み出し側、メモリM2が書き込み側の場合には、書き込み切り替え部22は、メモリM2へ信号を送信し、読み出し切り替え部23は、メモリM1からの信号を受信して出力する(メモリM1、M2は、一方が書き込みなら、他方は読み出しになる)。
【0061】
アドレス生成部25aは、切り替え信号及びカウント値にもとづいて、メモリM1に対する書き込み/読み出しアドレスを生成する。アドレス生成部25bは、切り替え信号及びカウント値にもとづいて、メモリM2に対する書き込み/読み出しアドレスを生成する。
【0062】
また、アドレス生成部25a、25bは、STSの場合には、上位アドレスを0として、擬似的に小規模なメモリを構成する。これにより、クロスコネクトを行うためのメモリM1及びメモリM2に対する、書き込み/読み出しの際の不要なトランスミッションディレイの発生を防止している。なお、回線設定データは、メモリM1、M2からの読み出し時に用いられる(図11〜図13で後述)。
【0063】
図11〜図13はクロスコネクト回路20の動作を示すタイミングチャートである。なお、図中の点線より上は、メモリM1、M2の書き込みを、点線より下は、読み出しを示している。
【0064】
図中の入力dataと出力dataは、メモリM1、M2への入力データ及び出力データを示しており、STSカウンタ、VTカウンタは、STS/VTカウンタ21でのカウント値である(Write側のカウンタと、Read側のカウンタとがある)。
【0065】
VT SPE ENは、VTのイネーブル信号である。STS面切り替えは、12チャネル単位で、STSチャネルをメモリに書き込むための信号であり、VT面切り替えは、12×28チャネル単位で、VTチャネルをメモリに書き込むための信号である。切り替え信号は、“L”のとき、メモリM1がWrite(メモリM2はRead)、“H”のとき、メモリM2がWrite(メモリM1はRead)になっている。
【0066】
ここで、回線設定データについて説明する。図14は回線設定データを説明するための図である。メモリMのアドレスAd1〜Ad5に対し、データ1〜5が格納されており、アドレス生成部のAd1〜Ad3に、回線設定データ5、3、1が書き込まれたとする。
【0067】
この場合、アドレス生成部のアドレスAd1がアクセスされた場合には、このアドレスAd1の回線設定データ5の値が、メモリMのアドレスAd5に該当して、メモリMのアドレスAd5に格納されているデータ5が読み出されることになる。また、同様に、アドレス生成部のアドレスAd2がアクセスされた場合には、アドレスAd2の回線設定データ3の値が、メモリMのアドレスAd3に該当して、メモリMのアドレスAd3に格納されているデータ3が読み出されることになり、アドレス生成部のアドレスAd3がアクセスされた場合には、アドレスAd3の回線設定データ1の値が、メモリMのアドレスAd1に該当して、メモリMのアドレスAd1に格納されているデータ1が読み出されることになる。このように、回線設定データは、メモリMのアドレス及び読み出しチャネルの値を指定する情報である。
【0068】
ここで、図11〜図13に示すタイミングチャートに対し、例えば、書き込み側では、VTチャネル331は、VTカウンタにより、アドレス6に書き込まれ(P1)、VTチャネル332は、VTカウンタにより、アドレス7に書き込まれ(P2)、STSチャネルDは、STSカウンタによりアドレス10に書き込まれ(P3)、STSチャネルEは、STSカウンタによりアドレス11に書き込まれている(P4)。
【0069】
一方、読み出し側では、VTチャネル332は、回線設定データによるアドレス7から読み出され(P6)、VTチャネル333は、アドレス8から読み出され(P5)、STSチャネルDは、回線設定データによるアドレス10から読み出され(P8)、STSチャネルEは、アドレス11から読み出されている(P7)。
【0070】
次にパスプロテクション制御回路について説明する。図15はパスプロテクション制御回路の構成を示す図である。パスプロテクション制御回路30は、伝送装置1がリングネットワーク上のノードに配置され、回線障害が発生した際のパスプロテクション制御を行う回路であり、STS/VTカウンタ31、Eastアラーム情報保持メモリ32、Westアラーム情報保持メモリ33、パスプロテクション切り替え部34、パスプロテクションスイッチ35から構成される。
【0071】
STS/VTカウンタ31は、STSのチャネルをカウントするSTSカウンタ(Read)と、VTのチャネルをカウントするVTカウンタ(Read)を有し、これらのカウント値は、Eastアラーム情報保持メモリ32、Westアラーム情報保持メモリ33に送信される。STS/VTカウンタ31はカウント制御部11に該当する。
【0072】
Eastアラーム情報保持メモリ32は、Eastからの回線障害に関するアラーム情報を保持し、STS/VTカウンタ31からのカウント値により、Eastアラーム情報を出力する。Westアラーム情報保持メモリ33は、Westからの回線障害に関するアラーム情報を保持し、STS/VTカウンタ31からのカウント値により、Westアラーム情報を出力する。
【0073】
パスプロテクション切り替え部34は、Eastアラーム情報またはWestアラーム情報のいずれかを選択して切り替え指示信号を出力する。パスプロテクションスイッチ35は、East側の回線設定データ、West側の回線設定データのいずれかを、切り替え指示信号にもとづいて、クロスコネクト回路20へ出力する。
【0074】
そして、クロスコネクト回路20では、East及びWestの両方の信号が入力されており、パスプロテクションスイッチ35の指示により、EastまたはWestの正常な方の信号をクロスコネクトして出力する。
【0075】
図16はパスプロテクション制御回路30の変形例の構成を示す図である。パスプロテクション制御回路40は、STS/VTカウンタ41、アラーム情報スイッチ部46、パスプロテクション切り替え部44、パスプロテクションスイッチ45から構成される。
【0076】
アラーム情報スイッチ部46は、East及びWest両方からのアラーム情報を受信し、STS/VTカウンタ41によるカウント値、回線設定データ(East及びWest)からの情報により、アラーム情報のスイッチングを行い、Eastアラーム情報、Westアラーム情報を出力する。
【0077】
そして、パスプロテクション切り替え部44は、Eastアラーム情報またはWestアラーム情報のいずれかを選択して切り替え指示信号を出力する。パスプロテクションスイッチ45は、East側の回線設定データ、West側の回線設定データのいずれかを、切り替え指示信号にもとづいて、クロスコネクト回路20へ出力する。クロスコネクト回路20では、East及びWestの両方の信号が入力されており、パスプロテクションスイッチ45の指示により、EastまたはWestの正常な方の信号をクロスコネクトして出力する。
【0078】
以上説明したように、伝送装置1は、STS/VT信号の各チャネルのカウンタ等を共用化して、STS信号とVT信号の処理回路を時分割で効率よく制御することにより、装置の小型化、低消費電力化を図ることが可能になる。
【0079】
(付記1) 多重化伝送制御を行う伝送装置において、
高速多重化単位信号のチャネルと低速多重化単位信号のチャネルとのカウント制御を共用化して行ってカウント値を生成し、前記高速多重化単位信号と前記低速多重化単位信号とのクロスコネクト単位の指定情報にもとづいて、チャネル管理制御を行うカウント制御部と、ポインタ値により、パス情報の先頭位置を検出する先頭位置検出部と、前記高速多重化単位信号または前記低速多重化単位信号で格納領域を共用化して、前記先頭位置で示された有効パス情報に対する、書き込み/読み出しの制御を受けて、クロックの乗せ替えを行うクロック乗せ替えメモリ部と、前記クロック乗せ替えメモリ部への書き込みカウント値を生成する書き込みカウンタと、前記クロック乗せ替えメモリ部への読み出しカウント値を生成する読み出しカウンタと、読み出された有効パス情報に、前記高速多重化単位信号または前記低速多重化単位信号のポインタを付加するポインタ付加部と、から構成されるポインタ付け替え回路と、
ポインタが付け替えられた信号を格納する2面のメモリを有するメモリ制御部と、前記カウント値にもとづいて、前記メモリを切り替えるメモリ切り替え情報を生成するメモリ切り替え部と、前記カウント値にもとづいて、前記メモリの書き込みアドレス及び読み出しアドレスを生成するアドレス生成部と、から構成されるクロスコネクト回路と、
を有することを特徴とする伝送装置。
【0080】
(付記2) 前記書き込みカウンタ及び前記読み出しカウンタによる前記書き込みカウント値及び前記読み出しカウント値は、前記クロック乗せ替えメモリ部のメモリ段数のアドレスを指定し、前記カウント制御部によるカウント値は、前記メモリ内の領域のアドレスを指定することを特徴とする付記1記載の伝送装置。
【0081】
(付記3) 前記ポインタ付け替え回路及び前記クロスコネクト回路は、前記高速多重化単位信号を使用するアドレスの一部を、一定の値に固定することにより、使用メモリを擬似的な小容量メモリに見せることを特徴とする付記1記載の伝送装置。
【0082】
(付記4) 格納領域を共用化して、リングネットワークに対する、Eastから受信したEastアラーム情報と、Westから受信したWestアラーム情報とを格納するアラーム情報格納メモリと、前記カウント制御部からのカウント値により読み出された前記Eastアラーム情報または前記Westアラーム情報から、EastまたはWestいずれかの回線設定データを選択し、前記クロスコネクト回路から信号の読み出し制御を行うパスプロテクションスイッチと、から構成されるパスプロテクション制御回路をさらに有することを特徴とする付記1記載の伝送装置。
【0083】
(付記5) 前記書き込みカウンタのカウント値と前記読み出しカウンタのカウント値を比較して、カウント差にもとづいてスタッフ制御を行う位相比較部をさらに有することを特徴とする付記1記載の伝送装置。
【0084】
(付記6) ポインタの付け替え制御を行うポインタ付け替え回路において、
高速多重化単位信号のチャネルと低速多重化単位信号のチャネルとのカウント制御を共用化して行ってカウント値を生成し、前記高速多重化単位信号と前記低速多重化単位信号とのクロスコネクト単位の指定情報にもとづいてチャネル管理制御を行うカウント制御部と、
ポインタ値により、パス情報の先頭位置を検出する先頭位置検出部と、
前記高速多重化単位信号または前記低速多重化単位信号で格納領域を共用化して、前記先頭位置で示された有効パス情報に対する、書き込み/読み出しの制御を受けて、クロックの乗せ替えを行うクロック乗せ替えメモリ部と、
前記クロック乗せ替えメモリ部への書き込みカウント値を生成する書き込みカウンタと、
前記クロック乗せ替えメモリ部への読み出しカウント値を生成する読み出しカウンタと、
読み出された有効パス情報に、前記高速多重化単位信号または前記低速多重化単位信号のポインタを付加するポインタ付加部と、
を有することを特徴とするポインタ付け替え回路。
【0085】
(付記7) クロスコネクト制御を行うクロスコネクト回路において、
高速多重化単位信号のチャネルと低速多重化単位信号のチャネルとのカウント制御を共用化して行ってカウント値を生成し、前記高速多重化単位信号と前記低速多重化単位信号とのクロスコネクト単位の指定情報にもとづいて、チャネル管理制御を行うカウント制御部と、
ポインタが付け替えられた信号を格納する2面のメモリを有するメモリ制御部と、
前記カウント値にもとづいて、前記メモリを切り替えるメモリ切り替え情報を生成するメモリ切り替え部と、
前記カウント値にもとづいて、前記メモリの書き込みアドレス及び読み出しアドレスを生成するアドレス生成部と、
を有することを特徴とするクロスコネクト回路。
【0086】
(付記8) 多重化伝送制御を行う伝送装置において、
SONETに対するSTS/VTのカウント制御を共用化、またはSDHに対するSTM/TUのカウント制御を共用化して行ってカウント値を生成し、STS/VTのクロスコネクト単位の指定情報、またはSTM/TUのクロスコネクト単位の指定情報にもとづいて、チャネル管理制御を行うカウント制御部と、ポインタ値により、パス情報の先頭位置を検出する先頭位置検出部と、STS/VT、またはSTM/TUで格納領域を共用化して、前記先頭位置で示された有効パス情報に対する、書き込み/読み出しの制御を受けて、クロックの乗せ替えを行うクロック乗せ替えメモリ部と、前記クロック乗せ替えメモリ部への書き込みカウント値を生成する書き込みカウンタと、前記クロック乗せ替えメモリ部への読み出しカウント値を生成する読み出しカウンタと、読み出された有効パス情報に、STS/VTのポインタ、またはSTM/TUのポインタを付加するポインタ付加部と、から構成されるポインタ付け替え回路と、
ポインタが付け替えられた信号を格納する2面のメモリを有するメモリ制御部と、前記カウント値にもとづいて、前記メモリを切り替えるメモリ切り替え情報を生成するメモリ切り替え部と、前記カウント値にもとづいて、前記メモリの書き込みアドレス及び読み出しアドレスを生成するアドレス生成部と、から構成されるクロスコネクト回路と、
を有することを特徴とする伝送装置。
【0087】
(付記9) 前記書き込みカウンタ及び前記読み出しカウンタによる前記書き込みカウント値及び前記読み出しカウント値は、前記クロック乗せ替えメモリ部のメモリ段数のアドレスを指定し、前記カウント制御部によるカウント値は、前記メモリ内の領域のアドレスを指定することを特徴とする付記8記載の伝送装置。
【0088】
(付記10) 前記ポインタ付け替え回路及び前記クロスコネクト回路は、STS信号またはSTM信号を使用するアドレスの一部を、一定の値に固定することにより、使用メモリを擬似的な小容量メモリに見せることを特徴とする付記8記載の伝送装置。
【0089】
(付記11) 格納領域を共用化して、リングネットワークに対する、Eastから受信したEastアラーム情報と、Westから受信したWestアラーム情報とを格納するアラーム情報格納メモリと、前記カウント制御部からのカウント値により読み出された前記Eastアラーム情報または前記Westアラーム情報から、EastまたはWestいずれかの回線設定データを選択し、前記クロスコネクト回路から信号の読み出し制御を行うパスプロテクションスイッチと、から構成されるパスプロテクション制御回路をさらに有することを特徴とする付記8記載の伝送装置。
【0090】
(付記12) 前記書き込みカウンタのカウント値と前記読み出しカウンタのカウント値を比較して、カウント差にもとづいてスタッフ制御を行う位相比較部をさらに有することを特徴とする付記8記載の伝送装置。
【0091】
(付記13) ポインタの付け替え制御を行うポインタ付け替え回路において、
SONETに対するSTS/VTのカウント制御を共用化、またはSDHに対するSTM/TUのカウント制御を共用化して行ってカウント値を生成し、STS/VTのクロスコネクト単位の指定情報、またはSTM/TUのクロスコネクト単位の指定情報にもとづいて、チャネル管理制御を行うカウント制御部と、
ポインタ値により、パス情報の先頭位置を検出する先頭位置検出部と、
STS/VT、またはSTM/TUで格納領域を共用化して、前記先頭位置で示された有効パス情報に対する、書き込み/読み出しの制御を受けて、クロックの乗せ替えを行うクロック乗せ替えメモリ部と、
前記クロック乗せ替えメモリ部への書き込みカウント値を生成する書き込みカウンタと、
前記クロック乗せ替えメモリ部への読み出しカウント値を生成する読み出しカウンタと、
読み出された有効パス情報に、STS/VTのポインタ、またはSTM/TUのポインタを付加するポインタ付加部と、
を有することを特徴とするポインタ付け替え回路。
【0092】
(付記14) クロスコネクト制御を行うクロスコネクト回路において、
SONETに対するSTS/VTのカウント制御を共用化、またはSDHに対するSTM/TUのカウント制御を共用化して行ってカウント値を生成し、STS/VTのクロスコネクト単位の指定情報、またはSTM/TUのクロスコネクト単位の指定情報にもとづいて、チャネル管理制御を行うカウント制御部と、
ポインタが付け替えられた信号を格納する2面のメモリを有するメモリ制御部と、
前記カウント値にもとづいて、前記メモリを切り替えるメモリ切り替え情報を生成するメモリ切り替え部と、
前記カウント値にもとづいて、前記メモリの書き込みアドレス及び読み出しアドレスを生成するアドレス生成部と、
を有することを特徴とするクロスコネクト回路。
【0093】
【発明の効果】
以上説明したように、本発明の伝送装置は、高速多重化単位信号のチャネルと低速多重化単位信号のチャネルとのカウント制御を共用化して行い、高速多重化単位信号と低速多重化単位信号とのクロスコネクト単位の指定情報にもとづき、チャネル管理制御を行って、ポインタ付け替え、クロスコネクトの制御を行う構成とした。これにより、STSとVTの回路の共用化、またはSTMとTUの回路の共用化が実現できるので、装置の小型化及び消費電力が低減することができ、伝送品質の向上を図ることが可能になる。
【図面の簡単な説明】
【図1】 伝送装置の原理図である。
【図2】STS−1のフォーマットを示す図である。
【図3】STS−3を例にポインタの先頭指示機能を示す図である。
【図4】ポインタ付け替え回路の構成を示す図である。
【図5】カウント制御部の動作を示すタイミングチャートである。
【図6】カウント制御部の動作を示すタイミングチャートである。
【図7】カウント制御部の動作を示すタイミングチャートである。
【図8】書き込みカウンタ、読み出しカウンタの動作を示すタイミングチャートである。
【図9】書き込みカウンタ、読み出しカウンタの動作を示すタイミングチャートである。
【図10】クロスコネクト回路の構成を示す図である。
【図11】クロスコネクト回路の動作を示すタイミングチャートである。
【図12】クロスコネクト回路の動作を示すタイミングチャートである。
【図13】クロスコネクト回路の動作を示すタイミングチャートである。
【図14】回線設定データを説明するための図である。
【図15】パスプロテクション制御回路の構成を示す図である。
【図16】パスプロテクション制御回路の変形例の構成を示す図である。
【図17】従来の同期多重化伝送装置の機能ブロックの概略図である。
【符号の説明】
1 伝送装置
10 ポインタ付け替え回路
11 カウント制御部
12 先頭位置検出部
13 クロック乗せ替えメモリ部
14 書き込みカウンタ
15 読み出しカウンタ
16 ポインタ付加部
17 位相比較部
20 クロスコネクト回路
24 メモリ切り替え部
25 アドレス生成部
m メモリ制御部
Claims (4)
- 多重化伝送制御を行う伝送装置において、
高速多重化単位信号のチャネルと低速多重化単位信号のチャネルとのカウント制御を共用化して行ってカウント値を生成し、前記高速多重化単位信号と前記低速多重化単位信号とのクロスコネクト単位の指定情報にもとづいて、チャネル管理制御を行うカウント制御部と、ポインタ値により、パス情報の先頭位置を検出する先頭位置検出部と、前記高速多重化単位信号または前記低速多重化単位信号で格納領域を共用化して、前記先頭位置で示された有効パス情報に対する、書き込み/読み出しの制御を受けて、クロックの乗せ替えを行うクロック乗せ替えメモリ部と、前記クロック乗せ替えメモリ部への書き込みカウント値を生成する書き込みカウンタと、前記クロック乗せ替えメモリ部への読み出しカウント値を生成する読み出しカウンタと、読み出された有効パス情報に、前記高速多重化単位信号または前記低速多重化単位信号のポインタを付加するポインタ付加部と、から構成されるポインタ付け替え回路と、
ポインタが付け替えられた信号を格納する2面のメモリを有するメモリ制御部と、前記カウント値にもとづいて、前記メモリを切り替えるメモリ切り替え情報を生成するメモリ切り替え部と、前記カウント値にもとづいて、前記メモリの書き込みアドレス及び読み出しアドレスを生成するアドレス生成部と、から構成されるクロスコネクト回路と、を有し、
前記書き込みカウンタ及び前記読み出しカウンタによる前記書き込みカウント値及び前記読み出しカウント値は、前記クロック乗せ替えメモリ部のメモリ段数のアドレスを指定し、前記カウント制御部によるカウント値は、前記メモリ内の領域のアドレスを指定し、 前記カウント制御部は、前記指定情報が前記高速多重化単位信号を示すとき、前記クロック乗せ替えメモリ部を構成する各メモリのアドレスの上位ビットに固定値を出力し、前記指定情報が前記低速多重化単位信号を示すとき、前記上位ビットにカウント値を出力して、前記高速多重化単位信号のチャネルと前記低速多重化単位信号のチャネルとのカウント制御を共用化する、
ことを特徴とする伝送装置。 - 前記ポインタ付け替え回路及び前記クロスコネクト回路は、前記高速多重化単位信号を使用するアドレスの一部を、一定の値に固定することにより、使用メモリを擬似的な小容量メモリに見せることを特徴とする請求項1記載の伝送装置。
- 格納領域を共用化して、リングネットワークに対する、 East から受信した East アラーム情報と、 West から受信した West アラーム情報とを格納するアラーム情報格納メモリと、前記カウント制御部からのカウント値により読み出された前記 East アラーム情報または前記 West アラーム情報から、 East または West いずれかの回線設定データを選択し、前記クロスコネクト回路から信号の読み出し制御を行うパスプロテクションスイッチと、から構成されるパスプロテクション制御回路をさらに有することを特徴とする請求項1記載の伝送装置。
- 多重化伝送制御を行う伝送装置において、
SONETに対するSTS/VTのカウント制御を共用化、またはSDHに対するSTM/TUのカウント制御を共用化して行ってカウント値を生成し、STS/VTのクロスコネクト単位の指定情報、またはSTM/TUのクロスコネクト単位の指定情報にもとづいて、チャネル管理制御を行うカウント制御部と、ポインタ値により、パス情報の先頭位置を検出する先頭位置検出部と、STS/VT、またはSTM/TUで格納領域を共用化して、前記先頭位置で示された有効パス情報に対する、書き込み/読み出しの制御を受けて、クロックの乗せ替えを行うクロック乗せ替えメモリ部と、前記クロック乗せ替えメモリ部への書き込みカウント値を生成する書き込みカウンタと、前記クロック乗せ替えメモリ部への読み出しカウント値を生成する読み出しカウンタと、読み出された有効パス情報に、STS/VTのポインタ、またはSTM/TUのポインタを付加するポインタ付加部と、から構成されるポインタ付け替え回路と、
ポインタが付け替えられた信号を格納する2面のメモリを有するメモリ制御部と、前記 カウント値にもとづいて、前記メモリを切り替えるメモリ切り替え情報を生成するメモリ切り替え部と、前記カウント値にもとづいて、前記メモリの書き込みアドレス及び読み出しアドレスを生成するアドレス生成部と、から構成されるクロスコネクト回路と、を有し、
前記書き込みカウンタ及び前記読み出しカウンタによる前記書き込みカウント値及び前記読み出しカウント値は、前記クロック乗せ替えメモリ部のメモリ段数のアドレスを指定し、前記カウント制御部によるカウント値は、前記メモリ内の領域のアドレスを指定し、
前記カウント制御部は、前記指定情報がSTSまたはSTMを示すとき、前記クロック乗せ替えメモリ部を構成する各メモリのアドレスの上位ビットに固定値を出力し、前記指定情報がVTまたTUを示すとき、前記上位ビットにカウント値を出力して、STSとVTとのカウント制御の共用化またはSTMとTUとのカウント制御の共用化を行う、
ことを特徴とする伝送装置。
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